KR20110000142A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 핫 캐리어(Hot carrier)의 발생을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 활성영역을 갖는 반도체 기판과, 상기 반도체 기판의 활성영역 상에 형성되며, 불순물이 도핑된 게이트 및 상기 게이트 양측의 활성 영역에 각각 형성된 제1접합영역 및 제2접합영역을 포함하며, 상기 게이트는 상기 제2접합영역에 인접한 게이트 부분이 다른 부분보다 높은 도핑 농도를 갖는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 상세하게는, 핫 캐리어(Hot carrier)의 발생을 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
이온주입은 원자 또는 분자를 이온화하여 적절한 에너지로 가속시켜 고체상태의 반도체 기판 표면 내에 주입함으로써, 반도체 기판의 일정 부분에 불순물 영역을 생성하는 것이다. 반도체 소자 제조 공정에 있어서, 이온주입은 반도체 물질 내에 불순물을 주입함으로써, 전도 특성을 변화시키는 것이 그 목적이다.
이러한 이온주입은 확산 도핑법과 비교해서 도핑량을 정확히 조절할 수 있고, PN 접합의 깊이를 정확하고 얇게 만들 수 있으며, 트랜지스터의 문턱 전압(Threshold Voltage; Vt) 조절이 용이하다. 또한, 상기 이온주입은 상온에서도 공정이 가능하고, 웨이퍼 상에 도핑 균일성이 뛰어나며, 측면 확산이 적어 소자의 고집적화에 유리하다.
따라서, 반도체 소자의 웰(Well) 형성과 소오스/드레인(Source/Drain) 형성, 필드 스탑(Field Stop), 펀치 스탑(Punch Stop), 채널 형성, 채널 조절 및 할로(Halo) 이온주입 등에 이용되며, 이들을 이용하여 문턱 전압 조절 등에 상기 이온주입은 이용되어지고 있다.
한편, 반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이는 감소하고, 접합영역의 이온주입 농도는 증가함으로써, 이로 인해, 상기 접합영역 간의 간섭 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱 전압(Threshold Voltage)이 급격히 낮아지는 이른바 단채널 효과(Short Channel Effect)가 발생하여 소자의 특성 확보에 어려움을 겪게 되었다.
이를 해결하기 위해서, 이온주입 공정 중에서도 할로 이온주입(Halo Implant) 공정이 적용되었으나, 소자의 디자인 룰이 감소함에 따라 게이트 간의 공간이 감소되어 상기 할로 이온주입 공정시 캐리어의 과도한 공급으로 인하여 핫 캐리어(Hot carrier)가 발생되는 문제가 있다. 상기 핫 캐리어의 발생으로 인해 소자의 신뢰성이 저하되는 문제가 있다.
본 발명은 핫 캐리어의 발생을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자는, 활성영역을 갖는 반도체 기판과, 상기 반도체 기판의 활성영역 상에 형성되며, 불순물이 도핑된 게이트 및 상기 게이트 양측의 활성 영역에 각각 형성된 제1접합영역 및 제2접합영역을 포함하며, 상기 게이트는 상기 제2접합영역에 인접한 게이트 부분이 다른 부분보다 높은 도핑 농도를 갖는 것을 특징으로 한다.
상기 제1접합영역은 소오스영역이고, 상기 제2접합영역은 드레인영역이다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 활성영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트의 일부분에 불순물을 추가로 도핑하는 단계 및 상기 불순물이 비도핑된 게이트 부분에 인접하는 활성영역 내에 제1접합영역을 형성하고, 상기 불순물이 추가로 도핑된 게이트 부분에 인접하는 활성영역 내에 제2접합영역을 형성하는 단계를 포함한다.
상기 제1접합영역은 소오스영역이고, 상기 제2접합영역은 드레인영역이다.
상기 게이트의 일부분에 불순물을 추가로 도핑하는 단계에서, 상기 불순물은 P 또는 BF3를 포함한다.
상기 불순물이 P일 경우, 상기 도핑은 5∼30KeV의 에너지 및 1.0×1014∼1.0×1017이온/cm2의 도우즈로 수행한다.
상기 불순물이 BF3일 경우, 상기 도핑은 1∼20KeV의 에너지 및 1.0×1014∼ 1.0×1018이온/cm2의 도우즈로 수행한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 상기 불순물을 추가로 도핑하는 단계 후, 그리고, 상기 제1접합영역 및 제2접합영역을 형성하는 단계 전, 상기 추가로 불순물이 도핑된 게이트가 형성된 기판 결과물에 대하여 할로 이온주입을 수행하는 단계를 더 포함한다.
상기 할로 이온주입은 5∼150KeV의 에너지 및 1.0×1012∼1.0×1014이온/cm2의 도우즈로 수행한다.
본 발명은 소오스/드레인영역이 형성된 반도체 기판 상에 게이트를 형성한 후, 상기 드레인영역에 인접한 게이트 부분 내에 선택적으로 불순물을 추가로 도핑함으로써, 상기 소오스영역에 인접한 게이트 부분과 상기 드레인영역에 인접한 게이트 부분에서 상대적으로 불순물이 도핑된 도핑 농도가 차이가 나도록 한다.
이렇게 하면, 상기 드레인영역에 인접한 게이트 부분만 게이트 도핑을 수행하기 때문에 상기 소오스영역에 인접한 게이트 부분의 농도를 게이트 전체적인 농도 보다 상대적으로 낮출 수 있다. 상기 소오스영역에 인접한 게이트는 낮은 농도를 가져 부분적인 문턱 전압이 높기 때문에, 상기 드레인영역에 인접한 게이트 부분의 할로 이온 주입량을 감소시킬 수 있다.
그래서, 본 발명은 전계 집중을 완화할 수 있을 뿐만 아니라 캐리어의 공급을 감소시켜 핫 캐리어의 발생을 감소시킬 수 있다. 결과적으로, 본 발명은 소자의 사용 시간을 증가시키고, 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도시된 바와 같이, 활성영역을 갖는 반도체 기판(100) 상에 불순물이 도핑된 게이트(G)가 형성되어 있다. 상기 게이트(G)는 게이트 절연막(102), 게이트 도전막(104) 및 게이트 하드마스크막(도시안됨)으로 이루어진다. 상기 게이트 절연막(102)은 산화막으로 형성하고, 상기 게이트 도전막(104)은 폴리실리콘막 또는 금속막으로 형성하며, 상기 게이트 하드마스크막은 질화막으로 형성한다. 이때, 상기 게이트(G)는 상기 제2접합영역(D)에 인접한 게이트 부분(G)이 다른 부분보다 높은 도핑농도를 갖도록 형성한다. 그리고, 상기 게이트(G) 양측의 활성영역에 각각 제1접합영역(S) 및 제2접합영역(D)이 형성되어 있다. 여기서, 상기 제1접합영역(S)은 소오스영역을 말하고, 상기 제2접합영역(D)은 드레인영역을 말한다.
상기 게이트(G) 하단부의 상기 제1접합영역(S) 및 제2접합영역(D)과 인접한 부분에 각각 할로 이온 주입영역(108a, 108b)이 형성되어 있다.
전술한 바와 같이, 본 발명의 반도체 소자는 소오스영역에 인접한 게이트 부분의 농도가 드레인영역에 인접한 게이트 부분의 농도 보다 상대적으로 낮은 농도를 갖는 게이트를 구비함으로써, 상기 드레인영역에 인접한 게이트 부분의 할로 이온 주입량을 감소시킬 수 있다.
또한, 본 발명의 반도체 소자는 할로 이온 주입량을 감소시킴으로써, 전계 집중을 완화시킬 수 있고 캐리어의 공급을 감소시켜 핫 캐리어의 발생을 감소시킬 수 있으므로, 향상된 소자 신뢰성을 갖는다.
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a를 참조하면, 활성영역을 갖는 반도체 기판(100) 상에 게이트(G)를 형성한다. 상기 게이트(G)는 불순물이 도핑되어 있으며, 상기 게이트(G)는 게이트 절연막(102), 게이트 도전막(104) 및 게이트 하드마스크막(도시안됨)으로 이루어진다. 예를 들어, 상기 게이트 절연막은 산화막으로 형성하고, 상기 게이트 도전막은 폴리실리콘막 또는 금속막으로 형성하며, 상기 게이트 하드마스크막은 질화막으로 형성한다.
도 2b를 참조하면, 상기 반도체 기판(100) 상에 상기 게이트(G)를 덮도록 포토 레지스트(106)를 도포한 후, 상기 게이트(G)의 일부분만 노출되도록 상기 포토 레지스트(106)를, 예를 들어, 노광 및 현상을 이용하여 패터닝한다. 이러한 공정을 통해, 상기 게이트(G)의 일부분이 노출된다.
상기 패터닝된 포토 레지스트(106)를 이온주입 마스크로 사용해서 상기 노출된 게이트(G)의 일부분에 추가적으로 불순물을 도핑한 후, 상기 추가적으로 도핑된 불순물이 확산되도록 열공정을 수행한다. 여기서, 상기 도핑은, 예를 들어, 틸트(Tilt), 또는, 트위스트(Twist) 방식으로 수행할 수 있고, 상기 도핑은, 예를 들어, NMOS의 경우에 상기 불순물을 P를 이용하여 수행할 수 있으며, PMOS의 경우에 는 상기 불순물을 BF3를 이용하여 수행할 수 있다.
한편, NMOS의 경우에서 상기 도핑은, 예를 들어, P를 5∼30KeV의 에너지 및 1.0×1014∼1.0×1017이온/cm2의 도우즈로 수행하며, 이와 다르게, PMOS의 경우에서 상기 도핑은, 예를 들어, BF3를 1∼20KeV의 에너지 및 1.0×1014∼1.0×1018이온/cm2의 도우즈로 수행한다.
도 2c를 참조하면, 상기 패터닝된 포토 레지스트를 제거한다. 그리고 나서, 상기 추가적으로 불순물이 도핑된 게이트(G)가 형성된 반도체 기판(100) 결과물에 대하여 할로 이온주입(Halo Implant) 공정을 수행한다. 이로써, 상기 게이트(G) 하단부의 반도체 기판(100) 부분 내에 각각 할로 이온주입영역(108a, 108b)을 형성한다.
한편, NMOS의 경우에서 상기 할로 이온주입은, 예를 들어, B를 5∼20KeV의 에너지 및 1.0×1012∼1.0×1014이온/㎠의 도우즈로 수행하며, PMOS의 경우에서 상기 할로 이온주입은, 예를 들어, As를 60∼150KeV의 에너지 및 1.0×1012∼1.0×1014이온/㎠의 도우즈로 수행한다.
도 2d를 참조하면, 상기 불순물이 비도핑된 게이트(G) 부분에 인접하는 활성영역 내에 제1접합영역(S)을 형성하고, 상기 불순물이 추가로 도핑된 게이트(G) 부분에 인접하는 활성영역 내에 제2접합영역(D)을 형성한다. 여기서, 상기 제1접합영역(S)은 소오스영역이고, 상기 제2접합영역(D)은 드레인영역이다.
한편, 자세하게 도시하지 않고 설명하지 않았으나, 상기 제1 및 제2접합영역을 형성하기 위한 이온주입 공정과 상기 할로 이온주입 공정의 공정 순서를 변경해도 무방하다. 즉, 제1 및 제2접합영역(S, D)을 먼저 형성한 후에 상기 할로 이온주입 공정을 수행하여 할로 이온주입영역(108a, 108b)을 형성할 수도 있다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 상기 제1접합영역(소오스영역)에 인접한 게이트 부분과 상기 제2접합영역(드레인영역)에 인접한 게이트 부분에서 상대적으로 불순물이 도핑된 도핑 농도가 차이가 나도록, 즉, 비대칭적인 도핑 농도를 갖도록 상기 제2접합영역(드레인영역)에 인접한 게이트 부분에만 불순물 추가 도핑함으로써, 상기 소오스영역에 인접한 게이트 부분의 농도를 게이트 전체적인 농도 보다 상대적으로 낮출 수 있다.
그래서, 본 발명의 실시예에서는 상기 게이트 전체적인 동작 전압 이외에 상기 소오스영역에 인접한 낮은 농도를 갖는 게이트 부분의 문턱 전압을 증가시켜 상기 드레인영역에서의 할로 이온 주입량을, 예를 들어, 5.0×106∼1.0×106이온/cm2으로 감소시킬 수 있다. 이는 상기 드레인영역에 인접한 게이트 부분에서 보다 상기 소오스영역에 인접한 게이트 부분에서 낮은 농도를 가져 부분적인 문턱 전압이 높기 때문이다.
따라서, 본 발명의 실시예에서는 상기 드레인영역에서의 할로 이온 주입량을 감소시킴으로써, 캐리어의 공급을 감소시켜 상기 드레인영역에서 신뢰성을 저하시키는 요인으로 작용하는 핫 캐리어의 발생을 감소시킬 수 있으므로, 이를 통해, 핫 캐리어 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 S : 제1접합영역
D : 제2접합영역 102 : 게이트 절연막
104 : 게이트 도전막 G : 게이트
106 : 포토 레지스트 108a, 108b : 할로 이온주입영역

Claims (9)

  1. 활성영역을 갖는 반도체 기판;
    상기 반도체 기판의 활성영역 상에 형성되며, 불순물이 도핑된 게이트; 및
    상기 게이트 양측의 활성 영역에 각각 형성된 제1접합영역 및 제2접합영역;
    을 포함하며,
    상기 게이트는 상기 제2접합영역에 인접한 게이트 부분이 다른 부분보다 높은 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1접합영역은 소오스영역이고, 상기 제2접합영역은 드레인영역인 것을 특징으로 하는 반도체 소자.
  3. 활성영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트의 일부분에 불순물을 추가로 도핑하는 단계; 및
    상기 불순물이 비도핑된 게이트 부분에 인접하는 활성영역 내에 제1접합영역을 형성하고, 상기 불순물이 추가로 도핑된 게이트 부분에 인접하는 활성영역 내에 제2접합영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1접합영역은 소오스영역이고, 상기 제2접합영역은 드레인영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 게이트의 일부분에 불순물을 추가로 도핑하는 단계에서, 상기 불순물은 P 또는 BF3를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 불순물이 P일 경우, 상기 도핑은 5∼30KeV의 에너지 및 1.0×1014∼1.0×1017이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 불순물이 BF3일 경우, 상기 도핑은 1∼20KeV의 에너지 및 1.0×1014∼1.0×1018이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 3 항에 있어서,
    상기 불순물을 추가로 도핑하는 단계 후, 그리고, 상기 제1접합영역 및 제2접합영역을 형성하는 단계 전,
    상기 추가로 불순물이 도핑된 게이트가 형성된 기판 결과물에 대하여 할로 이온주입을 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 할로 이온주입은 5∼150KeV의 에너지 및 1.0×1012∼1.0×1014이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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