KR20100115349A - 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치 - Google Patents

하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치 Download PDF

Info

Publication number
KR20100115349A
KR20100115349A KR1020107016129A KR20107016129A KR20100115349A KR 20100115349 A KR20100115349 A KR 20100115349A KR 1020107016129 A KR1020107016129 A KR 1020107016129A KR 20107016129 A KR20107016129 A KR 20107016129A KR 20100115349 A KR20100115349 A KR 20100115349A
Authority
KR
South Korea
Prior art keywords
frequency
clock signal
cycle
generating
clock
Prior art date
Application number
KR1020107016129A
Other languages
English (en)
Other versions
KR101228397B1 (ko
Inventor
크리스토스 콤니나키스
밍-츠에 쿼
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20100115349A publication Critical patent/KR20100115349A/ko
Application granted granted Critical
Publication of KR101228397B1 publication Critical patent/KR101228397B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)
  • Measuring Frequencies, Analyzing Spectra (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스가 제공된다. 그 디바이스는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성된 모듈을 포함한다. 그 모듈은, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되고, 제 2 클록 신호를 생성할 시에 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성된다. 제 1 클록 신호는 규칙적인 사이클들을 갖고, 제 2 클록 신호는 불규칙적인 사이클들을 갖는다. 제 1 주파수는 제 2 주파수보다 크다. 그 모듈은 사이클-스왈로잉 카운터를 포함할 수도 있다. 방법 및 컴퓨터-판독가능 매체가 또한 제공된다.

Description

하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치{METHOD AND APPARATUS FOR GENERATING OR UTILIZING ONE OR MORE CYCLE-SWALLOWED CLOCK SIGNALS}
35 U.S.C. §119 하의 우선권 주장
본 특허 출원은, 발명의 명칭이 "하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치 (METHOD AND APPARATUS FOR GENERATING OR UTILIZING ONE OR MORE CYCLE-SWALLOWED CLOCK SIGNALS)" 로 2007년 12월 20일자로 출원되어 본 발명의 양수인에게 양도되어 있으며, 여기에 참조로서 명백히 포함되는 가출원 제 61/015,267 호를 우선권 주장한다.
본 발명의 기술은, 일반적으로, 전자 디바이스들 및 클록 생성 또는 이용에 관한 것으로, 더 상세하게는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법들 및 장치에 관한 것이다.
현대의 전자 디바이스들에 필요한 모든 클록 신호들을 생성하기 위한 일 접근법은, 상이한 클록들에 대한 상이한 위상-록 루프 (PLL) 들, 또는 주파수 분할기들을 사용하여 원하는 클록 신호들 각각을 획득할 수 있도록 레퍼런스로서 원하는 클록 주파수들의 최소 공배수에 대해 하나의 PLL 을 이용하는 것이다. 이것은 영역/전력 관점에서 비현실적이다. 또한, 레퍼런스 주파수들은, 크리스탈 오실레이터의 주파수 드리프트, 온도 변화, 및/또는 공급 전압 변동의 결과로 드리프트될 수도 있으며, 구현하기 어려운 비-정수 분할 비율을 초래한다.
본 발명의 일 양태에서, 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스가 제공된다. 그 디바이스는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성되는 모듈을 포함한다. 그 모듈은, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되고, 그 제 2 클록 신호를 생성할 시에 제 1 클록 신호의 하나 이상의 사이클들을 스왈로잉하도록 구성된다. 제 1 클록 신호는 규칙적인 사이클을 갖고, 제 2 클록 신호는 불규칙적인 사이클을 갖는다. 제 1 주파수는 제 2 주파수보다 크다.
본 발명의 또 다른 양태에서, 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 클록-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스가 제공된다. 그 디바이스는, 제 1 주파수를 갖는 제 1 클록 신호에 의해 클록킹되도록 구성된 사이클-스왈로잉 카운터를 포함한다. 그 사이클-스왈로잉 카운터는, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되고, 그 제 2 클록 신호를 생성할 시에 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성된다. 제 1 주파수는 제 2 주파수보다 크다.
본 발명의 또 다른 양태에서, 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법이 제공된다. 그 방법은, 제 1 주파수를 갖는 제 1 클록 신호를 수신하는 단계, 및 제 2 주파수를 갖는 제 2 클록 신호를 생성하는 단계를 포함한다. 제 1 클록 신호는 규칙적인 사이클을 갖고, 제 2 클록 신호는 불규칙적인 사이클을 가지며, 제 2 주파수는 제 1 주파수보다 작다. 그 생성하는 단계는, 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 단계를 포함한다.
본 발명의 또 다른 양태에서, 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 클록-스왈로잉 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스가 제공된다. 그 전자 디바이스는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하는 수단, 및 제 2 주파수를 갖는 제 2 클록 신호를 생성하는 수단을 포함한다. 제 1 클록 신호는 규칙적인 사이클을 갖고, 제 2 클록 신호는 불규칙적인 사이클을 가지며, 제 2 주파수는 제 1 주파수보다 작다. 그 생성하는 수단은, 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 수단을 포함한다.
본 발명의 또 다른 양태에서, 컴퓨터-판독가능 매체는, 전자 디바이스내의 프로세싱 시스템에 의해 실행가능한 명령들을 포함한다. 그 명령들은, 사이클-스왈로잉 카운터의 콘텐츠를 결정하고, 제 1 시리즈의 데이터로부터 리샘플링된 제 2 시리즈의 데이터를 결정하기 위한 코드를 포함한다. 그 제 2 시리즈의 데이터는, 사이클-스왈로잉 카운터의 콘텐츠에 기초하여 결정된다. 사이클-스왈로잉 카운터는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성되고, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되며, 제 2 클록 신호를 생성할 시에 제 1 클록 신호의 하나 이상의 사이클들을 스왈로잉하도록 구성된다. 제 1 시리즈의 데이터가 제 2 클록 신호에 의해 클록킹되면 제 2 시리즈의 데이터는 제 1 클록 신호에 의해 클록킹되고, 제 1 시리즈의 데이터가 제 1 클록 신호에 의해 클록킹되면 제 2 시리즈의 데이터는 제 2 클록 신호에 의해 클록킹된다. 사이클-스왈로잉 카운터의 콘텐츠는 제 1 및 제 2 주파수들에 기초하여 결정된다.
본 발명의 기술의 다른 구성들이 다음의 상세한 설명으로부터 당업자에게 용이하게 명백해질 것이며, 여기서, 본 발명의 기술의 다양한 구성들이 예시에 의해 설명되고 도시된다. 실현될 바와 같이, 본 발명의 기술은 다른 및 상이한 구성들을 가능하게 하고, 그의 수 개의 세부사항들은 다양한 다른 관점에서 변형을 가능하게 하며, 이 모두는 본 발명의 기술의 범위를 벗어나지 않는다. 따라서, 도면 및 상세한 설명은 속성상 제한이 아닌 예시로서 간주될 것이다.
도 1은, 본 발명의 일 양태에 따른 통신 시스템의 일 예를 도시한 개념적인 블록도이다.
도 2는 본 발명의 일 양태에 따른 전자 디바이스의 하드웨어 구성의 일 예를 도시한 개념적인 블록도이다.
도 3은, 본 발명의 일 양태에 따른 사이클-스왈로잉 카운터를 갖는 전자 디바이스의 예시적인 구성을 도시한 개념적인 블록도이다.
도 4는 본 발명의 일 양태에 따른 사이클-스왈로잉 카운터의 예시적인 구성을 도시한 개념적인 블록도이다.
도 5는 본 발명의 일 양태에 따른 예시적인 소스 클록 신호, 예시적인 카운터 콘텐츠, 및 예시적인 타겟 클록 신호를 도시한다.
도 6은 본 발명의 일 양태에 따른, 일 클록 도메인으로부터 또 다른 클록 도메인으로의 데이터의 예시적인 리샘플링을 도시한다.
도 7은, 본 발명의 일 양태에 따라 송신 동작 동안 데이터를 리샘플링하기 위한 사이클 스왈로잉 카운터를 이용하는 전자 디바이스에 대한 하드웨어 구성의 일 예를 도시한 개념적인 블록도이다.
도 8은, 본 발명의 일 양태에 따라 수신 동작 동안 데이터를 리샘플링하기 위한 사이클 스왈로잉 카운터를 이용하는 전자 디바이스에 대한 하드웨어 구성의 일 예를 도시한 개념적인 블록도이다.
도 9a 및 도 9b는, 본 발명의 일 양태에 따라 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉 클록 신호들을 생성 또는 이용하는 예시적인 방법을 도시한다.
도 10은, 본 발명의 일 양태에 따라 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스의 일 예를 도시한 개념적인 블록도이다.
도 11은, 본 발명의 일 양태에 따른 전자 디바이스내의 프로세싱 시스템에 의해 실행가능한 예시적인 컴퓨터-판독가능 매체를 도시한 개념적인 블록도이다.
상세한 설명
아래에 개시된 상세한 설명은 본 발명의 기술의 다양한 구성들에 대한 설명으로서 의도되며, 본 발명의 기술이 실행될 수도 있는 구성들만을 나타내도록 의도되지는 않는다. 첨부된 도면이 여기에 포함되며, 상세한 설명의 일부를 구성한다. 상세한 설명은 본 발명의 기술의 완전한 이해를 제공하기 위한 특정 세부사항들을 포함한다. 그러나, 본 발명의 기술이 이들 특정한 세부사항들 없이도 실행될 수도 있다는 것이 당업자에게는 명백할 것이다. 몇몇 예에서, 주지된 구조 및 컴포넌트들은, 본 발명의 기술의 개념들을 불명료하게 하는 것을 피하기 위해 블록도 형태로 도시되어 있다.
도 1은, 통신 시스템 (100) 의 일 구성의 예시적인 블록도이다. 통신 시스템 (100) 은, 제 1 액세스 단말기 (120a), 제 2 액세스 단말기 (120b), 및 제 3 액세스 단말기 (120c) 를 포함할 수도 있다.
액세스 단말기는, 무선 전화기, 유선 전화기, 랩탑 컴퓨터, 데스크탑 컴퓨터, 개인 휴대 정보 단말기 (PDA), 데이터 트랜시버, 모뎀, 페이저, 카메라, 게임 콘솔, MPEG 오디오 레이어-3 (MP3) 플레이어, 미디어 게이트웨이 시스템, 오디오 통신 디바이스, 비디오 통신 디바이스, 멀티미디어 통신 디바이스, 전술한 디바이스들 중 임의의 컴포넌트 (예를 들어, 인쇄된 회로 보드(들), 집적회로(들), 또는 회로 컴포넌트(들)), 또는 임의의 다른 전자 디바이스와 같은 임의의 적절한 전자 디바이스일 수도 있다. 액세스 단말기는, 핸드셋, 무선 통신 디바이스, 무선 전화기, 셀룰러 전화기, 유선 통신 디바이스, 유선 전화기, 사용자 단말기, 사용자 장비, 이동국, 이동 유닛, 가입자 유닛, 가입자국, 무선국, 이동 무선기, 무선 전화기, 또는 몇몇 다른 용어로서 당업자에 의해 지칭될 수도 있다.
도 1에서, 제 1 액세스 단말기 (120a) 는 무선 전화기일 수도 있고, 제 2 액세스 단말기 (120b) 는 유선 전화기일 수도 있고, 제 3 액세스 단말기 (120c) 는 일 양태에 따른 미디어 게이트웨이 시스템일 수도 있다. 또한, 통신 시스템 (100) 은, 회로-스위칭 (CS) 도메인 (130), 인터넷 프로토콜 멀티미디어 서브시스템 (IMS) 도메인 (150), 및 공중 스위칭 전화기 네트워크 (PSTN) (160) 를 포함할 수도 있다. IMS 도메인 (150) 은 인터넷과 같은 와이드 영역 네트워크 (WAN) (140) 와 중첩할 수도 있다.
CS 도메인 (130) 은 기지국 (132) 을 포함할 수도 있고, IMS 도메인 (150) 은 액세스 포인트 (152) 를 포함할 수도 있다. 제 3 액세스 단말기 (120c) 는 CS 도메인 (130) 에 포함될 수도 있다. 또한, CS 도메인 (130) 및 IMS 도메인 (150) 의 각각은, 신호들을 송신, 수신, 및 프로세싱하기 위한 다른 주지된 컴포넌트들, 또는 다른 전자 디바이스들을 포함할 수도 있지만, 그들은 여기에 설명된 개념들을 불명료하게 하는 것을 피하기 위해 도시되어 있지 않다. 액세스 단말기 (120b) 는, PSTN (160) 또는 케이블 모뎀 (미도시) 에 접속될 수도 있고, CS 도메인 (130), IMS 도메인 (150), 및 WAN (140) 에 커플링될 수도 있다.
예를 들어, CS 도메인은 셀룰러 도메인일 수도 있다. CS 도메인은, 2세대 무선 또는 셀룰러 기술 (2G), 3세대 무선 또는 셀룰러 기술 (3G), 4세대 무선 또는 셀룰러 기술 (4G), 셀룰러 코드 분할 다중 액세스 (CDMA), 광대역 코드 분할 다중 액세스 (WCDMA), 시분할 다중 액세스 (TDMA), 주파수 분할 다중 액세스 (FDMA), 직교 주파수 분할 다중 액세스 (OFDMA), CDMA 2000, EV-DO, CDMA 2000 1XRTT, 이동 통신을 위한 글로벌 시스템 (GSM), 울트라 이동 브로드밴드 (UMB), 또는 임의의 다른 적절한 셀룰러 기술들과 같은 셀룰러 통신 네트워크를 지원할 수도 있다. 또한, CS 도메인 (130) 은, 셀룰러 통신 네트워크와 결합된 유선 통신 네트워크를 지원할 수도 있다.
IMS 도메인은, 와이드 영역 네트워크 (WAN), 무선 로컬 영역 네트워크 (WLAN), 마이크로웨이브 액세스를 위한 월드 상호동작가능 (WiMAX), 무선 피델리티 (wireless fidelity; Wi-Fi), 전기 및 전자 엔지니어를 위한 협회 (IEEE) 802.11, 블루투스-기반 무선 개인 영역 네트워크 (WPAN), 울트라-광대역 (UWM), 롱텀 이볼루션 (LTE), 홈 무선 주파수 (HomeRF), 또는 임의의 다른 적절한 무선 통신 네트워크와 같은 무선 통신 네트워크를 지원할 수도 있다. 또한, IMS 도메인 (150) 은 무선 통신 네트워크와 결합된 유선 통신 네트워크 (예를 들어, 유선 로컬 영역 네트워크 (LAN)) 를 지원할 수도 있다.
제 1 액세스 단말기 (120a) 는, CS 도메인 (130) 또는 IMS 도메인 (150) 을 사용하여 제 2 액세스 단말기 (120b) 와 통신할 수도 있다. 제 1 액세스 단말기 (120a) 가 CS 도메인 (130) 을 사용할 경우, 제 1 액세스 단말기 (120a) 는, 그 제 1 액세스 단말기로 하여금 CS 도메인 (130) 내의 디바이스들 및 CS 도메인 (130) 에 접속된 디바이스들 (예를 들어, 제 2 액세스 단말기 (120b)) 과 통신하게 하는 기지국 (132) 을 이용할 수도 있다. 제 1 액세스 단말기 (120a) 가 IMS 도메인 (150) 을 이용할 경우, 그 제 1 액세스 단말기는, 그 제 1 액세스 단말기 (120a) 로 하여금 IMS 도메인 (150) 내의 디바이스들 및 IMS 도메인 (150) 에 접속된 디바이스들 (예를 들어, 제 2 액세스 단말기 (120b)) 과 통신하게 하는 액세스 포인트 (152) 를 이용할 수도 있다. 통신 시스템 (100) 이 하나의 CS 도메인 및 하나의 IMS 도메인을 갖는 것으로 도시되어 있지만, 통신 시스템 (100) 은 다수의 CS 도메인들, 다수의 IMS 도메인들, 다수의 기지국들, 다수의 액세스 포인트들, 다수의 PSTN들 및/또는 부가적인 액세스 단말기들을 포함할 수도 있다.
CS 도메인 (130), IMS 도메인 (150), PSTN (160), 및 WAN (140) 의 각각은 하나 이상의 전자 디바이스들을 포함할 수도 있다. 기지국 (132) 및 제 1, 제 2, 및 제 3 액세스 단말기들 (120a, 120b, 및 120c) 의 각각은 전자 디바이스를 포함할 수도 있거나, 다수의 전자 디바이스들을 포함할 수도 있다.
도 2는, 전자 디바이스의 일 예를 도시한 개념적인 블록도이다. 전자 디바이스 (200) 는, 버스 (204) 또는 다른 구조들 또는 디바이스들을 통해 수신기 (206) 및 송신기 (208) 와 통신할 수 있는 프로세싱 시스템 (202) 을 포함한다. 수신기 (206) 는 안테나 (226) 로부터 신호들을 수신할 수도 있고, 송신기 (208) 는 안테나 (228) 를 사용하여 신호들을 송신할 수도 있다. 버스들 이외의 통신 수단들이 개시된 구성들로 이용될 수 있음을 이해해야 한다. 프로세싱 시스템 (202) 은, 통신을 위해 송신기 (208) 에 전달될 오디오, 비디오, 멀티미디어, 및/또는 다른 타입의 데이터를 생성할 수 있다. 또한, 오디오, 비디오, 멀티미디어, 및/또는 다른 타입의 데이터는 수신기 (206) 에서 수신될 수 있고, 프로세싱 시스템 (202) 에 의해 프로세싱될 수 있다.
메모리 (210) 또는 프로세싱 시스템 (202) 에 저장될 수도 있는 소프트웨어 프로그램들은, 다양한 네트워크들에 대한 액세스를 제어 및 관리할 뿐만 아니라 다른 통신 및 프로세싱 기능들을 제공하기 위하여 프로세싱 시스템 (202) 에 의해 사용될 수도 있다. 또한, 소프트웨어 프로그램들은, 디스플레이 (212) 및 키패드 (214) 와 같은 다양한 사용자 인터페이스 디바이스들을 위해 프로세싱 시스템 (202) 으로 인터페이스를 제공할 수도 있다.
프로세싱 시스템 (202) 은, 소프트웨어, 하드웨어, 또는 이들의 결합을 사용하여 구현될 수도 있다. 일 예로서, 프로세싱 시스템 (202) 은 하나 이상의 프로세서들로 구현될 수도 있다. 프로세서는, 범용 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA), 프로그래밍가능 로직 디바이스 (PLD), 제어기, 상태 머신, 게이팅된 로직, 별개의 하드웨어 컴포넌트들, 또는 정보의 다른 조작들 또는 계산들을 수행할 수 있는 임의의 다른 적절한 디바이스일 수도 있다. 또한, 프로세싱 시스템 (202) 은, 소프트웨어를 저장하기 위한 하나 이상의 컴퓨터-판독가능 매체를 포함할 수도 있다. 소프트웨어는, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션 (description) 언어 등으로 지칭되던지 간에, 명령, 데이터 또는 이들의 임의의 조합을 의미한다고 광범위하게 해석되어야 한다. 명령은 코드를 (예를 들어, 소스 코드 포맷, 바이너리 코드 포맷, 실행가능한 코드 포맷, 또는 임의의 다른 적절한 코드 포맷으로) 포함할 수도 있다.
도 2가 2개의 별개의 안테나들 (226 및 228) 을 도시하지만, 전자 디바이스는 수신기 (206) 및 송신기 (208) 양자에 대한 하나의 공통 안테나를 이용할 수도 있거나, 다수의 안테나들을 이용할 수도 있다 (예를 들어, 수신기 (206) 및 송신기 (208) 중 하나 또는 그 각각은 2개 이상의 안테나들을 포함할 수도 있다). 또한, 전자 디바이스는 도 2에 도시되지 않은 다른 컴포넌트들 (예를 들어, 주변 디바이스들) 을 포함할 수도 있거나, 도 2에 도시되어 있는 것보다 적은 컴포넌트들을 포함할 수도 있다. 수신기 (206) 및 송신기 (208) 는 또 다른 구성에서는 트랜시버로 결합될 수도 있다. 프로세싱 시스템 (202) 의 기능들 중 몇몇은 수신기 (206) 및 송신기 (208) 와 같은 도 2에 도시된 다른 블록들 중 하나 이상에 의해 수행될 수도 있고, 수신기 (206) 및/또는 송신기 (208) 의 기능들 중 몇몇은 프로세싱 시스템 (202) 와 같은 다른 블록들 중 하나 이상에 의해 수행될 수도 있다. 통신 시스템 및 도 1 및 도 2에 도시된 전자 디바이스는 단지 예일뿐이며, 본 발명의 기술은 다른 타입의 통신 시스템 및 다른 디바이스들에서 실행될 수도 있다.
도 3은 전자 디바이스의 일 예를 도시한 또 다른 개념적인 블록도이다. 전자 디바이스 (300) 는 사이클-스왈로잉 카운터 (350) 를 포함한다. 그 카운터는 증분값 R (310) 을 입력으로서 수신할 수 있다. 또한, 사이클-스왈로잉 카운터 (350) 는, 사이클-스왈로잉 카운터 (350) 를 클록킹하는데 사용되는 소스 클록 신호 (320) 를 수신할 수 있다. 사이클-스왈로잉 카운터 (350) 는, R (310) 및 소스 클록 신호 (320) 에 기초하여 생성될 수도 있는 타겟 클록 신호 (330) 를 출력으로서 제공할 수도 있다. 전자 디바이스 (300) 는 도 2에 도시된 컴포넌트들 중 몇몇 또는 그 전부를 포함할 수도 있거나, 대안적으로, 도 3에 도시된 컴포넌트들은 도 2에 도시된 컴포넌트들 중 몇몇에 포함될 수도 있다. 예를 들어, 사이클-스왈로잉 카운터 (350) 는, 프로세싱 시스템 (202), 수신기 (206), 송신기 (208) 또는 이들의 몇몇 조합에 포함될 수도 있다.
도 4는 사이클-스왈로잉 카운터의 일 예를 도시한 개념적인 블록도이다. 사이클-스왈로잉 카운터 (350) 는, 모듈로-N 카운터일 수도 있는 카운터 (460) 및 사이클-스왈로잉 블록 (470) 을 포함할 수도 있다. 카운터 (460) 는 R (310) 을 수신할 수 있고, 소스 클록 신호 (320) 를 사용하여 클록킹될 수 있으며, 카운터 출력 (465) 을 제공할 수 있다. 사이클-스왈로잉 블록 (470) 은, 소스 클록 신호 (320) 의 하나 이상의 사이클들을 스왈로잉 (예를 들어, 생략 또는 제거) 할 수도 있으며, 타겟 클록 신호 (330) 를 생성할 수도 있다. 사이클-스왈로잉 카운터의 동작은 상세히 후술된다.
본 발명의 일 양태에서, 사이클-스왈로잉 카운터는, 주파수가 타겟 클록 신호들의 주파수들 (예를 들어, 원하는 주파수들) 에 하모닉하게 관련되지 않는 소스 클록 신호로부터 동기화 클록들 및 데이터를 생성하기 위해, 신규하고 간단하지만 강력한 메커니즘을 제공한다. 예를 들어, 소스 클록 신호의 주파수 (소스 주파수) 및 타겟 클록 신호들의 주파수들 (타겟 주파수들) 이 하모닉하게 관련되지 않을 경우, 소스 및 타겟 주파수들은 서로 배수가 되지 않는다. 예를 들어, 다수의 타겟 클록 신호들은, 다수의 사이클-스왈로잉 카운터들을 이용하여 단일의 소스 클록 신호로부터 생성될 수도 있다. 각각의 사이클-스왈로잉 카운터는 그의 대응하는 타겟 클록 신호를 생성할 수도 있다. 타겟 클록 신호들은 디지털 클록 신호들일 수도 있다.
또한, 사이클-스왈로잉 카운터는, 소스 클록 신호에 존재하는 잠재적인 주파수 드리프트들 (종종, 주파수 오프셋들로 지칭됨) 을 정정할 수 있다. 예를 들어, 소스 클록 신호의 주파수는, 크리스탈 오실레이터의 주파수 드리프트로 인해 시간 내에서 드리프트될 수도 있다 (또는 변할 수도 있다). 사이클-스왈로잉 카운터는 이러한 주파수 드리프트를 자동적으로 정정할 수도 있다. 본 발명의 기술이, 주파수 드리프트를 갖는 소스 클록 신호, 주파수 드리프트를 잠재적으로 갖는 소스 클록 신호 (예를 들어, 그의 주파수가 잠재적으로 드리프트될 수도 있는 소스 클록 신호) 뿐만 아니라 주파수 드리프트를 갖지 않는 소스 클록 신호에 적용가능하다는 것을 유의해야 한다.
또한, 사이클-스왈로잉 카운터는 일 클록 도메인으로부터 또 다른 클록 도메인에 임의의 높은 정확도로 디지털 신호를 보간하는데 사용될 수도 있다.
종종 동일한 칩상에 포함되는 현대의 멀티-표준 및 멀티-모드 트랜시버에서, 소스들로부터 (또는 단일 소스로부터) 상이한 타겟 클록킹 주파수들을 효율적으로 생성하기 위한 필요성을 일정하게 발생시키며, 이는 모든 타겟 주파수들에 하모닉하게 관련되지 않는다 (또는 관련될 수 없다). "멀티-표준" 이라는 용어는, CDMA, GSM, 및 글로벌 측위 시스템 (GPS) 와 같은 다수의 프로토콜들을 지칭할 수도 있다. "멀티-모드" 라는 용어는, 동일한 표준이지만, 상이한 클록킹 주파수들을 요구하는 상이한 버전의 표준인 프로토콜들을 지칭할 수도 있다. 멀티-모드 프로토콜들의 일 예는, WCDMA 1999 및 고속 다운링크 패킷 액세스 (HSDPA) 2003 을 포함할 수도 있다.
신호들의 기저대역 프로세싱은 심볼 레이트의 몇몇 정수배로 가장 편리하게 수행된다. 예를 들어, WCDMA 기저대역 회로는 K x 3.84MHz 로 클록킹되며, K는 2, 4, 8, 16 등일 수 있지만, CDMA에서, 클록은 K x 1.2288MHz 이고, GSM/EDGE/GPRS 기저대역 회로는 L x 270.8333kHz 로 클록킹되며, 여기서, L은 96만큼 높거나 종종 192이다.
본 발명의 일 양태에서, 사이클-스왈로잉 구현은, 주파수 드리프트들을 처리할 수 있는 간단한 하드웨어 (예를 들어, 카운터) 를 요구하기 때문에 효율적이고, 그 자체가 임의의 양호한 품질의 디지털 데이터 리샘플링에 자연적으로 적합할 수 있는 간단한 클록 생성 메커니즘을 제공한다.
본 발명의 일 양태에서, 소스 클록 신호의 주파수 (소스 주파수) 는 타겟 클록 신호의 주파수 (타겟 주파수) 보다 크다 (즉, 소스 주파수는 타겟 주파수보다 높다). 즉,
Figure pct00001
이며, 여기서, ftarg 는 타겟 주파수이고 fsrc 는 소스 주파수이다. 이러한 기준은, 일반적으로 클록 주파수들의 2개 이상의 약수들이 탐색되므로 실제 설계에 대해 용이하게 달성될 수 있다. 또 다른 예시적인 구성에서, 소스 주파수는 타겟 주파수보다 크지만, 소스 주파수가 2배의 타겟 주파수보다는 작다. 또 다른 예시적인 구성에서, 소스 주파수는 타겟 주파수보다 크지만, 3개의 타겟 주파수보다는 작다. 이들이 단지 몇몇 예시적인 예일 뿐이며 본 발명의 기술이 이들 예로 제한되지 않음을 유의해야 한다.
사이클- 스왈로잉의 기능
도 3, 도 4 및 도 5에 도시된 바와 같이, 사이클-스왈로잉 카운터 (350) 는 소스 클록 신호 (320) 에 의해 클록킹될 수 있고, (타겟 주파수에 의존하여) 아래에서 계산된 바와 같이 구현될 수 있다. 사이클-스왈로잉 카운터 (350) 는 소스 클록 신호 (320) 의 모든 클록 사이클 (예를 들어, 도 5에 도시된 클록 사이클 C) 에서 간단히 구현될 수도 있으며, 카운터 (460) 가 오버플로우 (턴 오버 (turn over)) 될 때마다, 사이클-스왈로잉 블록 (470) 은 소스 클록 신호 (320) 의 클록 사이클 (또는 펄스) 을 스왈로잉 (예를 들어, 생략 또는 제거) 할 수 있다. 즉, 도 5에 도시된 바와 같이, 타겟 클록 신호 (330) 로부터의 클록 펄스 (또는 사이클) 는 스왈로잉 (예를 들어, 생략 또는 제거) 된다. 소스 클록 신호의 하나 이상의 클록 사이클들 또는 펄스들이 스왈로잉될 경우, 이것은, 타겟 클록 신호로부터 하나 이상의 클록 펄스들 또는 사이클들을 스왈로잉한 것으로서 뷰잉될 수 있다.
본 발명의 일 양태에서, 타겟 클록 신호는 소스 클록 신호와 동일하게 뷰잉될 수 있지만, 수 개의 사이클들 또는 펄스들 (틱 (tick)) 이 미싱 (missing) 된다. 타겟 클록 신호는, 하나 이상의 클록 사이클들 또는 펄스들이 스왈로잉 (예를 들어, 생략, 제거 또는 미싱) 된다는 점에서 사이클-스왈로잉된 클록 신호로서 뷰잉될 수도 있다. 타겟 클록 신호 (330) 는, 평균적으로 시간에 따라 변하지 않는 원하는 타겟 주파수를 가지며, 따라서, 평균적으로 일정하다. 또한, 타겟 클록 신호는 소스 클록 신호 (320) 와의 동기화를 유지할 수 있으며, 이는, 종종 시스템 시간을 유지하기 위한 매우 바람직한 속성이다. 사이클-스왈로잉 메커니즘에 의존하여, 타겟 클록 신호 (330) 는, 소스 클록 신호 (320) 가 주파수-오프셋에 따라 드리프트되더라도 정확한 평균 주파수를 유지할 수 있다. 이것은, 크리스탈 오실레이터, 온도 및/또는 공급 변동 때문에 주파수 드리프트들을 정정할 필요가 있는 실제 모뎀들에서 중요하다. 또한, 더 상세히 후술될 바와 같이, 매 시간에서의 사이클-스왈로잉 카운터 (350) 의 콘텐츠 (예를 들어, 카운터 출력 (465)) 는, 설계 복잡도에 의존하여, 임의의 양호한 리샘플링 성능으로 리샘플링 회로를 자연적으로 보조하는 수이다.
도 3, 도 4, 및 도 5를 참조하면, 사이클-스왈로잉 카운터의 예시적인 동작이 아래에 예시된다. 소스 클록 신호 (320) 가 100 의 주파수를 갖는다고 가정한다 (fin＝100). 주파수의 단위는 헤르츠 (예를 들어, MHz, GHz, kHz) 이지만, 단위가 분석에 영향을 주지 않으므로 그것은 이러한 예에서는 언급되지 않는다. 타겟 클록 신호 (330) 의 원하는 주파수가 70 이라고 가정한다 (fout＝70). 그 후, 이러한 예에서, N＝10, M＝7, R＝N－M＝3 이다. 일반적으로, N 및 M은 정수일 수도 있으며, 그것의 비율 N/M 은 소스 및 타겟 주파수들의 비율 (fin/fout) 에 가장 근접하게 근사한다. 일 예에서, 상기 기준을 충족시키는 최소의 가능한 정수는 N 및 M 에 대해 선택될 수도 있다. 또 다른 예에서, 상기 기준을 충족시키는 최대의 가능한 정수는 N 및 M에 대해 선택될 수도 있으며, 그러한 기준은 유한 주파수 조정에 유리할 수도 있다. 사이클-스왈로잉 카운터 (350) 는, 매 N (이러한 예에서는 10) 의 소스 클록 펄스로부터의 R (이러한 예에서는 3) 이 그것을 타겟 클록 신호에 마킹하는 것을 방지한다 (즉, 소스 클록 신호의 매 N 사이클로부터 R 을 "스왈로잉함").
도 5는 소스 클록 신호 (320), 카운터 출력 (465) 및 타겟 클록 신호 (330) 를 도시한다. 사이클-스왈로잉 카운터 (350) 는 소스 클록 신호 (320) 의 매 틱 (또는 매 사이클) 마다 R (이러한 예에서는 N－M＝3) 만큼 증분될 수 있고, N (이러한 예에서는 10) 에서 오버플로우할 수 있다. 타겟 (또는 출력) 클록 신호는, 소스 주파수의 M/N (이러한 경우에서는 70%) 과 동일한 평균 주파수를 갖도록 검증될 수 있다.
따라서, 이러한 예시적인 구현에서, 사이클-스왈로잉 카운터 (350) 는 R＝3 의 증분을 갖고, N＝10 이상에서 오버플로우하며, 이러한 경우, 카운터는 도 5에 리스트된 값들을 통해 사이클링한다. 카운터 (460) 는 간단히 모듈로-N 카운터일 수도 있으며, 이러한 예에서는 N＝10 이다. 카운터 (460) 의 시작 상태는 관계가 없다.
실제의 예시적인 구현에서, 유리 함수 (rational function) 가 N/M＝fin/fout 이도록 정수들 N 및 M의 쌍을 탐색하고, 그 후, R＝N－M 을 선택하는 것 대신에, 32-비트 카운터를 구현하고 (즉, N＝2^32 를 선택하고), 그 후,
Figure pct00002
를 선택할 수도 있으며, 여기서, fin 은 소스 또는 입력 (이용가능한) 주파수이고 fout 은 타겟 (또는 출력) 주파수이다.
사이클-스왈로잉 카운터 (350) 에서의 오버플로우는 많은 상이한 방식으로 검출될 수 있다. 일 방식은, 카운터 출력 (465) 의 값이 증분값 (이러한 예에서는 R＝3) 보다 작은지를 판정함으로써 오버플로우를 검출하는 것이다. 또 다른 방식은, 카운터 출력 (465) 의 값들을 모니터링하고, 카운터 출력 (465) 의 현재 값이 카운터 출력 (465) 의 이전 값보다 작을 경우 오버플로우가 발생한다고 결정하는 것일 수도 있다. 이들은 간단한 예일뿐이며, 본 발명의 기술은 이들 예에 제한되지 않는다.
주파수 제어
도 3, 도 4, 및 도 5를 여전히 참조하면, 본 발명의 일 양태에 따라, 사이클-스왈로잉 카운터 (350) 는 소스 클록 신호 (320) 의 주파수 드리프트를 용이하게 정정할 수 있으며, 이는, 평균적인 주파수-안정 타겟 클록 신호 (330) 를 발생시킨다. 즉, 타겟 클록 신호 (330) 의 주파수 (타겟 주파수) 는, 평균적으로, 소스 클록 신호 (320) 의 주파수 (소스 주파수) 보다 더 안정적이다 (또는 더 양호하게 제어된다. 예를 들어, 소스 클록 신호 (320) 이 10% 만큼 드리프트하여 그의 주파수가 (100 으로부터) 110이 된다고 가정하면, 카운터 (460) 는, 소스 주파수 드리프트를 수용하기 위해, R＝4 만큼 증분되고 N＝11 에서 오버플로우 (모듈로-N) 하도록 프로그래밍될 수 있다. 예를 들어, 평균 타겟 주파수는 70에서 일정하게 유지된다. 즉,
Figure pct00003
이며, 여기서, favg out 는 평균 타겟 주파수이고, fin 은 소스 주파수이고, 이러한 경우 M은 7이며, 이러한 경우 N은 10이다.
예를 들어, 10ppm (part-per-million) (0.001%) 의 주파수 드리프트가, 신호로 하여금 전자 디바이스가 동작하도록 허용되지 않는 인접한 주파수 채널로 드리프트하게 할 수 있기 때문에, 심지어 10ppm 에 대한 주파수 드리프트가 전자 디바이스의 동작에 영향을 줄 수도 있다는 것을 유의해야 한다. 따라서, 예를 들어, 주파수-안정 타겟 클록 신호는 주파수 드리프트 (또는 주파수 오프셋) 에서 1ppm 보다 훨씬 더 작아야 할 수도 있다. GPS와 같은 특정 민감한 애플리케이션에서, 심지어 1ppb (part-per-billion; 0.001 ppm 임) 의 드리프트가 성능에 부정적인 영향을 줄 수도 있으므로, 클록 정확도가 요구된다. 따라서, 민감한 애플리케이션에 대하여, 주파수-안정 타겟 클록 신호의 주파수 드리프트 양은, 예를 들어, 1ppb, 0.1ppb 또는 0.001ppn 일 수도 있거나 훨씬 더 작아야할 수도 있다. 상술된 이들 주파수 드리프트 양들은 단지 예일뿐이며, 본 발명의 기술은 이들 예에 제한되지 않는다.
자동 주파수 제어 (AFC) 모듈이 소스 클록 신호에서의 주파수 드리프트를 정확하게 제거할 수 있다면, 타겟 클록 신호에서의 주파수 드리프트는 제로에 도달할 수 있다. 타겟 클록 신호의 주파수 안정도는, AFC 모듈이 소스 클록 신호에서의 주파수 드리프트를 얼마나 정확히 제거할 수 있는지에 의존할 수 있다. 소스 클록 신호가 주파수 드리프트를 갖는다면, 타겟 클록 신호는 소스 클록 신호의 주파수 드리프트보다 더 적거나 훨씬 더 적은 주파수 드리프트를 가질 수도 있거나, 타겟 클록 신호는 거의 제로인 주파수 드리프트를 가질 수도 있거나 주파수 드리프트가 없을 수도 있다. 주파수-안정 클록 신호는, 항상-주파수-안정 클록 신호, 정확히-주파수-제어된 클록 신호, 매우-주파수-제어된 클록 신호, 및/또는 정확하게-주파수 제어된 클록 신호로서 지칭될 수도 있다.
본 발명의 일 양태에 따르면, 주파수 오프셋이, 예를 들어, 자동 주파수 제어 (AFC) 모듈 (예를 들어, 도 7의 AFC 모듈 (780) 을 참조) 에 의해 제거되었다고 가정하면, 주파수 오프셋의 핸들링은 일반적으로 다음과 같다.
공칭 상수 N, M, 및 R 이 소스 및 타겟 주파수들 (fin, fout) 의 공칭 쌍에 대해 결정된다고 가정한다. 다음으로, 이용가능한 주파수 fin 이 Xppm 만큼 드리프트되어 실제 소스 (또는 이용가능한) 주파수가
Figure pct00004
가 된다고 AFC 메커니즘이 결정한다고 가정한다. 이러한 경우, 사이클-스왈로잉 카운터 (350) 에서 프로그래밍될 필요가 있는 모든 것은, 예를 들어, N 및 R 을 N' 및 R' 로서 리프로그래밍하고 있으며, 이는 다음과 같이 표현될 수 있다.
Figure pct00005
이것은, 상기 나타낸 방식으로 공칭 상수들 N, R을 변경하는 것이 사이클-스왈로잉 카운터 (350) 로부터 일정한 타겟 주파수를 유지할 수 있다는 것을 나타낼 수 있다. 즉, 주파수 오프셋의 추정이 이용가능하면, 사이클-스왈로잉 카운터 (350) 는 리프로그래밍될 수 있으며, 간단하고 효율적인 방식으로 안정된 타겟 (또는 출력) 주파수 를 유지할 수 있다 (드리프트를 제거할 수 있다).
본 발명의 일 양태에서, 소스 클록 신호의 잠재적이거나 실제 주파수 드리프트는 타겟 클록 신호에서 자동적으로 보상될 수 있다. 사이클-스왈로잉 카운터는, 타겟 클록 신호를 생성할 경우 소스 클록 신호에서의 주파수 드리프트를 정정하도록 적응적으로 또는 자동적으로 구성될 수도 있다. 이것은, AFC 모듈로부터 유도되는 주파수 드리프트 (또는 오프셋) 의 하나 이상의 추정치들에 기초할 수도 있다.
리샘플링의 기능
다음으로 도 3 내지 도 6을 참조하면, 본 발명의 일 양태에서, 사이클-스왈로잉 카운터 (350) 는 데이터 (예를 들어, 디지털 데이터) 를 리샘플링하는데 사용될 수 있다. 임의의 클록 간격에서의 카운터 콘텐츠 (예를 들어, 카운터 출력 (465)) 가 주파수 fout (이용가능하지 않음) 를 갖는 가설의 이상적인 타겟 클록 신호의 틱들과 주파수 fin 을 갖는 소스 클록 신호 (320) 의 틱들 사이의 부분 시간 차이를 나타낼 수 있기 때문에, 이것이 가능하다. 효율적으로, 임의의 소정의 시간에서 오버플로우 제한 (N)
Figure pct00006
에 의해 분할된 사이클-스왈로잉 카운터 (350) 의 콘텐츠는 가설의 이상적인 타겟 클록 주기 Tout＝1/fout 의 부분을 제공할 수 있으며, 그에 의해, 소스 클록 신호 (320) 의 틱들 (주기 Tin＝1/fin 으로 일정하게 도달함) 이 도 6에 도시된 바와 같이 대체될 것이다. 기존의 및 바람직한 (리샘플링된) 데이터의 클록 신호들 사이의 타이밍 관계를 확립할 수 있기 때문에, 이것은 디지털 데이터 리샘플링에 매우 유용하다.
도 3 내지 도 6을 계속 참조하면, 예시적인 리샘플링 동작이 도시되어 있다. 이러한 예에서, fin＝1/Tin＝100 및 fout＝70 이라고 다시 가정한다. 그러므로, 상술된 바와 같이, 사이클-스왈로잉 카운터 (350) 에 의해 생성된 타겟 클록 신호 (330) 는 fout＝70 의 평균 주파수를 갖지만, 그의 주기는 불규칙하며, Tin (스왈로잉되지 않은 소스 클록 주기) 과 2·Tin (스왈로잉된 소스 클록 주기) 사이에서 변할 수도 있다. 그러나, fout＝70 을 갖는 이상적인 타겟 클록 신호 (630) 이 존재했다면,
Figure pct00007
의 시간 단위마다 틱할 것이다. 도 6에 도시된 바와 같이, 이상적인 타겟 클록 신호 (630) 의 이들 가설의 틱들은, 상기 τn 에 의해 표시된 Tout 의 부분들에 의해 소스 클록 신호 (320) 의 일정한 (매 Tin) 틱들로부터 대체될 것이다. 또한, 실제 타겟 클록 신호 (330) 의 틱들에서 클록킹된 디지털 데이터는 가설의 이상적인 타겟 클록 신호 (630) 의 틱들에서 클록킹되고 그들 사이에 일-대-일 대응 (또는 매핑) 이 존재하는 것으로 뷰잉될 수 있다. 실제 타겟 클록 신호 (330) 및 이상적인 타겟 클록 신호 (630) 는 동일한 평균 주파수 fout 을 갖는다.
이용가능한 (또는 오리지널) 데이터와 보간된 데이터 사이의 타이밍 관계가 (함수들
Figure pct00008
로서 해석되는) 카운터 c[n] 의 콘텐츠로부터 정확히 알려지므로, 사이클-스왈로잉 카운터 (350) 의 콘텐츠들에 대한 정보 (예를 들어, τ) 는 임의의 양호한 품질의 보간을 가능하게 한다.
도 6은 상기 예를 도시한다. 일 양태에서, 이상적인 (비-존재) 타겟 클록 신호 (630) 와 실제 타겟 클록 신호 (330) 사이에 일-대-일 대응 (또는 매핑) 이 존재한다. 이용가능한 데이터 및 원하는 (또는 보간된) 데이터의 시간에서의 상대적인 위치들을 식별하기 위해 카운터 콘텐츠 c[n] (예를 들어, 카운터 출력 (465)) 를 사용할 경우, 임의의 보간 (예를 들어, 선형, 다항식, 또는 임의의 다른 것) 을 수행할 수 있다.
사이클-스왈로잉 카운터 (350) 의 콘텐츠들 c[n] 만을 인식하여 어느 한 방향으로 보간이 수행될 수 있다. 2개의 예시적인 프로세스가 아래에 설명된다.
(1) 실제 타겟 클록 신호 (330) 에 의해 클록킹된 (또는 그 신호 상에 라이딩 (ride) 한) 데이터를 소스 타겟 클록 신호 (320) 에 의해 클록킹된 (또는 그 신호 상에 라이딩한) 데이터로 리샘플링한다. 실제 타겟 클록 신호 (330) 에 의해 클록킹된 데이터는, 가설의 이상적인 타겟 클록 신호 (630) 의 틱들에 의해 클록킹된 (또는 그 틱들에 라이딩한) 데이터로서 뷰잉될 수 있다. 이러한 리샘플링 프로세스는 데이터 송신 동작 동안 발생할 수도 있으며, 예를 들어, 규칙적인-클록킹-사이클이지만 잠재적인 주파수-오프셋 소스 클록 신호에 의해 클록킹된 디지털-아날로그 변환기 (DAC) 로 디지털 데이터를 전송하기 전에 그 데이터를 리샘플링한다. 예시적인 리샘플링 동작은 도 7에 도시되어 있다. 송신 기저대역 프로세서 (770) 에서, 데이터는 실제 타겟 클록 신호 (330) 에 의해 오리지널하게 클록킹될 수도 있다. 리샘플러 (760) 는 실제 타겟 클록 신호 (330) 에 의해 클록킹된 데이터를 소스 클록 신호 (320) 에 의해 클록킹된 데이터로 리샘플링할 수도 있다. 그 후, 이러한 데이터는 소스 클록 신호 (320) 에 의해 클록킹된 DAC (740) 에 전송될 수도 있다. 상술된 바와 같이, 타겟 (사이클-스왈로잉된) 클록 신호 (330) 는 불규칙적인 사이클들을 가질 수도 있지만 자동적으로 주파수 제어될 수 있으며, 그에 의해, 소스 클록 신호 (320) 에 존재하는 주파수 오프셋의 효과를 제거한다.
(2) 규칙적으로-사이클링되지만 잠재적인 주파수-오프셋 소스 클록 신호 (320) 에 의해 클록킹된 (또는 그 신호 상에 라이딩한) 데이터를 불규칙적이고 사이클-스왈로잉되지만 "정확히-주파수-제어된" 타겟 클록 신호 (330) 에 의해 클록킹된 (또는 그 신호 상에 라이딩한) 데이터로 리샘플링한다. 보간기 설계가 상이할 수도 있지만, 보간에 필요한 타이밍 정보는 사이클-스왈로잉 카운터 (350) 의 콘텐츠에 의해 (예를 들어, 그 콘텐츠에 의해서만) 제공될 수 있다. 이러한 리샘플링 프로세스는 데이터 수신 동작 동안 발생할 수도 있으며, 예를 들어, 아날로그-디지털 변환 동작 이후 데이터를 리샘플링하는 것은, 스퍼 (spur) 를 피하기 위해 규칙적인 클록킹을 요구할 수도 있고 규칙적인-사이클이지만 잠재적인 주파수-오프셋 소스 클록 신호에 의해 클록킹된 아날로그-디지털 변환기 (ADC) 에 의해 수행된다. 예시적인 리샘플링 동작은 도 8에 도시되어 있다. 소스 클록 신호 (230) 에 의해 클록킹된 ADC (840) 가 아날로그-디지털 변환을 수행한 이후, 리샘플러 (860) 는 소스 클록 신호 (320) 에 의해 클록킹된 데이터를 타겟 클록 신호 (330) 에 의해 클록킹된 데이터로 리샘플링할 수도 있다.
본 발명의 일 양태에서, 예를 들어, 규칙적인 사이클들은, 대략적으로 동일한 시간 지속기간을 갖는 신호의 클록 사이클들, 또는 신호의 2개의 연속하는 틱들 사이에서 경과된 시간이 대략적으로 일정한 신호의 클록 사이클들로 지칭될 수도 있다. 또 다른 양태에서, 규칙적인 사이클들은 시변 주파수 드리프트를 가질 수도 있다. 또 다른 양태에서, 규칙적인 사이클들은 시변 주파수 드리프트를 가질 수도 있으며, 사이클 당 드리프트의 양은 그 사이클의 지속기간보다 실질적으로 작다. 또 다른 양태에서, 규칙적인 사이클들을 갖는 신호의 주파수는 느리게 변할 수도 있다. 또 다른 양태에서, 예를 들어, 규칙적인 사이클들은 대략적으로 규칙적인 사이클들로 지칭될 수도 있다. 본 발명의 일 양태에서, 예를 들어, 불규칙적인 사이클들은 신호의 일정하게 연속하는 틱들 사이의 하나 이상의 불균등한 시간 간격들을 갖는 신호의 클록 사이클들을 지칭할 수도 있다. 또 다른 양태에서, 제 2 신호가 제 1 신호의 하나 이상의 사이클들을 스왈로잉 (예를 들어, 생략 또는 제거) 하는 것에 의해 또는 그것에 기초하여 생성될 경우, 제 2 신호는 불규칙적인 사이클들을 갖는 것으로 뷰잉될 수 있다. 또 다른 양태에서, 예를 들어, 불규칙적인 사이클들은 실질적으로 불규칙적인 사이클들로 지칭될 수도 있다. 종종, 데이터를 리샘플링하는 것은 데이터의 변역, 변형 또는 변환으로서 지칭될 수 있다.
데이터의 예시적인 보간, 즉, 선형 보간
본 발명의 일 양태에서, 사이클-스왈로잉 카운터의 콘텐츠들을 사용하여 양 방향으로의 데이터의 예시적인 선형 보간이 아래에 예시된다. 사이클-스왈로잉의 기능 및 선형 보간 관계는 다음의 의사-코드에서 설명될 수 있다.
Figure pct00009
// 이러한 인덱스는 사이클-스왈로잉되지 않은 오리지널 (소스) 클록이다.
Figure pct00010
Figure pct00011
// 카운터가 오버플로우되지 않으면
Figure pct00012
// 사이클-스왈로잉되지 않은 타겟 클록 신호가 틱해야 한다.
Figure pct00013
// 그렇지 않으면, 카운터가 오버플로우되고, 사이클이 스왈로잉된다.
x-데이터가 이용가능하고 y-데이터가 소망되면:
// trgt_clk 로부터 src_clk, 즉, 타겟 클록 신호로부터 소스 클록 신호로 데이터를 리샘플링함.
Figure pct00014
elseif y-데이터가 이용가능하고 x-데이터가 소망되면:
//src_clk 로부터 trgt_clk, 즉, 소스 클록 신호로부터 타겟 클록 신호로 데이터를 리샘플링함.
Figure pct00015
Figure pct00016
Figure pct00017
상기 나타낸 의사 코드에서의 값들 N, M, 및 R은 도 3, 도 4 및 도 5를 참조하여 상술된 바와 같은 N, M 및 R일 수도 있으며, 여기서, 평균 타겟 주파수는 소스 주파수의 M/N 일 수도 있다. n은 소스 클록 신호 (320) 의 인덱스일 수도 있고, m은 타겟 클록 신호 (330) 의 인덱스일 수도 있고, y[n] 은 소스 클록 신호 (320) 에 의해 클록킹된 (또는 그 신호 상에 라이딩한) 데이터일 수도 있으며, x[m] 은 타겟 클록 신호 (330) 에 의해 클록킹된 (또는 그 신호 상에 라이딩한) 데이터일 수도 있다.
다시 도 6에 도시된 예시적인 동작을 참조하면, 데이터가 제 1 클록 도메인 (예를 들어, 소스 클록 신호 (320)) 으로부터 제 2 클록 도메인 (예를 들어, 타겟 클록 신호 (330)) 으로 리샘플링된다면, 그 리샘플링이후 데이터는 제 2 클록 도메인 (예를 들어, 타겟 클록 신호 (330)) 의 클록 신호에 의해 클록킹된다. 또한, 제 2 클록 도메인에서의 데이터는, 다음과 같이, 제 1 클록 도메인에서의 2개의 인접한 데이터들 사이에서 선형 (또는 임의의 다른) 보간을 수행함으로써 제 1 클록 도메인내의 데이터로부터 결정될 수도 있으며, 예를 들어, 소스 클록 신호 (320) 의 제 1 틱에서의 데이터는 타겟 클록 신호 (330) 의 제 1 틱에서의 데이터로서 나타날 수도 있다. 소스 클록 신호 (320) 의 제 2 틱에서의 데이터 및 제 3 틱에서의 데이터는 타겟 클록 신호 (330) 의 제 2 틱에서의 데이터를 선형 보간하는데 사용될 수도 있다. 소스 클록 신호 (320) 의 제 3 틱에서의 데이터 및 제 4 틱에서의 데이터는 타겟 클록 신호 (330) 의 제 3 틱에서의 데이터를 선형 보간하는데 사용될 수도 있다. 소스 클록 신호 (320) 의 제 5 틱에서의 데이터 및 제 6 틱에서의 데이터는 타겟 클록 신호 (330) 의 제 4 틱에서의 데이터를 선형 보간하는데 사용될 수도 있다. 소스 클록 신호 (320) 의 제 5 틱에서 오버플로우가 존재하기 때문에, 소스 클록 신호 (320) 의 제 4 틱에서의 데이터와 제 5 틱에서의 데이터 사이에서 보간이 수행되지 않는다. 상기 제공된 의사-코드는 이러한 동작을 예시한다.
데이터가 제 2 클록 도메인 (예를 들어, 타겟 클록 신호 (330)) 로부터 제 1 클록 도메인 (예를 들어, 소스 클록 신호 (320)) 으로 리샘플링된다면, 데이터는 그 리샘플링 이후 제 1 클록 도메인의 클록 신호 (예를 들어, 소스 클록 신호 (320)) 에 의해 클록킹된다. 또한, 제 1 클록 도메인내의 데이터는, 제 2 클록 도메인내의 2개의 인접한 데이터 사이에서 선형 보간을 수행함으로써 제 2 클록 도메인내의 데이터로부터 결정될 수도 있다. 상기 제공된 의사-코드는 이러한 동작을 예시한다.
상술된 선형 보간은 단지 예시적인 방식일 뿐이며, 일 예시적인 구성에 따른 하드웨어내의 하나의 승산기만으로 구현될 수 있다. 다수의 승산기들 및/또는 다른 컴포넌트들이 또 다른 구성에서 이용될 수도 있음을 유의해야 한다. 일 양태에서, (규칙적인-주기이지만 주파수-오프셋을 잠재적으로 갖는) 소스 클록 신호의 틱들과 원하는 평균 주파수 (주파수-오프셋에 대해 정정됨) 를 갖는 타겟 클록 신호의 틱들 사이의 타이밍 관계는, 임의의 시점에서의 사이클-스왈로잉 카운터 c[n] 의 콘텐츠들에 의해 제공될 수 있다. 일 양태에서, 이러한 타이밍 정보는 임의의 보간 방법에 대해 유일한 사전-필수조건 (pre-requisite) 이다. 또 다른 양태에서, 다른 정보는 보간 방법에 대해 사전-필수조건으로서 사용될 수도 있다.
선형 보간 이외의 보간 기술들 (예를 들어, 다항식 또는 다른 비-선형 기술들) 은, 예를 들어, 더 높은 복잡도의 비용으로 추구될 수 있다. 그러한 다른 보간 기술들은 사이클-스왈로잉 카운터의 콘텐츠들 (예를 들어, c[n], τ) 에 기초하여 수행될 수도 있다. 또한, 그러한 기술들은, 데이터가 리샘플링되고 있는 클록 신호의 2개 이상의 인접하거나 인접하지 않은 틱들에서의 데이터에 기초할 수도 있다. 예를 들어, 데이터가 리샘플링되고 있는 제 1 클록 신호의 3개 이상의 틱들로부터의 데이터는, 제 2 클록 신호의 소정의 틱에서의 리샘플링된 데이터를 결정하는데 사용될 수 있다. 이러한 경우, 3개 이상의 틱들로부터의 데이터가 수집될 수 있도록 지연이 부가될 수 있다. 이들은 단지 몇몇 예들일 뿐이며, 본 발명의 기술은 다른 보간 방식들을 이용할 수도 있다.
송신 또는 수신 동작에서의 사이클-스왈로잉된 클록 신호의 이용
도 7은, 송신 동작 동안 데이터를 리샘플링하기 위해 사이클 스왈로잉 카운터를 이용하는 전자 디바이스에 대한 하드웨어 구성의 일 예를 도시한 개념적인 블록도이다. 전자 디바이스 (700) 는, 증폭기 (AMP) (710), 믹서 (720), 아날로그 안티-앨리어싱 필터 (AAF) (730), 디지털-아날로그 변환기 (DAC) (740), 리샘플러 (760), 송신 기저대역 프로세서 (770), 및 사이클-스왈로잉 카운터 (350) 를 포함할 수도 있다. 리샘플러 (760) 는, 사이클-스왈로잉 카운터 (350) 의 콘텐츠들을 사용하여 데이터를 보간하도록 구성되는 보간기 (765) 를 포함할 수도 있다. 보간기 (765) 는 선형 또는 비-선형일 수도 있다. 리샘플러 (760) 는, 일 클록 도메인으로부터 또 다른 클록 도메인으로 데이터의 시리즈를 리샘플링할 수도 있다.
송신 기저대역 프로세서 (770) 에서, 데이터는 타겟 클록 신호 (330) 에 의해 클록킹될 수도 있다. 리샘플러 (760) 는 소스 클록 신호 (320) 및 타겟 클록 신호 (330) 를 수신할 수도 있다. 리샘플러 (760) 는 송신 기저대역 프로세서 (770) 로부터 데이터를 수신할 수도 있고, 타겟 클록 신호 (330) 에 의해 클록킹된 데이터를 소스 클록 신호 (320) 에 의해 클록킹된 데이터로 리샘플링할 수도 있다. 리샘플러 (760) 에 의해 출력된 데이터는, 소스 클록 신호 (320) 에 의해 클록킹된 DAC (740) 로 전송될 수도 있다. DAC (740) 로부터 출력된 신호는 아날로그 AAF (730), 믹서 (720) (여기서, 그 신호는 송신 로컬 오실레이터 (TxLO) 신호로 믹싱되고 상향-변환된다), 그 후, AMP (710) 로 전송될 수도 있다. 그 후, 신호는, 예를 들어, 도 2에 도시된 안테나 (228) 를 사용하여 전자 디바이스 (700) 외부의 또 다른 전자 디바이스로 송신될 수도 있다.
전자 디바이스 (700) 는 도 2에 도시된 컴포넌트들 중 일부 또는 그 전부를 포함할 수도 있거나, 대안적으로, 도 7에 도시된 컴포넌트들은 도 2에 도시된 컴포넌트들 중 일부에 포함될 수도 있다. 예를 들어, 도 7의 사이클-스왈로잉 카운터 (350) 는, 프로세싱 시스템 (202), 송신기 (208) 또는 이들의 몇몇 조합에 포함될 수도 있다. AMP (710), 믹서 (720), 아날로그 AAF (730), 및 DAC (740) 는 송신기 (208) 에서 구현될 수도 있다. 리샘플러 (760) 및 송신 기저대역 프로세서 (770) 는 프로세싱 시스템 (202), 송신기 (208) 또는 이들의 몇몇 조합으로 구현될 수도 있다.
도 8은, 수신 동작 동안 데이터를 리샘플링하기 위한 사이클 스왈로잉 카운터를 이용하는 전자 디바이스에 대한 하드웨어 구성의 일 예를 도시한 개념적인 블록도이다. 전자 디바이스 (800) 는, 저잡음 증폭기 (LNA) (810), 믹서 (820), 아날로그 안티-앨리어싱 필터 (AAF) (830), 아날로그-디지털 변환기 (ADC) (840), 디지털 저역 통과 필터 (LPF) (850), 리샘플러 (860), 수신 기저대역 프로세서 (870), 자동 주파수 제어 (AFC) 모듈 (880), 및 사이클-스왈로잉 카운터 (350) 를 포함할 수도 있다. 리샘플러 (860) 는, 사이클-스왈로잉 카운터 (350) 의 콘텐츠들을 사용하여 데이터를 보간하도록 구성되는 보간기 (865) 를 포함할 수도 있다. 보간기 (865) 는 선형 또는 비-선형일 수도 있다.
LNA (810) 는, 도 2의 안테나 (226) 와 같은 안테나를 통해 전자 디바이스 (800) 외부의 전자 디바이스로부터 신호를 수신할 수도 있다. 신호는, 수신 로컬 오실레이터 (RxLO) 를 사용하여 믹서 (820) 에 의해 아래로 믹싱될 수도 있다. 신호는 아날로그 AAF (830) 로 전송될 수도 있고, 그 후, 소스 클록 신호 (320) 에 의해 클록킹된 ADC (840) 으로 전송될 수도 있다. ADC (840) 의 출력은 디지털 LPF (850) 로 전송될 수도 있다. 리샘플러 (860) 는 소스 클록 신호 (320) 에 의해 클록킹된 데이터를 취할 수도 있고, 그 데이터를 타겟 클록 신호 (330) 에 의해 클록킹된 데이터로 변환할 수도 있다. 타겟 클록 신호 (330) 에 의해 클록킹된 데이터는, 타겟 클록 신호 (330) 를 사용하여 수신 기저대역 프로세서 (870) 에 의해 프로세싱될 수도 있다. 리샘플러 (860) 는 소스 클록 신호 (320) 및 타겟 클록 신호 (330) 일 수도 있다.
AFC 모듈 (880) 은 주파수 드리프트를 검출할 수도 있으며, 그 검출에 응답하여, AFC 모듈 (880) 은 소스 클록 신호 (320) 에서의 주파수 드리프트의 양을 추정할 수도 있다. 추정된 정보는, 상술된 값들 N' 및 R' 를 생성할 수 있는 프로세서 (예를 들어, 도 2의 프로세싱 시스템내의 프로세싱 블록) 에 전송될 수도 있다. 도 8의 사이클-스왈로잉 카운터 (350) 는 값들 N, M 및 R, 또는 N', M 및 R' 를 수신할 수도 있다. 또한, 송신 동작에 대한 도 7의 사이클-스왈로잉 카운터 (350) 는 값들 N, M 및 R, 또는 값들 N', M 및 R' 를 수신할 수도 있다. 값들 N' 및 R' 는 도 8의 AFC 모듈 (880) 에 의해 생성되는 추정된 정보로부터 유도된다. 이러한 단락에서 설명된 프로세스는 자동적으로 수행될 수도 있다. 일 양태에서, AFC 모듈 (880) 은 소스 클록 신호 (320) 에서의 주파수 드리프트의 양을 자동적으로 결정할 수도 있다.
전자 디바이스 (800) 는 도 2에 도시된 컴포넌트들 중 일부 또는 그 전부를 포함할 수도 있거나, 대안적으로, 도 8에 도시된 컴포넌트들은 도 2에 도시된 컴포넌트들의 일부에 포함될 수도 있다. 예를 들어, 도 8의 사이클-스왈로잉 카운터 (350) 는 프로세싱 시스템 (202), 수신기 (206), 또는 이들의 몇몇 조합에 포함될 수도 있다. LNA (810), 믹서 (820), 아날로그 AAF (830), 및 ADC (840) 는 수신기 (206) 에서 구현될 수도 있다. 디지털 LPF (850), 리샘플러 (860), 수신 기저대역 프로세서 (870), 및 AFC 모듈 (880) 은, 프로세싱 시스템 (202), 수신기 (206), 또는 이들의 몇몇 조합으로 구현될 수도 있다.
도 7 및 도 8은, 송신기 및 수신기에서 사이클-스왈로잉된 타겟 클록 신호의 예시적인 이용 및 관련 리샘플링 동작을 도시한다. 이들 예시적인 동작에서, 적어도 2개의 클록 도메인들이 유지되며, 하나는 (예를 들어, 소스 클록 신호 (320) 를 사용하는) 아날로그 프로세싱을 위한 아날로그 클록 도메인이고, 하나는 (예를 들어, 타겟 클록 신호 (330) 를 사용하는) 디지털 프로세싱을 위한 디지털 클록 도메인이다. 소스 클록 신호 (320) 는 규칙적인-클록킹-사이클들을 가질 수도 있지만, 시간에 따라 주파수에서 드리프트하는 경향이 있을 수도 있다. 타겟 클록 신호 (330) 는 클록 펄스 (또는 클록 사이클) 스왈로잉으로 인해 불규칙적인-클록킹-사이클들을 가질 수도 있지만, 매우 주파수 제어될 수도 있다. 타겟 클록 신호가 불규칙적인 클록 사이클들을 갖는 것은, 데이터의 무결성이 리샘플러 (760 및 860) 에서 유지되면, 기저대역 프로세싱 또는 디지털 프로세싱에 영향을 주지 않는다. 예를 들어, 데이터의 무결성은 상술된 데이터 보간 방식을 이용함으로써 유지될 수 있다. 타겟 클록 신호가 정확하게 주파수 제어될 (또는 드리프트할) 수 있는 것은 매우 바람직한 속성이다. 상술된 바와 같이, 타겟 클록 신호는, 예를 들어, 도 8에 도시된 자동 주파수 제어 (AFC) 모듈 (880) 로부터의 정보에 기초하여 정확히 주파수 제어될 수 있다.
본 발명의 기술이 다수의 클록 도메인들 (예를 들어, 3개 이상의 클록 도메인들) 을 가질 수도 있음을 유의해야 하며, 여기서, 각각의 클록 도메인은 상이한 클록 주파수를 갖는다. 일 예에서, 하나 이상의 아날로그 클록 도메인 및 하나 이상의 디지털 클록 도메인들일 수도 있다.
본 발명의 일 양태에 따르면, 하나 이상의 이용가능한 소스 클록 신호들의 주파수 또는 주파수들에 반드시 하모닉하게 관련될 필요가 없는 하나 이상의 원하는 클록 신호들의 주파수 또는 주파수들을 생성할 수 있는 사이클-스왈로잉 카운터를 이용하는 간단하고 효율적인 메커니즘이 제공된다. 또 다른 양태에서, 사이클-스왈로잉 카운터는, 하나 이상의 소스 클록 신호들의 주파수 또는 주파수들에 하모닉하게 관련되는 (또는 관련될 수 있는) 하나 이상의 타겟 클록 신호들의 주파수 또는 주파수들을 생성하는데 이용될 수 있다. 그러한 경우, 사이클-스왈로잉 동작은 주파수 분할로서 뷰잉될 수 있다.
또 다른 양태에서, 사이클-스왈로잉 메커니즘은, (예를 들어, 주파수-드리프팅되지만 대략적으로 규칙적인-시간 간격 클록 사이클들인) 제 1 클록 도메인으로부터의 (예를 들어, 주파수-제어되지만 가급적 불규칙적인 사이클들을 갖는) 제 2 클록 도메인의 생성을 가능하게 하며, 일 클록 도메인으로부터 또 다른 클록 도메인으로의 데이터 리샘플링 (예를 들어, 데이터의 트랜지션) 을 가능하게 하는 메커니즘으로서 뷰잉될 수도 있다. 각각의 클록 도메인들은 하나 이상의 클록 신호들을 포함할 수도 있다.
또 다른 양태에서, 2개의 주파수들 사이의 관계를 관리하는 상수들 N 및 M은, 임의의 주파수에 임의적으로 양호하게 근사하고, 임의의 주파수 드리프트 (주파수 오프셋) 을 정정하도록 선택될 수 있다. 일 양태에서, 사이클-스왈로잉 카운터는, 타겟 클록 신호가 소스 클록 신호보다 더 주파수 안정되도록, 주파수에서 드리프트하는 경향이 있는 소스 클록 신호를 정확히 주파수 제어된 타겟 클록 신호로 변환하는데 사용될 수도 있다. 예를 들어, 소스 주파수는 타겟 주파수보다 작지 않을 수도 있다. 또한, 사이클-스왈로잉 카운터의 콘텐츠들은 임의의 양호한 디지털 데이터 보간을 지원할 수 있다. 여기에 설명된 사이클-스왈로잉 카운터는, 필요한 모든 타겟 클록 신호들에 대해 단일 주파수 소스를 사용하는 (가급적 집적된) 현대의 멀티-모드 및 멀티-표준 트랜시버들의 효율적인 설계에 매우 유용할 수도 있다.
일 양태에 따르면, 매우 간단한 디지털 회로 (예를 들어, 적절한 카운터) 는, 복잡도를 근본적으로 감소시키며, 현대의 멀티-모드, 멀티-표준 트랜시버들에서 발생하는 바와 같이, 시장에서 점점 일반적으로 되어 가는 상이한 기본적인 심볼 레이트들의 배수들인 (따라서, 하모닉하게 관련되지 않은) 클록킹 레이트들을 유도하기 위해 사용될 수도 있다. 사이클-스왈로잉 카운터를 이용하는 이러한 멀티-모드 클록 생성은, 클록 소스들에 일반적으로 존재하는 주파수 드리프트 (또는 주파수 오프셋) 를 용이하게 정정할 수 있고, 일 클록 도메인으로부터 또 다른 클록 도메인으로의 심리스한 디지털 데이터 리샘플링을 보조할 수 있다.
상수들 N 및 M의 예들이 상술되었지만, N 및 M이 많은 상이한 방식으로 선택 (또는 사전-선택 또는 사전 결정) 될 수도 있음을 유의해야 한다. 이러한 관점에서, 상수 R은 사전-선택 또는 사전 결정될 수 있다. N 및 M을 결정하기 위한 또 다른 예로서, 소스 주파수가 70MHz 이고 타겟 주파수가 61.44MHz (즉, 16 x 3.84MHz) 라고 가정하면, N은 7000 이도록 선택될 수도 있고 M은 6144 이도록 선택될 수도 있다. 대안으로서, N은 875 이도록 선택될 수도 있고, M은 768 이도록 선택될 수도 있다.
N 및 M을 결정하기 위한 또 다른 예로서, 소스 주파수가 1,000,001Hz 이고 타겟 주파수가 1,000,000Hz 라고 가정하면, N은 1,000,001 이도록 선택될 수도 있고 M은 1,000,000 이도록 선택될 수도 있다. 이러한 경우, 매 1,000,001 사이클로부터의 일 사이클이 스왈로잉된다.
도 9a 및 도 9b는, 본 발명의 일 양태에 따른 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉 클록 신호들을 생성 또는 이용하는 예시적인 방법을 도시한다. 그 방법은 전자 디바이스에 의해 수행될 수도 있다. 그 방법은, 제 1 주파수를 갖는 제 1 클록 신호를 수신하기 위한 프로세스 (910) 를 포함한다. 제 1 클록 신호는 규칙적인 사이클들을 갖는다. 그 방법은, 제 2 주파수를 갖는 제 2 클록 신호를 생성하기 위한 프로세스 (920) 를 더 포함한다. 제 2 클록 신호는 불규칙한 사이클들을 가지며, 제 2 주파수는 제 1 주파수보다 작다. 프로세스 (920) 는 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하기 위한 프로세스 (925) 를 포함한다.
도 10은, 본 발명의 일 양태에 따른 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스의 일 예를 도시한 개념적인 블록도이다. 전자 디바이스 (1000) 는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하기 위한 모듈 (1010) 을 포함한다. 제 1 클록 신호는 규칙적인 사이클들을 갖는다. 전자 디바이스는, 제 2 주파수를 갖는 제 2 클록 신호를 생성하기 위한 모듈 (1020) 을 더 포함한다. 제 2 클록 신호는 불규칙한 사이클들을 가지며, 제 2 주파수는 제 1 주파수보다 작다. 모듈 (1020) 은, 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하기 위한 모듈 (1025) 을 포함한다.
또한, 전자 디바이스 (1000) 는 도 7 또는 도 8에 도시된 다른 컴포넌트들을 포함할 수도 있다. 예를 들어, 전자 디바이스 (1000) 는 제 1 클록 신호의 도메인으로부터 제 2 클록 신호의 도메인으로 데이터를 보간하기 위한 모듈 (예를 들어, 리샘플러 (860) 또는 보간기 (865)), 또는 제 2 클록 신호의 도메인으로부터 제 1 클록 신호의 도메인으로 데이터를 보간하기 위한 모듈 (예를 들어, 리샘플러 (760) 또는 보간기 (765) 을 포함할 수도 있다.
도 11은 본 발명의 일 양태에 따른 예시적인 컴퓨터-판독가능 매체를 도시한 개념적인 블록도이다. 컴퓨터-판독가능 매체 (1100) 는, 전자 디바이스내의 프로세싱 시스템에 의해 실행가능한 명령들을 포함한다. 그 명령들은, 사이클-스왈로잉 카운터의 콘텐츠를 결정하기 위한 코드 (1110) 및 제 1 시리즈의 데이터로부터 리샘플링된 제 2 시리즈의 데이터를 결정하기 위한 코드 (1120) 를 포함한다. 제 2 시리즈의 데이터는 사이클-스왈로잉 카운터의 콘텐츠에 기초하여 결정된다. 사이클-스왈로잉 카운터는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성되고, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되며, 제 2 클록 신호를 생성할 시에 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성된다. 제 1 시리즈의 데이터가 제 2 클록 신호에 의해 클록킹되면 제 2 시리즈의 데이터는 제 1 클록 신호에 의해 클록킹되고, 제 1 시리즈의 데이터가 제 1 클록 신호에 의해 클록킹되면 제 2 시리즈의 데이터는 제 2 클록 신호에 의해 클록킹된다. 사이클-스왈로잉 카운터의 콘텐츠는 제 1 및 제 2 주파수들에 기초하여 결정된다. 본 발명의 일 양태에서, 코드 (1110) 및 코드 (1120) 는 하드웨어로 구현될 수도 있다.
당업자는, 예를 들어, 여기에 설명된 블록, 모듈, 엘리먼트, 컴포넌트, 방법, 및 알고리즘을 포함하는 다양한 예시적인 기능들이 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있음을 인식할 것이다. 다양한 기능들은 상이하게 배열될 수도 있으며 (예를 들어, 상이한 순서로 배열되거나, 상이한 방식으로 파티셔닝될 수도 있으며), 이들 모두는 본 발명의 기술의 범위를 벗어나지 않는다.
그 기능들이 소프트웨어로 구현되면, 그 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터-판독가능 매체는, 일 장소로부터 또 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 저장 매체는, 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다.
제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체는, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 소거가능한 프로그래밍가능 판독-전용 메모리 (EPROM), CD-ROM 또는 다른 광학 디스크 저장부, 자성 디스크 저장부 또는 다른 자성 저장부 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체로 적절하게 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트된 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 트위스트된 쌍, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의내에 포함된다. 여기에서 사용된 바와 같이, disk 및 디스크는, 컴팩 디스크 (CD), 레이저 디스크, 광 디스크, DVD (digital versatile disc), 플로피 disk 및 블루-레이 디스크를 포함하며, 여기서, 일반적으로, disk는 데이터를 자성적으로 재생하지만, 디스크는 레이저로 데이터를 광학적으로 재생한다. 또한, 상기의 조합들은 컴퓨터-판독가능 매체의 범위내에 포함되어야 한다.
본 발명의 일 양태에 따르면, 컴퓨터-판독가능 매체는 명령으로 인코딩 또는 저장되고 컴퓨팅 엘리먼트이며, 이는, 명령의 기능이 실현되도록 허용하는 시스템의 나머지와 명령들 사이의 구조적이고 기능적인 상호관계를 정의한다. 예를 들어, 명령들은, 전자 디바이스 또는 전자 디바이스의 프로세서에 의해 실행가능할 수도 있다. 예를 들어, 명령들은 코드를 포함하는 컴퓨터 프로그램일 수 있다. 컴퓨터-판독가능 매체는 하나 이상의 매체를 포함할 수도 있다. 컴퓨터라는 용어는 머신을 포함하는 것으로 이해될 수도 있다.
개시된 프로세스에서의 단계들의 특정한 순서 또는 계층이 예시적인 접근법들의 예시라는 것이 이해된다. 설계 선호도에 기초하여, 프로세스에서의 단계들의 특정한 순서 또는 계층이 재배열될 수도 있다는 것이 이해된다. 단계들 중 몇몇은 동시에 수행될 수도 있다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제공하며, 제공된 특정한 순서 또는 계층에 제한하려는 의도가 아니다.
이전의 설명은 당업자가 여기에 설명된 다양한 양태들을 실행할 수 있도록 제공된다. 이들 양태들에 대한 다양한 변형들은 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항은 여기에 설명된 양태들에 제한하려는 의도가 아니라 언어적인 청구에 부합하는 최광의 범위를 부여하려는 것이며, 여기서, 단수로 엘리먼트를 참조하는 것은 그렇게 특정하게 나타내지 않는다면 "하나 및 하나만" 을 의미하는 것으로 의도되는 것이 아니라, 대신 "하나 이상" 을 의미하는 것으로 의도된다. 달리 특정하게 나타내지 않는다면, "몇몇" 이라는 용어는 하나 이상을 지칭한다. 남성 대명사 (예를 들어, 그의) 는 여성 및 중성 (예를 들어, 그의 및 그것의) 을 포함하며, 여성 대명사는 남성 및 중성을 포함한다. 존재한다면, 헤딩 (heading) 및 서브헤딩 (subheading) 은 단지 편리를 위해 사용되며, 본 발명을 제한하지 않는다. 청구항에서 기재되는 바와 같은 R 이라는 용어가 R 또는 R' 또는 그 양자를 지칭할 수도 있다는 것을 유의해야 한다.
당업자에게 알려지거나 추후 알려질 본 명세서 전반에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은, 참조로서 여기에 명백히 포함되며 청구항에 의해 포함된 것으로 의도된다. 또한, 여기에 개시된 어떠한 것도 그러한 개시물이 청구항에서 명시적으로 기재되는지에 관계없이 공용에 전용되는 것으로 의도되지 않는다. "하는 수단" 이라는 어구를 사용하여 엘리먼트가 명백히 기재되지 않거나 "하는 단계" 라는 어구를 사용하여 엘리먼트가 기재되지 않으면, 어떠한 청구항 엘리먼트들도 35 U.S.C. §119, 6번째 단락의 조항 하에서 해석되지 않는다.

Claims (50)

  1. 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 (cycle-swallowed) 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스로서,
    제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성되고, 제 2 주파수를 갖는 제 2 클록 신호를 수신하도록 구성되며, 상기 제 2 클록 신호를 생성할 시에 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되는 모듈을 포함하며,
    상기 제 1 클록 신호는 규칙적인 사이클들을 갖고, 상기 제 2 클록 신호는 불규칙적인 사이클들을 가지며, 상기 제 1 주파수는 상기 제 2 주파수보다 큰, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 클록 신호의 제 2 주파수는 상기 제 1 클록 신호의 제 1 주파수보다 더 안정적인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  3. 제 1 항에 있어서,
    상기 모듈은 카운터를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 모듈은, 상기 제 1 클록 신호의 제 1 주파수가 드리프트할 경우라도, 일정한 평균 주파수를 유지하는 제 2 클록 신호를 생성하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 주파수는 상기 제 2 클록 신호의 평균 주파수인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 주파수는 상기 제 2 주파수의 2배보다 작은, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 클록 신호는 주파수 드리프트를 갖는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  8. 제 7 항에 있어서,
    상기 제 2 클록 신호는 상기 주파수 드리프트를 갖지 않는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  9. 제 7 항에 있어서,
    상기 모듈은, 상기 제 2 클록 신호를 생성할 경우, 자동 주파수 제어 (AFC) 모듈로부터 유도되는 상기 주파수 드리프트의 하나 이상의 추정치들에 기초하여 상기 주파수 드리프트를 적응적으로 또는 자동적으로 정정하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  10. 제 1 항에 있어서,
    상기 제 2 클록 신호는 상기 제 1 클록 신호와 동기적인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 클록 신호는 상기 제 2 클록 신호에 하모닉하게 관련되지 않는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  12. 제 1 항에 있어서,
    상기 모듈은 모듈로-N 카운터를 포함하며,
    상기 N 은, 비율 N/M 이 상기 제 1 주파수와 상기 제 2 주파수의 비율에 근사하도록 하는 정수이고, 상기 M 은 정수인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  13. 제 1 항에 있어서,
    상기 모듈은 모듈로-N 카운터를 포함하며,
    상기 모듈은, 상기 제 1 클록 신호의 매 N 사이클로부터 상기 제 1 클록 신호의 R 사이클들을 스왈로잉하도록 구성되고,
    상기 N 은 비율 N/M 이 상기 제 1 주파수와 상기 제 2 주파수의 비율에 근사하는 정수이고, 상기 M 은 정수이며, 상기 R 은 상기 N 과 상기 M 사이의 차이인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  14. 제 1 항에 있어서,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하도록 구성되고, 상기 제 1 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하도록 구성되며, 상기 제 2 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하도록 구성되는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  15. 제 14 항에 있어서,
    상기 리샘플러는, 상기 제 2 시리즈의 데이터를 생성하기 위해 상기 제 1 시리즈의 데이터를 보간하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  16. 제 14 항에 있어서,
    상기 제 2 시리즈의 데이터는 상기 모듈의 콘텐츠들에 기초하여 생성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  17. 제 16 항에 있어서,
    상기 모듈은 모듈러-N 카운터를 포함하며,
    상기 모듈의 콘텐츠들은 상기 모듈로-N 카운터의 출력을 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  18. 제 14 항에 있어서,
    상기 리샘플러는, 제 1 클록 도메인으로부터 상기 제 1 시리즈의 데이터를 수신하도록 구성되고, 제 2 클록 도메인에서 상기 제 2 시리즈의 데이터를 생성하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  19. 제 1 항에 있어서,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하도록 구성되고, 상기 제 2 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하도록 구성되며, 상기 제 1 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하도록 구성되는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  20. 제 1 항에 있어서,
    보간기를 포함하는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  21. 제 20 항에 있어서,
    상기 보간기는 선형 보간기 또는 다항식 보간기인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  22. 제 7 항에 있어서,
    상기 주파수 드리프트의 양을 결정하도록 구성되는 자동 주파수 제어 (AFC) 모듈을 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  23. 제 22 항에 있어서,
    상기 제 2 클록 신호를 생성할 시에, 상기 모듈은, 상기 AFC에 의해 결정된 상기 주파수 드리프트의 양에 기초하여 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  24. 제 1 항에 있어서,
    복수의 클록 도메인들을 보유하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  25. 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스로서,
    제 1 주파수를 갖는 제 1 클록 신호에 의해 클록킹되도록 구성되고, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되며, 상기 제 2 클록 신호를 생성할 시에 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되는 사이클-스왈로잉 카운터를 포함하며,
    상기 제 1 주파수는 상기 제 2 주파수보다 큰, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  26. 제 25 항에 있어서,
    상기 사이클-스왈로잉 카운터는 상기 제 1 클록 신호의 각각의 클록 사이클에서 증분되도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  27. 제 25 항에 있어서,
    상기 사이클-스왈로잉 카운터는, 상기 사이클-스왈로잉 카운터가 오버플로우하면, 상기 제 2 클록 신호를 생성할 시에 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  28. 제 25 항에 있어서,
    상기 사이클-스왈로잉 카운터는 모듈로-N 카운터를 포함하며,
    상기 사이클-스왈로잉 카운터는 R 에 기초하여 증분하도록 구성되고, N 은 비율 N/M 이 상기 제 1 주파수와 상기 제 2 주파수의 비율에 근사하도록 하는 정수이고, 상기 M 은 정수이며, 상기 R 은 상기 N 과 상기 M 사이의 차이인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  29. 제 25 항에 있어서,
    상기 제 1 클록 신호는 규칙적인 사이클들을 가지며, 상기 제 2 클록 신호는 불규칙적인 사이클들을 갖는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  30. 제 25 항에 있어서,
    상기 제 1 클록 신호는 주파수 드리프트를 가지며, 상기 제 2 클록 신호는 상기 주파수 드리프트를 갖지 않는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  31. 제 30 항에 있어서,
    상기 사이클-스왈로잉 카운터는, 상기 제 2 클록 신호를 생성할 경우, 자동 주파수 제어 (AFC) 모듈로부터 유도되는 상기 주파수 드리프트의 하나 이상의 추정치들에 기초하여 상기 주파수 드리프트를 적응적으로 또는 자동적으로 정정하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  32. 제 25 항에 있어서,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하도록 구성되고, 상기 제 1 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하도록 구성되며, 상기 제 2 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하도록 구성되는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  33. 제 25 항에 있어서,
    상기 제 1 클록 신호 및 상기 제 2 클록 신호를 수신하도록 구성되고, 상기 제 2 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하도록 구성되며, 상기 제 1 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하도록 구성되는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  34. 제 25 항에 있어서,
    보간기를 포함하는 리샘플러를 더 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  35. 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법으로서,
    제 1 주파수를 갖고 규칙적인 사이클들을 갖는 제 1 클록 신호를 수신하는 단계; 및
    제 2 주파수를 갖고 불규칙적인 사이클들을 갖는 제 2 클록 신호를 생성하는 단계를 포함하며,
    상기 제 2 주파수는 상기 제 1 주파수보다 작고,
    상기 생성하는 단계는 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 단계를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  36. 제 35 항에 있어서,
    상기 생성하는 단계는, 모듈로-N 카운터를 포함하는 사이클-스왈로잉 카운터에 의해 수행되며,
    상기 생성하는 단계는, R 에 기초하여 상기 사이클-스왈로잉 카운터를 증분시키는 단계를 포함하고,
    상기 N 은 비율 N/M 이 상기 제 1 주파수와 상기 제 2 주파수의 비율에 근사하도록 하는 정수이고, 상기 M 은 정수이며, 상기 R 은 상기 N 과 상기 M 사이의 차이인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  37. 제 35 항에 있어서,
    상기 제 1 클록 신호는 주파수 드리프트를 갖고, 상기 제 2 클록 신호는 상기 주파수 드리프트를 갖지 않는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  38. 제 37 항에 있어서,
    상기 생성하는 단계는,
    상기 주파수 드리프트를 검출하는 단계;
    상기 검출에 응답하여 상기 주파수 드리프트의 양을 추정하는 단계; 및
    상기 제 2 클록 신호를 생성할 경우, 상기 주파수 드리프트의 양에 기초하여 상기 주파수 드리프트를 적응적으로 또는 자동적으로 정정하는 단계를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  39. 제 35 항에 있어서,
    상기 제 1 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하는 단계; 및
    상기 제 2 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하는 단계를 더 포함하며,
    상기 제 2 시리즈의 데이터를 생성하는 단계는 상기 제 1 시리즈의 데이터를 보간하는 단계를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  40. 제 35 항에 있어서,
    상기 제 2 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하는 단계; 및
    상기 제 1 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하는 단계를 더 포함하며,
    상기 제 2 시리즈의 데이터를 생성하는 단계는 상기 제 1 시리즈의 데이터를 보간하는 단계를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  41. 제 37 항에 있어서,
    상기 제 2 클록 신호를 생성하는 단계는, 상기 주파수 드리프트의 양에 기초하여 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 단계를 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하는 방법.
  42. 하나 이상의 제 1 클록 신호들에 기초하여 유도되는 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스로서,
    제 1 주파수를 갖고 규칙적인 사이클들을 갖는 제 1 클록 신호를 수신하는 수단; 및
    제 2 주파수를 갖고 불규칙적인 사이클들을 갖는 제 2 클록 신호를 생성하는 수단을 포함하며,
    상기 제 2 주파수는 상기 제 1 주파수보다 작고,
    상기 생성하는 수단은 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 수단을 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  43. 제 42 항에 있어서,
    상기 생성하는 수단은 사이클-스왈로잉 카운터를 포함하며,
    상기 사이클-스왈로잉 카운터는 모듈로-N 카운터를 포함하고,
    상기 사이클-스왈로잉 카운터는 R 에 기초하여 증분하도록 구성되며,
    상기 N 은 비율 N/M 이 상기 제 1 주파수와 상기 제 2 주파수의 비율에 근사하도록 하는 정수이고, 상기 M 은 정수이며, 상기 R 은 상기 N 과 상기 M 사이의 차이인, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  44. 제 42 항에 있어서,
    상기 제 1 클록 신호는 주파수 드리프트를 갖고, 상기 제 2 클록 신호는 상기 주파수 드리프트를 갖지 않는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  45. 제 44 항에 있어서,
    상기 생성하는 수단은,
    상기 주파수 드리프트를 검출하는 수단;
    상기 검출에 응답하여 상기 주파수 드리프트의 양을 추정하는 수단; 및
    상기 제 2 클록 신호를 생성하는 경우 상기 주파수 드리프트의 양에 기초하여 상기 주파수 드리프트를 적응적으로 또는 자동적으로 정정하는 수단을 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  46. 제 42 항에 있어서,
    상기 제 1 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하는 수단; 및
    상기 제 2 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하는 수단을 더 포함하며,
    상기 제 2 시리즈의 데이터를 생성하는 수단은 상기 제 1 시리즈의 데이터를 보간하는 수단을 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  47. 제 42 항에 있어서,
    상기 제 2 주파수에서 클록킹된 제 1 시리즈의 데이터를 수신하는 수단; 및
    상기 제 1 주파수에서 클록킹된 제 2 시리즈의 데이터를 생성하는 수단을 더 포함하며,
    상기 제 2 시리즈의 데이터를 생성하는 수단은 상기 제 1 시리즈의 데이터를 보간하는 수단을 포함하는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  48. 제 44 항에 있어서,
    상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하는 수단은, 상기 주파수 드리프트의 양에 기초하여 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되는, 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 전자 디바이스.
  49. 전자 디바이스내의 프로세싱 시스템에 의해 실행가능한 명령들을 포함하는 컴퓨터-판독가능 매체로서,
    상기 명령들은,
    사이클-스왈로잉 카운터의 콘텐츠를 결정하기 위한 코드; 및
    제 1 시리즈의 데이터로부터 리샘플링된 제 2 시리즈의 데이터를 결정하기 위한 코드를 포함하며,
    상기 제 2 시리즈의 데이터는 상기 사이클-스왈로잉 카운터의 콘텐츠에 기초하여 결정되고,
    상기 사이클-스왈로잉 카운터는, 제 1 주파수를 갖는 제 1 클록 신호를 수신하도록 구성되고, 제 2 주파수를 갖는 제 2 클록 신호를 생성하도록 구성되며, 상기 제 2 클록 신호를 생성할 시에 상기 제 1 클록 신호의 하나 이상의 클록 사이클들을 스왈로잉하도록 구성되고,
    상기 제 1 시리즈의 데이터가 상기 제 2 클록 신호에 의해 클록킹되면 상기 제 2 시리즈의 데이터는 상기 제 1 클록 신호에 의해 클록킹되고, 상기 제 1 시리즈의 데이터가 상기 제 1 클록 신호에 의해 클록킹되면 상기 제 2 시리즈의 데이터는 상기 제 2 클록 신호에 의해 클록킹되며,
    상기 사이클-스왈로잉 카운터의 콘텐츠는 상기 제 1 주파수 및 상기 제 2 주파수에 기초하여 결정되는, 컴퓨터-판독가능 매체.
  50. 제 49 항에 있어서,
    상기 사이클-스왈로잉 카운터의 콘텐츠는, 상기 제 1 클록 신호의 매 사이클에서 소정의 양만큼 증분되는, 컴퓨터-판독가능 매체.
KR1020107016129A 2007-12-20 2008-12-19 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치 KR101228397B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US1526707P 2007-12-20 2007-12-20
US61/015,267 2007-12-20
US12/053,433 US8132041B2 (en) 2007-12-20 2008-03-21 Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals
US12/053,433 2008-03-21
PCT/US2008/087609 WO2009086060A1 (en) 2007-12-20 2008-12-19 Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals

Publications (2)

Publication Number Publication Date
KR20100115349A true KR20100115349A (ko) 2010-10-27
KR101228397B1 KR101228397B1 (ko) 2013-01-31

Family

ID=40790100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107016129A KR101228397B1 (ko) 2007-12-20 2008-12-19 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치

Country Status (7)

Country Link
US (1) US8132041B2 (ko)
EP (1) EP2238688B1 (ko)
JP (2) JP5372953B2 (ko)
KR (1) KR101228397B1 (ko)
CN (1) CN101897120B (ko)
TW (1) TW200943727A (ko)
WO (1) WO2009086060A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101180144B1 (ko) * 2009-02-24 2012-09-05 광운대학교 산학협력단 위상고정루프 기반 주파수 합성기를 위한 자동주파수보정 장치 및 방법
JP5818485B2 (ja) * 2011-04-05 2015-11-18 アズビル株式会社 計数装置および計数方法
US9088328B2 (en) 2011-05-16 2015-07-21 Intel Mobile Communications GmbH Receiver of a mobile communication device
US8826062B2 (en) * 2011-05-23 2014-09-02 Intel Mobile Communications GmbH Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization
US9229506B1 (en) * 2012-03-21 2016-01-05 Marvell Israel (M.I.S.L) Ltd. Dynamic power regulation
DE102013020954A1 (de) * 2013-12-12 2015-06-18 Northrop Grumman Litef Gmbh Verfahren und Vorrichtung zum Übertragen von Daten an asynchronen Übergängen zwischen Domänen mit unterschiedlichen Taktfrequenzen
US9582027B2 (en) * 2014-06-09 2017-02-28 Qualcomm Incorporated Clock swallowing device for reducing voltage noise
US9778676B2 (en) 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling
US9490826B1 (en) * 2015-08-19 2016-11-08 Qualcomm Incorporated Methods and apparatus for synchronizing frequency dividers using a pulse swallowing technique
US10571953B2 (en) * 2017-07-05 2020-02-25 Intel Corporation Method and apparatus to utilize a digital-time-conversion (DTC) based clocking in computing systems
CN109729025B (zh) * 2017-10-31 2021-04-20 华为技术有限公司 一种处理灵活以太网的数据的方法及相关设备

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3928813A (en) * 1974-09-26 1975-12-23 Hewlett Packard Co Device for synthesizing frequencies which are rational multiples of a fundamental frequency
US3976945A (en) * 1975-09-05 1976-08-24 Hewlett-Packard Company Frequency synthesizer
US4214823A (en) * 1979-05-22 1980-07-29 Pritchard Eric K Animation stand control system
US4521916A (en) * 1983-11-29 1985-06-04 Rca Corporation Frequency synthesis tuning control system for a double-conversion tuner
US4586005A (en) * 1985-07-16 1986-04-29 Hughes Aircraft Company Enhanced analog phase interpolation for Fractional-N frequency synthesis
US4868513A (en) * 1987-09-11 1989-09-19 Amdahl Corporation Phase-locked loop with redundant reference input
US5075880A (en) * 1988-11-08 1991-12-24 Wadia Digital Corporation Method and apparatus for time domain interpolation of digital audio signals
JP3425976B2 (ja) * 1991-10-17 2003-07-14 真作 森 周波数変換回路
JP3181396B2 (ja) * 1992-09-29 2001-07-03 沖電気工業株式会社 クロック発生回路
US5517521A (en) * 1993-06-25 1996-05-14 Digital Wireless Corporation Method and apparatus for synchronization between real-time sampled audio applications operating full-duplex over a half-duplex radio link
GB9610801D0 (en) 1996-05-23 1996-07-31 Philips Electronics Nv Frequency generating circuit
US6016113A (en) * 1997-06-26 2000-01-18 Binder; Yehuda System for enhancing the accuracy of analog-digital-analog conversions
US5907295A (en) * 1997-08-04 1999-05-25 Neomagic Corp. Audio sample-rate conversion using a linear-interpolation stage with a multi-tap low-pass filter requiring reduced coefficient storage
FR2793570A1 (fr) 1999-05-11 2000-11-17 Koninkl Philips Electronics Nv Processeur ayant une frequence de fonctionnement adaptable
US6289067B1 (en) 1999-05-28 2001-09-11 Dot Wireless, Inc. Device and method for generating clock signals from a single reference frequency signal and for synchronizing data signals with a generated clock
DE19930168C2 (de) * 1999-06-30 2001-07-19 Infineon Technologies Ag Schaltungsanordnung für einen Frequenzteiler
US6424688B1 (en) * 1999-10-27 2002-07-23 Advanced Micro Devices, Inc. Method to transfer data in a system with multiple clock domains using clock skipping techniques
US6748039B1 (en) * 2000-08-11 2004-06-08 Advanced Micro Devices, Inc. System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system
DE10106403B4 (de) 2001-02-12 2007-01-18 Rohde & Schwarz Gmbh & Co. Kg Vorrichtung und Verfahren zur Abtastratenumsetzung
KR100723152B1 (ko) * 2005-05-27 2007-05-30 삼성전기주식회사 주파수 분주기 및 이를 이용한 위상 동기 루프 장치
US7913103B2 (en) * 2007-08-31 2011-03-22 Globalfoundries Inc. Method and apparatus for clock cycle stealing
US7882385B2 (en) * 2007-12-05 2011-02-01 International Business Machines Corporation Reducing inefficiencies of multi-clock-domain interfaces using a modified latch bank

Also Published As

Publication number Publication date
JP2013243689A (ja) 2013-12-05
US8132041B2 (en) 2012-03-06
US20090164827A1 (en) 2009-06-25
KR101228397B1 (ko) 2013-01-31
WO2009086060A1 (en) 2009-07-09
CN101897120A (zh) 2010-11-24
JP5372953B2 (ja) 2013-12-18
WO2009086060A8 (en) 2010-09-23
JP2011509568A (ja) 2011-03-24
EP2238688B1 (en) 2015-05-13
TW200943727A (en) 2009-10-16
CN101897120B (zh) 2013-08-21
EP2238688A1 (en) 2010-10-13

Similar Documents

Publication Publication Date Title
KR101228397B1 (ko) 하나 이상의 사이클-스왈로잉된 클록 신호들을 생성 또는 이용하기 위한 방법 및 장치
JP5307291B2 (ja) アキュムレータおよび位相デジタル変換器を使用する２ポイント変調のデジタル位相同期ループ
CN103219946B (zh) 极坐标发射器、调频路径及方法、参考相位产生器及方法
US8207770B1 (en) Digital phase lock loop
US8781054B2 (en) Semiconductor device
JP2011061729A (ja) クロックリカバリ回路およびデータ再生回路
JP2002076886A (ja) デジタル小位相検出器
EP2378666A2 (en) Digital controller for automatic rate detection and tracking of audio interface clocks
JPH09233061A (ja) ビット同期回路
US8861648B2 (en) Receiving device and demodulation device
US7532665B2 (en) Wireless communication apparatus and method, and computer program
JP2000049763A (ja) 受信装置、自動周波数補正装置、及び通信装置
US9602272B2 (en) Clock and data recovery circuit and system using the same
US12010203B2 (en) Time transfer using unified clock
JP5923730B2 (ja) クロックデータ復元装置
JP4823276B2 (ja) 通信装置
US20230121983A1 (en) Time Transfer using Unified Clock
JPH11331138A (ja) クロック再生方法及びクロック再生器
JP4140689B2 (ja) 周波数ホッピングを用いて送受信する方法および装置
JP4088242B2 (ja) 可変速度変調装置及び可変速度復調装置並びに変復調装置
JP2003110639A (ja) マルチレート受信機
JP2004120193A (ja) デジタル受信機

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181227

Year of fee payment: 7