KR20100109395A - 반도체장치 및 그 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

접속하는 소자의 구동전압에 의해 트랜지스터의 드레인 전압이 결정된다. 트랜지스터의 소형화에 따라 드레인 영역에 집중하는 전계 강도가 높아져, 핫캐리어가 생성하기 쉬워진다. 드레인 영역에 전계가 집중하기 어려운 트랜지스터를 제공하는 것을 과제의 한가지로 한다. 또한, 트랜지스터를 갖는 표시장치를 제공하는 것을 과제의 한가지로 한다. 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없애는 것에 의해, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화해서 핫캐리어의 발생을 억제하고, 덧붙여 제1배선층 및 제2배선층보다 고저항의 제1전극층 및 제2전극층을 드레인 전극층으로서 사용해서 트랜지스터를 구성한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 소자를 사용한 반도체장치와, 반도체장치의 제조방법에 관한 것이다.
금속 산화물은 다양하게 존재하고 다양한 용도로 이용되고 있다.
산화 인듐은 잘 알려져진 재료이며, 액정 디스플레이 등에서 필요하게 되는 투명 전극재료로서 이용되고 있다.
금속 산화물 중에는 반도체 특성을 표시하는 것이 있다. 반도체 특성을 표시하는 금속 산화물로서는, 예를 들면, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있고, 이와 같은 반도체 특성을 표시하는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 내지 4, 비특허문헌 1).
그런데, 금속 산화물은 일원계 산화물 뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 호모로거스 상을 갖는 InGaO3(ZnO)m(m: 자연수)은, In, Ga 및 Zn을 갖는 다원계 산화물 반도체로서 알려져 있다(비특허문헌 2 내지 4).
그리고, 상기와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체를 박막 트랜지스터의 채널층으로서 적용할 수 있다는 것이 확인되어 있다(특허문헌 5, 비특허문헌 5 및 6).
종래, 액티브 매트릭스형 액정 디스플레이의 각 화소에 설치되는 박막 트랜지스터(TFT)에는, 아모퍼스 실리콘이나 다결정 실리콘을 사용되어 왔지만, 이들 실리콘 재료 대신에, 상기와 같은 금속 산화물 반도체를 사용해서 박막 트랜지스터를 제조하는 기술이 주목받고 있다. 예를 들면, 금속 산화물 반도체로서 산화 아연, In-Ga-Zn-O계 산화물 반도체를 사용해서 박막 트랜지스터를 제조하고, 화상표시장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 6 내지 특허문헌 9에 개시되어 있다. 또한, 실리콘 이외의 14족 원소로 이루어진 반도체와, 상기한 산화물 반도체 이외의 화합물 반도체도, 트랜지스터의 채널층으로서 적용할 수 있다는 것이 알려져 있다.
또한, 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 막형성이 가능하여, 산화물 반도체에 채널 형성 영역을 설치하는 박막 트랜지스터를 대형 기판의 넓은 범위에 형성하는 것은 용이하다. 따라서, 액티브 매트릭스형의 표시장치에의 응용이 기대되고 있다.
일본국 특개소 60-198861호 공보 일본국 특개평 8-264794호 공보 일본국 특표평 11-505377호 공보 일본국 특개 2000-150900호 공보 일본국 특개 2004-103957호 공보 일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2007-81362호 공보 일본국 특개 2007-123700호 공보
M.W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, 「A ferroelectric transparent thin-film transistor」, Appl. Phys. Lett., 17 June 1996, Vol. 68, p.3650-3652 M. Nakamura, N. Kimizuka, and T. Mohri, 「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」, J. Solid State Chem., 1991, Vol.93, p.298-315 N. Kimizuka, M. Isobe, and M. Nakamura, 「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System」, J. Solid State Chem., 1995, Vol.116, p.170-178 M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe. 「Syntheses and crystal structures of new homologous compound, InFeO3(ZnO)m(m: natural number) and related compounds」, KOTAI BUTSURI(SOLID STATE PHYSICS), 1993, Vol.28, No.5, p.317-327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, 「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」, SCIENCE, 2003, Vol.300, p.1269-1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, 「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」, NATURE, 2004, Vol.432, p.488-492
액정 표시 소자나 발광소자를 접속하는 트랜지스터의 드레인 전압은, 소자의 구동전압으로 의해 결정된다. 또한, 트랜지스터를 예를 들면 디스플레이 용도에 사용하는 경우, 고휘도화를 목적으로 한 개구율의 향상, 고선명화나 소비 전력의 저감을 도모하기 위해 트랜지스터는 소형화가 요구되고, 트랜지스터의 채널 영역은 짧은 쪽이 바람직하다. 그렇지만, 트랜지스터의 드레인 전압을 유지한 채 채널길이를 짧게 하면, 드레인 영역 근방에 집중하는 전계의 강도가 높아져, 핫캐리어가 생성하기 쉬워진다.
생긴 핫캐리어는, 예를 들면 드레인 영역 근방에 주입되어 고정 전하가 되면, 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 경시적으로 저하하는 현상, 소위 핫캐리어 열화를 일으킨다.
따라서, 본 발명의 일 태양은 트랜지스터에 있어서, 드레인 영역에 전계가 집중하기 어려운 트랜지스터를 제공하는 것을 과제의 한가지로 한다. 또한, 트랜지스터를 갖는 표시장치를 제공하는 것을 과제의 한가지로 한다.
제1전극층 및 제2전극층과, 제1전극층과 전기적으로 접속되는 제1배선층과, 제2전극층과 전기적으로 접속되는 제2배선층과, 제1전극층 및 제2전극층 위의 산화물 반도체층과, 산화물 반도체층에 접하는 게이트 절연막과, 게이트 절연막을 개재하여 제1전극층과 제2전극층의 단부에 중첩하는 게이트 전극층을 설치한 트랜지스터로서, 게이트 전극층의 개구부에 제1배선층 및 제2배선층이 중첩하고, 제1전극층 및 제2전극층의 측면 및 윗면에 산화물 반도체층이 전기적으로 접속되고, 제1전극층 및 제2전극층의 도전율이 산화물 반도체층의 도전율 이상이며, 제1배선층 및 제2배선층의 도전율 이하인 것을 요지로 한다. 이때, 본 명세서에 있어서, 게이트 전극층의 개구부에 제1배선층 및 제2배선층이 중첩된다란, 게이트 전극층과 제1배선층 및 제2배선층이, 중첩되지 않는다는 것을 표시한다.
즉, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없앰으로써, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화하여 핫캐리어의 발생을 억제하고, 덧붙여 제1배선층 및 제2배선층보다 고저항의 제1전극층 및 제2전극층을 드레인 전극층으로서 사용해서 트랜지스터를 구성한다.
개시하는 발명의 일례는, 게이트 전극층과, 게이트 전극층 위의 게이트 절연막과, 게이트 절연막 위에 게이트 전극층과 단부가 중첩하는 제1전극층 및 제2전극층과, 게이트 절연막 위에 게이트 전극층의 개구부와 중첩하는 제1배선층 및 제2배선층과, 게이트 전극층과 중첩하는 영역에 산화물 반도체층을 갖고, 제1배선층과 제1전극층이 전기적으로 접속되고, 제2배선층과 제2전극층이 전기적으로 접속되고, 제1배선층의 단부로부터 게이트 전극층과 중첩하는 방향으로 제1전극층이 연장되고, 제2배선층의 단부로부터 게이트 전극층과 중첩하는 방향으로 제2전극층이 연장되고, 제1전극층 및 제2전극층의 측면 및 윗면에 산화물 반도체층이 전기적으로 접속되고, 게이트 절연막의 윗면에 산화물 반도체층이 접하고, 제1전극층 및 제2전극층의 도전율이 산화물 반도체층의 도전율 이상이며, 제1배선층 및 제2배선층의 도전율 이하인 반도체장치이다.
또한, 제1전극층 및 제2전극층의 도전율이, 1×10-4 S/cm 이상 1×102 S/cm 이하, 바람직하게는 1×10-3 S/cm 이상 1×101 S/cm 이하인 상기 반도체장치이다.
또한, 게이트 전극층에 제1전극층이 중첩하는 길이(v1) 및, 게이트 전극층에 제2전극층이 중첩하는 길이(v2)가 각각 0.2㎛ 이상 5㎛ 이하인 상기 반도체장치이다.
또한, 산화물 반도체층의 두께는 5nm 이상 200nm 이하, 바람직하게는 20nm 이상 60nm 이하이며, 제1전극층 및, 제2전극층의 두께가 5nm 이상 200nm 이하, 바람직하게는 5nm 이상 산화물 반도체층의 두께의 절반 이하인 상기 반도체장치이다.
이때, 제1배선층의 단부는 게이트 절연막과 제1전극층을 개재하여 게이트 전극층의 한쪽의 단부 위에 있고, 제2배선층의 단부가 게이트 절연막과 제2전극층을 개재하여 게이트 전극층의 다른 쪽의 단부 위에 있는 상기 반도체장치이다.
개시하는 발명의 다른 일례는, 제1전극층 및 제2전극층과, 제1전극층과 전기적으로 접속되는 제1배선층과, 제2전극층과 전기적으로 접속되는 제2배선층과, 제1전극층 및 제2전극층 위의 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연막과, 게이트 절연막 위에 제1전극층 및 제2전극층의 단부에 중첩하는 게이트 전극층을 갖고, 게이트 전극층의 개구부에 제1배선층 및 제2배선층이 있고, 제1전극층 및 제2전극층의 측면 및 윗면에 산화물 반도체층이 전기적으로 접속되고, 제1전극층 및 제2전극층의 도전율이 산화물 반도체층의 도전율 이상이며, 제1배선층 및 제2배선층의 도전율 이하인 반도체장치이다.
또한, 제1전극층 및 제2전극층의 도전율이, 1×10-4 S/cm 이상 1×102 S/cm 이하, 바람직하게는 1×10-3 S/cm 이상 1×101 S/cm 이하인 상기 반도체장치이다.
또한, 게이트 전극층에 제1전극층이 중첩하는 길이(v1) 및, 게이트 전극층에 제2전극층이 중첩하는 길이(v2)가 0.2㎛ 이상 5㎛ 이하인 상기 반도체장치이다.
또한, 산화물 반도체층의 두께는 5nm 이상 200nm 이하, 바람직하게는 20nm 이상 60nm 이하이며, 제1전극층 및, 제2전극층의 두께가 5nm 이상 200nm 이하, 바람직하게는 5nm 이상 산화물 반도체층의 두께의 절반 이하인 상기 반도체장치이다.
이때, 게이트 전극층의 한쪽의 단부는 산화물 반도체층과 게이트 절연막을 개재하여 제1배선층의 단부 위에 있고, 게이트 전극층의 다른 쪽의 단부는 산화물 반도체층과 게이트 절연막을 개재하여 제2배선층의 단부 위에 있는 상기 반도체장치이다.
개시하는 발명의 다른 일례는, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층과 단부가 중첩하는 제1전극층 및 제2전극층을 형성하고, 제1전극층과 전기적으로 접속되는 제1배선층과, 제2전극층과 전기적으로 접속되는 제2배선층을 게이트 전극층의 개구부와 중첩해서 형성하고, 게이트 전극층과 중첩하는 영역에 산화물 반도체층을 형성하고, 제1배선층의 단부로부터 게이트 전극층과 중첩하는 방향으로 제1전극층이 연장되고, 제2배선층의 단부로부터 게이트 전극층과 중첩하는 방향으로 제2전극층이 연장되고, 제1전극층 및 제2전극층의 측면 및 윗면에 산화물 반도체층이 전기적으로 접속되고, 게이트 절연막의 윗면에 산화물 반도체층이 접하고, 제1전극층 및 제2전극층의 도전율이 산화물 반도체층의 도전율 이상이며, 제1배선층 및 제2배선층의 도전율 이하인 반도체장치의 제조방법이다.
기판 위에 제1전극층 및 제2전극층을 형성하고, 제1전극층과 전기적으로 접속되는 제1배선층과, 제2전극층과 전기적으로 접속되는 제2배선층을 형성하고, 제1전극층 및 제2전극층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 제1전극층 및 제2전극층의 단부에 중첩하는 게이트 전극층을 형성하고, 제1배선층 및 제2배선층의 개구부에 게이트 전극층을 갖고, 제1전극층 및 제2전극층의 측면 및 윗면에 산화물 반도체층이 전기적으로 접속되고, 제1전극층 및 제2전극층의 도전율이 산화물 반도체층의 도전율 이상이며, 제1배선층 및 제2배선층의 도전율 이하인 반도체장치의 제조방법이다.
이때, 제1, 제2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순서 또는 적층 순서을 표시하는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 표시하는 것은 아니다.
또한, 본 명세서 중에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 반도체회로와 반도체 특성을 이용한 전기광학장치 및 전자기기는 모두 반도체장치이다.
본 발명의 일 태양에 의해, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화해서 핫캐리어의 발생을 억제한 트랜지스터를 제공할 수 있다.
또한, 상기 트랜지스터를 표시장치의 화소부 및 구동회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 좋은 표시장치를 제공할 수 있다.
도 1은 실시형태에 관한 반도체장치를 설명하는 도면.
도 2는 실시형태에 관한 반도체장치의 제조방법을 설명하는 도면.
도 3은 실시형태에 관한 반도체장치의 제조방법을 설명하는 도면.
도 4는 실시형태에 관한 반도체장치를 설명하는 도면.
도 5는 실시형태에 관한 반도체장치를 설명하는 도면.
도 6은 실시형태에 관한 반도체장치를 설명하는 도면.
도 7은 실시형태에 관한 반도체장치의 제조방법을 설명하는 도면.
도 8은 실시형태에 관한 반도체장치의 제조방법을 설명하는 도면.
도 9는 실시형태에 관한 반도체장치를 설명하는 도면.
도 10은 반도체장치의 블럭도를 설명하는 도면.
도 11은 신호선 구동회로의 구성을 설명하는 도면.
도 12는 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 13은 신호선 구동회로의 동작을 설명하는 타이밍 차트.
도 14는 시프트 레지스터의 구성을 설명하는 도면.
도 15는 실시형태에 관한 플립플롭의 접속 구성을 설명하는 도면.
도 16은 실시형태에 관한 반도체장치를 설명하는 도면.
도 17은 실시형태에 관한 반도체장치를 설명하는 도면.
도 18은 실시형태에 관한 반도체장치를 설명하는 도면.
도 19는 실시형태에 관한 반도체장치의 화소 등가회로를 설명하는 도면.
도 20은 실시형태에 관한 반도체장치를 설명하는 도면.
도 21은 실시형태에 관한 반도체장치를 설명하는 도면.
도 22는 전자서적의 일례를 나타낸 외관도.
도 23은 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 24는 오락기의 예를 나타낸 외관도.
도 25는 휴대전화기의 일례를 나타낸 외관도.
도 26은 실시형태에 관한 반도체장치를 설명하는 도면.
도 27은 실시형태에 관한 반도체장치를 설명하는 도면.
도 28은 실시형태에 관한 반도체장치의 전기 특성을 설명하는 도면.
도 29는 실시형태에 관한 반도체장치의 전기 특성을 설명하는 도면.
도 30은 실시형태에 관한 반도체장치의 계산 결과를 설명하는 도면.
도 31은 실시형태에 관한 반도체장치의 계산 결과를 설명하는 도면.
실시형태에 대해, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 이때, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통되어 사용하고, 그것의 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체장치의 일 태양인 트랜지스터의 구조에 대해 설명한다.
본 실시형태의 보텀 게이트 구조의 트랜지스터를 도 1에 나타낸다. 도 1a는 평면도이며, 도 1b는 단면도이다. 도 1b는, 도 1a에 있어서의 선 A1-A2 및 B1-B2에서 절단한 단면도이다. 도 1c는, 도 1b의 트랜지스터(141)의 제1전극층(114a)이 제1배선층(115a)으로부터 연장되는 부분과, 제2전극층(114b)이 제2배선층(115b)으로부터 연장되는 부분을 확대한 단면도이다.
도 1에 나타낸 트랜지스터(141)는, 기판(100) 위에 게이트 전극층(111)이 설치되고, 게이트 전극층(111) 위에 게이트 절연막(102)이 설치되고, 게이트 절연막(102) 위에 소스 전극층 및 드레인 전극층이 되는 제1전극층(114a) 및 제2전극층(114b)이 단부를 게이트 전극층(111)에 중첩해서 설치되어 있다. 또한, 제1전극층(114a) 위에는 제1배선층(115a)이 설치되고, 제2전극층(114b) 위에는 제2배선층(115b)이 설치되어, 각각 전기적으로 접속되어 있다. 또한, 게이트 전극층(111)과 중첩하는 영역에 반도체층(113)이 형성되어 있다. 본 실시형태에서는, 반도체층(113)으로서 산화물 반도체를 형성한다.
제1배선층(115a) 및 제2배선층(115b)은 게이트 전극층(111)의 개구부와 중첩하고, 제1배선층(115a)의 단부는 게이트 절연막(102)과 제1전극층(114a)을 개재하여 게이트 전극층(111)의 한쪽의 단부 위에 있고, 제2배선층(115b)의 단부는 게이트 절연막(102)과 제2전극층(114b)을 개재하여 게이트 전극층(111)의 다른 쪽의 단부 위에 있다. 또한, 제1전극층(114a)은 제1배선층(115a)의 단부로부터 게이트 전극층(111)과 중첩하는 방향으로 연장되고, 제2전극층(114b)은 제2배선층(115b)의 단부로부터 게이트 전극층(111)과 중첩하는 방향으로 연장되어 있다.
이때, 반도체층(113)은 제1전극층(114a) 및 제2전극층(114b)의 측면 및 윗면에 접해서 설치되고, 반도체층(113)의 적어도 일부는, 게이트 절연막(102) 위에 접해서 설치되어 있다.
도 1b에 있어서, 기판(100)은, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 혹은 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판, 세라믹 기판 이외에, 본 반도체장치의 제조공정의 처리 온도를 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 예를 들면, 성분비로서 붕산(B2O3)보다도 산화 바륨(BaO)을 많이 포함하고, 변형점이 730℃ 이상인 유리 기판을 사용하면 바람직하다. 산화물 반도체층을 700℃ 정도의 고온에서 열처리하는 경우에도, 유리 기판이 변형되지 않아도 되기 때문이다.
또한, 스테인레스 합금 등의 금속 기판의 표면에 절연막을 설치한 기판을 적용해도 된다. 기판(100)이 마더 글라스인 경우, 기판의 크기는, 제1세대(320mm×400mm), 제2세대(400mm×500mm), 제3세대(550mm×650mm), 제4세대(680mm×880mm, 또는 730mm×920mm), 제5세대(1000mm×1200mm 또는 1100mm×1250mm), 제6세대(1500mm×1800mm), 제7세대(1900mm×2200mm), 제8세대(2160mm×2460mm), 제9세대(2400mm×2800mm, 2450mm×3050mm), 제10세대(2950mm×3400mm) 등을 사용할 수 있다.
또한, 기판(100) 위에 하지막으로서 절연막을 형성해도 된다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 또는 질화산화 규소막의 단층, 또는 적층으로 형성하면 된다.
게이트 전극층(111)은, 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 탄탈(Ta), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이들 금속 재료를 성분으로 하는 질화물을 사용하여, 단층 또는 적층으로 형성한다. 게이트 전극층(111)은, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나, 또는 부식하기 쉽다고 하는 문제점이 있으므로 내열성 도전성 재료와 조합해서 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
알루미늄을 제1성분으로 하는 도전막으로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 탄소(c), 또는 실리콘(Si) 등의 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 혹은 화합물이 첨가된 알루미늄 합금을 사용하는 쪽이 바람직하다.
또한, 저저항의 도전막 위에 내열성 도전 재료로 이루어진 도전막을 적층해서 사용하는 경우, 예를 들면 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화 티타늄층 혹은 질화 탄탈층을 적층한 2층 구조, 질화 티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화 티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
또한, 투명 도전막이어도 되고, 재료로서는 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약칭한다), 규소 혹은 산화 규소를 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 알루미늄을 첨가한 산화 아연(AZO)이나 갈륨을 첨가한 산화 아연(GZO) 등을 사용할 수도 있다.
게이트 절연막(102)으로서 이용할 수 있는 절연막으로서는, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화 마그네슘 막, 산화 이트륨 막, 산화 하프늄 막, 산화 탄탈 막을 그 예로 들 수 있다. 이들 재료로 이루어진 단층 또는 적층 구조로서 형성해서 사용해도 된다.
이때, 본 명세서에 있어서, 산화 질화물이란, 그것의 조성으로서, 질소 원자보다도 산소 원자의 수가 많은 물질을 가리키고, 질화 산화물이란, 그것의 조성으로서, 산소 원자보다 질소 원자의 수가 많은 물질을 가리킨다. 예를 들면, 산화 질화규소막이란, 그것의 조성으로서, 질소 원자보다도 산소 원자의 수가 많고, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용해서 측정한 경우에, 농도 범위에서 산소가 50∼70원자%, 질소가 0.5∼15원자%, 규소가 25∼35원자%, 수소가 0.1∼10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화 규소막이란, 그것의 조성으로서, 산소 원자보다 질소 원자의 수가 많고, RBS 및 HFS를 사용해서 측정한 경우에, 농도범위에서 산소가 5∼30원자%, 질소가 20∼55원자%, 규소가 25∼35원자%, 수소가 10∼30원자%의 범위에서 포함되는 것을 말한다. 단, 산화질화 규소 또는 질화산화 규소를 구성하는 원자의 합계를 100원자%로 했을 때, 질소, 산소, 규소 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
게이트 절연막은 단층이어도, 절연막을 2층 또는 3층 적층하여 형성해도 된다. 예를 들면, 기판과 접하는 게이트 절연막을 질화 규소막, 또는 질화산화 규소막을 사용해서 형성함으로써, 기판과 게이트 절연막의 밀착력이 높아지고, 유리 기판을 사용했을 경우, 기판으로부터의 불순물이 반도체층으로 확산하는 것을 방지하는 것이 가능하고, 더구나 더 게이트 전극층의 산화를 방지할 수 있다. 즉, 막 벗겨짐을 방지할 수 있는 동시에, 나중에 형성되는 트랜지스터의 전기 특성을 향상시킬 수 있다.
제1전극층(114a) 및 제2전극층(114b)이 되는 하부 도전막은 금속이어도 반도체이어도 되지만, 제1배선층(115a) 및 제2배선층(115b)의 도전율 이하이며, 반도체층(113)의 도전율 이상의 도전율을 갖는 도전막을 사용한다. 제1전극층(114a) 및 제2전극층(114b)은, 구체적으로는 1×10-4 S/cm 이상 1×102 S/cm 이하, 바람직하게는 1×10-3 S/cm 이상 1×101 S/cm 이하의 도전율을 갖는 도전막을 사용해서 형성한다. 또한, 하부 도전막은 단층 또는 적층으로 형성할 수 있다.
이때, 제1전극층(114a) 및 제2전극층(114b)과 그 위에 형성되는 반도체층(113)을 구성하는 원소가 서로 확산되어 혼합층을 형성하는 경우와, 반도체층(113)의 성막 분위기에 포함되는 원소가 제1전극층(114a) 및 제2전극층(114b)의 표면과 반응해서 피막을 형성하는 경우에는, 혼합층 혹은 피막이 도전성을 나타내도록 도전막과 반도체층(113)의 재료의 조합을 선택하는 것이 바람직하다.
예를 들면, 본 실시형태와 같이, 반도체층(113)에 산화물 반도체를 사용하는 경우, 제1전극층(114a) 및 제2전극층(114b)을 형성하는 금속 재료로서는 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 등을 사용하면, 도전성을 갖는 산화 피막이 계면에 생기기 때문에 바람직하다.
제1전극층(114a) 및 제2전극층(114b)을 형성하는 반도체 재료로서는, 산화 인듐 산화 주석 합금, 규소 혹은 산화 규소를 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 알루미늄을 첨가한 산화 아연(AZO)이나 갈륨을 첨가한 산화 아연(GZO) 등을 사용할 수도 있다.
또한, 제1전극층(114a) 및 제2전극층(114b)을 형성하는 반도체 재료로서는, 채널을 형성하는 반도체층(113)에 이용할 수 있는 반도체 재료의 캐리어 농도를 높여 사용할 수 있다. 예를 들면, 캐리어 농도가 1×1016/cm3 이상 1×1018/cm3 이하의 n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막을 성막 가스 중의 산소 농도 범위를 조정해서 형성할 수 있다.
또한, 제1전극층(114a) 및 제2전극층(114b)의 두께는, 5nm 이상 200nm 이하가 바람직하고, 더욱 바람직하게는 반도체층(113)이 갖는 두께의 절반 이하로 한다. 제1전극층(114a) 및 제2전극층(114b)의 두께가 얇을수록, 게이트 절연막 위에 생기는 단차가 작아져, 반도체층이 단차를 덮는 것이 용이해진다. 그 결과, 단차부에 접하는 반도체층에 공극 등의 캐리어의 이동을 방해하는 구조가 생기지 않고, 채널이 형성되는 영역을 포함하는 반도체층을 형성할 수 있다. 한편, 제1전극층(114a) 및 제2전극층(114b)은 지나치게 얇으면 가공이 곤란해질 뿐만 아니라, 전기 저항이 높아져, 전극으로서의 기능이 손상된다.
또한, 제1전극층(114a) 및 제2전극층(114b)의 단부를 곡면 형상(단부가 하지(여기에서는, 게이트 절연막(102))에 접하여 아래로 볼록의 호를 그리고 상승하는 형상, 단부가 하지(여기에서는, 게이트 절연막(102))에 접하여 위로 볼록의 호를 그리고 상승하는 형상), 쐐기형 형상(테이퍼 형상), 또는 S자 형상으로 하면, 하지 위에 생기는 단차가 더욱 작아져 바람직하다.
도 1c에 제1전극층(114a) 및 제2전극층(114b)이 반도체층(113)과 접하는 부분을 확대한 단면도를 나타낸다. 제1전극층(114a)이 하지에 접하기 시작하는 단부로부터 제1배선층(115a)이 제1전극층(114a)에 접하기 시작하는 단부까지의 길이 v1 및, 제2전극층(114b)이 하지에 접하기 시작하는 단부로부터 제2배선층(115b)이 제2전극층(114b)에 접하기 시작하는 단부까지의 길이 v2는 각각 0.2㎛ 이상 5㎛ 이하가 바람직하다.
제1전극층(114a) 및 제2전극층(114b)이 제1배선층(115a) 및 제2배선층(115b)의 단부로부터 내측으로 연장되는 길이(v1 또는, v2)가 지나치게 짧으면, 제1전극층(114a)의 측면 및 윗면과 반도체층(113)의 전기적인 접속, 및 제2전극층(114b)의 측면 및 윗면과 반도체층(113)의 양호한 전기적인 접속이 각각 곤란해진다. 또한, v1 또는, v2가 지나치게 짧으면, 제1전극층(114a) 또는 제2전극층(114b)의 단부에 집중하는 전계와, 게이트 전극층(111)의 단부 위에 집중하는 전계가 중첩하여, 전계가 커진다. 그 결과, v1 또는, v2를 설치해서 전계가 집중하는 현상을 완화한다고 하는 효과가 적어져 버린다. 또한, v1 또는, v2가 지나치게 길면, 트랜지스터가 커질 뿐만 아니라, 제1전극층(114a) 및 제2전극층(114b)이 갖는 전기 저항에 의해 트랜지스터의 온 동작시에 흐르는 드레인 전류가 저하해 버린다.
이때, 제1전극층(114a) 및 제2전극층(114b)을 소스 전극층 및 드레인 전극층으로 하는 트랜지스터(141)의 채널 길이 L은, 제1전극층(114a)과 제2전극층(114b)의 간격에 해당한다.
제1배선층(115a) 및 제2배선층(115b)은, 게이트 전극층(111)과 같은 재료를 단층 혹은 복수의 층을 적층해서 사용할 수 있지만, 특히 알루미늄을 주된 성분으로 하는 배선층은 전기 저항이 낮고, 가공성이 우수하며, 저렴하기 때문에 바람직하다. 또한, 제1배선층(115a) 및 제2배선층(115b)의 두께는 5nm 이상 1000nm 이하가 바람직하다. 배선층은 두꺼울수록 배선 저항이 낮아지지만, 지나치게 두꺼우면 성막에 긴 시간이 필요하고, 또한, 막의 응력이 증대하여 막 벗겨짐 등 불량의 원인이 된다.
본 명세서 중에서 사용하는 반도체로서는, 예를 들면 Si, Ge으로 대표되는 14족 원소로 이루어진 반도체 및, GaAs, InP, ZnSe, CdS, CuAlOS 등의 화합물 반도체 및, GaN, AlN, InN 등의 질화물 반도체 및, ZnO, CuAlO2 등의 산화물 반도체를 그 예로 들 수 있다. 또한, 비정질이어도, 미결정을 포함하고 있어도, 다결정이어도, 단결정이어 된다. 이들 반도체를 포함하여 반도체층(113)을 형성할 수 있다.
본 실시형태에서는, 반도체층(113)에 산화물 반도체를 사용한다. 반도체층(113)을 형성하는 산화물 반도체로서는, InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체를 사용하는 것이 바람직하고, 특히 In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 이때, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 1의 금속 원소 또는 복수의 금속 원소를 표시한다. 예를 들면, M으로서, Ga인 경우가 있는 것 이외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 기타의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되고 있는 일이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체 중, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체로 부르고, 이 박막을 In-Ga-Zn-O계 비단결정 막으로도 부른다.
In-Ga-Zn-O계 비단결정 막의 결정 구조는, XRD(X선 회절)의 분석에 의해 아모퍼스 구조가 관찰된다. 이때, In-Ga-Zn-O계 비단결정 막은, 스퍼터링법으로 성막한 후, 200℃∼500℃, 대표적으로는 300∼400℃에서 10분∼100분 열처리를 행하고 있다.
단, 반도체층(113)을 형성하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체에 한정되는 것은 아니다. 예를 들면, 산화 인듐(InOx), 산화 아연(ZnOx), 산화 주석(SnO), 산화 인듐 아연(IZO), 산화 인듐 주석(ITO), 산화 규소를 포함하는 산화 인듐 주석(ITSO), 산화 규소를 포함하는 산화 인듐 아연(SiOx를 포함하는 IZO), 산화 규소를 포함하는 산화 아연(ZSO), 산화 규소와 산화 주석을 포함하는 산화 아연(TSZO), 갈륨을 첨가한 산화 아연(GZO) 등으로 이루어진 산화물 반도체를 사용해도 된다.
산화물 반도체를 사용한 반도체층(113)의 막두께는, 5nm 이상 200nm 이하, 바람직하게는 20nm 이상 60nm 이하로 한다.
산화물 반도체를 사용한 반도체층(113)의 캐리어 농도의 범위는 1×1017/cm3 미만(더욱 바람직하게는 1×1011/cm3 이상)이 바람직하다. 산화물 반도체를 사용한 반도체층(113)의 캐리어 농도 범위가 상기한 범위를 초과하면, 트랜지스터가 노멀리 온이 될 우려가 있다.
반도체층(113)에 적용하는 산화물 반도체로서 상기한 것 이외에도, In-Sn-Zn-O계, Sn-Ga-Zn-O계, In-Zn-O계, Sn-Zn-O계, Ga-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 적용할 수 있다. 즉, 이들 산화물 반도체에 절연성의 불순물을 포함시킴으로써, 이 반도체층(113)의 결정화를 억제하여, 트랜지스터의 특성을 안정화하는 것이 가능해진다.
산화물 반도체를 사용한 반도체층(113)에는, 절연성의 불순물을 포함시켜도 된다. 해당 불순물로서, 산화 규소, 산화 게르마늄 등으로 대표되는 절연성 산화물, 질화 규소 등으로 대표되는 절연성 질화물, 혹은 산질화 규소 등의 절연성 산질화물이 적용된다.
이들 절연성 산화물 혹은 절연성 질화물은, 산화물 반도체의 전기전도성을 손상하지 않는 농도로 첨가된다.
산화물 반도체를 사용한 반도체층(113)에 절연성의 불순물을 포함시킴으로써, 이 산화물 반도체를 사용한 반도체층(113)의 결정화를 억제할 수 있다. 산화물 반도체를 사용한 반도체층(113)의 결정화를 억제함으로써, 트랜지스터의 특성을 안정화하는 것이 가능해진다.
또한, In-Ga-Zn-O계 산화물 반도체에 산화 규소 등의 불순물을 포함시켜 놓음으로써, 300℃ 내지 600℃의 열처리를 실시해도, 이 산화물 반도체의 결정화 또는 미결정립의 생성을 방지할 수 있다.
In-Ga-Zn-O계 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터의 제조과정에서는, 열처리를 행함으로써 S값(subthreshold swing value)이나 전계 효과 이동도를 향상시키는 것이 가능하지만, In-Ga-Zn-O계 산화물 반도체에 산화 규소 등의 불순물을 포함시켜 놓음으로써, 그와 같은 경우에도 트랜지스터가 노멀리 온이 되어 버리는 것을 방지할 수 있다. 또한, 해당 트랜지스터에 열 스트레스, 바이어스 스트레스가 가해진 경우에도, 임계전압의 변동을 방지할 수 있다.
이상과 같은 구성에 의해, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없애고, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화하여, 핫캐리어의 발생이 억제된 트랜지스터를 제공할 수 있다. 또한, 경시적으로 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 저하하는 핫캐리어 열화가 발생하기 어려운 트랜지스터를 제공할 수 있다.
또한, 제1배선층 및 제2배선층의 단부를 게이트 전극층의 단부 위에 형성함으로써 트랜지스터의 온 동작시에 흐르는 드레인 전류가 저하하기 어려운 트랜지스터를 제공할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 2)
다음에, 도 1의 트랜지스터(141)의 제조방법을 도 2 및 도 3을 사용하여 설명한다. 구체적으로는 트랜지스터를 갖는 표시장치의 화소부의 제조공정에 대해 설명한다.
기판(100)은 실시형태 1에서 설명한 기판과 동일한 것을 사용하고, 역시 실시형태 1에서 설명한 게이트 전극층(111)에 사용하는 도전막 재료를 스퍼터링법이나 진공증착법으로 기판(100) 전체면에 성막한다. 이어서, 제1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여, 게이트 전극층(111)을 포함하는 게이트 배선, 용량 배선 123, 및 제1 단자 118을 형성한다. 이때, 단차로 인한 절단 방지를 위해, 적어도 게이트 전극층(111)의 단부에 테이퍼 형상이 형성되도록 에칭하는 것이 바람직하다.
이어서, 게이트 전극층(111) 위에 게이트 절연막(102)을 전체면에 성막한다. 게이트 절연막(102)은 CVD법이나 스퍼터링법 등을 사용하고, 막두께를 50∼250nm로 한다.
예를 들면, 게이트 절연막(102)으로서 CVD법이나 스퍼터링법에 의해 산화 규소막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연막(102)은 이와 같은 산화 규소막에 한정되는 것은 아니며, 실시형태 1에서 예로 든 다양한 재료를 단층 또는 적층 구조로 해서 사용할 수 있다.
또한, 게이트 절연막(102)으로서, 유기 실란 가스를 사용한 CVD법에 의해 산화 규소층을 형성하는 것도 가능하다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
이어서, 제2 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 게이트 전극층(111)과 동일한 재료의 배선이나 전극층에 이르는 콘택홀을 형성한다. 이 콘택홀은 나중에 형성하는 도전막과 직접 접속하기 위해 설치한다. 예를 들면, 구동회로부에 있어서, 게이트 전극층과 소스 전극층 또는 드레인 전극층과 직접 접하는 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속되는 단자를 형성하는 경우에 콘택홀을 형성한다.
다음에, 제1전극층(114a) 및 제2전극층(114b)으로 되는 하부 도전막을 게이트 절연막(102) 위에 성막한다. 하부 도전막은, 실시형태 1에서 설명한 제1배선층(115a) 및 제2배선층(115b)의 도전율 이하이며, 반도체층(113)의 도전율 이상인 도전율을 갖는 도전막을 사용해서 형성한다. 이때, 하부 도전막은 스퍼터링법이나 진공증착법으로 성막할 수 있다.
본 실시형태에서는, 하부 도전막을 n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막을 사용해서 형성한다. In-Ga-Zn-O계 산화물 반도체막은 캐리어 농도를 성막조건에 의해 제어할 수 있기 때문에, 캐리어 농도를 향상시키는 성막조건을 선택해서 n형의 도전형을 갖는 반도체막을 형성하여, 하부 도전막으로서 사용할 수 있다. 이때, 나중에 채널을 형성하는 반도체층(113)에 In-Ga-Zn-O계 산화물 반도체막을 이용하는 경우도 설명한다.
n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막은 스퍼터링법을 사용해서 아르곤 등의 희가스와 산소 가스의 분위기 하에서 성막한다. 이때, 아르곤 등의 희가스의 유량의 비율을 산소 가스의 유량의 비율보다 크게 해서 성막하거나, 또는, 산소 가스를 사용하지 않고, 아르곤 등의 희가스만의 분위기 하에서 성막함으로써, 반도체층(113) 이상이며, 제1배선층(115a) 및 제2배선층(115b) 이하의 도전율을 갖는 하부 도전막을 형성할 수 있다.
구체적인 조건예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타겟 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 성막 가스 Ar:O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터 성막을 행한다.
n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막은 1×10-4 S/cm 이상 1×102 S/cm 이하의 도전율을 나타낼 뿐만 아니라, 본 실시형태에서 후술하는 반도체층(113)에 사용하는 In-Ga-Zn-O계 산화물 반도체막과 양호한 전기적인 접속이 가능하기 때문에 바람직하다.
다음에, 제3 포토리소그래피 공정을 행하여, 레지스트 마스크(133)를 형성하고, 하부 도전막을 에칭하여, 제1전극층(114a)과, 제2전극층(114b)을 형성한다. 이때의 에칭 방법으로서 웨트에칭 또는 드라이에칭을 사용한다.
예를 들면, 하부 도전막에 n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막을 사용하는 경우에는, 에천트로서 나중에 설명하는 채널을 형성하는 반도체층(113)에 사용하는 에천트를 사용하면 되고, 예를 들면, ITO07N(간토화학사제)을 에천트로 사용해서 웨트에칭할 수 있다. 또한 웨트에칭을 사용하는 경우에는, 에칭이 등방적으로 행해져, 제1전극층(114a) 및 제2전극층(114b)의 단부는 레지스트 마스크(133)보다 후퇴하고 있다. 이때, 이 단계에서의 단면도를 도 2a에 나타낸다.
다음에, 제1배선층(115a) 및 제2배선층(115b)으로 되는 상부 도전막을 제1전극층(114a) 및 제2전극층(114b) 위를 포함하는 기판 전체면에 성막한다. 제1배선층(115a) 및 제2배선층(115b)으로 되는 상부 도전막은, 실시형태 1에서 설명한 게이트 전극층(111)에 사용하는 도전막 재료와 동일한 재료를 사용할 수 있다. 또한, 상부 도전막은 단층 또는 복수의 층을 적층해서 형성할 수 있다. 이때, 상부 도전막은 스퍼터링법이나 진공증착법으로 성막할 수 있다.
본 실시형태에서는, 상부 도전막으로서 20nm의 두께의 티타늄 막과 150nm의 두께의 알루미늄 막의 적층막을 사용한다. 알루미늄은 배선 저항이 낮은 재료이며, 또한 티타늄 막을 적층함으로써 배선층에 내열성을 부여할 수 있다.
다음에, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크(134)를 형성하고, 에칭에 의해 상부 도전막을 에칭하여, 제1배선층(115a)과, 제2배선층(115b)과, 제2 단자(122)를 형성한다. 이때의 에칭방법으로서 웨트에칭 또는 드라이에칭을 사용한다.
예를 들면, 상부 도전막에 티타늄과 알루미늄의 적층막을 사용하는 경우에는, 과산화 수소수 또는 가열 염산, 또는 불화 암모늄을 포함하는 질산 수용액을 에천트로 사용해서 웨트에칭할 수 있다. 또한, 예를 들면, KSMF-240(간토화학사제)을 사용하여, 티타늄과 알루미늄을 일괄로 에칭할 수 있다. 이때, 드라이에칭을 사용해서 일괄로 에칭할 수도 있다.
이상의 공정에서 형성한 제1전극층(114a) 및 제2전극층(114b)은 트랜지스터의 소스 전극층 및 드레인 전극층이 되고, 제1배선층(115a) 및 제2배선층(115b)은 소스 배선 및 드레인 배선이 된다. 이 단계에서의 단면도를 도 2b에 나타냈다.
이때, 본 실시형태에 있어서는 제1전극층(114a) 및 제2전극층(114b)의 게이트 전극층(111)의 개구부에 중첩하는 단부가, 제1배선층(115a) 및 제2배선층(115b)에 덮인 형상을 예시해서 설명하지만, 제1전극층(114a) 및 제2전극층(114b)의 이 단부가, 제1배선층(115a) 및 제2배선층(115b)의 단부에서 돌출되는 형상이어도 된다.
또한, 이 제4 포토리소그래피 공정에 있어서, 제2 단자(122)를 단자부에 남긴다. 이때, 제2 단자(122)는 소스 배선의 일부를 사용해서 형성되고 신호선과 전기적으로 접속되어 있다.
또한, 단자부에 있어서, 접속 전극(120)은, 게이트 절연막에 형성된 콘택홀을 거쳐 단자부의 제1 단자(118)와 직접 접속된다. 이때, 여기에서는 도시하지 않았지만, 전술한 공정과 동일한 공정을 거쳐 구동회로의 트랜지스터의 소스 배선 혹은 드레인 배선과 게이트 전극이 게이트 절연막의 개구부를 통해 직접 접속된다.
이때, 후술하는 채널이 형성되는 영역을 포함하는 산화물 반도체막(103)을 형성하기 전에, 기판(100)이 설치된 챔버 내에 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연막의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 또한, 역스퍼터를 행함으로써, 게이트 절연막(102) 표면의 평탄성을 향상시킬 수도 있다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 사용해서 전압을 인가해서 기판에 플라즈마를 형성해서 표면을 개질하는 방법이다. 이때, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 된다. 또한, 아르곤 분위기에 산소, N2O 등을 가한 분위기에서 행해도 된다. 또한, 아르곤 분위기에 Cl2, CF4 등을 가한 분위기에서 행해도 된다. 역스퍼터 처리후, 대기에 노출시키지 않고 산화물 반도체막(103)을 성막함으로써, 게이트 절연막(102)과, 산화물 반도체막(103)의 계면에 먼지나 수분이 부착되는 것을 방지할 수 있다.
이어서, 대기에 노출시키지 않고, 반도체층(113)이 되는 산화물 반도체막(103)을, 스퍼터링법을 사용해서 아르곤 등의 희가스와 산소 가스의 분위기 하에서 성막한다. 산화물 반도체막(103)으로서는, 실시형태 1에서 나타낸 산화물 반도체를 사용할 수 있고, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다.
구체적인 조건예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타겟 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 성막 가스 Ar:O2=10:5(sccm), 성막 온도를 실온으로 하여 스퍼터 성막을 행한다. 또한, 타겟으로서는, In2O3을 포함하는 직경 8인치의 원반 위에 펠렛 형상의 Ga2O3과 ZnO를 배치하도록 하여도 된다. 이때, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. In-Ga-Zn-O계 비단결정 막의 막두께는 5nm 이상 200nm 이하, 바람직하게는 20nm 이상 60nm 이하로 한다. 이 단계에서의 단면도를 도 2c에 나타낸다.
스퍼터링법에 의해 In-Ga-Zn-O계 비단결정 막을 형성하는 경우에 있어서, In, Ga 및 Zn을 포함하는 산화물 반도체 타겟에, 절연성의 불순물을 포함시켜 두어도 된다. 해당 불순물은, 산화 규소, 산화 게르마늄 등으로 대표되는 절연성 산화물, 질화 규소 등으로 대표되는 절연성 질화물, 혹은 산질화 규소 등의 절연성 산질화물 등이다. 예를 들면, 산화물 반도체 타겟에, SiO2을 0.1중량% 이상 30중량% 이하의 비율로 포함시켜 두는 것이 바람직하다.
산화물 반도체에 절연성의 불순물을 포함시킴으로써, 성막되는 산화물 반도체를 아모퍼스화하는 것이 용이하게 된다. 또한, 산화물 반도체막(103)을 열처리한 경우에, 결정화해 버리는 것을 억제할 수 있다.
In-Ga-Zn-O계의 산화물 반도체 이외에도, In-Sn-Zn-O계, Sn-Ga-Zn-O계, In-Zn-O계, Sn-Zn-O계, Ga-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체에 절연성의 불순물을 포함시킴으로써 동일한 효과를 얻을 수 있다.
예를 들면, 산화 규소를 첨가한 In-Sn-Zn-O계 산화물 반도체를 스퍼터링법으로 성막하는 경우에는, 타겟으로서 In2O3, SnO2, ZnO, SiO2을 소정의 비율로 소결시킨 타겟을 사용한다. 또한, 산화 규소를 첨가한 In-Zn-O계 산화물 반도체의 경우에는, 타겟으로서 In2O3, ZnO, SiO2을 소정의 비율로 소결시킨 타겟을 사용해서 성막한다. 또한, 산화 규소를 첨가한 Sn-Zn-O계 산화물 반도체를 스퍼터링법으로 성막하는 경우에는, 타겟으로서 SnO2과 ZnO를 소정의 비율로 혼합하고, SiO2을 SnO2과 ZnO의 합계에 대해 1wt% 이상 30wt% 이하의 비율로 첨가하여, 소결한 타겟을 사용한다.
In-Ga-Zn-O계 비단결정 막의 성막은, 앞서 역스퍼터를 행한 챔버와 동일 챔버를 사용해도 되고, 앞서 역스퍼터를 행한 챔버와 다른 챔버로 성막해도 된다.
스퍼터링법에는 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있으며, 펄스식으로 바이어스를 주는 펄스 DC 스퍼터링법도 더 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 사용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 챔버에서 서로 다른 재료막을 적층성막하는 것도, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막하는 것도 가능하다.
또한, 챔버 내부에 자석기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터 장치와, 글로우 방전을 사용하지 않고 마이크로파를 사용해서 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터 장치가 있다.
또한, 스퍼터링법을 사용하는 성막방법으로서, 성막중에 타겟 물질과 스퍼터 가스 성분을 화학반응시켜 그들의 화합물 박막을 형성하는 리액티브 스퍼터링법과, 성막중에 기판에도 전압을 가하는 바이어스 스퍼터링법도 있다.
다음에, 제5 포토리소그래피 공정을 행하여, 레지스트 마스크 135를 형성하고, In-Ga-Zn-O계 비단결정 막을 에칭한다. 에칭에는, 구연산이나 옥살산 등의 유기산을 에천트로서 사용할 수 있다. 본 실시형태에서는, ITO07N(간토화학사제)을 사용한 웨트에칭에 의해, 불필요한 부분을 제거해서 In-Ga-Zn-O계 비단결정 막을 섬 형상으로 하고, In-Ga-Zn-O계 비단결정 막인 반도체층(113)을 형성한다. 반도체층(113)의 단부를 테이퍼 형상으로 에칭함으로써, 단차 형상에 의한 배선의 절단을 방지할 수 있다.
이때, 여기에서의 에칭은 웨트에칭에 한정되지 않고 드라이에칭을 사용해도 된다. 드라이에칭에 사용하는 에칭장치로서는, 반응성 이온 에칭법(RIE법)을 사용한 에칭장치와, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라스마원을 사용한 드라이 에칭장치를 사용할 수 있다. 또한, ICP 에칭장치와 비교해서 넓은 면적에 걸쳐 균일한 방전이 얻어지기 쉬운 드라이 에칭장치로서는, 상부 전극을 접지시키고, 하부 전극에 13.56MHz의 고주파 전원을 접속하고, 하부 전극에 3.2MHz의 저주파 전원을 더 접속한 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭장치가 있다. 이 ECCP 모드의 에칭장치이면, 예를 들면, 기판으로서, 제10세대의 3m을 초과하는 사이즈의 기판을 사용하는 경우에도 대응할 수 있다.
이상의 공정으로 산화물 반도체를 사용한 반도체층(113)을 채널 형성 영역으로 하는 트랜지스터(141)를 제조할 수 있다. 이 단계에서의 단면도를 도 3a에 나타낸다.
레지스트 마스크(135)를 제거한 후, 200℃∼600℃, 대표적으로는 250℃∼500℃의 열처리를 행하는 것이 바람직하다. 본 실시형태에서는 로에 넣고, 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-O계 비단결정 막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형이 석방되기 때문에, 여기에서의 열처리(광 어닐도 포함한다)는 중요하다. 이때, 열처리를 행하는 타이밍은, In-Ga-Zn-O계 비단결정 막의 성막후이면 특별하게 한정되지 않으며, 예를 들면 화소 전극 형성후에 행해도 된다.
더구나, 산화물 반도체를 사용한 반도체층(113)의 채널 형성 영역의 배면, 소위 백 채널이 형성되는 면에 산소 라디칼 처리를 행해도 된다. 산소 라디칼 처리를 행함으로써 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 산화물 반도체를 사용한 반도체층(113)의 노출되어 있는 면의 대미지를 회복할 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 가한 분위기 하에서 행해도 된다. 이때, 라디칼 처리는, 무바이어스에서 행하는 것이 바람직하다.
이어서, 트랜지스터(141)를 덮는 보호 절연층(109)을 형성한다. 보호 절연층(109)은 스퍼터링법 등을 사용해서 얻어지는 질화 규소막, 산화 규소막, 산화질화 규소막, 산화 알루미늄 막, 산화 탄탈 막 등을 사용할 수 있다.
다음에, 제6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(109)을 에칭해서 제2배선층(115b)에 이르는 콘택홀 125를 형성한다. 또한, 여기에서의 에칭에 의해 제2 단자(122)에 이르는 콘택홀 124, 접속 전극(120)에 이르는 콘택홀 126도 형성한다. 레지스트 마스크를 제거한 후의 단면도를 도 3b에 나타낸다.
이어서, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약칭한다) 등을 스퍼터링법이나 진공증착법 등을 사용해서 형성한다. 이와 같은 재료의 에칭처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔류물이 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐 산화 아연 합금(In2O3-ZnO)을 사용해도 된다.
다음에, 제7 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소 전극층(128)을 형성한다.
또한, 이 제7 포토리소그래피 공정에 있어서, 게이트 절연막(102) 및 보호 절연층(109)을 유전체로 하여, 용량배선(123)과 화소 전극층(128)으로 유지용량이 용량부에 형성된다.
또한, 이 제7 포토리소그래피 공정에 있어서, 제1 단자 및 제2 단자를 레지스트 마스크로 덮고 단자부에 형성된 투명 도전막 127, 129를 남긴다. 투명 도전막 127, 129는 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제1 단자(118)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막 129는, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제2 단자(122) 위에 형성된 투명 도전막 127은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
이어서, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 3c에 나타낸다.
또한, 도 4a1, 도 4a2는, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 도 4a1은 도 4a2 중의 C1-C2선에 따른 단면도에 해당한다. 도 4a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 4a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연막(152)을 개재하여 중첩하여 직접 접해서 도통시키고 있다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154에) 설치된 콘택홀을 통해 직접 접해서 도통시키고 있다.
또한, 도 4b1, 및 도 4b2는, 소스 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 또한, 도 4b1은 도 4b2 중의 D1-D2선에 따른 단면도에 해당한다. 도 4b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 4b1에 있어서, 단자부에서는, 게이트 배선과 동일한 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 아래쪽에 게이트 절연막(152)을 개재하여 중첩된다. 전극(156)은 제2 단자(150)와는 전기적으로 접속되어 있지 않고, 전극(156)을 제2 단자(150)와 다른 전위, 예를 들면, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제2 단자(150)는, 보호 절연막(154)을 개재하여 투명 도전막(155)과 전기적으로 접속되고 있다.
게이트 배선, 소스 배선, 및 용량배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동 전위의 제1 단자, 소스 배선과 동 전위의 제2 단자, 용량배선과 동 전위의 제3 단자 등이 복수 나란하게 늘어서 배치된다. 각각의 단자의 수는, 각각 임의인 수로 설치하면 되는 것으로 하고, 실시자가 적절히 결정하면 된다.
이와 같이 해서 7회의 포토리소그래피 공정에 의해, 7매의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 트랜지스터인 트랜지스터(141)를 갖는 화소부, 유지용량을 완성시킬 수 있다. 그리고, 이것들을 각각의 화소에 대응해서 매트릭스 형상으로 배치해서 화소부를 구성함으로써 액티브 매트릭스형의 표시장치를 제조하는 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이와 같은 기판을 액티브 매트릭스 기판으로 부른다.
액티브 매트릭스형의 액정 표시장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 설치된 대향기판 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향기판을 고정한다. 이때, 대향기판에 설치된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속되는 제4 단자를 단자부에 설치한다. 이 제4 단자는, 공통 전극을 고정 전위, 예를 들면 GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 실시형태는, 도 1a의 화소 구성에 한정되지 않고, 도 1a와는 다른 평면도의 예를 도 5에 나타낸다. 도 5에서는 용량배선을 설치하지 않고, 화소 전극을 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연막을 개재하여 중첩하여 유지용량을 형성하는 예이며, 이 경우, 용량배선 및 용량배선과 접속하는 제3 단자는 생략할 수 있다. 이때, 도 5에 있어서, 도 1a와 동일한 부분에는 동일한 부호를 사용하여 설명한다.
액티브 매트릭스형의 액정 표시장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 이 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학변조가 행해지고, 이 광학변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시장치의 동화상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에, 잔상이 생기거나, 또는 동화상의 흐릿해짐이 생긴다고 하는 문제가 있다. 액정 표시장치의 동화상 특성을 개선하기 위해, 전체면 흑색 표시를 1 프레임 걸러 행하는, 소위, 흑 삽입으로 불리는 구동기술을 사용해도 된다.
또한, 일반적인 수직동기 주파수를 1.5배, 바람직하게는 2배 이상으로 함으로써 동화상 특성을 개선하는, 소위, 배속 구동으로 불리는 구동기술을 사용해도 된다.
또한, 액정 표시장치의 동화상 특성을 개선하기 위해, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용해서 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립적으로 1 프레임 기간 내에서 간헐 점등 구동하는 구동기술도 있다. 면 광원으로서, 3종류 이상의 LED를 사용해도 되고, 백색 발광의 LED를 사용해도 된다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 1 화면을 차지하는 흑 표시 영역의 비율이 많은 영상표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동기술을 조합함으로써, 액정 표시장치의 동화상 특성 등의 표시 특성을 종래보다도 개선할 수 있다.
또한, 발광 표시장치를 제조하는 경우, 유기발광소자의 한쪽의 전극(캐소드라고도 부른다)은, 저전원 전위, 예를 들면, GND, 0V 등으로 설정하기 위해, 단자부에, 캐소드를 저전원 전위, 예를 들면, GND, 0V 등으로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시장치를 제조하는 경우에는, 소스 배선, 및 게이트 배선 이외에 전원공급선을 설치한다. 따라서, 단자부에는, 전원공급선과 전기적으로 접속되는 제5 단자를 설치한다.
이상과 같은 구성에 의해, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없애고, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화해서 핫캐리어의 발생을 억제한 트랜지스터를 형성할 수 있다. 또한, 경시적으로 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 저하하는 핫캐리어 열화가 발생하기 어려운 트랜지스터를 제공할 수 있다. 또한, 제1전극층 및 제2전극층과, 채널이 형성되는 영역을 포함하는 반도체층의 접촉 영역이 충분한 면적을 갖기 때문에, 콘택 저항(접촉 저항)을 작게 할 수 있을 뿐 아니라, 격차가 생기기 어려워, 신뢰성을 높일 수 있다.
이때, 본 실시형태에서 얻어지는 트랜지스터는 양호한 동특성을 갖기 때문에, 액정 표시장치나 발광 표시장치의 화소부 및 구동회로부에 사용해서 이들의 구동기술과 조합함으로써, 전기 특성이 높고 신뢰성이 좋은 표시장치를 제공할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 3)
실시형태 2에서는, 제1전극층 및 제2전극층을 형성하는 제3 포토리소그래피 공정과, 제1배선층 및 제2배선층을 형성하는 제4 포토리소그래피 공정에서, 2매의 마스크를 사용한다. 그러나, 본 실시형태에서 예시한 것과 같이 다계조(고계조) 마스크에 의해 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용한 경우, 사용하는 레지스트 마스크의 수를 절감할 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
본 실시형태의 보텀 게이트 구조의 트랜지스터를 도 6에 나타낸다. 도 6a는 평면도이며, 도 6b는 단면도이다. 도 6b는, 도 6a에 있어서의 선 A1-A2 및 B1-B2에서 절단한 단면도이다. 도 6c는, 도 6b의 트랜지스터(142)의 제1전극층(114a)이 제1배선층(115a)으로부터 연장하는 부분과, 제2전극층(114b)이 제2배선층(115b)으로부터 연장하는 부분을 확대한 단면도이다.
도 6에 나타낸 트랜지스터(142)는, 기판(100) 위에 게이트 전극층(111)이 설치되고, 게이트 전극층(111) 위에 게이트 절연막(102)이 설치되고, 게이트 절연막(102) 위에 소스 전극층 및 드레인 전극층이 되는 제1전극층(114a) 및 제2전극층(114b)이 단부를 게이트 전극층(111)에 중첩해서 설치되어 있다. 또한, 제1전극층(114a) 위에는 제1배선층(115a)이 설치되고, 제2전극층(114b) 위에는 제2배선층(115b)이 설치되고, 각각 전기적으로 접속되어 있다. 또한, 게이트 전극층(111)과 중첩하는 영역에 반도체층(113)이 형성되어 있다.
제1배선층(115a) 및 제2배선층(115b)은 게이트 전극층(111)의 개구부와 중첩하고, 제1배선층(115a)의 단부는 게이트 절연막(102)과 제1전극층(114a)을 개재하여 게이트 전극층(111)의 한쪽의 단부 위에 있으며, 제2배선층(115b)의 단부는 게이트 절연막(102)과 제2전극층(114b)을 개재하여 게이트 전극층(111)의 다른 쪽의 단부 위에 있다. 또한, 제1전극층(114a)은 제1배선층(115a)의 단부로부터 게이트 전극층(111)과 중첩하는 방향으로 연장되고, 제2전극층(114b)은 제2배선층(115b)의 단부로부터 게이트 전극층(111)과 중첩하는 방향으로 연장되고 있다.
이때, 반도체층(113)은 제1전극층(114a) 및 제2전극층(114b)의 측면 및 윗면에 접해서 설치되고, 반도체층(113)의 적어도 일부는, 게이트 절연막(102) 위에 접해서 설치되어 있다.
또한, 도 6에 나타낸 트랜지스터(142)에 있어서, 제1전극층(114a), 제2전극층(114b), 제1배선층(115a), 및 제2배선층(115b)은, 실시형태 1에서 설명한 재료를 사용해서 형성할 수 있다.
본 실시형태에서는, 다계조 마스크를 이용한 포토리소그래피 공정을 사용해서 도 6의 트랜지스터(142)를 제조하는 방법에 대해, 도 7 및 도 8을 사용하여 설명한다. 구체적으로는 트랜지스터를 갖는 표시장치의 화소부의 제조공정에 대해 설명한다.
실시형태 2에서 설명한 방법과 마찬가지로 기판(100) 위에 제1 포토리소그래피 공정을 행하여, 게이트 전극층(111)을 포함하는 게이트 배선, 용량배선(123), 및 제1 단자(118)를 형성한다. 이어서, 제2 포토리소그래피 공정을 행하여, 게이트 전극층(111)과 같은 재료의 배선이나 전극층에 이르는 콘택홀을 형성한다.
다음에, 실시형태 2에서 설명한 방법과 마찬가지로 제1전극층(114a) 및 제2전극층(114b)이 되는 하부 도전막을 게이트 절연막(102) 위의 전체면에 성막하고, 제1배선층(115a) 및 제2배선층(115b)이 되는 상부 도전막을 하부 도전막 위의 전체면에 성막한다.
다음에, 투과한 빛이 복수의 강도가 되는 다계조(고계조) 마스크를 사용한 제3 포토리소그래피 공정을 행하여, 도 7a에 도시된 것과 같이 복수의 서로 다른 막두께의 영역을 갖는 레지스트 마스크 133a를 상부 도전층 위에 형성한다. 레지스트 마스크 133a는, 게이트 전극층(111)의 일부와 중첩하는 영역에 막두께가 얇은 영역을 갖는다. 다음에, 레지스트 마스크 133a를 사용하고, 상부 도전층과 하부 도전층을 에칭해서 섬 형상으로 가공하여, 제1배선층(115a) 및 제2배선층(115b)과, 제1전극층(114a) 및 제2전극층(114b)을 포함하는 소스 배선을 형성한다. 이 단계에서의 단면도가 도 7a에 해당한다.
이어서, 레지스트 마스크 133a를 애싱하고, 레지스트 마스크 133b를 형성한다. 레지스트 마스크 133b는, 도 7b에 도시된 것과 같이, 애싱에 의해 면적이 축소되고, 두께가 얇아져, 막두께가 얇은 영역의 레지스트는 제거된다.
최후에 면적이 축소된 레지스트 마스크 133b를 사용하여, 제1배선층(115a) 및 제2배선층(115b)의 외측 가장자리를 에칭하고, 제1배선층(115a) 및 제2배선층(115b)의 게이트 전극층(111)에 중첩하는 부분을 제거하여, 단부가 제1배선층(115a)으로부터 게이트 전극층(111) 위로 연장하는 제1전극층(114a), 및 단부가 제2배선층(115b)으로부터 게이트 전극층(111) 위로 연장하는 제2전극층(114b)을 형성한다. 또한, 레지스트 마스크 133a가 133b로 축소된 것에 의해, 제1배선층(115a)의 외측 가장자리로부터 제1전극층(114a)이 돌출하고, 제2배선층(115b)의 외측 가장자리로부터 제2전극층(114b)이 돌출하는 상태가 된다. 이 단계에서의 단면도가 도 7b에 해당한다.
이어서, 레지스트 마스크를 제거하고, 실시형태 2와 마찬가지로 역스퍼터 처리를 실시한 후에 산화물 반도체막(103)을 형성한다. 이 단계에서의 단면도가 도 7c에 해당한다.
다음에, 제4 포토리소그래피 공정을 행하여, 레지스트 마스크 134를 형성하고, 실시형태 2에서 설명한 방법과 마찬가지로 산화물 반도체막(103)을 에칭하여, In-Ga-Zn-O계 비단결정 막인 반도체층(113)을 형성한다. 이때, 제1배선층(115a)의 외측 가장자리로부터 돌출된 제1전극층(114a), 및 제2배선층(115b)의 외측 가장자리로부터 돌출된 제2전극층(114b)은, 제1배선층(115a) 및 제2배선층(115b)을 마스크로 하여 제거할 수 있다.
이상의 공정으로 산화물 반도체를 사용한 반도체층(113)을 채널 형성 영역으로 하는 트랜지스터(142)를 제조할 수 있다. 이 단계에서의 단면도를 도 8a에 나타낸다.
이어서, 트랜지스터(142)를 덮는 보호 절연층(109)을 형성하고, 제5 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 콘택홀 125, 콘택홀 124, 콘택홀 126도 형성한다. 레지스트 마스크를 제거한 후의 단면도를 도 8b에 나타낸다.
이어서, 실시형태 2와 마찬가지로 투명 도전막을 성막하고 제6 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 화소 전극층(128)과, 유지용량부와, 소스 배선의 입력 단자와, 게이트 배선의 입력 단자를 형성한다. 레지스트 마스크를 제거한 단계에서의 단면도를 도 8c에 나타낸다.
이상과 같이, 다계조(고계조) 마스크에 의해 형성한 복수(대표적으로는 2종류)의 두께의 영역을 갖는 레지스트 마스크를 사용하여, 레지스트 마스크의 수를 절감하고, 본 발명의 일 태양의 트랜지스터의 작성공정을 간략화하여, 저비용화를 도모할 수 있다.
또한, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없애, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화해서 핫캐리어의 발생을 억제한 트랜지스터를 형성할 수 있다. 또한, 경시적으로 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 저하하는 핫캐리어 열화가 발생하기 어려운 트랜지스터를 제공할 수 있다. 또한, 제1전극층 및 제2전극층과, 채널이 형성되는 영역을 포함하는 반도체층의 접촉 영역이 충분한 면적을 갖기 때문에, 콘택 저항(접촉 저항)을 작게 할 수 있을 뿐만 아니라, 격차가 생기기 어려워, 신뢰성을 높일 수 있다.
또한, 본 실시형태로 얻어지는 트랜지스터는 양호한 동특성을 갖기 때문에, 액정 표시장치나 발광 표시장치의 화소부 및 구동회로부에 사용해서 이들의 구동기술과 조합함으로써, 전기 특성이 높고 신뢰성이 좋은 표시장치를 제공할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 4)
본 발명의 일 태양의 트랜지스터의 전기 특성에 대해 계산을 행하였다.
게이트 절연막과 반도체층과, 게이트 절연막과 제1전극층 및 제2전극층의 계면 근방에 생기는 수평 방향의 전계 강도 및, 트랜지스터의 Id-Vg 특성은 계산기를 사용한 계산 결과에 의해 추정할 수 있다. 계산 모델 및 계산 조건을 이하에 나타낸다.
게산은, Silvaco사제, Atlas를 사용해서 행하고, 계산 모델은 도 26 및 도 27에 나타낸 단면의 구조를 갖는 트랜지스터(144a, 144b, 144c, 144d, 144e)이다. 이때, 도 26 및 도 27의 도 a2, 도 b2, 및 도 c2는, 각각 도 a1, 도 b1, 및 도 c1)의 제2전극층(114b) 근방을 확대한 도면이다. 제2전극층(111)(일함수 4.6eV) 위의 게이트 절연막(102)은 산화질화 규소층(막두께 100nm, 비유전률 4.1), 채널 형성 영역을 갖는 반도체층(113)은, In-Ga-Zn-O계 산화물 반도체층(막두께 50nm, 전자친화력 4.3eV), 제1전극층(114a) 및 제2전극층(114b)은 In-Ga-Zn-O계 산화물 반도체층(막두께 10nm, 전자친화력 4.3eV), 제1배선층(115a) 및 제2배선층(115b)은 Ti(일함수 4.3eV), 채널 형성 영역을 갖는 반도체층(113)의 채널 방향의 길이(L)는 4㎛ 및 채널 방향의 폭(W)은 100㎛, 이동도는 전자가 15cm2/Vs, 정공은 0.1cm2/Vs로 한다.
도 28 및 도 29에는, 제1전극층(114a) 및 제2전극층(114b)의 캐리어 농도가, 1×1016/㎤, 1×1017/㎤ 및, 1×1018/㎤인 경우의 트랜지스터 (144a, 144b, 144c, 144d, 144e)의 게이트·소스 사이의 전압(Vgs[V])에 대한 드레인 소스간의 전류(Ids[A])의 전달을 나타낸 Id-Vg 특성을 계산한 결과를 나타낸다. 이때, 드레인·소스간 전압 Vds를 10V로 하였다.
또한, 도 30 및 도 31에는, 트랜지스터 (144a, 144b, 144c, 144d, 144e)의 반도체층(113) 또는 제2전극층(114b)에 접하는 게이트 절연막(102)의 계면에 생기는 수평방향의 전계 강도를 계산한 결과를 나타낸다. 이때, 제1전극층(114a) 및 제2전극층(114b)의 캐리어 농도를 1×1018/㎤, 게이트·소스 전압 Vgs를 2V, 드레인·소스 전압 Vds를 10V로 하여 전계 강도를 계산하였다.
본 발명의 일 태양의 트랜지스터 144a의 단면도를, 도 26a1에 나타낸다. 본 발명의 일 태양의 트랜지스터 144a는, 게이트 전극층(111)의 개구부에 제1배선층(115a) 및 제2배선층(115b)을 갖고, 게이트 전극층(111)의 단부 위에 제1배선층(115a) 및 제2배선층(115b)의 단부를 갖는다. 게이트 전극층(111)과 제1전극층(114a)의 단부가 중첩하는 길이 및, 게이트 전극층(111)과 제2전극층(114b)의 단부가 중첩하는 길이는 각각 3㎛이며, 게이트 전극층(111)과 제1배선층(115a) 및 게이트 전극층(111)과 제2배선층(115b)은 중첩하지 않는다.
도 26a1의 제2배선층(115b) 근방을 확대한 단면도를 도 26a2에 나타낸다. 반도체층(113) 또는 제2전극층(114b)과 게이트 절연막(102)의 계면에 있어서의 위치를, x로 표시한 축의 좌표로 나타낸 것으로 한다. 위치 χ에 있어서의 전계 강도의 계산 결과를 도 30a에 나타내고, 트랜지스터 144a의 Id-Vg 특성의 계산 결과를 도 28a에 나타낸다.
도 30a는, 트랜지스터 144a의 게이트 절연막(102)의 계면에 있어서의 수평 방향의 전계 강도의 극대점이, 제2전극층(114b)의 단부와 게이트 전극층(111)의 단부 위의 2개소에 분산되어 나타나는 것을 시사하고 있다. 전계가 2개소에 분산됨으로써, 핫캐리어의 생성이 억제된다. 또한, 도 28a에 나타낸 Id-Vg 특성에 있어서도 양호한 온 전류를 확인할 수 있다.
다음에, 본 발명의 일 태양의 트랜지스터 144b의 단면도를 도 26b1에 나타낸다. 본 발명의 일 태양의 트랜지스터 144b의 게이트 전극층(111)과 제1전극층(114a)의 단부가 중첩하는 길이 및, 게이트 전극층(111)과 제2전극층(114b)의 단부가 중첩하는 길이는, 전술한 트랜지스터 144a와 동일한 3㎛이다. 또한, 게이트 전극층(111)의 단부와 제1배선층(115a)의 단부의 사이 및, 게이트 전극층(111)의 단부와 제2배선층(115b)의 단부 사이에, 기판의 연직방향에서 볼 때 1㎛의 간격을 설치해서 제1배선층(115a) 및 제2배선층(115b)을 배치한다.
도 26b1의 제2배선층(115b) 근방을 확대한 단면도를 도 26b2에 나타낸다. 반도체층(113) 또는 제2전극층(114b)과 접하는 게이트 절연막(102)의 계면에 있어서의 위치를, x로 나타낸 축의 좌표로 표시하는 것으로 한다. 위치 x에 있어서의 전계 강도의 계산 결과를 도 30b에 나타내고, 트랜지스터 144b의 Id-Vg 특성의 계산 결과를 도 28b에 나타낸다.
도 30b는, 트랜지스터 144b의 게이트 절연막(102)의 계면에 있어서의 수평 방향의 전계 강도의 극대점이, 제2전극층(114b)의 단부와 게이트 전극층(111)의 단부 위의 2개소에 분산되어서 나타나는 것을 시사하고 있다. 전계가 2개소에 분산 됨으로써, 핫캐리어의 생성이 억제된다. 또한, 도 28b에 나타낸 Id-Vg 특성의 온 전류는 제1전극층(114a) 및 제2전극층(114b)의 캐리어 농도의 감소에 따라 변화한다. 게이트 전극층(111) 및 제1배선층(115a)과 중첩되어 있지 않은 제1전극층(114a)의 영역과, 게이트 전극층(111) 및 제2배선층(115b)과 중첩되어 있지 않은 제2전극층(114b)의 영역이 직렬 저항이 되고, 트랜지스터의 내압을 높인다.
다음에, 본 발명의 일 태양의 트랜지스터 144c의 단면도를 도 26c1에 나타낸다. 본 발명의 일 태양의 트랜지스터 144c의 게이트 전극층(111)과 제1전극층(114a)의 단부가 중첩하는 길이 및, 게이트 전극층(111)과 제2전극층(114b)의 단부가 중첩하는 길이는 전술한 트랜지스터 144a와 동일한 3㎛이다. 또한, 게이트 전극층(111)의 단부와 제1배선층(115a)의 단부의 사이 및, 게이트 전극층(111)의 단부와 제2배선층(115b)의 단부 사이에, 기판의 연직방향에서 볼 때 3㎛의 간격을 설치해서 제1배선층(115a) 및 제2배선층(115b)을 배치한다.
도 26c1의 제2배선층(115b) 근방을 확대한 단면도를 도 26c2에 나타낸다. 반도체층(113) 또는 제2전극층(114b)과 접하는 게이트 절연막(102)의 계면에 있어서의 위치를, x로 나타낸 축의 좌표로 표시하는 것으로 한다. 위치 x에 있어서의 전계 강도의 계산 결과를 도 30c에 나타내고, 트랜지스터 144c의 Id-Vg 특성의 계산 결과를 도 28c에 나타낸다.
도 30c는, 트랜지스터 144c의 게이트 절연막(102)의 계면에 있어서의 수평방향의 전계 강도의 극대점이, 제2전극층(114b)의 단부와 게이트 전극층(111)의 단부 위의 2개소에 분산되어 나타나는 것을 시사하고 있다. 전계가 2개소에 분산됨으로써, 핫캐리어의 생성이 억제된다. 또한, 도 28c에 나타낸 Id-Vg 특성의 온 전류는 제1전극층(114a) 및 제2전극층(114b)의 캐리어 농도의 감소에 따라 변화한다. 게이트 전극층(111) 및 제1배선층(115a)과 중첩하고 있지 않은 제1전극층(114a)의 영역과, 게이트 전극층(111) 및 제2배선층(115b)과 중첩하고 있지 않은 제2전극층(114b)의 영역이 직렬 저항이 되어, 트랜지스터의 내압을 높인다.
다음에, 트랜지스터 144d의 단면도를 도 27a1에 나타낸다. 트랜지스터 144d의 게이트 전극층(111)과 제1전극층(114a)의 단부가 중첩하는 길이 및, 게이트 전극층(111)과 제2전극층(114b)의 단부가 중첩하는 길이는, 전술한 트랜지스터 144a와 동일한 3㎛이다. 또한, 게이트 전극층(111)과 제1배선층(115a)이 중첩하는 길이 및, 게이트 전극층(111)과 제2배선층(115b)이 중첩하는 길이를 각각 1.5㎛으로 하여 각각을 배치한다.
도 27a1의 제2배선층(115b) 근방을 확대한 단면도를 도 27a2에 나타낸다. 반도체층(113) 또는 제2전극층(114b)과 접하는 게이트 절연막(102)의 계면에 있어서의 위치를, x로 나타낸 축의 좌표로 표시하는 것으로 한다. 위치 x에 있어서의 전계 강도의 계산 결과를 도 31a에 나타내고, 트랜지스터 144d의 Id-Vg 특성의 계산 결과를 도 29a에 나타낸다.
도 31a는, 트랜지스터 144d의 게이트 절연막(102)의 계면에 있어서의 수평방향의 전계 강도의 극대점이, 제2전극층(114b)의 단부와 제2배선층(115b)의 단부 위의 2개소에 분산되어 나타나는 것을 시사하고 있다. 전계의 집중이 2개소에 분산되어지지만, 게이트 전극층(111)과 중첩된 제2배선층(115b)의 단부 근방의 전계 강도는 트랜지스터 144a의 구조에 비해 높다.
다음에, 트랜지스터 144e의 단면도를 도 27b1에 나타낸다. 트랜지스터 144e의 게이트 전극층(111)과 제1전극층(114a)의 단부가 중첩하는 길이 및, 게이트 전극층(111)과 제2전극층(114b)의 단부가 중첩하는 길이는 전술한 트랜지스터 144a와 동일한 3㎛이다. 또한, 게이트 전극층(111)과 제1배선층(115a)이 중첩하는 길이 및, 게이트 전극층(111)과 제2배선층(115b)이 중첩하는 길이를 각각 3㎛로 한다. 바꿔 말하면, 제1배선층(115a)의 단부와 제1전극층(114a)의 단부를 일치하고, 제2배선층(115b)의 단부와 제2전극층(114b)의 단부를 일치하여 배치한다.
도 27b1의 제2배선층(115b) 근방을 확대한 단면도를 도 27b2에 나타낸다. 반도체층(113) 또는 제2전극층(114b)과 접하는 게이트 절연막(102)의 계면에 있어서의 위치를, x로 나타낸 축의 좌표로 표시한 것으로 한다. 위치 x에 있어서의 전계 강도의 계산 결과를 도 31b에 나타내고, 트랜지스터 144e의 Id-Vg 특성의 계산 결과를 도 29b에 나타낸다.
도 31b는, 트랜지스터 144e의 게이트 절연막(102)의 계면에 있어서의 수평방향의 전계 강도의 극대점이, 제2배선층(115b)과 제2전극층(114b)의 단부의 1개소에 집중하는 것을 시사하고 있다. 이와 같이 수평방향의 강한 전계가 집중하는 개소에서는, 캐리어가 가속되어 핫캐리어가 생성하기 쉬워진다.
이상의 계산 결과는, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없앤 본 발명의 일 태양의 트랜지스터는, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상이 완화되어, 핫캐리어의 발생이 억제되는 것을 나타내고 있다. 따라서, 본 발명의 일 태양의 트랜지스터는 경시적으로 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 저하하는 핫캐리어 열화가 발생하기 어려운 트랜지스터를 제공하는 것이다. 또한, 제1전극층 및 제2전극층과, 채널이 형성되는 영역을 포함하는 반도체층의 접촉 영역이 충분한 면적을 갖기 때문에, 콘택 저항(접촉 저항)을 작게 할 수 있을 뿐 아니라, 격차가 생기기 어려워, 신뢰성을 높일 수 있다.
또한, 본 실시형태에서 얻어지는 트랜지스터는 양호한 동특성을 갖기 때문에, 액정 표시장치나 발광 표시장치의 화소부 및 구동회로부에 사용해서 이들 구동기술과 조합함으로써, 전기 특성이 높고 신뢰성이 좋은 표시장치를 제공할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 5)
본 실시형태에서는, 반도체장치의 트랜지스터에 대해 설명한다. 구체적으로는 톱 게이트형의 트랜지스터를 갖는 표시장치의 화소부에 대해 설명한다.
도 9에 본 실시형태의 트랜지스터를 나타낸다. 도 9a는 평면도이고, 도 9b는 도 9a에 있어서의 A1-A2 및 B1-B2로 절단한 단면도이다.
도 9a 및 도 9b에 나타낸 트랜지스터 143은, 기판(100) 위에 소스 전극층 및 드레인 전극층이 되는 제1전극층(114a) 및 제2전극층(114b)이 형성되어 있다. 또한, 제1전극층(114a) 위에는 제1배선층(115a)이 설치되고, 제2전극층(114b) 위에는 제2배선층(115b)이 설치되고, 제1전극층(114a) 및 제2전극층(114b) 위에 반도체층(113)이 설치되어 있다. 또한, 반도체층(113) 위에 게이트 절연막(102)과, 게이트 절연막(102) 위에 제1전극층(114a) 및 제2전극층(114b)의 단부에 중첩하는 게이트 전극층(111)이 설치되어 있다. 이때, 제1배선층(115a) 및 제2배선층(115b)의 개구부에 게이트 전극층(111)이 있고, 제1전극층(114a) 및 제2전극층(114b)의 측면 및 윗면에 반도체층(113)이 전기적으로 접속되고 있다.
제1전극층(114a) 및 제2전극층(114b)은, 실시형태 1 내지 실시형태 3에서 설명한 하부 도전막을 사용해서 동일하게 형성한다. 본 실시형태에서는, 20nm의 두께의 n형의 도전형을 갖는 In-Ga-Zn-O계 산화물 반도체막을 사용해서 제1전극층(114a) 및 제2전극층(114b)을 형성한다.
또한, 제1배선층(115a) 및 제2배선층(115b)은, 실시형태 1 내지 실시형태 3에서 설명한 상부 도전막을 사용해서 동일하게 형성한다. 본 실시형태에서는, 두께 150nm의 알루미늄 막을 사용해서 제1배선층(115a) 및 제2배선층(115b)을 형성한다.
또한, 반도체층(113)은 실시형태 1 내지 실시형태 3에서 설명한 반도체막을 사용해서 동일하게 형성한다. 본 실시형태에서는 두께 50nm의 In-Ga-Zn-O계 산화물 반도체를 사용한다.
또한, 반도체층(113) 위에 형성하는 게이트 절연막(102)은, 실시형태 1 내지 실시형태 3에서 설명한 재료를 사용해서 동일하게 형성한다. 또한, 게이트 절연막(102)을 개재하여 제1전극층(114a) 및 제2전극층(114b)의 단부에 중첩하여, 게이트 전극층(111)을 실시형태 1 내지 실시형태 3에서 설명한 재료를 사용해서 동일하게 형성한다.
이상과 같은 구성에 의해, 높은 도전율을 갖는 제1배선층 및 제2배선층의 단부와 게이트 전극층의 중첩을 없애, 제1전극층 및 제2전극층 근방에 전계가 집중하는 현상을 완화해서 핫캐리어의 발생을 억제한 트랜지스터를 제공할 수 있다. 또한, 경시적으로 트랜지스터의 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)이 저하하는 핫캐리어 열화가 발생하기 어려운 트랜지스터를 제공할 수 있다.
또한, 게이트 전극층의 단부를, 제1배선층(115a) 및 제2배선층(115b)의 단부 위에 형성함으로써 트랜지스터의 온 동작시에 흐르는 드레인 전류가 저하하기 어려운 트랜지스터를 제공할 수 있다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 6)
본 실시형태에서는, 반도체장치의 일례인 표시장치에 있어서, 동일 기판 위에 적어도 구동회로의 일부와, 화소부에 배치하는 트랜지스터를 제조하는 예에 대해 도 10 내지 도 15를 사용해서 이하에서 설명한다.
또한, 본 실시형태에서는 반도체층에 In-Ga-Zn-O계 산화물을 사용하고, 다른 실시형태에 예시되는 방법과 동일하게 동일 기판 위에 트랜지스터를 배치, 형성한다. 구동회로 중, n채널형 TFT로 구성할 수 있는 구동회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성하는 것으로 한다.
반도체장치의 일례인 액티브 매트릭스형 액정 표시장치의 블럭도의 일례를 도 10a에 나타낸다. 도 10a에 나타낸 표시장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동회로(5302)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(5303)를 갖는다.
또한, 다른 실시형태에 예시되는 n채널형 TFT로 구성하는 신호선 구동회로에 대해 도 11을 사용하여 설명한다.
도 11에 나타낸 신호선 구동회로는, 드라이버 IC(5601), 스위치 군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M을 갖는다. 스위치 군(5602_1∼5602_M) 각각은, 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)를 갖는다.
드라이버 IC(5601)은 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선 5621_1∼5621_M에 접속된다. 그리고, 스위치 군(5602_1∼5602_M) 각각은, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치 군(5602_1∼5602_M) 각각에 대응한 배선 5621_1∼5621_M에 접속된다. 그리고, 배선 5621_1∼5621_M 각각은, 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)를 거쳐, 3개의 신호선(신호선 Sm-2, 신호선 Sm-1, 신호선 Sm(m=3M))에 접속된다. 예를 들면, J열째의 배선 5621_J(배선 5621_1∼배선 5621_M 중 어느 한개)는, 스위치 군 5602_J가 갖는 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)를 거쳐, 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj(j=3J)에 접속된다.
이때, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에는, 각각 신호가 입력된다.
이때, 드라이버 IC(5601)는, 단결정 반도체를 사용해서 형성되어 있는 것이 바람직하다. 더구나, 스위치 군(5602_1∼5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)과 스위치 군(5602_1∼5602_M)은 FPC 등을 거쳐 접속하면 된다. 또는 화소부로 동일한 기판 위에 부착시키는 것 등에 의해, 단결정 반도체층을 설치하여, 드라이버 IC(5601)을 형성해도 된다.
다음에, 도 11에 나타낸 신호선 구동회로의 동작에 대해, 도 12의 타이밍 차트를 참조하여 설명한다. 이때, 도 12의 타이밍 차트는, i행째의 주사선 Gi가 선택되어 있는 경우의 타이밍 차트를 나타내고 있다. 더구나, i행째의 주사선 Gi의 선택 기간은, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3로 분할되어 있다. 더구나, 도 11의 신호선 구동회로는, 다른 행의 주사선이 선택되어 있는 경우에도 도 12와 동일한 동작을 한다.
이때, 도 12의 타이밍 차트는, J열째의 배선 5621_J가 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)를 거쳐, 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj에 접속되는 경우에 대해 나타내고 있다.
이때, 도 12의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 트랜지스터(5603a)의 온·오프의 타이밍 5703a, 제2 트랜지스터(5603b)의 온·오프의 타이밍 5703b, 제3 트랜지스터(5603c)의 온·오프의 타이밍 5703c 및 J열째의 배선 5621_J에 입력되는 신호 5721_J를 나타내고 있다.
이때, 배선 5621_1∼배선 5621_M에는 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들면, 제1 서브 선택 기간 T1에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj-2에 입력되고, 제2 서브 선택 기간 T2에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제3 서브 선택 기간 T3에 있어서 배선 5621_J에 입력되는 비디오 신호는 신호선 Sj에 입력된다. 더구나, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2 및 제3 서브 선택 기간 T3에 있어서, 배선 5621_J에 입력되는 비디오 신호를 각각 Data_j-2, Data_j-1, Data_j로 한다.
도 12에 도시된 것과 같이, 제1 서브 선택 기간 T1에 있어서 제1 트랜지스터(5603a)가 온되고, 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-2가, 제1 트랜지스터(5603a)를 거쳐 신호선 Sj-2에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 트랜지스터(5603b)가 온되고, 제1 트랜지스터(5603a) 및 제3 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제2 트랜지스터(5603b)를 거쳐 신호선 Sj-1에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 트랜지스터(5603c)가 온되고, 제1 트랜지스터(5603a) 및 제2 트랜지스터(5603b)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j가, 제3 트랜지스터(5603c)를 거쳐 신호선 Sj에 입력된다.
이상의 것으로부터, 도 11의 신호선 구동회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 동안에 1개의 배선 5621로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 11의 신호선 구동회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수에 비해 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 11의 신호선 구동회로는, 신뢰성, 수율 등을 향상시킬 수 있다.
이때, 도 11과 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 트랜지스터의 배치나 수, 구동방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는, 트랜지스터 및 트랜지스터를 제어하기 위한 배선을 추가하면 된다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 13의 타이밍 차트에 도시된 것과 같이, 1개의 게이트 선택 기간을 프라챠지 기간 Tp, 제1 서브 선택 기간 T1, 제2 서브 선택 기간 T2, 제3 서브 선택 기간 T3로 분할해도 된다. 더구나, 도 13의 타이밍 차트는, i행째의 주사선 Gi가 선택되는 타이밍, 제1 트랜지스터(5603a)의 온·오프의 타이밍 5803a, 제2 트랜지스터(5603b)의 온·오프의 타이밍 5803b, 제3 트랜지스터(5603c)의 온·오프의 타이밍 5803c 및 J열째의 배선 5621_J에 입력되는 신호 5821_J를 나타내고 있다. 도 13에 도시된 것과 같이, 프라챠지 기간 Tp에 있어서 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)가 온된다. 이때, 배선 5621_J에 입력되는 프라챠지 전압 Vp가 제1 트랜지스터(5603a), 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)를 거쳐 각각 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj에 입력된다. 제1 서브 선택 기간 T1에 있어서 제1 트랜지스터(5603a)가 온되고, 제2 트랜지스터(5603b) 및 제3 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-2가, 제1 트랜지스터(5603a)를 거쳐 신호선 Sj-2에 입력된다. 제2 서브 선택 기간 T2에서는, 제2 트랜지스터(5603b)가 온되고, 제1 트랜지스터(5603a) 및 제3 트랜지스터(5603c)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j-1이, 제2 트랜지스터(5603b)를 거쳐 신호선 Sj-1에 입력된다. 제3 서브 선택 기간 T3에서는, 제3 트랜지스터(5603c)가 온되고, 제1 트랜지스터(5603a) 및 제2 트랜지스터(5603b)가 오프된다. 이때, 배선 5621_J에 입력되는 Data_j가, 제3 트랜지스터(5603c)를 거쳐 신호선 Sj에 입력된다.
이상의 것으로부터, 도 13의 타이밍 차트를 적용한 도 11의 신호선 구동회로는, 서브 선택 기간의 이전에 프라챠지 기간을 설치함으로써, 신호선을 프라챠지할 수 있기 때문에, 화소에의 비디오 신호의 기록을 고속으로 행할 수 있다. 이때, 도 13에 있어서, 도 12와 동일한 것에 대해서는 공통의 부호를 사용해서 나타내고, 동일 부분 또는 동일한 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동회로의 구성에 대해 설명한다. 주사선 구동회로는, 시프트 레지스터, 버퍼를 갖고 있다. 또한, 경우에 따라서는 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택신호가 생성된다. 생성된 선택신호는 버퍼에서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1 라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1 라인 분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 버퍼는 큰 전류를 흘려보내는 것이 가능한 것을 사용할 수 있다.
주사선 구동회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해 도 14 및 도 15를 사용하여 설명한다.
도 14에 시프트 레지스터의 회로 구성을 나타낸다. 도 14에 나타낸 시프트 레지스터는, 플립플롭 5701_1∼5701_n이라고 하는 복수의 플립플롭으로 구성된다. 또한, 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호, 리셋트 신호가 입력되어 동작한다.
도 14의 시프트 레지스터의 접속 관계에 대해 설명한다. 1단째의 플립플롭(5701_1)은, 제1 배선(5711), 제2 배선(5712), 제4 배선(5714), 제5 배선(5715), 제7 배선 5717_1, 및 제7 배선 5717_2와 접속된다. 또한, 2단째의 플립플롭(5701_20은, 제3 배선(5713), 제4 배선(5714), 제5 배선(5715), 제7 배선 5717_1, 제7 배선 5717_2 및 제7 배선 5717_3과 접속된다.
마찬가지로, i단째의 플립플롭(5701_i)(플립플롭 5701_1∼5701_n 중 어느 한개)은, 제2 배선(5712) 또는 제3 배선(5713)의 한쪽, 제4 배선(5714), 제5 배선(5715), 제7 배선 5717_i-1, 제7 배선 5717_i, 및 제7 배선 5717_i+1과 접속된다. 여기에서, i가 기수인 경우에는, i단째의 플립플롭(5701_i)은 제2 배선(5712)과 접속되고, i가 우수인 경우에는, i단째의 플립플롭(5701_i)은 제3 배선(5713)과 접속되게 된다.
또한, n단째의 플립플롭(5701_n)은, 제2 배선(5712) 또는 제3 배선(5713)의 한쪽, 제4 배선(5714), 제5 배선(5715), 제7 배선 5717_n-1, 제7 배선 5717_n, 및 제6 배선(5716)과 접속된다.
이때, 제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 불러도 된다. 더구나, 제4 배선(5714), 제5 배선(5715)을, 각각 제1 전원선, 제2 전원선으로 불러도 된다.
다음에, 도 14에 나타낸 플립플롭의 상세에 대해, 도 15를 사용하여 설명한다. 도 15에 나타낸 플립플롭은, 제1 트랜지스터(5571), 제2 트랜지스터(5572), 제3 트랜지스터(5573), 제4 트랜지스터(5574), 제5 트랜지스터(5575), 제6 트랜지스터(5576), 제7 트랜지스터(5577) 및 제8 트랜지스터(5578)를 갖는다. 이때, 제1 트랜지스터(5571), 제2 트랜지스터(5572), 제3 트랜지스터(5573), 제4 트랜지스터(5574), 제5 트랜지스터(5575), 제6 트랜지스터(5576), 제7 트랜지스터(5577) 및 제8 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계전압(Vth)을 상회했을 때 도통상태가 되는 것으로 한다.
또한, 도 15에 나타낸 플립플롭은, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503), 제4 배선(5504), 제5 배선(5505), 및 제6 배선(5506)을 갖는다.
본 실시형태에서는 모든 트랜지스터는, 인핸스먼트형의 n채널형 트랜지스터로 하는 예를 나타내지만, 특별하게 한정되지 않고, 예를 들면, 디플리션형의 n채널형 트랜지스터를 사용해도 구동회로를 구동시킬 수도 있다.
다음에, 도 15에 나타낸 플립플롭의 접속 구성에 대해, 이하에 나타낸다.
제1 트랜지스터(5571)의 제1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제4 배선(5504)에 접속되고, 제1 트랜지스터(5571)의 제2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제3 배선(5503)에 접속된다.
제2 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속되고, 제2 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속되고, 제3 트랜지스터(5573)의 제2 전극이 제2 트랜지스터(5572)의 게이트 전극에 접속되고, 제3 트랜지스터(5573)의 게이트 전극이 제5 배선(5505)에 접속된다.
제4 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속되고, 제4 트랜지스터(5574)의 제2 전극이 제2 트랜지스터(5572)의 게이트 전극에 접속되고, 제4 트랜지스터(5574)의 게이트 전극이 제1 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속되고, 제5 트랜지스터(5575)의 제2 전극이 제1 트랜지스터(5571)의 게이트 전극에 접속되고, 제5 트랜지스터(5575)의 게이트 전극이 제1 배선(5501)에 접속된다.
제6 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속되고, 제6 트랜지스터(5576)의 제2 전극이 제1 트랜지스터(5571)의 게이트 전극에 접속되고, 제6 트랜지스터(5576)의 게이트 전극이 제2 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속되고, 제7 트랜지스터(5577)의 제2 전극이 제1 트랜지스터(5571)의 게이트 전극에 접속되고, 제7 트랜지스터(5577)의 게이트 전극이 제2 배선(5502)에 접속된다.
제8 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속되고, 제8 트랜지스터(5578)의 제2 전극이 제2 트랜지스터(5572)의 게이트 전극에 접속되고, 제8 트랜지스터(5578)의 게이트 전극이 제1 배선(5501)에 접속된다.
이때, 제1 트랜지스터(5571)의 게이트 전극, 제4 트랜지스터(5574)의 게이트 전극, 제5 트랜지스터(5575)의 제2 전극, 제6 트랜지스터(5576)의 제2 전극 및 제7 트랜지스터(5577)의 제2 전극의 접속 개소를 노드 5543으로 한다. 더구나, 제2 트랜지스터(5572)의 게이트 전극, 제3 트랜지스터(5573)의 제2 전극, 제4 트랜지스터(5574)의 제2 전극, 제6 트랜지스터(5576)의 게이트 전극 및 제8 트랜지스터(5578)의 제2 전극의 접속 개소를 노드 5544로 한다.
이때, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선으로 불러도 된다. 더구나, 제5 배선(5505)을 제1 전원선, 제6 배선(5506)을 제2 전원선으로 불러도 된다.
i단째의 플립플롭(5701_i)에 있어서, 도 15 중의 제1 배선(5501)과, 도 14 중의 제7 배선 5717_i-1이 접속된다. 또한, 도 15 중의 제2 배선(5502)과, 도 14 중의 제7 배선 5717_i+1이 접속된다. 또한, 도 15중의 제3 배선(5503)과, 제7 배선 5717_i가 접속된다. 더구나, 도 15 중의 제6 배선(5506)과, 제5 배선(5715)이 접속된다.
i가 기수인 경우, 도 15 중의 제4 배선(5504)은, 도 14 중의 제2 배선(5712)과 접속되고, i가 우수인 경우, 도 14 중의 제3 배선(5713)과 접속된다. 또한, 도 15 중의 제5 배선(5505)과, 도 14 중의 제4 배선(5714)이 접속된다.
단, 1단째의 플립플롭(5701_1)에 있어서, 도 15 중의 제1 배선(5501)은 도 14 중의 제1 배선(5711)에 접속된다. 또한, n단째의 플립플롭(5701_n)에 있어서, 도 15 중의 제2 배선(5502)은 도 14 중의 제6 배선(5716)에 접속된다.
또한, 신호선 구동회로 및 주사선 구동회로를 다른 실시형태에 예시되는 n채널형 TFT만으로 제조하는 것도 가능하다. 다른 실시형태에 예시되는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동회로의 구동 주파수를 높게 하는 것이 가능해 진다. 예를 들면, 다른 실시형태에 예시되는 n채널형 TFT를 사용한 주사선 구동회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑 화면 삽입을 실현하는 것 등도 실현할 수 있다.
더구나, 주사선 구동회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동회로를 배치하는 것 등에 의해, 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동회로를 배치하는 경우에는, 우수행의 주사선을 구동하기 위한 주사선 구동회로를 한 쪽에 배치하고, 기수행의 주사선을 구동하기 위한 주사선 구동회로를 그것의 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 주사선 구동회로에 의해, 같은 주사선에 신호를 출력하면, 표시장치의 대형화에 유리하다.
또한, 반도체장치의 일례인 액티브 매트릭스형 발광 표시장치를 제조하는 경우, 적어도 1개의 화소에 복수의 트랜지스터를 배치하기 때문에, 주사선 구동회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시장치의 블럭도의 일례를 도 10b에 나타낸다.
도 10b에 나타낸 발광 표시장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5401)와, 각 화소를 선택하는 제1 주사선 구동회로(5402) 및 제2 주사선 구동회로(5404)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(5403)를 갖는다.
도 10b에 나타낸 발광 표시장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 혹은 비발광의 상태가 된다. 따라서, 면적계조법 또는 시간계조법을 사용해서 계조의 표시를 행할 수 있다. 면적계조법은, 1 화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 근거하여 구동시킴으로써 계조표시를 행하는 구동법이다. 또한, 시간계조법은, 화소가 발광하는 기간을 제어함으로써, 계조표시를 행하는 구동법이다.
발광소자는, 액정소자 등에 비해 응답 속도가 높으므로, 액정소자보다도 시간계조법에 적합하다. 구체적으로 시간계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브프레임 기간으로 분할한다. 그리고, 비디오 신호에 따라, 각 서브프레임 기간에 있어서 화소의 발광소자를 발광 또는 비발광의 상태로 한다. 복수의 서브프레임 기간으로 분할함으로써, 1 프레임 기간 동안에 화소가 실제로 발광하는 기간의 토털의 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
이때, 도 10b에 나타낸 발광 표시장치에서는, 1개의 화소에 2개의 스위칭용TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제1 주사선에 입력되는 신호를 제1주사선 구동회로 5402에서 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제2 주사선에 입력되는 신호를 제2 주사선 구동회로 5404에서 생성하고 있는 예를 나타내고 있지만, 제1 주사선에 입력되는 신호와, 제2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로에서 생성하도록 해도 된다. 또한, 예를 들면, 1개의 화소가 갖는 스위칭용 TFT의 수에 의해, 스위칭소자의 동작을 제어하는데 사용되는 주사선이, 각 화소에 복수 설치될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로에서 생성해도 되고, 복수의 각 주사선 구동회로에서 생성해도 된다.
또한, 발광 표시장치에 있어서도, 구동회로 중, n채널형 TFT로 구성할 수 있는 구동회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동회로 및 주사선 구동회로를 다른 실시형태에서 예시되는 n채널형 TFT만으로 제조하는 것도 가능하다.
또한, 전술한 구동회로는, 액정 표시장치나 발광 표시장치에 한정되지 않고, 스위칭소자와 전기적으로 접속되는 소자를 이용해서 전자 잉크를 구동시키는 전자 페이퍼에 사용해도 된다. 전자 페이퍼는, 전기영동 표시장치(전기영동 디스플레이)로도 불리고 있고, 종이와 같은 읽기 쉬움, 다른 표시장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다고 하는 이점을 갖고 있다.
전기영동 디스플레이는, 다양한 형태가 생각될 수 있지만, 플러스의 전하를 갖는 제1 입자와, 마이너스의 전하를 갖는 제2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것으로, 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한쪽에 집합한 입자의 색만을 표시하는 것이다. 이때, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함한다)으로 한다.
이와 같이, 전기영동 디스플레이는, 유전상수가 높은 물질이 높은 전계영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기영동 디스플레이는, 액정 표시장치에는 필요한 편광판도 필요없어, 두께나 무게가 반감된다.
상기 마이크로캡슐을 용매중에 분산시킨 것이 전자 잉크로 불리는 것으로, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄 할 수 있다. 또한, 칼라필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 2개의 전극 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브 매트릭스형의 표시장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 다른 실시형태에 예시되는 방법과 동일하게 형성할 수 있는 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
이때, 마이크로캡슐중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합재료를 사용하면 된다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에 예시된 표시장치는 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 7)
다른 실시형태에서 예시되는 박막 트랜지스터를 제조하여, 이 박막 트랜지스터를 화소부, 더구나 구동회로에 사용해서 표시 기능을 갖는 반도체장치(표시장치라고도 한다)를 제조 할 수 있다. 또한, 다른 실시형태에서 예시되는 박막 트랜지스터를 사용한 구동회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시장치는 표시 소자를 포함한다. 표시 소자로서는 액정소자(액정 표시 소자라고도 한다), 발광소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(ElectroLuminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는, 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 더구나, 이 표시장치를 제조하는 과정에 있어서의, 표시 소자가 완성되기 전의 이 형태에 해당하는 소자 기판에 관해, 이 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만 형성된 상태이어도 되고, 화소 전극이 되는 도전막을 성막한 후로서, 에칭해서 화소 전극을 형성하기 전의 상태이어도 되고, 모든 형태가 잘 들어맞는다.
이때, 본 명세서 중에 있어서의 표시장치란, 화상표시 디바이스, 표시 디바이스, 혹은 광원(조명장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 실시형태에서는, 반도체장치의 일 형태에 해당하는 액정 표시 패널의 외관 및 단면에 대해, 도 16을 사용하여 설명한다. 도 16a1 및 16a2는, 제1 기판(4001) 위에 형성된 다른 실시형태에서 예시되는 In-Ga-Zn-O계 비단결정 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터 4010, 4011, 및 액정소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 씰재(4005)에 의해 밀봉 한 패널의 평면도이며, 도 16b는, 도 16a1 및 도 16a2의 M-N에 있어서의 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치되어 있다. 또한, 화소부(4002)와, 주사선 구동회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001)상 위 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다.
이때, 별도 형성한 구동회로의 접속방법은, 특별하게 한정되는 것은 아니고, COG 방법, 와이어 본딩방법, 또는 TAB 방법 등을 사용할 수 있다. 도 16a1은, COG 방법에 의해 신호선 구동회로(4003)를 실장하는 예이며, 도 16a2는, TAB 방법에 의해 신호선 구동회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 박막 트랜지스터를 복수 갖고 있고, 도 16b에서는, 화소부(4002)에 포함되는 박막 트랜지스터 4010과, 주사선 구동회로(4004)에 포함되는 박막 트랜지스터 4011을 예시하고 있다. 박막 트랜지스터 4010, 4011 위에는 절연층 4020, 4021이 설치되어 있다.
박막 트랜지스터 4010, 4011은, In-Ga-Zn-O계 비단결정 막을 산화물 반도체층으로서 포함하는 신뢰성의 높은, 다른 실시형태에서 예시되는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4010, 4011은 n채널형 박막 트랜지스터이다.
또한, 액정소자(4013)가 갖는 화소 전극층(4030)은, 박막 트랜지스터 4010과 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이, 액정소자(4013)에 해당한다. 이때, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층 4032, 4033이 설치되고, 절연층 4032, 4033을 개재하여 액정층(4008)을 사이에 끼우고 있다.
이때, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인레스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics) 판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 사이에 끼운 구조의 시이트를 사용할 수도 있다.
또한, 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 설치되어 있다. 이때, 구형의 스페이서를 사용하고 있어도 된다. 또한, 대향 전극층(4031)은, 박막 트랜지스터 4010과 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 거쳐 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 이때, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상을 표시하는 액정을 사용해도 된다. 블루상은 액정상의 한가지로서, 콜레스테릭 액정을 승온해 가면, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서 밖에 발현되지 않기 때문에, 온도범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 사용해서 액정층(4008)을 형성한다. 블루상을 표시하는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μs∼100μs로 짧고, 광학적 등방성이기 때문에 배향처리가 불필요하고, 시야각 의존성이 작다.
이때, 본 실시형태는 투과형 액정 표시장치의 예이지만, 본 발명은 반사형 액정 표시장치에서도 반투과형 액정 표시장치에서도 적용할 수 있다.
또한, 본 실시형태의 액정 표시장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층이라고 하는 순서로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조공정 조건에 따라 적절히 설치하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치해도 된다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 다른 실시형태에서 예시되는 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연 (절연층 4020, 절연층 4021)으로 덮은 구성으로 되어 있다. 이때, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 또는 질화산화 알루미늄 막의 단층, 또는 적층으로 형성하면 된다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특별하게 한정되지 않고 다양한 방법으로 형성하면 된다.
본 실시형태에서는, 보호막으로서 적층 구조의 절연층 4020을 형성한다. 본 실시형태에서는, 절연층 4020의 1층째로서, 스퍼터링법을 사용해서 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄 막의 힐록 방지에 효과가 있다.
본 실시형태에서는, 절연층 4020의 2층째로서, 스퍼터링법을 사용해서 질화 규소막을 형성한다. 보호막으로서 질화 규소막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 산화물 반도체층의 어닐(300℃∼400℃)을 행해도 된다.
또한, 평탄화 절연막으로서 절연층 4021을 형성한다. 절연층 4021로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인글라스), BPSG(인 붕소 글라스) 등을 사용할 수 있다. 이때, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층 4021을 형성해도 된다.
이때, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기이나 아릴기)나 플루오로기를 사용해도 된다. 또한, 유기기는 플루오로기를 갖고 있어도 된다.
절연층 4021의 형성법은, 특별하게 한정되지 않고, 그것의 재료에 따라, 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 재료액을 사용해서 절연층 4021을 형성하는 경우, 베이크하는 공정에서 동시에, 산화물 반도체층의 어닐(300℃∼400℃)을 행해도 된다. 절연층 4021의 소성공정과 산화물 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체장치를 제조하는 것이 가능해진다.
화소 전극층(4030), 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 조성물을 사용해서 형성한 화소 전극은, 시이트 저항이 10000Ω/스퀘어 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 혼성중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4015)이, 액정소자(4013)가 갖는 화소 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극 4016은, 박막 트랜지스터 4010, 4011의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 거쳐 전기적으로 접속되어 있다.
또한, 도 16에 있어서는, 신호선 구동회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 실장해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 실장해도 된다.
도 17은, 다른 실시형태에서 예시되는 TFT를 적용해서 제조되는 TFT 기판(2600)을 사용해서 반도체장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 17은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향기판(2601)이 씰재(2602)에 의해 고정되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우에는, 적색, 녹색, 청색 각 색에 대응한 착색층이 각 화소에 대응해서 설치되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판 2606, 편광판 2607, 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선회로부(2608)와 접속되고, 콘트롤 회로나 전원회로 등의 외부회로가 짜 넣어져 있다. 또한, 편광판과, 액정층 사이에 위상차판을 갖는 상태에서 적층해도 된다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 박막 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에 예시된 액정 표시 패널은 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것이라고 한다.
(실시형태 8)
본 실시형태에서는, 다른 실시형태에서 예시되는 박막 트랜지스터를 적용한 반도체장치로서 전자 페이퍼의 예를 나타낸다.
도 18은, 반도체장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸 것이다. 반도체장치에 사용되는 박막 트랜지스터(581)로서는, 다른 실시형태에서 예시되는 박막 트랜지스터를 적용할 수 있다.
도 18의 전자 페이퍼는, 트위스트 볼 표기방식을 사용한 표시장치의 예이다. 트위스트 볼 표기방식이란, 백과 흑으로 나뉘어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제1전극층 및 제2전극층의 사이에 배치하고, 제1전극층 및 제2전극층에 전위차를 생기게 해서 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판 580과 기판 596 사이에 봉지되는 박막 트랜지스터(581)는 톱 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제1전극층(587)과, 절연층 583, 584, 585에 형성하는 개구에서 접하고 있으며 전기적으로 접속되고 있다. 제1전극층(587)과 제2전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주변에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자 (589)가 설치되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 18 참조). 본 실시형태에 있어서는, 제1전극층(587)이 화소 전극에 해당하고, 제2전극층(588)이 공통 전극에 해당한다. 제2전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 다른 실시형태에서 예시되는 어느 한개의 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 거쳐 제2전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기영동소자를 사용하는 것도 가능하다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛∼200㎛ 정도의 마이크로캡슐을 사용한다. 제1전극층과 제2전극층 사이에 설치되는 마이크로캡슐은, 제1전극층과 제2전극층에 의해, 전기장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기영동 표시소자이며, 일반적으로 전자 페이퍼로 불리고 있다. 전기영동 표시 소자는, 액정 표시 소자와 비교해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작아, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않은 경우에도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능을 갖는 반도체장치(간단히 표시장치, 또는 표시장치를 구비한 반도체장치라고도 한다)를 멀리했을 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 박막 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에 예시된 전자 페이퍼는 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 9)
본 실시형태에서는, 다른 실시형태에서 예시되는 박막 트랜지스터를 적용한 반도체장치로서 발광 표시장치의 예를 나타낸다. 표시장치가 갖는 표시 소자로서는, 본 실시형태에서는 일렉트로루미네센스를 이용하는 발광소자를 사용해서 나타낸다. 일렉트로루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 부르고 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광소자는, 전류여기형의 발광소자로 불린다.
무기 EL 소자는, 그것의 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 사이에 끼우고, 그것을 전극으로 더 끼운 구조로서, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국존재형 발광이다. 이때, 본 실시형태에서는, 발광소자로서 유기 EL 소자를 사용하여 설명한다.
도 19는, 본 발명을 적용한 반도체장치의 예로서 디지털 시간계조 구동을 적용가능한 화소구성의 일례를 도시한 도면이다.
디지털 시간계조 구동을 적용가능한 화소의 구성 및 화소의 동작에 대해 설명한다. 본 실시형태에서는, 다른 실시형태에서 예시되는 산화물 반도체층(In-Ga-Zn-O계 비단결정 막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를, 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량소자(6403)를 거쳐 전원선(6407)에 접속되고, 제1전극이 전원선(6407)에 접속되고, 제2전극이 발광소자(6404)의 제1전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제2전극은 공통 전극(6408)에 해당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다
이때, 발광소자(6404)의 제2전극(공통 전극(6408))에는 저전원전위가 설정되어 있다. 이때, 저전원전위란, 전원선(6407)에 설정되는 고전원전위를 기준으로 해서 저전원전위<고전원전위를 만족시키는 전위이며, 저전원전위로서는 예를 들면 GND, 0V 등이 설정되어 있어도 된다. 이 고전원전위와 저전원전위의 전위차를 발광소자(6404)에 인가하고, 발광소자(6404)에 전류를 흘려보내 발광소자(6404)를 발광시키기 위해, 고전원전위와 저전원전위의 전위차가 발광소자(6404)의 순방향 임계전압 이상이 되도록 각각의 전위를 설정한다.
이때, 용량소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하고 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에서 용량이 형성되어 있어도 된다.
여기에서, 전압입력 전압구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하거나의 2개의 상태가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위해, 전원선 6407의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 이때, 신호선(6405)에는, (전원선전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 19와 동일한 화소 구성을 사용할 수 있다.
아날로그 계조구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계전압을 포함한다. 이때, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 하는 비디오 신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광소자(6404)에 비디오 신호에 따른 전류를 흘려보내, 아날로그 계조 구동을 행할 수 있다.
이때, 도 19에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 19에 나타낸 화소에 새롭게 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다.
다음에, 발광소자의 구성에 대해서, 도 20을 사용하여 설명한다. 본 실시형태에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해 설명한다. 도 20a, 도 20b 및 도 20c의 반도체장치에 사용되는 구동용 TFT인 TFT 7001, 7011, 7021은, 다른 실시형태에서 예시되는 박막 트랜지스터와 동일하게 제조할 수 있고, In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다.
발광소자는 발광을 추출하기 위해, 적어도 양극 또는 음극의 한쪽이 가시광선에 대한 투광성을 갖고 있으면 된다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 출사와, 기판측의 면으로부터 발광을 추출하는 하면 출사와, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광소자가 있으며, 본 발명의 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
상면 출사 구조의 발광소자에 대해 도 20a를 사용하여 설명한다.
도 20a에, 구동용 TFT인 TFT 7001이 n형이며, 소자(7002)에서 발생하는 빛이 양극(7005)측으로 투과하는 경우의, 화소의 단면도를 나타낸다. 도 20a에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT 7001이 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일함수가 작고, 게다가 빛을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, Mg-Ag, Al-Li 등이 바람직하다. 그리고, 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서대로 적층한다. 이때, 이들 층을 모두 설치할 필요는 없다. 양극(7005)은 가시광선에 대한 투광성을 갖는 도전성 재료를 사용해서 형성하고, 예를 들면, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 투광성 도전막을 사용해도 된다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 사이에 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 20a에 나타낸 화소의 경우, 발광소자(7002)로부터 발생하는 빛은, 화살표로 도시한 것과 같이 양극(7005)측으로 출사된다.
다음에, 하면 출사 구조의 발광소자에 대해 도 20b를 사용하여 설명한다. 구동용 TFT 7011이 n형이고, 발광소자(7012)에서 발생하는 빛이 음극(7013)측으로 출사되는 경우의, 화소의 단면도를 나타낸다. 도 20b에서는, 구동용 TFT 7011과 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 이때, 양극(7015)이 가시광선에 대한 투광성을 갖는 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 된다. 음극(7013)은, 도 20a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도(바람직하게는, 5nm∼30nm 정도)로 한다. 예를 들면, 20nm의 막두께를 갖는 알루미늄 막을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 20a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 20a와 마찬가지로, 가시광선에 대한 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다. 그리고, 차폐막(7016)은, 예를 들면, 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 사이에 끼우고 있는 영역이 발광소자(7012)에 해당한다. 도 20b에 나타낸 화소의 경우, 발광소자(7012)로부터 발생하는 빛은, 화살표로 나타낸 것과 같이 음극(7013)측으로 출사된다.
다음에, 양면 출사 구조의 발광소자에 대해, 도 20c를 사용하여 설명한다. 도 20c에서는, 구동용 TFT 7021과 전기적으로 접속된 가시광선에 대한 투광성을 갖는 도전막(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서로 적층되어 있다. 음극(7023)은, 도 20a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도로 한다. 예를 들면, 20nm의 막두께를 갖는 Al을, 음극(70230으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 20a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7025)은, 도 20a와 마찬가지로, 가시광선에 대한 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩되어 있는 부분이 발광소자(7022)에 해당한다. 도 20c에 나타낸 화소의 경우, 발광소자(7022)에서 발생된 빛은, 화살표로 나타낸 것과 같이 양극(7025)측과 음극(7023)측의 양쪽으로 출사된다.
이때, 본 실시형태에서는, 발광소자로서 유기 EL 소자에 대해 서술했지만, 발광소자로서 무기 EL 소자를 설치하는 것도 가능하다.
이때, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광소자 사이에 전류제어용 TFT가 접속되어 있는 구성이어도 된다.
이때, 본 실시형태에서 나타낸 반도체장치는, 도 20에 나타낸 구성에 한정되는 것은 아니고, 본 발명의 기술적 사상에 근거하여 각종의 변형이 가능하다.
다음에, 다른 실시형태에 예시되는 박막 트랜지스터를 적용한 반도체장치의 일 형태에 해당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대해, 도 21을 사용하여 설명한다. 도 21a는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자를, 제1 기판과 제2 기판 사이에 씰재에 의해 밀봉한 패널의 평면도이며, 도 21b는, 도 21a의 H-I에 있어서의 단면도에 해당한다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 제1 기판(4501)과 씰재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(점착 필름, 자외선 경화수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 박막 트랜지스터를 복수 갖고 있고, 도 21b에서는, 화소부(4502)에 포함되는 박막 트랜지스터 4510과, 신호선 구동회로 4503a에 포함되는 박막 트랜지스터 4509를 예시하고 있다.
박막 트랜지스터 4509, 4510은, In-Ga-Zn-O계 비단결정 막을 반도체층으로서 포함하는 신뢰성이 높은, 다른 실시형태에서 예시되는 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터 4509, 4510은 n채널형 박막 트랜지스터이다.
또한, 4511은 발광소자에 해당하고, 발광소자(4511)가 갖는 화소 전극인 제1전극층(4517)은, 박막 트랜지스터 4510의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 이때, 발광소자(4511)의 구성은, 제1전극층(4517), 전계발광층(4512), 제2전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 빛의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용해서 형성한다. 특히 감광성의 재료를 사용하여, 제1전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 규소막, 질화산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)에서 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광소자(4511)가 갖는 제1전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터 4509, 4510이 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC 4518a가 갖는 단자와, 이방성 도전막(45190을 거쳐 전기적으로 접속되어 있다.
발광소자(4511)로부터의 빛의 추출 방향에 위치하는 기판은, 가시광선에 대한 투광성을 갖고 있지 않으면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 가시광선에 대한 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용하였다.
또한, 필요하면, 발광소자의 출사면에 편광판, 또는 원 편광판(타원 편광판을 포함한다), 위상차판(λ/4판, λ/2판), 칼라필터 등의 광학 필름을 적절히 형성해도 된다. 또한, 편광판 또는 원 편광판에 반사방지막을 형성해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동회로로 실장되어 있어도 된다. 또한, 신호선 구동회로만, 또는 일부, 또는 주사선 구동회로만, 또는 일부만을 별도 형성해서 설치해도 되고, 본 실시형태는 도 21의 구성에 한정되지 않는다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 박막 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에 예시된 발광 표시장치는 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 10)
다른 실시형태에서 예시되는 박막 트랜지스터를 적용한 반도체장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 사용하여, 전자서적(전자 북), 포스터, 전차 등의 탈것의 차내 광고, 크레딧 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 22에 나타낸다.
또한, 도 22는, 전자서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자서적(2700)은, 하우징 2701 및 하우징 2703의 2개의 하우징으로 구성되어 있다. 하우징 2701 및 하우징 2703은, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
하우징 2701에는 표시부 2705가 삽입되고, 하우징 2703에는 표시부 2707이 삽입되어 있다. 표시부 2705 및 표시부 2707은, 계속 화면을 표시하는 구성으로 해도 되고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면, 우측의 표시부(도 22에서는 표시부 2705)에 문장을 표시하고, 좌측의 표시부(도 22에서는 표시부 2707)에 화상을 표시할 수 있다.
또한, 도 22에서는, 하우징 2701에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 하우징 2701에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 이때, 하우징의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 해도 된다. 더구나, 전자서적(2700)은, 전자사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 박막 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에서 예시된 표시장치는 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
(실시형태 11)
다른 실시형태에서 예시되는 박막 트랜지스터를 사용한 반도체장치는, 다양한 전자기기(오락기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 23a는, 텔레비젼 장치(9600)의 일례를 나타내고 있다. 텔레비젼 장치(9600)는, 하우징(9601)에 표시부(9603)가 삽입되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비젼 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 콘트롤 조작기(9610)에 의해 행할 수 있다. 리모트 콘트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 콘트롤 조작기(9610)에, 해당 리모트 콘트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
이때, 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비젼 방송의 수신을 행할 수 있고, 모뎀을 거쳐 유선 또는 무선에 의한 통신 네트워크에 더 접속함으로써, 일방향(송신자에게서 수신자) 또는 양방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
도 23b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9700)가 삽입되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하며, 예를 들면, 디지털 카메라 등에서 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진틀과 동일하게 기능시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일 면에 삽입되어 있어도 되고, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라에서 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 입력하고, 입력한 화상 데이터를 표시(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 받아들여, 표시시키는 구성으로 할 수도 있다.
도 24a는 휴대형 오락기이며, 하우징 9881과 하우징 9891의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해, 개폐가능하게 연결되어 있다. 하우징 9881에는 표시부 9882가 삽입되고, 하우징 9891에는 표시부 9883이 삽입되어 있다. 또한, 도 24a에 나타낸 휴대형 오락기는, 그 이외, 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 오락기의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명에 따른 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 24a에 나타낸 휴대형 오락기는, 기록매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능과, 다른 휴대형 오락기와 무선통신을 행해서 정보를 공유하는 기능을 갖는다. 이때, 도 24a에 나타낸 휴대형 오락기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 24b는 대형 오락기인 슬롯머신(9900)의 일례를 나타내고 있다. 슬롯머신(9900)은, 하우징(9901)에 표시부(9903)가 삽입되어 있다. 또한, 슬롯머신(9900)은, 그 이외, 스타트 레버나 스톱 스위치 등의 조작수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯머신(9900)의 구성은 상기의 것에 한정되지 않고, 적어도 본 발명에 따른 반도체장치를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 25는, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 하우징(1001)에 삽입된 표시부(1002) 이외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 25에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 작성하는 것 등의 조작은, 표시부(1002)를 손가락 등으로 접촉하는 것에 의해 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제1모드는, 화상의 표시를 주로 하는 표시 모드이며, 제2모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3모드는 표시 모드와 입력 모드의 2가지 모드가 혼합한 표시+입력 모드이다.
예를 들면, 전화를 걸거나, 또는 메일을 작성하는 경우에는, 표시부 1002를 문자의 입력을 주로 하는 문자입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부 1002의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출장치를 설치함으로써, 휴대전화기(1000)의 방향(종인지 횡인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동화상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광센서에서 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉하여, 손바닥 무늬, 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
경시적인 온 전류값(반도체 소자가 온 동작시에 흐르는 드레인 전류)의 저하가 억제된 본 발명의 일 태양의 박막 트랜지스터를 탑재하고 있기 때문에, 본 실시형태에서 예시된 표시부를 탑재한 전자기기는 신뢰성이 높다.
이때, 본 실시형태에 나타낸 구성은, 다른 실시형태에서 예시되는 구성을 적절히 조합해서 사용할 수 있는 것으로 한다.
100 기판 102 게이트 절연막 103 반도체막 109 보호 절연층 111 게이트 전극층 113 반도체층 114a 전극층 114b 전극층 115a 배선층 115b 배선층 118 단자 120 접속 전극 122 단자 123 용량배선 124 콘택홀 125 콘택홀 126 콘택홀 127 투명 도전막 128 화소 전극층 129 투명 도전막 133 레지스트 마스크 133a 레지스트 마스크 133b 레지스트 마스크 134 레지스트 마스크 135 레지스트 마스크 141 트랜지스터 142 트랜지스터 143 트랜지스터 144a 트랜지스터 144b 트랜지스터 144c 트랜지스터 144d 트랜지스터 144e 트랜지스터 150 단자 151 단자 152 게이트 절연막 153 접속 전극 154 보호 절연막 155 투명 도전막 156 전극 581 박막 트랜지스터 585 절연층 587 전극층 588 전극층 589 구형입자 590a 흑색 영역 590b 백색 영역 594 캐비티 595 충전재 1000 휴대전화기 1001 하우징 1002 표시부 1003 조작 버튼 1004 외부 접속 포트 1005 스피커 1006 마이크 2600 TFT 기판 2601 대향기판 2602 씰재 2603 화소부 2604 표시 소자 2605 착색층 2606 편광판 2607 편광판 2608 배선회로부 2609 플렉시블 배선 기판 2610 냉음극관 2611 반사판 2612 회로기판 2613 확산판 2700 전자서적 2701 하우징 2703 하우징 2705 표시부 2707 표시부 2711 축부 2721 전원 2723 조작 키 2725 스피커 4001 기판 4002 화소부 4003 신호선 구동회로 4004 주사선 구동회로 4005 씰재 4006 기판 4008 액정층 4010 박막 트랜지스터 4011 박막 트랜지스터 4013 액정소자 4015 접속 단자 전극 4016 단자 전극 4018 FPC 4019 이방성 도전막 4020 절연층 4021 절연층 4030 화소 전극층 4031 대향 전극층 4032 절연층 4033 절연층 4035 스페이서 4501 기판 4502 화소부 4503a 신호선 구동회로 4503b 신호선 구동회로 4504a 주사선 구동회로 4504b 주사선 구동회로 4505 씰재 4506 기판 4507 충전재 4509 박막 트랜지스터 4510 박막 트랜지스터 4511 발광소자 4512 전계발광층 4513 전극층 4515 접속 단자 전극 4516 단자 전극 4517 전극층 4518a FPC 4518b FPC 4519 이방성 도전막 4520 격벽 5300 기판 5301 화소부 5302 주사선 구동회로 5303 신호선 구동회로 5400 기판 5401 화소부 5402 주사선 구동회로 5403 신호선 구동회로 5404 주사선 구동회로 5501 배선 5502 배선 5503 배선 5504 배선 5505 배선 5506 배선 5543 노드 5544 노드 5571 트랜지스터 5572 트랜지스터 5573 트랜지스터 5574 트랜지스터 5575 트랜지스터 5576 트랜지스터 5577 트랜지스터 5578 트랜지스터 5601 드라이버IC 5602 스위치 군 5603a 트랜지스터 5603b 트랜지스터 5603c 트랜지스터 5611 배선 5612 배선 5613 배선 5621 배선 5701 플립플롭 5703a 타이밍 5703b 타이밍 5703c 타이밍 5711 배선 5712 배선 5713 배선 5714 배선 5715 배선 5716 배선 5717 배선 5721 신호 5803a 타이밍 5803b 타이밍 5803c 타이밍 5821 신호 6400 화소 6401 스위칭용 트랜지스터 6402 구동용 트랜지스터 6403 용량소자 6404 발광소자 6405 신호선 6406 주사선 6407 전원선 6408 공통 전극 7001 구동용 TFT 7002 발광소자 7003 음극 7004 발광층 7005 양극 7011 구동용 TFT 7012 발광소자 7013 음극 7014 발광층 7015 양극 7016 차폐막 7017 도전막 7021 구동용 TFT 7022 발광소자 7023 음극 7024 발광층 7025 양극 7027 도전막 9600 텔레비젼 장치 9601 하우징 9603 표시부 9605 스탠드 9607 표시부 9609 조작 키 9610 리모트 콘트롤 조작기 9700 디지털 포토 프레임 9701 하우징 9703 표시부 9881 하우징 9882 표시부 9883 표시부 9884 스피커부 9885 조작 키 9886 기록매체 삽입부 9887 접속 단자 9888 센서 9889 마이크로폰 9890 LED 램프 9891 하우징 9893 연결부 9900 슬롯머신 9901 하우징 9903 표시부

Claims (20)

  1. 기판 위의 게이트 전극층과,
    상기 게이트 전극층 위의 게이트 절연막과,
    상기 게이트 절연막 위의 제1전극층 및 제2전극층과,
    상기 제1전극층과 상기 제2전극층 위의 제1배선층 및 제2배선층으로서, 상기 제1전극층에 전기적으로 접속된 상기 제1배선층, 및 상기 제2전극층에 전기적으로 접속된 상기 제2배선층과,
    상기 제1배선층 및 상기 제2배선층 위에 형성되고, 상기 제1전극층 및 상기 제2전극층 각각의 측면 및 윗면에 접하는 산화물 반도체층을 갖고,
    상기 게이트 전극층이 상기 제1전극층 및 상기 제2전극층 각각의 단부와 중첩하고 상기 제1배선층 및 상기 제2배선층과 중첩하지 않으며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 산화물 반도체층의 도전율 이상이며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 제1배선층 및 상기 제2배선층 각각의 도전율 이하인 반도체장치.
  2. 제 1항에 있어서,
    상기 제1배선층의 단부가 상기 게이트 전극층의 단부들 중 한 개와 정렬되고, 상기 제2배선층의 단부가 상기 게이트 전극층의 나머지 단부와 정렬되는 반도체장치.
  3. 제 1항에 있어서,
    상기 산화물 반도체층의 두께가 5nm 이상 200nm 이하의 범위를 갖고, 상기 제1전극층 및 상기 제2전극층 각각의 두께가 5nm 이상 200nm 이하의 범위를 갖는 반도체장치.
  4. 제 1항에 있어서,
    상기 제1전극층은 상기 단부가 상기 제1배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되고, 상기 제2전극층은 상기 단부가 상기 제2배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장된 반도체장치.
  5. 제 1항에 있어서,
    상기 제1전극층 및 상기 제2전극층의 도전율이 1×10-4 S/cm 이상 1×102 S/cm 이하의 범위를 갖는 반도체장치.
  6. 제 1항에 있어서,
    상기 제1전극층이 상기 게이트 전극층과 중첩하는 영역의 길이와, 상기 제2전극층이 상기 게이트 전극층과 중첩하는 영역의 길이가 각각 0.2㎛ 이상 5㎛ 이하의 범위를 갖는 반도체장치.
  7. 기판 위의 제1전극층 및 제2전극층과,
    상기 제1전극층과 상기 제2전극층 위의 제1배선층 및 제2배선층으로서, 상기 제1전극층에 전기적으로 접속된 상기 제1배선층, 및 상기 제2전극층에 전기적으로 접속된 상기 제2배선층과,
    상기 제1배선층 및 상기 제2배선층 위에 형성되고, 상기 제1전극층 및 상기 제2전극층 각각의 측면 및 윗면에 접하는 산화물 반도체층과,
    상기 산화물 반도체층 위의 게이트 절연막과,
    상기 게이트 절연막 위의 게이트 전극층을 갖고,
    상기 게이트 전극층이 상기 제1전극층 및 상기 제2전극층 각각의 단부와 중첩하고 상기 제1배선층 및 상기 제2배선층과 중첩하지 않으며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 산화물 반도체층의 도전율 이상이며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 제1배선층 및 상기 제2배선층 각각의 도전율 이하인 반도체장치.
  8. 제 7항에 있어서,
    상기 제1배선층의 단부가 상기 게이트 전극층이 단부들 중 한 개와 정렬되고, 상기 제2배선층의 단부가 상기 게이트 전극층의 나머지 단부와 정렬되는 반도체장치.
  9. 제 7항에 있어서,
    상기 산화물 반도체층의 두께가 5nm 이상 200nm 이하의 범위를 갖고, 상기 제1전극층 및 상기 제2전극층 각각의 두께가 5nm 이상 200nm 이하의 범위를 갖는 반도체장치.
  10. 제 7항에 있어서,
    상기 제1전극층은 상기 단부가 상기 제1배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되고, 상기 제2전극층은 상기 단부가 상기 제2배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장된 반도체장치.
  11. 제 17에 있어서,
    상기 제1전극층 및 상기 제2전극층의 도전율이 1×10-4 S/cm 이상 1×102 S/cm 이하의 범위를 갖는 반도체장치.
  12. 제 7항에 있어서,
    상기 제1전극층이 상기 게이트 전극층과 중첩하는 영역의 길이와, 상기 제2전극층이 상기 게이트 전극층과 중첩하는 영역의 길이가 각각 0.2㎛ 이상 5㎛ 이하의 범위를 갖는 반도체장치.
  13. 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 제1전극층 및 제2전극층을 형성하는 단계와,
    상기 제1전극층과 상기 제2전극층 위에, 상기 제1전극층에 전기적으로 접속된 제1배선층 및 상기 제2전극층에 전기적으로 접속된 제2배선층을 형성하는 단계와,
    상기 제1배선층 및 상기 제2배선층 위에, 상기 제1전극층 및 상기 제2전극층 각각의 측면 및 윗면에 접하는 산화물 반도체층을 형성하는 단계를 갖고,
    상기 게이트 전극층이 상기 제1전극층 및 상기 제2전극층 각각의 단부와 중첩하고 상기 제1배선층 및 상기 제2배선층과 중첩하지 않으며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 산화물 반도체층의 도전율 이상이며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 제1배선층 및 상기 제2배선층 각각의 도전율 이하인 반도체장치의 제조방법.
  14. 제 13항에 있어서,
    상기 제1배선층의 단부가 상기 게이트 전극층의 단부들 중 한 개와 정렬되고, 상기 제2배선층의 단부가 상기 게이트 전극층의 나머지 단부와 정렬되는 반도체장치의 제조방법.
  15. 제 13항에 있어서,
    상기 산화물 반도체층의 두께가 5nm 이상 200nm 이하의 범위를 갖고, 상기 제1전극층 및 상기 제2전극층 각각의 두께가 5nm 이상 200nm 이하의 범위를 갖는 반도체장치의 제조방법.

  16. 제 13항에 있어서,
    상기 제1전극층은 상기 단부가 상기 제1배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되고, 상기 제2전극층은 상기 단부가 상기 제2배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되는 반도체장치의 제조방법.
  17. 기판 위에 제1전극층 및 제2전극층을 형성하는 단계와,
    상기 제1전극층과 상기 제2전극층 위에, 상기 제1전극층에 전기적으로 접속된 제1배선층 및 상기 제2전극층에 전기적으로 접속된 제2배선층을 형성하는 단계와,
    상기 제1배선층 및 상기 제2배선층 위에, 상기 제1전극층 및 상기 제2전극층 각각의 측면 및 윗면에 접하는 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층 위에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계를 갖고,
    상기 게이트 전극층이 상기 제1전극층 및 상기 제2전극층 각각의 단부와 중첩하고 상기 제1배선층 및 상기 제2배선층과 중첩하지 않으며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 산화물 반도체층의 도전율 이상이며,
    상기 제1전극층 및 상기 제2전극층 각각의 도전율이 상기 제1배선층 및 상기 제2배선층 각각의 도전율 이하인 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 제1배선층의 단부가 상기 게이트 전극층의 단부들 중 한 개와 정렬되고, 상기 제2배선층의 단부가 상기 게이트 전극층의 나머지 단부와 정렬되는 반도체장치의 제조방법.
  19. 제 17항에 있어서,
    상기 산화물 반도체층의 두께가 5nm 이상 200nm 이하의 범위를 갖고, 상기 제1전극층 및 상기 제2전극층 각각의 두께가 5nm 이상 200nm 이하의 범위를 갖는 반도체장치의 제조방법.
  20. 제 17항에 있어서,
    상기 제1전극층은 상기 단부가 상기 제1배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되고, 상기 제2전극층은 상기 단부가 상기 제2배선층의 단부보다 더 내측에 위치하고 상기 게이트 전극층과 중첩하도록 연장되는 반도체장치의 제조방법.
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