KR20100105419A - 전원 장치 - Google Patents
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Abstract
DC 전원 장치는, 변압기의 1차 권선을 통해 흐르는 전류를 검출하기 위한 전류 검출부와 스위칭부의 동작을 제어하기 위한 제어부 사이에 제공되고 저부하 상태에서의 소비 전력이 더욱 감소되도록 출력 전압에 따라 스위칭부의 동작을 제어하는 스위칭 동작 제어부를 포함한다.
Description
본 발명은 DC 전원 장치, 특히, 저부하 상태에서의 소비 전력을 감소시키는 DC 전원 장치에 관한 것이다.
종래 기술의 DC 전원 장치인 플라이백(flyback) 시스템의 스위칭 전원에서, 플라이백 변압기(flyback transformer)의 1차 전압을 스위칭하는 스위칭 소자로서 기능하는 전계 효과 트랜지스터(field effect transistor)(이하, 단순히 FET라 칭함)의 스위칭 동작은, 다음과 같이 제어된다. 예를 들어, 2차 출력 전압에 대응하는 전압, FET를 통하여 흐르는 전류에 대응하는 전압, 및 FET의 드레인/소스 전압에 기초하여 스위칭 FET의 ON/OFF가 제어된다. 구체적으로는, 공지의 전력 제어 IC를 사용하여, 2차 출력 전압에 대응하는 전압이 제1 기준 전압을 초과하고, FET의 드레인/소스 전압이 제2 기준 전압 이하인 조건하에서, FET가 턴 온된다. 한편, FET를 통하여 흐르는 전류에 대응하는 전압보다도 2차 출력 전압에 대응하는 전압이 낮아지는 조건하에서, FET를 턴 오프 한다.
이러한 DC 전원 장치에서는, 예를 들어, 일본 공개 특허 출원 제2000-148265호에 기재된 바와 같이, 저부하 상태에서의 FET의 ON 기간을 짧게 함으로써, 저부하 상태에서의 소비 전력을 감소시킨다.
그러나, 종래 기술에 따른 DC 전원 장치에서는, 스위칭 FET의 스위칭 주파수(switching frequency)(횟수)는 유지되므로, 저부하 상태에서의 소비 전력의 감소에는 한계가 있다.
저부하 상태에서의 소비 전력의 감소는, DC 전원 장치를 탑재한 전자 시스템에서 해결되어야 할 심각한 문제 중 하나가 되고 있다. 예를 들어, DC 전원 장치를 탑재한 전자 장치의 동작이 대기 상태일 때, 즉, 전자 장치가 저부하 상태일 때 소비 전력이 감소될 수 있다. 그리하여, 전자 장치의 전력이 절약될 수 있다. 즉, 사용자가 전자 장치를 사용할 때의 소비 전력을 더욱 감소시켜, 전자 장치가 사용될 때 발생되는 비용을 감소시킬 수 있다. 이러한 이유 때문에, DC 전원 장치의 저부하 상태에서의 소비 전력을 감소시키는 것이 점점 더 필요해져 왔다.
따라서, 본 발명의 목적은, DC 전원 장치에서, 저부하 상태에서의 소비 전력을 더욱 감소시키는 것이다.
본 발명의 다른 목적은, 변압기, 변압기의 1차 권선을 통하여 흐르는 전류를 제어하는 스위칭부, 변압기의 1차 권선을 통하여 흐르는 전류를 검출하는 전류 검출부, 변압기의 2차 권선의 전압을 정류 및 평활화해서 출력하는 전압 출력부, 2차 권선의 회생 종료를 검출하는 검출부, 전압 출력부로부터의 출력 전압과 기준 전압을 비교해서 비교 결과에 따른 신호를 출력하는 비교부, 검출부의 검출 결과와, 비교부로부터의 출력에 기초하여 스위칭부를 턴 온하고, 전류 검출부로부터의 출력과 비교부로부터의 출력에 기초하여 스위칭부를 턴 오프하는 제어부, 및 전류 검출부와 제어부의 사이에 제공되고, 출력 전압에 따라서 스위칭부의 동작을 제어하는 스위칭 동작 제어부를 포함하는 DC 전원 장치를 제공하는 것이다.
본 발명의 다른 목적은 첨부 도면을 참조하여 하기의 예시적인 실시예의 설명으로부터 명백해질 것이다.
도 1a는 제1 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, DC 전원 장치의 전체 구성을 도시한다.
도 1b는 제1 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 2는 저부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형들의 비교 결과를 도시하는 도면이다.
도 3은 스위칭 손실을 도시하는 도면이다.
도 4는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 IS 단자(404)의 전압 파형들의 비교 결과를 도시하는 도면이다.
도 5a는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형을 비교한 도면이며, 정상 부하 상태에서 종래 기술에 따른 동작 파형을 도시한다.
도 5b는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형을 비교한 도면이며, 정상 부하 상태에서 제1 실시예에 따른 동작 파형을 도시한다.
도 6은 과부하 상태에서 종래 기술과 제1 실시예에 따른 IS 단자(404)의 전압 파형들을 비교 결과를 도시하는 도면이다.
도 7a는 제2 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, DC 전원 장치의 전체 구성을 도시한다.
도 7b는 제2 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 8은 저부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교 결과를 도시하는 도면이다.
도 9는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 IS 단자(404)의 전압 파형들의 비교 결과를 도시하는 도면이다.
도 10a는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교를 위한 도면이며, 정상 부하 상태에서 종래 기술에 따른 동작 파형을 도시한다.
도 10b는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교를 위한 도면이며, 정상 부하 상태에서 제2 실시예에 따른 동작 파형을 도시한다.
도 11a는 제2 실시예에서 다이오드(201)의 유무에 기초한, IS 단자(404)의 전압들의 비교를 위한 도면이며, 다이오드(201)가 없을 때, 종래 기술과 비교하여 초과 전류 검출 전류치에서 발생된 차이를 도시한다.
도 11b는 제2 실시예에서 다이오드(201)의 유무에 기초한, IS 단자(404)의 전압들의 비교를 위한 도면이며, 다이오드(201)가 있을 때, 종래 기술과 비교하여 초과 전류 검출 전류치에서 발생된 차이를 도시한다.
도 12a는 종래 기술에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, DC 전원 장치의 전체 구성을 도시한다.
도 12b는 종래 기술에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 13은 종래 기술에 따른 전원 장치의 동작 파형을 도시하는 도면이다.
도 1b는 제1 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 2는 저부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형들의 비교 결과를 도시하는 도면이다.
도 3은 스위칭 손실을 도시하는 도면이다.
도 4는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 IS 단자(404)의 전압 파형들의 비교 결과를 도시하는 도면이다.
도 5a는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형을 비교한 도면이며, 정상 부하 상태에서 종래 기술에 따른 동작 파형을 도시한다.
도 5b는 정상 부하 상태에서 종래 기술과 제1 실시예에 따른 동작 파형을 비교한 도면이며, 정상 부하 상태에서 제1 실시예에 따른 동작 파형을 도시한다.
도 6은 과부하 상태에서 종래 기술과 제1 실시예에 따른 IS 단자(404)의 전압 파형들을 비교 결과를 도시하는 도면이다.
도 7a는 제2 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, DC 전원 장치의 전체 구성을 도시한다.
도 7b는 제2 실시예에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 8은 저부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교 결과를 도시하는 도면이다.
도 9는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 IS 단자(404)의 전압 파형들의 비교 결과를 도시하는 도면이다.
도 10a는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교를 위한 도면이며, 정상 부하 상태에서 종래 기술에 따른 동작 파형을 도시한다.
도 10b는 정상 부하 상태에서 종래 기술과 제2 실시예에 따른 동작 파형들의 비교를 위한 도면이며, 정상 부하 상태에서 제2 실시예에 따른 동작 파형을 도시한다.
도 11a는 제2 실시예에서 다이오드(201)의 유무에 기초한, IS 단자(404)의 전압들의 비교를 위한 도면이며, 다이오드(201)가 없을 때, 종래 기술과 비교하여 초과 전류 검출 전류치에서 발생된 차이를 도시한다.
도 11b는 제2 실시예에서 다이오드(201)의 유무에 기초한, IS 단자(404)의 전압들의 비교를 위한 도면이며, 다이오드(201)가 있을 때, 종래 기술과 비교하여 초과 전류 검출 전류치에서 발생된 차이를 도시한다.
도 12a는 종래 기술에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, DC 전원 장치의 전체 구성을 도시한다.
도 12b는 종래 기술에 따른 전원 장치의 모식적 회로예를 도시하는 도면이며, 전력 제어 IC(1)의 구성예를 도시한다.
도 13은 종래 기술에 따른 전원 장치의 동작 파형을 도시하는 도면이다.
이하에, 본 발명의 구성 및 동작이 설명될 것이다. 본 경우에, 종래 기술의 구성 및 동작을 설명한 후에 구체적인 실시예가 설명될 것이다. 그러나, 개시된 실시예는 예시적인 것이며, 본 발명의 기술적 범위는 개시된 예시적인 실시예에 한정되지 않는다는 것이 이해되어야 한다.
<종래 기술에 따른 DC 전원 장치의 구성 및 동작의 예>
우선, 본 실시예에 따른 DC 전원 장치의 특징을 명료하게 하기 위해서, 종래 기술에 따른 DC 전원 장치의 구성과 동작이, 도 12a 내지 도 13을 참조하여 설명될 것이다. 도 12a는 종래 기술에 따른 DC 전원 장치의 회로의 개요를 도시한다. 여기에서 설명될 DC 전원 장치는 플라이백 시스템의 스위칭 전원이다.
도 12a에서, 1차 직류 전압을 생성하는 회로는 입구(101), 퓨즈(102), 공통 모드 코일(common mode coil)(103), 정류 다이오드 브리지(104), 1차 평활 전해 콘덴서(105), 및 기동 저항(106)을 갖는다. 1차 직류 전압의 스위칭을 제어하는 회로는 스위칭 소자(107)의 일례인 전계 효과 트랜지스터(이하, 단순히 FET라고 칭함), 변압기(108), 전력 제어 회로인 전력 제어 IC(109), FET의 게이트 저항(110), 다이오드(111), 저항(112), 콘덴서(113), 1차 권선을 통하여 흐르는 전류를 전압치로 변환하는 전류 검출 회로를 구성하는 전류 검출 저항(114), 및 전달 회로를 구성하는 광 결합기(115)이다. 변압기의 1차 권선을 통하여 흐르는 전류의 차단은 FET(107)에 의해 제어된다. 한편, 2차 직류 전압에 관련되는 회로는 다이오드(116), 평활 콘덴서(117), DC 전압 출력(118), 및 DC 전원 장치에 접속되는 부하(119)를 갖는다. 다이오드(116)와 평활 콘덴서(117)는 정류/평활 회로를 구성한다. 2차 직류 전압을 검출하는 회로는 저항(120), 콘덴서와 저항으로 구성되는 위상 보증 회로들(121 및 122), 레귤레이션 저항들(123 및 124) 및 션트 레귤레이터(shunt regulator)(125)를 갖는다.
정상 동작에서, 입구(101)로부터 입력된 상용 AC 전력은, 정류 다이오드 브리지(104)를 통하여 전파(full-wave) 정류되고 1차 평활 전해 콘덴서(105)에서 DC 전압으로 서 인가된다. DC 전압은, 기동 저항(106)을 통해서 전력 제어 IC(109)를 기동시킨다. 전력 제어 IC(109)가 기동하고 스위칭 FET(107)가 도통 상태(conductive state)에 들어가면, 1차 권선 Np에 1차 평활 콘덴서(105)의 DC 전압이 인가되고, 1차 권선 Np와 동극측을 정극성(positive polarity)으로서 사용하는 전압이 보조 권선 Nb에 유도된다. 이 때 2차 권선 Ns에 전압이 유도된다. 그러나, 전압은 다이오드(116)의 애노드측을 부극성으로서 사용하는 전압이기 때문에, 2차 측에는 전압이 전달되지 않는다. 따라서, 1차 권선 Np를 통하여 흐르는 전류는 변압기(108)의 여자 전류만이고, 변압기(108)에는 여자 전류의 제곱에 비례하는 에너지가 축적된다. 여자 전류는 시간에 비례해서 증가한다. 보조 권선 Nb에 유도된 전압은, 다이오드(111) 및 저항(112)을 통해서 콘덴서(113)를 충전하여, 전력 제어 IC(109)에 전원 전압이 공급된다.
다음에, FET(107)가 비도통 상태에 들어가면, 변압기(108)의 각 권선에는 기동 시의 극성과 역극성의 전압이 유도되어, 다이오드(116)의 애노드측을 정극성으로서 사용하는 전압이 2차 권선 Ns에 유도된다. 변압기(108)에 축적된 에너지는 다이오드(116)와 평활 콘덴서(117)에 의해 정류되고 평활되어서 DC 전압 출력(118)이 되고, 부하(119)에 공급된다. 이와 같이, 변압기(108)가 동작할 때, 변압기의 보조 권선 Nb에 의해 생성된 전압이 전력 제어 IC(109)의 전원으로서 공급된다. 이것은, 전력 제어 IC(109)가 계속해서 동작하는 것을 가능하게 하고, 이로써 계속해서 FET(107)가 스위칭 동작을 행하게 한다. 그리하여, 변압기(108)는 안정된 동작을 계속 행하는 것이 가능해진다.
DC 전압 출력(118)의 전압 제어는, 하기와 같이 행하여진다. 우선, DC 전압 출력(118)을 레귤레이션 저항들(123 및 124)에 의해 분할하여 얻어진 전압이, 위상 보상 회로들(121 및 122)을 수반하는 션트 레귤레이터(125)에 입력된다. 입력되는 전압 레벨에 따른 피드백 신호가 생성되어, 광 결합기(115)를 통해서 전력 제어 IC(109)에 피드백된다. 이 피드백 신호를 기초로 하여 FET(107)의 스위칭 제어를 행하는 전력 제어 IC(109)에 의해, 안정화된 DC 전압 제어가 가능해진다.
다음에, 지금까지 동작 개요에서 설명한 DC 전원 장치의 주요부(core)로서 작동하고 동작하는 FET와, FET를 제어하는 전력 제어 IC의 동작이 상세하게 설명될 것이다. 이 경우에, 상술된 일반적인 전력 제어 IC이며 주파수 비고정(non-fixation) 모드, 듀티 비고정 모드, 및 전류 제어 모드의 조건하에서 동작하는 전력 제어 IC가 설명될 것이다.
도 12a의 전력 제어 IC(109)에서는, 각각의 단자가 참조 문자들 a 내지 g에 의해 표시된다. 단자 명칭을 명시한 전력 제어 IC(109)의 구성예가 도 12b에 도시된다. 도 12b에 도시된 바와 같이, 전력 제어 IC(109)는 전력 제어 IC의 기동 회로(415)의 기동(VH) 단자(400), 전력 제어 IC에 전력을 공급하는 전원 전압(Vcc) 단자(401), BOTOM 단자(402), FB 단자(403), IS 단자(404), 전력 제어 IC의 GND 단자(405), 및 OUT 단자(406)를 갖는다. 전력 제어 IC(109)에서는, 입력을 비교해서 증폭하는 비교기들(407, 409 및 412), 기준 전압원들(408 및 410), 및 AND 회로(411), 및 RS 플립플롭 논리 회로(413)가 회로를 구성한다.
이하, 전력 제어 IC(109)의 블록도에 나타내어진 주요 컴포넌트의 기능들이 설명될 것이다. 우선, 전력 제어 IC(109)의 각 단자가 설명될 것이다.
기동 단자(400)(a): 전력 제어 IC의 기동 회로에 1차 전압을 제공한다.
전원 전압 단자(401)(b): 전력 제어 IC의 전원으로써 작동하는 전압 입력부.
BOTOM 단자(402)(c): FET(107)의 드레인/소스 전압 Vds를 감시하는 단자. 드레인/소스 전압 Vds에 의해 2차 권선의 회생 종료(regeneration termination)가 검출된다.
FB 단자(403)(d): 2차 전압의 검출 결과의 피드백 단자. 즉, FB 단자는 DC 전압 출력(118)의 전압의 변화를 광 결합기(115)를 통해 입력하는 단자이다.
IS 단자(404)(e): FET(107)를 통하여 흐르는 전류 Id를 감시하는 단자. 또한, IS 단자는, 대응하는 전압이 미리 정해진 전압을 초과하면 전력 제어 IC의 발진 동작을 정지시키는 기능을 갖는다.
GND 단자(405)(f): 전력 제어 IC의 GND 단자부.
OUT 단자(406)(g): FET(107)의 게이트 단자에 접속되는 단자.
다음에, 전력 제어 IC(109)의 각 컴포넌트가 설명될 것이다.
비교기(407): BOTOM 단자(402)의 전압이 기준 전압(408)보다 낮게 될 때, AND 회로(411)에 하이(high) 신호를 출력한다. 비교기(407)는 2차 권선의 회생 종료를 검출하는 리셋 검출 회로를 구성한다.
비교기(409): FB 단자(403)의 전압이 기준 전압(408)을 초과할 때, AND 회로(411)에 하이 신호를 출력한다. 비교기(409)는, 2차 출력 전압과 기준 전압을 비교해서 전압을 증폭하는 오차 증폭 회로를 구성한다.
AND 회로(411): 비교기(407)로부터의 출력과 비교기(409)로부터의 출력이 둘 다 하이 레벨일 경우에만, RS 플립플롭 논리 회로(413)의 세트 단자(S)에 하이 신호를 출력한다.
비교기(412): FB 단자(403)와 IS 단자(404)로부터 입력된 전압을 비교하고, IS 단자(404)의 전압이 높을 때 RS 플립플롭 논리 회로(409)의 리셋 단자(R)에 하이 신호를 출력한다.
RS 플립플롭 논리 회로(413): 일반적인 RS 플립플롭 논리 회로.
기동 회로(415): 1차 전압이 제공될 때, 전력 제어 IC(109)를 기동시키는 회로.
전술된 구성을 갖는 전력 제어 IC(109)를 사용하는 DC 전원 장치의 동작 파형의 개요를, 도 13에 도시한다. 도 12 및 도 13을 사용하여, 종래 기술에 따른 DC 전원 장치의, 전력 제어 IC(109), FET(107), 변압기(108), 및 다이오드(116)의 동작이 주로 설명될 것이다.
(타이밍 1) 현재 상태가 도 13의 타이밍 1의 상태라고 상정한다. 즉, 현재 타이밍은, FET(107)가 도통 상태로 들어간 직후의 타이밍이다. 이때, FET(107)의 드레인 전류 Id는 선형적으로 증가한다. 그 결과, FET(107)의 드레인 전류 Id에 의해 변압기(108)에 에너지가 축적된다. 2차 권선 Ns에 발생되는 전위는 다이오드(116)가 역 바이어스 되도록 하는 전위이기 때문에, 전류 If는 다이오드(116)를 통하여 흐르지 않는다. 이러한 이유 때문에, DC 전압 출력(118)은 감소한다. FB 단자(403)의 전압은 광 결합기(115)를 통하여 서서히 상승한다. IS 단자(404)의 전압도 FET(107)의 드레인 전류 Id와 마찬가지로 선형적으로 증가한다.
(타이밍 2) 타이밍 2의 상태로 상태를 천이하게 하는 트리거는, FB 단자(403)의 전압보다도 IS 단자(404)의 전압이 높아지는 타이밍이다. 이 타이밍에서, RS 플립플롭 논리 회로(409)의 R 단자가 하이가 되고, RS 플립플롭 논리 회로(409)의 Q 단자, 즉 전력 제어 IC(109)의 OUT 단자(406)가 로우(low)가 되어, FET(107)가 비도통 상태로 들어가 턴 오프된다. 이러한 이유 때문에, FET(107)의 드레인 전류 Id는 흐르지 않는다. 2차 권선 Ns에 발생되는 전위에 의해 다이오드(116)는 정 바이어스 되어서 도통 상태로 들어간다. 절연 변압기(108)에 축적된 에너지는 다이오드(116)의 전류 If로서 흐르기 시작하고, DC 전압 출력(118)은 상승한다. 이러한 이유 때문에, FB 단자(403)의 전압은 광 결합기(115)를 통해서 서서히 저하한다. 또한, IS 단자(404)의 전압은 FET(107)의 드레인 전류 Id의 공급 정지와 동시에 저하한다.
(타이밍 3) 타이밍 3의 상태로 상태를 천이하게 하는 트리거는, BOTOM 단자(402)의 전압이 기준 전압(408) 이하가 되고, FB 단자(403)의 전압이 기준 전압(410)보다 높아지는 타이밍이다. 이때, AND 회로(411)로부터 RS 플립플롭 논리 회로(413)의 S 단자에 하이 신호가 입력되어, RS 플립플롭 논리 회로(409)의 Q 단자, 즉 전력 제어 IC(109)의 OUT 단자(406)가 하이로 되고, FET(107)가 도통 상태로 들어간다. 타이밍 3은, 다음 사이클의 타이밍 1이므로, 일련의 동작 사이클이 반복된다.
이와 같이, 일반적인 DC 전원 장치(전력 제어 IC: 주파수 비고정 모드, 듀티 비고정 모드, 및 전류 제어 모드의 조건하에서 동작)의 일련의 동작이 행해진다.
다음에, 전술된 구성을 기초로 한 구성을 갖는 제1 실시예가 설명될 것이다.
도 1a 및 도 1b는 제1 실시예에 따른 DC 전원 장치의 회로 구성예를 도시한다. 구체적으로, 도 1a는 DC 전원 장치의 전체 구성을 도시하고, 도 1b는 전력 제어 IC(109)의 구성예를 도시한다. 전력 제어 IC(109)의 구성은 종래 기술에서 도시한 도 12b의 구성과 마찬가지이므로, 그것의 상세한 설명은 생략한다. 도 12a의 구성과 동일한 구성의 설명은 생략하고,제1 실시예의 특징 부분만을 설명한다.
<제1 실시예에 따른 DC 전원 장치의 구성의 특징>
제1 실시예에서는, 전력 제어 IC(109)의 IS 단자(404)(e)와 1차 권선의 전류 검출용의 전압 검출점인 전류 검출 저항(114)의 전류 유입 단부와의 사이에 다이오드(201)가 접속된다. 즉, 다이오드(201)의 애노드를 전류 검출 저항(114)의 전류 유입 단부에 접속하고, 전력 제어 IC(109)의 IS 단자(404)(e)에 다이오드(201)의 캐소드를 전류 검출 회로의 출력 단자로서 접속한다. 이러한 방식으로, 제1 실시예에 따른 DC 전원 장치에서는, 종래 기술에 따른 DC 전원 장치와 비교하여, 저부하 상태에서의 소비 전력을 더욱 감소시킬 수 있다. 저부하 상태에서의 소비 전력의 감소는, 저부하 상태에서 단위 시간당의 FET(107)의 스위칭 주파수를 감소시키고, 스위칭 손실에 대응하는 소비 전력을 감소시킴으로써 실현된다.
<제1 실시예에 따른 DC 전원 장치의 동작예>
제1 실시예에 따른 회로 동작의 특징이, 도 2 내지 도 6을 참조하여, <저부하 상태에서의 회로 동작>, <정상 부하 상태에서의 회로 동작>, 및 <과부하 상태에서의 회로 동작>의 순서로 설명될 것이다.
<저부하 상태에서의 회로 동작>
(도 2의 타이밍 A) 저부하 상태에서, 전류 검출 저항(114)에 걸쳐 발생하는 전압이 다이오드(201)의 전압 Vf를 초과하는 A점의 시점으로부터, IS 단자(404)의 전압은 일정한 기울기로 상승하기 시작한다. 이와 같이, IS 단자(404)의 전압은 비선형적으로 변화한다. IS 단자(404)의 전압이 상승해서 FB 단자(403)의 전압과 동일한 전압이 된 타이밍에서, FET(107)는 비도통 상태로 들어가 턴 오프된다. 이 경우에, 전류 검출 저항(114)에 걸쳐 발생하는 전압이 다이오드(201)의 전압 Vf만큼 저하하여 IS 단자(404)에 입력되는 특징을 이용하여, 스위칭 FET(107)가 도통 상태로부터 비도통 상태로 스위칭할 때까지 필요한 시간이 종래 기술에 비교해서 증가된다. 종래 기술에 비교해서 증가되는, 스위칭 FET(107)가 비도통 상태로 들어갈 때까지 필요한 시간의 비율은, 다이오드(201)의 전압 Vf에 의존한다. 예를 들어, 도 2에 도시된 FET(107)의 스위칭 주파수를 종래 기술에 따른 DC 전원 장치의 스위칭 주파수의 1/6로 감소시킬 때, 하기의 계산에 의해, 다이오드(201)의 전압 Vf는 하기와 같이 유도된다.
종래 기술의 경우에는, P1 = 1/2×L×I1 2이고, 여기서 P1: 변압기(108)에 축적되는 에너지, L: 변압기(108)의 L값(종래 기술 및 제2 실시예에 공통됨), 그리고 I1: 스위칭 FET(107)의 Id 피크이다.
제1 실시예의 경우에는, P2 = 1/2×L×I2 2이고, 여기서 P2: 변압기(108)에 축적되는 에너지, L: 변압기(108)의 L값(종래 기술 및 제2 실시예에 공통됨), 그리고 I2: 스위칭 FET(107)의 Id 피크이다.
따라서, 스위칭 주파수를 1/6로 감소시키면, 6×P1 = P2인 것으로부터, I2 = (6×I1)1/2이 얻어진다. 즉, 제1 실시예에서는 스위칭 FET(107)의 도통 시간이 종래 기술과 비교해서 61/2배로 증가한다. IS 단자(404)의 피크 전류를 VIS로 정의하면, 1+Vf/VIS=61/2인 것으로부터, Vf=(61/2 - 1)×VIS가 얻어진다.
(도 2의 타이밍 B) 타이밍 B는 FET(107)가 비도통 상태로 들어간 후에, 변압기(108)에 축적된 에너지를 플라이백 전류로서 2차 측에 흘려보내는 기간을 나타낸다. 제1 실시예에서는, 플라이백 전류를 모두 흘려보낸 후에도, FB 단자(403)의 전압이 기준 전압(410)을 초과하지 않는 한, AND 회로(411)로부터의 출력이 하이(하이 레벨)로 될 수 없다. 그리하여, 플립플롭 논리 회로(409)의 S 단자는 하이가 될 수 없다. 이러한 이유 때문에, FET(107)가 도통할 수 없다. 이러한 방식으로, 플라이백 전류를 모두 흘린 후에도, FET(107)가 비도통 상태를 유지하도록 스위칭 동작을 제어하여, DC 전압 출력(118)이 안정적으로 제어된다. 일반적인 전력 제어 IC에서도, FB 단자(403)의 전압을 감시하는 기능이 포함된다.
(도 2의 타이밍 C) 타이밍 C는 FB 단자(403)의 전압이 서서히 상승하고, 기준 전압(410)을 초과하여, FET(107)가 다시 도통 상태로 들어가는 기간을 나타낸다.
이러한 방식으로, 종래 기술과 비교해서 단위 시간당의 FET(107)의 스위칭 주파수를 감소시켜, 스위칭 손실을 감소시킬 수 있다. 이 결과, 저부하 상태에서의 소비 전력을 감소시키는 것이 가능하다. 스위칭 손실의 개요가 도 3에 도시된다. 스위칭 손실은 스위칭 시에 FET(107)가 야기하는 손실을 나타낸다. 즉, 스위칭 손실은 스위칭 동작 시의 드레인/소스 전압 Vds와 드레인 전류 Id를 곱하여 얻어진 전력을 의미한다.
<정상 부하 상태에서의 회로 동작>
다음에, 정상 부하 상태에서의 회로 동작이 설명될 것이다. 종래 기술에 따른 DC 전원 장치와 제1 실시예에 따른 DC 전원 장치의 정상 부하 상태에서의 동작 파형의 개요를 도시하는 도 4 및 도 5를 참조하여 동작의 비교가 행해진다.
(IS 단자(404)의 전압)
도 4는 FET(107)의 1회의 스위칭에서의 IS 단자(404)의 전압을 도시한다. 종래 기술의 경우, 전압은 시간과 함께 일정한 기울기로 증가한다. 한편, 제1 실시예의 경우에는, IS 단자(404)의 전압이, 다이오드(201)의 전압 Vf를 초과하는 타이밍의 A점부터 기울어져서 전압이 발생한다. 0V로부터 A점의 전압까지의 범위에서는, IS 단자(404)의 전압은 기울기를 갖지 않는다. 만약, 전압이 A점을 초과하면, 종래 기술에 따른 IS 단자(404)의 전압 추이의 기울기와 동일한 기울기로 전압이 증가한다.
(FB 단자(403)와 IS 단자(404)의 전압과 스위칭 FET의 Vds 파형) 다음에, 도 5a는 종래 기술에 따른 DC 전원 장치에서의 FB 단자(403)의 전압, IS 단자(404)의 전압, 및 스위칭 FET의 Vds 파형을 도시한다. 한편, 도 5b는 제1 실시예에 따른 DC 전원 장치에서의, FB 단자(403)의 전압, IS 단자(404)의 전압, 및 스위칭 FET의 Vds 파형을 도시한다. 도 4에서 설명한 바와 같이, IS 단자(404)의 전압 파형이 종래 기술과 제1 실시예에서 상이하다. 한편, FB 단자(403)의 전압 파형은, 종래 기술과 제1 실시예에서 스위칭 FET(107)가 비도통 상태로 들어가는 타이밍에 따라서 변화하기 때문에, 스위칭 FET의 Vds 파형은 종래 기술과 제1 실시예에서 동일한 파형이 된다. 이것은, 종래 기술과 제1 실시예에서 DC 전압 출력(118)이 동일한 전압을 출력하도록 설정되기 때문이다. 이러한 방식으로, 정상 부하 상태에서도, 종래 기술에서와 제1 실시예에서의 IS 단자(404)의 전압이 상이하다. 그러나, FB 단자(403)의 전압이 변화하여 동일한 출력 전압이 얻어지도록 회로가 동작한다.
<과부하 상태에서의 회로 동작>
다음에, 과부하 상태에서의 회로 동작이 설명될 것이다. 여기에서 설명되는 과부하 상태는, 과부하를 검출해서 전력 제어 IC의 발진 동작을 정지시킬 때의 부하의 상태를 가리킨다. 종래 기술과 유사하게, 과부하는 IS 단자(404)의 피크 전압에 의해 검출된다. IS 단자(404)의 피크 전압이 전력 제어 IC(109)에 의해 정해진 전압 이상의 전압이 되면, 전력 제어 IC(109)의 발진 동작을 정지시킬 수 있다. 과부하 검출에 대하여, 전류 검출 저항(114)에 걸쳐 발생하는 전압으로부터 다이오드(201)의 전압 Vf를 빼서 얻어진 전압이 IS 단자(404)에 입력된다. 그리하여, 종래 기술에 따른 DC 전원 장치의 과부하 검출로부터 다이오드(201)의 전압 Vf만큼 시프트된 부하에 의해 과부하 검출이 행해진다.
이것을 도 6에 도시한다. 도 6에서, 횡축은 DC 전원 장치에 접속되는 부하(119), 종축은 IS 단자(404)의 피크 전압을 나타낸다. 종래 기술에 따른 DC 전원 장치에서의 과전류 검출과, 제1 실시예에 따른 DC 전원 장치에서의 과전류 검출 사이의 과전류 검출 전류값의 차이는, 다이오드(201)의 전압 Vf에 의해 IS 단자(404)의 피크 전압이 저하하는 양에 대응한다. A점은 이 점에서 IS 단자(404)의 피크 전압이 다이오드(201)의 전압 Vf를 초과한 것을 의미한다. 이 A점으로부터, 종래 기술의 DC 전원 장치의 IS 단자(404)의 피크 전압과 비교해서 동일한 기울기로 전압이 증가하도록 그래프가 도시된다.
<제1 실시예의 효과>
이와 같이, 종래 기술과 비교하여, 저부하 상태에서의 FET(107)의 스위칭 손실을 감소시킴으로써, 소비 전력을 감소시킬 수 있다.
다음에, 상기 구성을 기초로 한 구성을 갖는 제2 실시예가 설명될 것이다.
도 7a 및 도 7b는 제2 실시예에 따른 DC 전원 장치의 회로 구성예를 도시한다. 구체적으로, 도 7a는, DC 전원 장치의 전체 구성을 도시하고, 도 7b는 전력 제어 IC(109)의 구성예를 도시한다. 또한, 전력 제어 IC(109)의 구성은 종래 기술에서 설명된 도 12b와 마찬가지이므로, 그 상세한 설명은 생략될 것이다. 도 12a의 구성과 동일한 구성의 설명은 생략되고 제2 실시예의 특징 부분만이 설명될 것이다.
<제2 실시예에 따른 DC 전원 장치의 구성의 특징>
제2 실시예는 제1 분압 저항(202) 및 제2 분압 저항(203)과, 다이오드(201)가 추가된다는 점에서 제1 실시예와 상이하다. 전력 제어 IC(109)의 IS 단자(404)(e)와 1차 권선의 전류 검출용의 전압 검출점인 전류 검출 저항(114)의 전류 유입 단부와의 사이에, 제1 분압 저항(202)과 다이오드(201)가 병렬로 접속된다. 즉, 다이오드(201)의 애노드가 전류 검출 저항(114)의 전류 유입 단부에 접속되고, 다이오드(201)의 캐소드가 전력 제어 IC(109)의 IS 단자(404)(e)에 전류 검출 회로의 출력 단자로서 접속된다. 제2 분압 저항(203)은 전력 제어 IC(109)의 IS 단자(404)(e)와 GND 단자(405)(f)의 사이에 접속된다. 즉, 다이오드(201)의 캐소드는 제1 분압 저항(202)과 제2 분압 저항(203)의 접속점에 접속된다. 분압 저항이 추가되면, 저부하 상태에서의 스위칭 FET(107)의 스위칭 시간을 제1 실시예보다도 미세하게 설정하는 것이 가능해진다.
<제2 실시예에 따른 DC 전원 장치의 동작 예>
제2 실시예에 따른 회로 동작의 특징이, 도 8 내지 도 11을 참조하여, <저부하 상태에서의 회로 동작>, <정상 부하 상태에서의 회로 동작>, 및 <과부하 상태에서의 회로 동작>의 순서로 설명될 것이다.
<저부하 상태의 회로 동작>
여기서 설명하는 저부하 상태는, 분압 저항(202)에 걸쳐 생성된 전압이 다이오드(201)의 전압 Vf보다 낮은 상태를 나타낸다. 즉, 저부하 상태는, 분압 저항(202)의 저항치를 R202로, 분압 저항(203)의 저항치를 R203으로 정의할 경우에, DC 전원 장치가 VIS(IS 단자(404)의 전압) = (R202/R203)×Vf보다 낮은 전압에서 동작하는 상태를 나타낸다. 저부하 상태에서의 종래 기술의 동작 파형과 동기된 타이밍에서 비교되는 제2 실시예의 동작 파형의 개요가, 도 8에 도시된다.
(도 8의 타이밍 A) 분압 저항(202)과 분압 저항(203)에 의해 전류 검출 저항(114)에 걸쳐 발생하는 전압을 분할하여, IS 단자(404)에 입력한다. 이 전압은 종래 기술에서 설명된 IS 단자(404)에 입력되는 전압보다 낮은 전압이 된다. 이러한 이유 때문에, FET(107)가 비도통 상태로 들어가는 타이밍은, 종래 기술에서 설명한 바와 같이 IS 단자(404)의 전압과 FB 단자(403)의 전압이 동일한 전압이 되는 타이밍이기 때문에, 종래 기술과 비교해서 타이밍이 지연된다. 예를 들어, 도 8에 도시된 FET(107)의 스위칭 주파수를 종래 기술에 따른 DC 전원 장치에서의 스위칭 주파수의 1/6로 감소시킬 때, 하기와 같은 계산에 의해 분압 저항(202)과 분압 저항(203)의 분압비가 결정될 수 있다.
종래 기술의 경우에는, P1 = 1/2×L×I1 2이고, 여기서 P1: 변압기(108)에 축적되는 에너지, L: 변압기(108)의 L 값(종래 기술과 제1 실시예에 공통됨), 그리고 I1: 스위칭 FET(107)의 Id 피크이다.
제2 실시예의 경우에는, P2 = 1/2×L×I2 2이고, 여기서 P2: 변압기(108)에 축적되는 에너지, L: 변압기(108)의 L값(종래 기술과 제1 실시예에 공통됨), 그리고 I2: 스위칭 FET(107)의 Id 피크이다.
따라서, 스위칭 주파수를 1/6로 감소시키기 위해서, 6×P1 = P2인 것으로부터, I2 = 61/2×I1이 얻어진다. 즉, 61/2배의 피크 전류를 흘리도록 분압 저항의 분압비가 결정될 수 있다. 분압 저항(202)의 저항치를 R1로 정의하고, 분압 저항(203)의 저항치를 R2로 정의했을 때, 저항비 R1:R2 = (61/2-1):1이 얻어진다. 이러한 회로 동작을 설정하면, 제2 실시예에 따른 회로의 스위칭 손실은 종래 기술에 따른 회로의 스위칭 손실의 1/6이 된다.
(도 8의 타이밍 B) 타이밍 B는 스위칭 FET(107)가 비도통 상태로 들어간 후에, 변압기(108)에 축적된 에너지를 플라이백 전류로서 2차 측에 흘려보내는 기간을 나타낸다. 제2 실시예에서는, 플라이백 전류를 모두 흘린 후에도, FB 단자(404)의 전압이 기준 전압(410)을 초과하지 않는 한 AND 회로(411)로부터의 출력이 하이가 될 수 없다. 이러한 이유 때문에, 플립플롭 논리 회로(409)의 S 단자가 하이가 될 수 없어, 스위칭 FET(107)를 도통시킬 수 없다. 이와 같이 하여, 플라이백 전류를 모두 흘린 후에도, 스위칭 FET(107)가 비도통 상태를 유지하도록 스위칭 동작을 제어하여, DC 전압 출력(118)을 안정적으로 제어한다. 일반적인 전력 제어 IC에서는, FB 단자(403)의 전압을 감시하는 기능이 포함된다.
(도 8의 타이밍 C) 타이밍 C는 FB 단자(403)의 전압이 서서히 상승해서 기준 전압(410)을 초과함으로써, 스위칭 FET(107)가 다시 도통 상태로 들어갈 때의 기간을 나타낸다.
<정상 부하 상태에서의 회로 동작>
다음에, 정상 부하 상태의 회로 동작이 설명될 것이다. 정상 부하 상태는 저항(202)에 걸쳐 생성된 전압의 피크치가 다이오드(201)의 전압 Vf보다 높은 상태를 가리킨다. 즉, 정상 부하 상태는 분압 저항(202)의 저항치를 R202로 정의하고, 분압 저항(203)의 저항치를 R203으로 정의하면, DC 전원 장치가 VIS(IS 단자(404)의 전압) = (R202/R203)×Vf보다 높은 피크 전압에서 동작하는 상태를 나타낸다.
도 9 내지 도 10b에서, 정상 부하 상태에서의, 종래 기술에 따른 DC 전원 장치와 제1 실시예에 따른 DC 전원 장치의 동작 파형의 개요를 도시하여 동작의 비교를 행한다.
(IS 단자(404)의 전압) 도 9는 스위칭 FET(107)의 1회의 스위칭에서의 IS 단자(404)의 전압을 도시한다. 종래 기술의 경우에서, 전압은 시간이 지남에 따라 일정한 기울기로 증가한다. 한편, 제2 실시예의 경우에는, IS 단자(404)의 전압이 계산된 전압 VIS = (R202/R203)×Vf을 초과하는 B점에서 기울기가 변화한다. 0V로부터 B점의 전압까지의 전압 범위에서, 종래 기술의 IS 단자(404)의 전압 추이의 기울기에 비해 완만한 기울기에 대응하는 R203/(R202+R203)의 비율로 전압이 천이된다. 전압이 B점을 초과할 때, 종래 기술에 따른 IS 단자(404)의 전압 추이의 기울기와 동일한 기울기로 전압이 증가한다. 이와 같이, IS 단자(404)의 전압은 비선형적으로 변화(도중에 기울기가 변화)한다.
(FB 단자(403)와 IS 단자(404)의 전압 및 스위칭 FET의 Vds 파형) 다음에, 도 10a는 종래 기술에 따른 DC 전원 장치에서의 FB 단자(403)의 전압, IS 단자(404)의 전압, 및 스위칭 FET의 Vds 파형을 도시한다. 한편, 도 10b는 제2 실시예에 따른 DC 전원 장치에서의, FB 단자(403)의 전압, IS 단자(404)의 전압, 스위칭 FET의 Vds 파형을 도시한다. 도 9에 설명한 바와 같이, IS 단자(404)의 전압 파형은 종래 기술과 제2 실시예에서 상이하다. 한편, FB 단자(403)의 전압 파형은, 종래 기술 및 제2 실시예에서 스위칭 FET(107)가 비도통 상태에 들어가는 타이밍에 따라 변화하기 때문에, 스위칭 FET의 Vds 파형은 종래 기술과 제2 실시예에서 동일한 파형이 된다. 이 이유는, 종래 기술 및 제2 실시예에서 DC 전압 출력(118)이 동일한 전압을 출력하도록 설정되기 때문이다. 이러한 방식으로, 정상 부하의 상태에서도, 종래 기술과 제2 실시예에서 IS 단자(404)의 전압은 상이하다. 그러나, FB 단자(403)의 전압이 변화하여 동일한 출력 전압이 얻어지도록 회로가 동작한다.
<과부하 상태에서의 회로 동작>
다음에, 과부하 상태에서의 회로 동작이 설명될 것이다. 여기에서 설명되는 과부하 상태는 과부하를 검출해서 전력 제어 IC의 발진 동작을 정지시킬 때의 부하의 상태를 가리킨다. 종래 기술과 유사하게, 과부하는 IS 단자(404)의 피크 전압에 의해 검출된다. IS 단자(404)의 피크 전압이 전력 제어 IC(109)에 의해 결정된 전압 이상의 전압이 되면, 전력 제어 IC(109)의 발진 동작을 정지시킬 수 있다.
한편, 제2 실시예에서는, <저부하 상태에서의 회로 동작>에 설명된 바와 같이 전류 검출 저항(114)에 걸쳐 발생되는 전압을 분압 저항(202)과 분압 저항(203)으로 분할하여, IS 단자(404)에 입력한다. 이러한 이유 때문에, IS 단자(404)의 전압은, 부하가, 종래 기술에서 설명된 DC 전원 장치에서의 과부하 검출에서의 부하보다도 높은 부하가 안되면 과부하 검출을 가능하게 할 수 없다. 예를 들어, 제2 실시예에서와 같이, 종래 기술과 비교해서 IS 단자 전압이 (1/6)1/2이 될 때, 과전류 검출 전류치는 61/2배가 될 수 있다. 따라서, 제2 실시예에서는, 이 문제를 해결하기 위해, 다이오드(201)가 추가로 제공된다. 다이오드(201)가 추가적으로 제공되는 회로의 동작의 개요가 설명된다.
제2 실시예에 따른 DC 전원 장치에서, 부하(119)가 상승할 때, 전류 검출 저항(114)에 걸쳐 발생하는 전압이 상승한다. 전압이 다이오드(201)의 전압 Vf를 초과할 때, 전류 검출 저항(114)에 걸쳐 발생하는 전압이 다이오드(201)를 통해서 다이오드(201)의 전압 Vf만큼 저하하여 IS 단자(404)에 입력된다. 이러한 이유 때문에, 전류 검출 저항(114)에 걸쳐 발생하는 전압이 분압 저항들(202 및 203)으로 분할되지 않는다. 이러한 방식으로, 전류 검출 저항(114)에 걸쳐 발생되는 전압을 분압 레지스터들(202 및 203)에 의해 분할하는 경우보다, 종래 기술에서 기술된 DC 전원 장치의 과전류 검출 전류치에 더 일치하는 과부하 검출이 행해질 수 있다.
비교 결과가 도 11a 및 도 11b에 도시된다. 도 11a는 다이오드(201)가 없었을 경우에, 종래 기술과 비교해서 과전류 검출 전류치에 있어서의 차이를 도시한다. 도 11a에서, 횡축은 DC 전원 장치에 접속되는 부하(119)를 나타내고, 종축은 IS 단자(404)의 피크 전압을 나타낸다. 종래 기술에 따른 DC 전원 장치에서 과전류 검출을 행할 경우와, IS 단자(404)의 전압이 (1/6)1/2로 감소하도록 전압을 분할 했을 경우가 비교된다. 이 경우, 과전류 검출 전류치는 61/2배의 차이가 발생할 수 있다.
다음에, 도 11b는, 다이오드(201)가 있을 경우에, 종래 기술과 비교하여 과전류 검출 전류치에 있어서의 차이를 도시한다. 도 11b에서는, 도 11a와 유사하게, 횡축은 부하(119)를 나타내고 종축은 IS 단자(404)의 피크 전압을 나타낸다. 과전류 검출이 종래 기술에 따른 DC 전원 장치에서 행해질 경우와, IS 단자(404)의 전압이 (1/6)1/2로 감소하도록 전압이 분할되고 다이오드가 존재하는 경우가 비교된다. 이러한 경우에, 과전류 검출 전류치에 있어서의 차이는, IS 단자(404)의 전압이 다이오드(201)의 전압 Vf만큼 저하하는 양에 대응한다. B점은 전류 검출 저항(114)에 걸쳐 발생하는 전압이 다이오드(201)의 전압 Vf를 초과하는 것을 가리킨다. 전류 검출 저항(114)에 걸쳐 발생하는 전압이 B점에서 분압 저항들(202 및 203)에 의해 분할되지 않기 때문에, 그래프의 기울기는 변화한다. 이와 같이, IS 단자(404)의 전압은 비선형적으로 변화한다. 위에서 설명한 바와 같이, 도 11a 및 도 11b를 이용하여, 다이오드(201)가 있을 때의 유효성을 설명할 수 있다.
<제2 실시예의 효과>
이와 같이 제2 실시예에서는, 종래 기술과 비교해서 저부하 상태에서의 FET(107)의 스위칭 손실을 감소시킴으로써, 소비 전력을 감소시키는 것이 가능하다. 또한, 과전류 검출 전류가 시프트될 때에도 안전하게 과전류 검출을 행하는 것이 가능해진다.
본 발명이 예시적인 실시예를 참조하여 설명되었지만, 본 발명은 개시된 예시적인 실시예에 한정되지 않는다는 것이 이해되어야 한다. 하기의 청구항들의 범위는 모든 그러한 수정들 및 동등한 구조들과 기능들을 포괄하도록 최광의의 해석에 따라야 한다.
109: 전력 제어 IC
119: 부하
400: VH 단자
401: VCC 단자
402: BOTOM 단자
403: FB 단자
404: IS 단자
119: 부하
400: VH 단자
401: VCC 단자
402: BOTOM 단자
403: FB 단자
404: IS 단자
Claims (4)
- DC 전원 장치이며,
변압기;
상기 변압기의 1차 권선을 통하여 흐르는 전류를 제어하는 스위칭부;
상기 변압기의 상기 1차 권선을 통하여 흐르는 전류를 검출하는 전류 검출부;
상기 변압기의 2차 권선의 전압을 정류 및 평활화해서 전압을 출력하는 전압 출력부;
상기 2차 권선의 회생 종료를 검출하는 검출부;
상기 전압 출력부로부터의 출력 전압과 기준 전압을 비교해서 상기 비교 결과에 따른 신호를 출력하는 비교부;
상기 검출부의 검출 결과와 상기 비교부로부터의 출력에 기초하여 상기 스위칭부를 턴 온하고, 상기 전류 검출부로부터의 출력과 상기 비교부로부터의 출력에 기초하여 상기 스위칭부를 턴 오프하는 제어부; 및
상기 전류 검출부와 상기 제어부의 사이에 제공되고, 상기 출력 전압에 따라서 상기 스위칭부의 동작을 제어하는 스위칭 동작 제어부를 포함하는, DC 전원 장치. - 제1항에 있어서,
상기 비교부로부터의 신호 출력을 제어 회로에 전달하는 전달부를 더 포함하고,
상기 제어부는, 상기 검출부에 의해 상기 2차 권선의 회생 종료가 검출되고 상기 전달부로부터의 출력이 미리 정해진 값 이상일 때, 상기 스위칭부를 턴 온하고, 상기 전류 검출부로부터의 출력이 상기 전압 출력부로부터의 출력을 초과할 때, 상기 스위칭부를 턴 오프하는, DC 전원 장치. - 제1항에 있어서,
상기 전류 검출부는 전류 검출 저항(current detection resistor)이고,
상기 스위칭 동작 제어부는 다이오드이며,
상기 다이오드의 애노드가 상기 전류 검출 저항의 전류 유입 단부에 접속되고 상기 다이오드의 캐소드가 상기 제어부에 접속되는, DC 전원 장치. - 제1항에 있어서,
상기 전류 검출부는 전류 검출 저항이고,
상기 스위칭 동작 제어부는 상기 전류 검출 저항의 전압을 분할하는 제1 분압 저항 및 제2 분압 저항, 및 다이오드를 포함하고,
상기 다이오드의 애노드가 상기 전류 검출 저항의 전류 유입 단부에 접속되고, 상기 다이오드의 캐소드가 상기 제1 분압 저항과 상기 제2 분압 저항의 접속점에 접속되어서, 상기 제어부에 접속되는, DC 전원 장치.
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