KR20100099335A - 무반사 유전체를 포함하는 집적회로 커패시터 및 그 제조방법 - Google Patents
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Abstract
집적회로(IC) 제조 프로세스의 한 부분으로서 형성된 커패서터(100)가 개시된다. 커패시터는 도전성 상부 및 하부 전극(140, 144)과 비도전성 커패시터 유전체(142)를 갖는다. 한 예로, 유전체는 무반사 재료층(118)을 사이에 끼고 있는 제1 및 제2 얇은 유전체층(112, 114)을 포함한다. 얇은 층은 커패시터를 위해 필요한 유전체 성질을 제공하며, 무반사층은, 무엇보다도, 반사된 정재파를 완화시킴으로써 축소된 피처 크기를 가능하게 한다.
Description
본 발명은 일반적으로 반도체 장치, 특히, 커패시터의 유전체가 무반사(antireflective) 재료를 포함하는 집적회로 커패시터에 관한 것이다.
반도체 산업에서는 더 높은 장치 밀도를 가진 더 작은 집적 회로(IC)를 만들려고하는 추세가 있다. 이런 높은 밀도를 달성하기 위해 반도체 웨이퍼의 치수(dimensions)를 줄이려는(예를 들어, 마이크로미터 미만 수준으로) 노력이 있다. 이것을 달성하기 위해, 더 작은 피처(feature) 크기, 피처와 층 사이의 더 작은 간격, 및 더 정밀한 피처 모양이 요구된다. IC 치수의 규모 축소(scaling-down)는 더 빠른 회로 성능과 교환 속도를 용이하게 하고, IC 제작 프로세스에서 더 높은 효과적인 산출을 가져올 수 있다. 예를 들어, 아날로그 투 디지털(analog-to-digital) 및 디지털 투 아날로그(digital-to-analog) 변환기 같은 고정밀 아날로그(high precision analog) 집적 회로(IC)는 종종 다수의 커패시터를 필요로 한다. 진정한 18비트 변환기 IC에서의 몇몇 커패시터 요구조건은, 예를 들어, 특히, 10년 동안 0.00075%보다 낮은 비율 안정성(ratio stability), 볼트당 10ppm보다 낮은 전압계수, 섭씨당 0.05%보다 낮은 온도 드리프트 매치(temperature drift match), 0.00075%보다 적은 유전흡수 및 1 평방 마이크로미터당 0.5fF보다 큰 커패시턴스이다. 통상적으로 이러한 IC 커패시터는 IC 제작 프로세스의 일부로 형성되며, 그에 따라 두 개의 도전판 사이에 얇은 유전체층이 놓여진다. 그러나 패터닝(patterning) 및/또는 에칭(etching)과 같은 전통적인 IC 제작 기술에는 생산할 수 있는 피처의 크기 및/또는 정밀도에 대한 제한이 있다.
따라서, 제작 프로세스를 복잡하게 하지 않으면서, 비용 효율이 높은 방법으로 더 작은 피처 크기를 더 정확하게 생산할 수 있도록 하는 집적 회로 커패시터를 형성하는 것이 필요하다.
본 발명은 더 작은 피처 크기가 더 정확하게 생산될 수 있도록 집적회로(IC) 커패시터를 효율적인 방법으로 형성하는 것과 관련된다. 특히, 커패시터 유전체를 형성하기 위해 이용되는 유전체 재료의 층은 무반사 재료를 포함한다. 무반사 재료는 패터닝 및/또는 에칭과 같은 제작 기술의 충실도, 정확도 및/또는 정밀도를 떨어뜨릴 수 있는 정재파(standing wave)와 같은 특정 현상의 발생을 완화한다. 유전체 재료의 층을 형성하기 위해 이용된 재료들은 IC 제작 프로세스에서 흔히 발견되며, 그것으로서, 커패시터는 피처 크기를 축소할 수 있도록 하는 비용 효율이 높은 방법으로 정확하고 정밀하게 제작될 수 있다.
본 발명의 특정 양상에 따르면, 집적회로(IC) 제작 프로세스의 일부로서 커패시터를 형성하는 방법이 개시된다. 이 방법은 제1 금속화층이 위에 형성된 반도체 기판을 제공하는 단계 및 제1 금속화층 위에 무반사 유전체 재료층을 형성하는 단계를 포함한다. 다음, 무반사 유전체 재료층 위에 제2 금속화층이 형성된다. 다음, 제2 금속화층, 무반사 유전체 재료층 및 제1 금속화층은 커패시터를 형성하기 위해 패터닝된다. 제2 금속화층에 의해 상부 도전성 전극이 설치되고, 무반사 유전체 재료층에 의해 비도전성 커패시터 유전체가 설치되며, 제1 금속화층에 의해 하부 도전성 전극 설치된다.
본 발명의 다른 양상에 따르면, 집적회로(IC) 제작 프로세스의 일부로 형성된 커패시터가 개시된다. 커패시터는 반도체 기판에 형성된 하부 도전성 전극, 하부 도전성 전극 위에 형성된 무반사 비도전성 커패시터 유전체, 및 무반사 비도전성 커패시터 유전체 위에 형성된 상부 도전성 전극을 포함한다. 무반사 비도전성 커패시터 유전체는 하부 도전성 전극을 형성하는 것과 관련된 반사에 의한 악영향을 완화한다.
본 발명의 다른 양상, 이점과 독창적인 특징은 아래 개시된 상세한 설명을 첨부 도면과 함께 숙고함으로써 분명해질 것이다.
무반사 비도전성 커패시터 유전체는 하부 도전성 전극을 형성하는 것과 관련된 반사에 의한 악영향을 완화한다.
도 1은 본 발명의 하나 이상의 양상에 따라 집적회로 커패시터를 형성하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 2-11은 도 1에 개시된 방법과 같은 본 발명의 하나 이상의 양상에 따라 형성되고 있는 커패시터의 횡단 도면들이다.
도 2-11은 도 1에 개시된 방법과 같은 본 발명의 하나 이상의 양상에 따라 형성되고 있는 커패시터의 횡단 도면들이다.
도 1은 제작 프로세스의 백 엔드 등에서, 본 발명의 원리에 따라 커패시터를 형성하기 위한 예시적인 방법(10)을 도시한다. 설명된 단계들의 순서는 다양하게 변화될 수 있음이 본 기술분야의 숙련된 자들에게 이해되어야 한다.
예를 보면, 블록(12)에서 제1 금속화층의 형성 과정을 거친 반도체 기판이 제공되거나 획득된다. 사용되는 기판은 반도체 웨이퍼 또는 그것의 일부(예를 들어, 하나 이상의 웨이퍼 다이)일 수 있는 것은 물론, 지지물 위에 형성된 에피택셜 또는 기타 반도체층일 수도 있다. 기판은, 예를 들어, 실리콘, SiGe, GaAs, InP 및/또는 SOI를 포함할 수 있다. 이에 더하여, 기판은 그 위에 형성된 다양한 트랜지스터 또는 다른 장치 요소들; 금속층, 배리어층(barrier layer), 유전체층(예를 들어, ILD(inter level dielectric))를 포함하는 층들; 및 실리콘 게이트, 워드 선, 소스 영역, 드레인 영역, 비트 선, 베이스, 이미터, 컬렉터, 도전성 선, 도전성 비아 등을 포함하는 장치 구조를 포함할 수 있다. 제1 금속화층은 커패시터의 하부 전극 역할을 할 수 있으며, 유전체 재료층이 제1 금속화층 위에 형성된다. 유전체 재료층은 커패시터의 유전체층 역할뿐 아니라 제1 금속화층의 패터닝에 유리한 무반사 코팅의 역할을 할 것이다.
도 2는 제작 프로세스의 이 시점을 통과하는 반도체 기판(102)을 보여준다. 제1 금속화층(106)은 기판(102) 위에 형성되며 유전체층(108)은 제1 금속화층(106) 위에 형성된다. 도시된 예에서, 유전체 재료층(108)은 3층의 재료층 즉, 중간 무반사 재료층(118)을 사이에 끼우고 있는 얇은 유전체(또는 비도전성) 재료의 제1 및 제2 층(112,114)을 포함한다. 유전체 재료(112,114)는 커패시터에 필요한 유전체 성질을 제공하는데 우선적인 책임이 있으며, 동시에 무반사층(118)은 유전체층(108)이 제1 금속화층(106)을 패터닝하는데 있어 무반사 코팅으로서 기능하도록 하는데 우선적인 책임이 있기 때문에, 프로세스가 능률적으로 이루어진다(예를 들어, 제1 금속화층(106)을 패터닝하기 위해 도포되고 패터닝되고 제거되어야 하는 별개의 무반사 재료층을 필요로 하지 않음으로써). 그럼에도, 세 개의 층(112, 114, 및 118) 중 하나라도 조성 및/또는 두께가 변경되면 유전체 특성과 커패시터 성능(예를 들어, 용량과 유전흡수)이 영향을 받도록, 무반사 재료층(118) 역시 유전체이다. 마찬가지로, 세 개의 층(112, 114, 118) 중 어느 하나의 조성 및/또는 두께를 변경하면, 그 적층체의 반사율(예를 들어, 무반사 성질)도 변경된다. 이와 같이, 층(112, 114, 118)의 샌드위치는 유전체 및 무반사 성질 모두에 있어 하나의 단위로서 작용한다. 따라서, 유전체층(108)은 때때로 무반사 유전체 재료층 또는 유전체 및 무반사 샌드위치라 불린다.
도시된 예에는 세 개의 층(112, 114, 118)이 제시되어 있지만, 무반사 유전체 재료(108)는 단지 두 층 즉, 층(118)과 같이 우세하게 무반사인 층과 그 위를 덮는 층(114)과 같이 우세하게 유전체인 층만을 포함할 수 있다는 것이 이해되어야 한다. 그렇지만, 이 배열에서 두 층은 또다시 무반사 유전체 재료(108)의 무반사 및 유전체 성질 모두에 기여하는 하나의 단위로서 작용하여, 어느 하나의 층의 두께 및/또는 조성의 변경이 결과적으로 생기는 유전체 특성과 커패시터 성능을 변경시킨다. 바꿔 말하면, 무반사 유전체 재료층(108)은, 층(112, 114)과 같은 하나 이상의 다른 층들보다 실질적으로 더 많이 흡수하는 층(118)과 같은 층을 적어도 하나 포함하며, 이 층(112,114)은 흡수하는(무반사) 층보다 실질적으로 더 비도전성(유전체)이다.
세 부분(또는 두 부분)으로 이루어진 유전체층(108)은, 이 층(108)을 구성하는 재료들이 집적회로 제조 프로세스에 일반적으로 존재하는 것이기 때문에 능률적으로 형성될 수 있다는 것이 이해되어야 한다. 예를 들어, 유전체 및 무반사 샌드위치(108)의 제1 및 제3 층(112, 114)은 산화물 기반 재료(O)를 포함할 수 있고, 주어진 예에서, 각각 약 30부터 약 100 옹스트롬 사이의 두께로 형성될 수 있다. 마찬가지로, 유전체 및 무반사 샌드위치(108)의 제2 층(118)은, 예를 들어, 약 150에서 약 500 옹스트롬 사이의 두께로 형성된, 예를 들어, 실리콘 질산화물(SiON) 재료를 포함할 수 있다. 추가적으로, 제1 금속화층(106)은 하나 이상의 도전성 재료층을 포함할 수 있다. 예를 들어, 제1 금속화층(106)은 반도체 기판(102) 위를 덮는 약 140 옹스트롬의 티타늄층과, 그 위를 덮는 약 5킬로 옹스트롬의 알루미늄(Al) 및/또는 구리(Cu)층과, 그 위를 덮는 약 200 옹스트롬의 티타늄(Ti)층과, 그 위를 덮는 약 500 옹스트롬의 질화티타늄(TiN)층을 포함할 수 있다.
예시적인 방법(10)의 블록(14)에서, 제2 금속화층(122)이 유전체층(108) 위에 형성된다. 제2 금속화층(122)은 커패시터의 상부 전극 역할을 한다. 제1 금속화층(106)에서와 같이, 제2 금속화층(122)은 예를 들어, 약 500 옹스트롬에서 약 3킬로 옹스트롬 사이의 두께로 형성된 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 등과 같은 적절한 도전성 재료를 하나 이상 포함할 수 있다(도 3). 다음, 블록(16)에서 하드마스크 재료층(126)이 제2 금속화층(122) 위에 형성된다. 하드마스크층(126)은, 예를 들어, 질화물 및/또는 산화물 기반 재료(Ni, O)로 약 200 옹스트롬에서 약 500 옹스트롬 사이의 두께로 형성될 수 있다.
다음, 블록(18)에서 제1 레지스트 재료층(130)이 하드마스크층(126) 위에 형성된다(도 5). 레지스트 재료(130)는 하드마스크층(126) 및 제2 금속화층(122)의 패터닝을 수월하게 하는 방사 감지 재료이다. 더 구체적으로, 레지스트 재료(130), 하드마스크층(126) 및 제2 금속화층(122)은, 적어도 부분적으로, 리소그래피 기술로 패터닝될 수 있으며, 여기서 리소그래피는 하나 이상의 패턴을 여러 매체 간에 전사하기 위한 프로세스를 말한다. 리소그래피에서, 패턴이 전사될 하나 이상의 층 위에 방사 감지 레지스트 코팅이 형성된다. 레지스트는 레지스트 자신을 먼저 여러 종류의 방사에 노광시킴으로써 패터닝되며, 여기서 방사는 (선택적으로) 패턴을 포함하고 있는 매개(intervening) 마스크를 통과한다. 결과적으로, 사용된 레지스트의 종류에 따라 레지스트 코팅의 노광된 부분 또는 노광되지 않은 부분이 더 또는 덜 가용성이 된다. 다음, 패터닝된 레지스트를 남기고 더 가용성인 부분을 제거하기 위해 현상액(developer)이 사용된다. 패터닝된 레지스트는 아래의 층들에 패턴을 전사하기 위해, 그 층들에 대한 선택적으로 에치될 수 있는 마스크 역할을 할 수 있다.
이에 따라, 블록(20)에서 레지스트층(130)(때로 방사 감지 성질로 인해 포토레지스트라 불림)은 방사에 대한 선택적 노광과 그 뒤의 형상액에 대한 노출을 통해 패터닝된다(도 6). 다음으로, 블록(22)에서, 패터닝된 제1 포토레지스트층(130)이 마스크 역할을 하면서, 하드마스크층(126)과 제2 금속화층(122)이 패터닝된다(도 7). 하드마스크층(126)과 제2 금속화층(122)은 건식 에칭에 이어 습식 에칭이 이루어지는 것을 포함하는 다단계 프로세스에 의해 패터닝될 수 있음을 알 수 있을 것이다. 이러한 에칭 프로세스는 본 출원인의 양수인에게 양도되었고, 그 전체가 본 명세서에 참조로서 포함된 미국 특허 제 6,686,237호에 설명되어 있다. 상세하게는, 하드마스크층(126)은 일반적으로 건식 에칭 프로세스에 의해 에치되고, 뒤이어 제2 금속화층(122)을 에칭하는 (방향성) 습식 에칭이 수행된다. 이것은 유전체층(108)에의 "연착(soft landing)"을 조성하여, 예를 들어, 단지 50 옹스트롬의 두께일 수 있는 상부 유전체 재료층(114)을 흐트리거나 손상시키지 않도록 한다. 제1 금속화층(106)을 정확하게 패터닝하기 위해 필요한 무반사 성질뿐 아니라 커패시터를 위한 유전체 특성을 유지하기 위하여, 유전체층(108)의 다른 층(112, 118)뿐 아니라 이 층을 보존하는 것이 중요하다.
패터닝된 제1 레지스트층(130)은 블록(24)에서 스트립되고, 제2 레지스트 재료층(134)이 패터닝된 하드마스크층(126) 및 제2 금속화층(122) 위에 형성된다(도 8). 블록(26)에서 유전체층(108)이 제1 금속화층의 무반사 코팅 역할을 하면서 제2 포토레지스트층(134)이 패터닝된다(도 9). 더 상세하게는, 3층 유전체 재료(108)의 무반사층(118)은 무엇보다도, 제2 레지스트층(134)을 패터닝하는 데 사용되는 포토리소그래피 방사가 제1 금속화층(106)에 반사될 때 발현할 수 있는 정재파라고 알려진 현상을 완화하는 광감쇠 특성이 있으며, 이러한 정재파는, 사용된 레지스트 재료의 종류에 따라, 제2 포토레지스트층(134)의 더 많은 혹은 더 적은 부분이 더 또는 덜 가용성이 되도록 함으로써 패턴 전달의 충실도를 떨어뜨릴 수 있다.
블록(28)에서, 패턴된 제2 레지스트층(134)이 마스크 또는 템플릿의 역할을 하면서 유전체층(108)과 제1 금속화층(106)이 패터닝된다(도 10). 마지막으로, 블록(30)에서, 패턴된 제2 레지스트층(134)은 제거된다(도 11). 그것으로서, 커패시터 상부 전극(140), 커패시터 유전체(142), 및 커패시터 하부 전극(144)을 갖는 커패시터가 기판 위에 정의된다. 다른 용량성(capacitive) 요소(101)들이 이와 유사하게 기판(102)에 존속할 수 있으며, 여기에서, 도전성 제1 및 제2 금속화층(106, 122)의 남아있는 부분들이 비도전성 유전체층(108)의 남아있는 부분들에 의해 분리되어 있게 된다는 것이 이해되어야 한다.
방법(10)은, 추가의 백 엔드 프로세싱을 위해 진척될 수 있는데(도시되지 않음), 예를 들어, 전체 구조물 위에 산화물 재료층이 형성될 수 있다. 이러한 산화물층은 예를 들어, 약 4000에서 약 8000 옹스트롬 사이의 두께로 형성된 실리콘 산화물 기반 유전체 및/또는 OSG 재료 또는 기타 적절한 재료 등을 포함할 수 있다. 추가적으로, 도전성 층들까지의 도전성 컨택트를 형성하는 것뿐 아니라 추가의 패터닝이 실행될 수 있다. 제2 금속화층(122)의 남아있는 부분들은 예를 들어, 금속 배선을 형성하기 위해 이용될 수 있다. 더 나아가, 본 명세서에 설명된 방법으로, 예를 들어, 무반사 유전체층(118)을 포함시킴으로써 커패시터를 형성하면, 금속 연결선 또는 리드가 1/4(0.25) 마이크로미터 이하의 치수(예를 들어, 지름 또는 폭)로 형성될 수 있다.
더 많은 예를 들어, 예시적인 커패시터는 아래의 하나 이상의 특징을 가질 수 있다.
얇은 유전체 재료의 제1 층(112)은 약 75 옹스트롬의 두께를 가지며,
무반사 재료층(118)은 약 200 옹스트롬의 두께를 가지며,
얇은 유전체 재료의 제2 층(114)은 약 75 옹스트롬의 두께를 가지며,
유전체 재료층(108)은 약 350 옹스트롬의 두께를 가지며,
하드마스크는 약 300 옹스트롬의 두께를 갖는 질화물 기반 재료(Nit)이며,
커패시터 밀도는 1.23 fF/um2 이며,
커패시터 밀도는 0.01의 표준편차가 있으며,
항복 전압(breakdown voltage)은 1 밀리-암페어(milli-amp)에서 25.77 볼트이며,
항복 전압은 0.3의 표준편차가 있으며,
누설 전류(current leakage)는 5.5 볼트에서 1 평방 마이크로미터당 -18.23 암페어이며,
누설 전류는 5.5 볼트에서 0.04의 표준편차가 있으며,
누설 전류는 8.8 볼트에서 1 평방 마이크로미터당 -18.15 암페어이며,
누설 전류는 8.8 볼트에서 0.02의 표준편차가 있으며,
Vcc 쿼드(quad)는 -6.00 ppM 이고,
Vcc 리니어(linear)는 6.50 ppM 이고,
D.A.는 200 ppM, 및
반사율은 1.23, 또는 약 0과 약 1.45 사이이다.
설명된 방법의 양상을 논하기 위해 예시적인 구조들(예를 들어, 도 1에 설명된 방법을 논하기 위해 도 2-11에 제시된 구조들)이 본 명세서 전체에 참조되지만, 방법들은 대응하는 도시된 구조들에 제한되는 것은 아니다. 더 나아가, "티타늄, 탄탈륨", "실리콘 질화물" 등의 물질을 포함하는 층 또는 구조들에 대한 설명은, 그러한 용어들의 반도체 제조 산업에서의 용법을 바탕으로 이해되어야 한다. 예를 들어, 금속화층이 구리를 포함하는 것으로 설명되었을 때, 재료는 순수한 구리를 주성분으로 가지고 있을 수 있지만, 일반적으로 구리는 합금되었거나, 도핑되었거나 또는 불순물을 포함할 수 있다는 것이 이해되어야 한다. 또 다른 예로, 실리콘 질화물은 실리콘이 많은 실리콘 질화물이거나 또는 산소가 많은 실리콘 질화물일 수 있다. 실리콘 질화물은 얼마간의 산소를 포함할 수 있지만, 재료의 유전상수가 고순도(high purity) 화학양론적 실리콘 질화물의 유전상수와 실질적으로 다를 정도로 포함할 수는 없다.
본 발명의 하나 이상의 양상들이 하나 이상의 실시예들과 함께 보여지고 설명되었지만, 본 명세서와 여기에 첨부된 도면을 읽고 이해함으로써 이 분야의 숙련된 자들에게는 동등한 변경과 변형들이 떠오를 것이다. 본 발명은 그러한 변경과 변형들을 포함하며 아래 제시되는 청구의 범위에 의해서만 제한된다. 이에 더해서, 본 발명의 특정한 특징 또는 양상이 여러 실시예들 중 하나에 의해 개시되었을 수 있지만, 그러한 특징 또는 양상은 어떤 주어진 응용 또는 특정한 응용을 위해 요구되거나 및/또는 유리한 다른 실시예들의 하나 이상의 다른 특징 또는 양상과 결합될 수 있다. 더 나아가, "포함하다(includes)", "가지고 있는(having)", "가지고 있는(has)", "-와 함께(with)"라는 용어, 또는 이의 변형들이 상세한 설명 또는 청구에 사용된 범위에서, 이러한 용어들은 "포함하다(comprising)"라는 용어와 비슷한 방법으로 포괄적인 것으로 의도된 것이다.
본 발명이 관련된 분야의 숙련된 자들은, 청구된 발명의 범위를 벗어나지 않으면서, 다양한 첨가, 삭제, 대체(substitution), 및 다른 변경들이 설명된 예시적 실시예들에 적용될 수 있음을 이해해야 한다.
100: 커패서터
102: 반도체 기판
106: 제1 금속화층
108: 유전체 재료층
118: 무반사 재료층
122: 제2 금속화층
102: 반도체 기판
106: 제1 금속화층
108: 유전체 재료층
118: 무반사 재료층
122: 제2 금속화층
Claims (7)
- 집적회로(IC)를 형성하기 위한 방법으로서,
제1 금속화층이 형성된 반도체 기판을 제공하는 단계;
상기 제1 금속화층 위에 무반사 유전체 재료층을 형성하는 단계 - 상기 무반사 유전체 재료층은 제1 유전체 재료층과 제2 유전체 재료층 사이에 낀 무반사 재료층을 포함함 -;
상기 무반사 유전체 재료층 위에 제2 금속화층을 형성하는 단계; 및
상기 제1 금속화층에 의해 형성된 제1 전극, 상기 무반사 유전체 재료층에 의해 형성된 커패시터 유전체, 및 상기 제2 금속화층에 의해 형성된 제2 전극을 갖는 커패시터를 제공하기 위해, 상기 제1 금속화층, 상기 무반사 유전체 재료층, 및 상기 제2 금속화층을 패터닝하는 단계
를 포함하는 방법. - 제1항에 있어서,
상기 제1 및 제2 유전체 재료층은 각각 30 내지 100 옹스트롬의 두께로 형성되고,
상기 무반사 재료층은 150 내지 500 옹스트롬의 두께로 형성된 방법. - 제1항 또는 제2항에 있어서,
상기 제1 및 제2 유전체 재료층은 산화물 기반 재료(O)를 포함하고,
상기 무반사 재료층은 실리콘 질산화물(silicon oxy-nitride) 기반 재료(SiON)를 포함하는 방법. - 제1항 또는 제2항에 있어서,
상기 커패시터는 1.23의 반사율을 가지는 방법. - 집적회로(IC)를 형성하기 위한 방법으로서,
제1 금속화층이 형성된 반도체 기판을 제공하는 단계;
상기 제1 금속화층 위에 무반사 유전체 재료층을 형성하는 단계;
상기 무반사 유전체 재료층 위에 제2 금속화층을 형성하는 단계;
상기 제1 금속화층에 의해 형성된 제1 전극, 상기 무반사 유전체 재료층에 의해 형성된 커패시터 유전체, 및 상기 제2 금속화층에 의해 형성된 제2 전극을 갖는 커패시터를 제공하기 위해, 상기 제1 금속화층, 상기 무반사 유전체 재료층, 및 상기 제2 금속화층을 패터닝하는 단계;
상기 제2 금속화층 위에 하드마스크 재료층을 형성하는 단계;
상기 하드마스크 재료층 위에 제1 레지스트 재료층을 형성하는 단계;
상기 제1 레지스트 재료층을 패터닝하는 단계; 및
상기 패터닝된 제1 레지스트 재료층을 마스크로 하여 상기 하드마스크 재료층 및 상기 제2 금속화층을 패터닝하는 단계
를 더 포함하는 방법. - 제5항에 있어서,
상기 패터닝된 하드마스크 재료층 및 제2 금속화층 위에 제2 레지스트 재료층을 형성하는 단계;
상기 무반사 재료층이, 상기 제1 금속화층에 의해 반사되는, 상기 제2 레지스트 재료층을 패터닝하기 위해 사용되는 방사를 감소시키는 역할을 하면서, 상기 제2 레지스트 재료층을 패터닝하는 단계; 및
상기 패터닝된 제2 레지스트 재료층을 마스크로 하여 상기 무반사 유전체 재료층 및 상기 제1 금속화층을 패터닝하는 단계
를 더 포함하는 방법. - 집적회로로서,
반도체 기판;
상기 반도체 기판 위에 형성된 제1 금속화층;
상기 제1 금속화층 위에 형성되며, 제1 유전체 재료층과 제2 유전체 재료층 사이에 낀 무반사 재료층을 포함하는 무반사 유전체 재료층;
상기 무반사 유전체 재료층 위에 형성된 제2 금속화층
을 포함하고,
상기 제1 금속화층, 상기 무반사 유전체 재료층, 및 상기 제2 금속화층이 패터닝되어, 상기 제1 금속화층에 의해 형성된 제1 전극, 상기 무반사 유전체 재료층에 의해 형성된 커패시터 유전체, 및 상기 제2 금속화층에 의해 형성된 제2 전극을 갖는 커패시터가 제공되는 집적회로.
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| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |