KR20000015576A - 나칭을 개선하는 반도체 구조 - Google Patents

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Abstract

본 발명은 나칭(notching)을 개선하는 반도체 구조에 관한 것으로, 반복적으로 형성된 스토리지 전극 폴리 패턴(storage electrode poly pattern)을 갖는 셀 어레이와, 셀 어레이의 주위에 엘보우(elbow ; 'L'자 모양) 형태로 형성된 더미 패턴(dummy pattern)을 포함한다. 더미 패턴은 포토레지스트막이 급격히 낮아지는 위치를 셀 어레이(cell array)로부터 멀어지게 하는 기능을 갖는다. 이와 같이, 셀 어레이의 주위에 더미 패턴을 추가함으로써, 후속 금속 공정시 셀 어레이에서 금속 나칭(metal notching)이 발생되는 것을 방지할 수 있고, 따라서 소자의 신뢰도를 개선할 수 있다.

Description

나칭을 개선하는 반도체 구조(A SEMICONDUCTOR STRUCTURE FOR IMPROVING NOTCHING)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 더미 패턴(dummy pattern)을 사용하여 포토(photo) 공정시 발생되는 나칭(notching)을 개선하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
포토리소그라피(photolithography) 공정에 있어서, 해상도(resolution)의 한계가 점점 줄어들고 있으나 아직도 백 엔드(back-end) 공정에서는 i-line을 이용하여 패터닝(patterning)을 수행하고 있다. 특히, 금속 공정은 포토레지스트(photoresist) 대비 식각률(etch rate)이 양호하지 않기 때문에 포토레지스트의 두께가 상당히 두꺼워야 한다. 그러나, i-line 공정에서도 해상도의 한계가 있기 때문에 나칭(notching) 내지 브리지(bridge) 등의 위험이 높게 된다.
여기서, 상기 나칭이라 함은 포토 공정에서의 원하지 않는 라인 폭(line width)의 감소(reduction or intrusion) 현상을 말한다. 그리고, 상기 브리지는 불량한 리소그라피(lithography) 공정 또는 파티클 오염(particle contamination) 또는 언더디벨로프(underdevelop) 또는 식각 문제(etch problem) 등에 의해 두 인접한 영역이 연결되는 현상을 말한다.
금속 공정에 있어서, 나칭은 브리지와 상대적인 관계를 갖는다. 즉, 나칭 문제를 해결하기 위해서 포토레지스트의 두께를 증가시키면 브리지 문제가 발생되고, 브리지 문제를 해결하기 위해 포토레지스트의 두께를 감소시키면 나칭 문제가 발생되므로 이 두 팩터(factor)는 항상 상반된 관계를 이루게 된다.
최근 소자가 고집적화 되어 감에 따라, 스토리지 전극 폴리에 대해 높은 커패시터 값이 요구되고 있기 때문에 스토리지 전극 폴리의 높이가 커지게 되고, 이것은 백 엔드 공정의 단차를 증가시켜 금속 나칭을 유발하게 된다. 특히, 셀 어레이의 블록 가장자리(block edge)에서는 포토레지스트 코팅(photoresist coating)시 블록과 그 주변 영역과의 단차로 인해 포토레지스트의 두께가 얇아지기 때문에 나칭이 쉽게 발생된다.
도 1은 종래의 반도체 메모리 장치의 레이아웃 도면이고, 도 2는 도 1의 1A - 1A' 라인을 따라 절개한 수직 단면도이다.
도 1을 참조하면, 종래 반도체 메모리 장치는 셀 어레이 영역(10)과 주변회로 영역(20)을 갖고, 상기 셀 어레이 영역(10)에 스토리지 전극(12)이 반복적으로 형성되어 있다.
상기 스토리지 전극(12)을 포함하여 반도체 기판(도면에 미도시) 전면에 층간절연막(inter-layer dielectric layer)(30)이 증착 되어 있고, 상기 층간절연막(30) 상에 금속 공정을 위한 포토레지스트막(32)이 형성되어 있다.
여기서, 도 2에 도시된 바와 같이, 상기 스토리지 전극(12)으로 인해 셀 어레이 영역(10)과 주변회로 영역(20)의 경계 부분에서 포토레지스트막(32)이 급격히 낮아지고, 이에 따라 금속 나칭이 셀 어레이에서 생기는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀 어레이의 주위에 더미 패턴을 추가함으로써, 해상도가 비교적 높은 셀 어레이 영역에서 금속 나칭이 발생되지 않도록 할 수 있는 나칭을 개선하는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치의 레이아웃 도면;
도 2는 도 1의 1A - 1A' 라인을 따라 절개한 수직 단면도;
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃 도면;
도 4는 도 3의 3A - 3A' 라인을 따라 절개한 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 셀 어레이 영역 12, 102 : 스토리지 전극
20, 110 : 주변회로 영역 30, 120 : 층간절연막
32, 122 : 포토레지스트막 103 : 더미 패턴
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 나칭을 개선하는 반도체 구조는, 반도체 기판 상에 반복적으로 형성되어 블록(block)을 이루도록 형성된 도전 패턴(conductive pattern)(102); 및 상기 블록의 주위에 엘보우(elbow) 형태로 형성된 더미 패턴(dummy pattern)(103)을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 더미 패턴(103)은, 라인 형태 및 콘택 형태 중 어느 하나로 형성되어 있다.
이 장치의 바람직한 실시예에 있어서, 상기 더미 패턴(103)은, 상기 블록으로부터 약 0.1 ㎛ 이상 거리를 갖도록 형성되어 있다.
(작용)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 나칭을 개선하는 반도체 구조는, 셀 어레이의 주위에 더미 패턴을 추가함으로써, 후속 금속 공정시 셀 어레이에서 금속 나칭이 발생되는 것을 방지할 수 있고, 따라서 소자의 신뢰도를 개선할 수 있다.
(실시예)
이하, 도 3 및 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4에 있어서, 도 3에 도시된 반도체 메모리 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃 도면이고, 도 4는 도 3의 3A - 3A' 라인을 따라 절개한 수직 단면도이다.
도 3을 참조하면, 본 발명이 실시예에 따른 반도체 메모리 장치는, 셀 어레이 영역(100) 및 주변회로 영역(110)을 포함한다. 상기 셀 어레이 영역(100)은 반복적으로 형성된 스토리지 전극(102) 즉, 셀 어레이와, 주변회로 영역(110)에 인접하게 형성된 더미 패턴(dummy pattern)(103)을 포함한다. 상기 스토리지 전극(102)은 예를 들어, 타원 형태로 형성되어 있다. 그리고, 상기 더미 패턴(103)은 예를 들어, 'L'자 모양(elbow type)을 이루도록 형성되어 있고, 라인(line) 또는 콘택(contact) 구조를 갖도록 형성되어 있다. 상기 더미 패턴(103)은 셀 어레이로부터 약 0.1 ㎛ 이상의 거리를 갖도록 형성되어 있다.
본 발명에서는 종래의 금속 나칭을 개선하기 위해 도 4에 도시된 바와 같이, 포토레지스트막(122)이 급격히 낮아지는 위치를 주변회로 영역(110)쪽으로 이동시킨다. 즉, 포토레지스트막(122)이 급격히 낮아지는 위치를 패턴의 해상도가 상대적으로 낮은 곳으로 이동시키는 것이다.
이와 같이 함으로써, 금속 나칭이 셀 어레이에서 발생되는 것을 방지하게 된다. 여기서, 참조 번호 120은 층간절연막을 나타내고, 참조 번호 122는 포토레지스트막을 나타낸다.
상술한 바와 같은 나칭을 개선하는 반도체 구조는 셀 어레이를 갖는 반도체 메모리 장치 뿐아니라, 큰 단차를 갖는 두 영역에 대한 나칭을 개선하기 위한 모든 공정에 적용 가능하다.
본 발명은 셀 어레이의 주위에 더미 패턴을 추가함으로써, 후속 금속 공정시 셀 어레이에서 금속 나칭이 발생되는 것을 방지할 수 있고, 따라서 소자의 신뢰도를 개선할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 반복적으로 형성되어 블록(block)을 이루도록 형성된 도전 패턴(conductive pattern)(102); 및
    상기 블록의 주위에 엘보우(elbow) 형태로 형성된 더미 패턴(dummy pattern)(103)을 포함하는 나칭(notching)을 개선하는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 더미 패턴(103)은, 라인 형태(line type) 및 콘택 형태(contact type) 중 어느 하나로 형성되어 있는 나칭을 개선하는 반도체 구조.
  3. 제 1 항에 있어서,
    상기 더미 패턴(103)은, 상기 블록으로부터 약 0.1 ㎛ 이상 거리를 갖도록 형성되어 있는 나칭을 개선하는 반도체 구조.
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