KR20010003263A - 반도체소자의 워드라인 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로,

소자분리막이 형성된 반도체기판 상에 워드라인을 형성하는 방법에 있어서, 반도체기판 상부에 워드라인용 도전체를 형성하고 상기 소자분리막 상에서 이웃하는 워드라인과 연결되는 보조패턴을 형성할 수 있는 워드라인 마스크를 이용하여 상기 워드라인용 도전체를 패터닝함으로써 워드라인을 형성한 다음, 후속 공정으로 상기 보조패턴을 제거하는 공정으로 반도체소자의 고집적화에 따른 워드라인을 패턴의 무너짐 없이 용이하게 형성할 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 워드라인 형성방법{Forming method for word line of semiconductor device}

본 발명은 반도체소자의 워드라인 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 형성된 게이트전극이 높은 에스펙트비 ( aspect ratio ) 로 인하여 패턴이 무너지는 현상을 방지하는 기술에 관한 것이다.

반도체소자의 디자인룰( design rule ) 을 결정하는 최소 크기의 패턴은 게이트 전극 패턴의 라인 크기인데 일반적인 게이트전극 패턴은 라인과 스페이스의 형태로 형성된다.

반도체소자가 점차 미세화됨에따라 게이트전극의 패턴공정은 점차로 어려워지고 있는데 그 주요 원인은 분해능의 한계와, 패턴의 형태상 라인/스페이스 의 형태를 가진 게이트 전극 패턴은 패터닝공정시 감광막 패턴의 무너짐이라는 취약점을 갖고 있다.

한편, 후속공정으로 형성되는 비트라인 역시 라인/스페이스 패턴이지만 비트라인 콘택홀을 위한 노드가 있기 때문에 게이트전극에 비하여 패턴의 무너짐 경향이 작게 나타난다.

따라서, 라인을 따라 일정한 CD 를 가진 게이트전극 패턴은 이러한 패턴 무너짐에 가장 취약한 층이라 할 수 있다.

일반적으로 리소그래피 공정에서 에스펙트비가 4 이상이면 패턴의 무너짐이 발생한다고 하는데 이 에스펙트비를 줄이고자 하는 노력에도 불구하고 낮은 두께를 가진 감광막의 확보가 어렵고 그에 따른 식각공정에 한계를 드러내게 된다.

상기한 바와같이 종래기술에 따른 반도체소자의 워드라인 형성방법은, 게이트전극의 높은 에스펙트비로 인하여 패턴이 무너지는 현상이 유발되고 그에 따른 반도체소자의 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극 즉 워드라인을 소자분리영역에서 연결시켜 패턴의 무너짐을 방지함으로써 게이트전극의 고집적화에 따른 패턴의 무너짐 현상을 방지하고 반도체소자의 수율을 향상시키는 반도체소자의 워드라인 형성방법을 제공하는데 그 목적이 있다.

도 1 은 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 소자분리막 13 : 활성영역

15 : 게이트전극, 워드라인 17 : 보조패턴

19 : 비트라인 콘택영역 21 : 캐패시터 콘택영역

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 워드라인 형성방법은,

소자분리막이 형성된 반도체기판 상에 워드라인을 형성하는 방법에 있어서,

반도체기판 상부에 워드라인용 도전체를 형성하는 공정과,

상기 소자분리막 상에서 이웃하는 워드라인과 연결되는 보조패턴을 형성할 수 있는 워드라인 마스크를 이용하여 상기 워드라인용 도전체를 패터닝함으로써 워드라인을 형성하는 공정과,

후속 공정으로 상기 보조패턴을 제거하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 은 본 발명의 실시예에 따른 반도체소자의 워드라인 형성방법을 도시한 평면도이다.

먼저, 반도체소자의 활성영역을 정의하는 소자분리막(11)을 반도체기판 상부에 형성한다.

그리고, 상기 활성영역을 통과하는 게이트전극, 즉 워드라인(15)을 형성한다.

이때, 상기 워드라인(15)은 전체표면상부에 게이트산화막, 게이트전극용 도전체 및 마스크절연막을 적층하고 이를 게이트전극 마스크를 이용한 식각공정으로 패터닝하여 형성한다.

그리고, 상기 워드라인(15) 형성공정은, 소자분리막(11) 상에서 상기 워드라인(15) 사이에 존재하는 보조패턴(17)을 동시에 형성한다.

이때, 상기 보조패턴(17)은 상기 워드라인(15)과 패턴의 선폭을 다르게 하여 형성할 수 있어 형성공정에 어려움은 없다.

그리고, 상기 보조패턴(17)은 별도의 마스크를 사용하지 않고 소자분리막(11) 상에서 패턴 브릿지 ( bridge ) 가 유발되도록 게이트전극을 패터닝하여 형성할 수 있다.

여기서, 19 는 비트라인 콘택영역을 도시하고, 21 은 캐패시터 콘택영역을 도시한다.

한편, 상기 보조패턴(17)은 후속공정중 과도식각공정으로 제거될 수 있으며 별도의 마스크를 이용하여 제거할 수도 있다. (도 1 )

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 워드라인 형성방법은, 반도체소자의 고집적화에 따라 패턴의 에스펙트비가 증가되어 유발될 수 있는 패턴의 무너짐을 방지할 수 있어 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (2)

1. 소자분리막이 형성된 반도체기판 상에 워드라인을 형성하는 방법에 있어서,

   반도체기판 상부에 워드라인용 도전체를 형성하는 공정과,

   상기 소자분리막 상에서 이웃하는 워드라인과 연결되는 보조패턴을 형성할 수 있는 워드라인 마스크를 이용하여 상기 워드라인용 도전체를 패터닝함으로써 워드라인을 형성하는 공정과,

   후속 공정으로 상기 보조패턴을 제거하는 공정을 포함하는 반도체소자의 워드라인 형성방법.
2. 제 1 항에 있어서,

   상기 보조패턴은 후속 식각공정의 과도식각공정으로 제거하거나, 별도의 식각마스크를 이용하여 제거하는 것을 특징으로하는 반도체소자의 워드라인 형성방법.