KR19980038054A - 반도체 소자의 패턴 형성 방법 - Google Patents

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KR19980038054A
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홍기로
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 노광시 빛의 근접효과에 의해 셀 블럭의 가장자리에 있는 감광막 패턴이 쓰러지는 것을 해소하기 위하여 단위 셀의 가장자리에 형성되는 패턴의 방향을 단위 셀의 내부에 형성되는 패턴의 형성과는 직각 방향으로 배열하여 감광막 패턴을 형성하는 것이다.

Description

반도체 소자의 패턴 형성 방법
본 발명은 반도체 소자의 패턴 형성방법에 관한것으로, 특히 단위 셀 영역에 직사각형 구조의 패턴이 반복적으로 배열되는 감광막 패턴을 형성하는 방법에 관한것이다.
일반적으로 메모리소자에 있어서, 예를들어 셀지역에는 반복적으로 패턴이 배열되는데 감광막 패턴이 밀집되는 지역과 가장 자리에 형성되는 감광막 패턴간에는 노광되는 빛의 에너지와 빛의 간섭 및 근접 효과에 의해 서로 다른 영향을 받게 된다.
또한, 반도체소자가 고집적화 될수록 셀지역에 형성되는 소자로 인해 단차가 증대되어 다층 감광막이 널리 이용되고 있다. 그러나, 공정의 단순화를 위하여 단층의 감광막을 가능한 적용하고자 시도하고 있는 실정이다.
도1은 반도체 기판 상부에 셀 블럭 내에 직사각형의 패턴(1)이 반복적으로 종횡 방향으로 배열될 때 셀 블럭과 블럭 사이의 경계면에 주변회로지역(3)이 구비되는 공간이 마련된다.
도2는 종래 기술에 의해 도1과 같이 패턴이 구비된 마스크를 이용하여 반도체 기판에 감광막 패턴(1′, 2′)을 형성할 때 셀 블럭 가장자리에 있는 감광막 패턴중에서 횡 방향으로 길게 연장된 직사각형 감광막 패턴(2′)이 빛의 근접효과에 의해 역 경사가 방생되면서 감광막 패턴(2′)이 쓰러지는 문제가 발생된다.
이와같이 셀 블럭의 가장자리에 있는 감광막 패턴이 쓰러지는 것을 해소하기 위하여 감광막 하부에 다른 물성을 갖는 물질층을 증착하거나 희생 패턴을 사용하는 방법이 있으나 공정의 단순화 및 소자의 크기에 악 영향을 미치는 문제가 발생된다.
본 발명은 노광시 빛의 근접효과에 의해 셀 블럭의 가장자리에 있는 감광막 패턴이 쓰러지는 것을 해소하기 위하여 단위 셀의 가장자리에 형성되는 패턴의 방향을 단위 셀의 내부에 형성되는 패턴의 형성과는 직각 방향으로 배열하여 감광막 패턴을 형성하는 방법을 제공하는데 그 목적이 있다.
도1은 종래의 기술로 셀 블럭에 직사각형 패턴이 반복적으로 배열된 것을 도시한 레이 아웃도이다.
도2는 종래 기술에 의해 도1과 같이 패턴이 구비된 마스크를 이용하여 반도체 기판에 감광막 패턴을 형성한 것을 도시한 단면도이다.
도3은 본 발명의 실시예에 의해 셀 블럭에 직사각형 패턴을 반복적으로 배열하되 셀 블럭의 내부와 가장자리에 위치하는 패턴 장축의 방향을 다르게 형성하는 것을 도시한 레이 아웃도어이다.
도면의 주요부분에 대한 부호의 설명
1, 11 : 패턴 1′, 2′ : 감광막 패턴
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 패턴 형성방법에 있어서, 셀 블럭의 내측에 구비되는 다수의 직사각형 패턴들의 장축을 횡방향으로 배열하고, 횡 방향으로 연장되는 주변회로지역에 인접되고, 셀 블럭의 가장자리에 있는 직사각형 패턴들의 장축을 종방향으로 배열하여 셀 블럭의 내부에 형성되는 패턴의 장축과는 셀 블럭의 가장 자리에 위치하는 패턴의 장축과는 수직 방향으로 배열하는 것이다.
상기한 본 발명은 단위 셀의 가장자리에 인접되도록 패턴의 단축을 형성함으로써 노광시 빛의 근접효과가 발생되는 것을 최소화하여 셀 블럭의 가장자리에 감광막 패턴이 언더컷이 발생되는 것이 줄어들고 그 결과 감광막 패턴의 쓰러짐 현상을 최소화 할 수가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도3은 본 발명의 실시예에 의해 셀 블럭의 내측에 구비되는 패턴(11)의 장축을 횡방향으로 배열하고, 횡 방향으로 연장되는 주변회로지역(13)에 인접되고, 셀 블럭의 가장자리에 있는 직사각형 패턴(12)의 장축을 종방향으로 배열하여 셀 블럭의 내부에 형성되는 패턴의 장축과는 수직 방향으로 배열한 것을 도시한 레이 아웃이다.
본 발명은 예를 들어 디램의 저장전극을 형성하는 공정에서 셀 블럭에 다수의 저장전극 마스크용 감광막 패턴을 형성하는데 이용할 수가 있다.
상기한 본 발명과 같이 단위 셀 블럭의 가장자리에 인접되도록 패턴의 단축을 형성함으로써 노광시 빛의 근접효과가 발생되는 것을 최소화하여 셀 블럭의 가장자리에 감광막 패턴이 언더컷이 발생되는 것이 줄어들고 그 결과 감광막 패턴의 쓰러짐 현상을 최소화 할 수가 있다.
본 발명에 의하면 디바이스 크기에 영향을 미치는 희생 패턴 적용 및 빛의 근접 효과를 억제하기 위해 별도로 다른 층을 증착하지 않고도 안정된 프로파일을 갖는 감광막 패턴을 형성할 수가 있다.
또한, 고집적 반도체 소자에서 독립 패턴을 단층의 감광막을 사용하여 감광막 패턴을 형성할 수가 있으며, 웨이퍼 오염을 줄일 수 있으며 공정이 단순화된다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (4)

  1. 반도체 소자의 패턴 형성방법에 있어서, 셀 블럭의 내측에 구비되는 다수의 직사각형 패턴들의 장축을 횡방향으로 배열하고, 횡 방향으로 연장되는 주변회로지역에 인접되고, 셀 블럭의 가장자리에 있는 직사각형 패턴들의 장축을 종방향으로 배열하여 셀 블럭의 내부에 형성되는 패턴의 장축과는 셀 블럭의 가장자리에 위치하는 패턴의 장축과는 수직 방향으로 배열하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  2. 제1항에 있어서, 상기 패턴은 감광막 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  3. 제2항에 있어서, 상기 감광막은 단층으로 이루어진 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
  4. 제1항에 있어서, 제1항의 공정을 디램의 저장전극 패턴을 형성하는 공정에 적용하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
KR1019960056900A 1996-11-23 1996-11-23 반도체 소자의 패턴 형성 방법 KR19980038054A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546109B1 (ko) * 1999-06-22 2006-01-24 주식회사 하이닉스반도체 반도체소자의 워드라인 형성방법

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