KR100459688B1 - 도전층패턴상에내식각성버퍼층을구비하는반도체장치및그제조방법 - Google Patents

Abstract

본 발명은 도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치에 관해 개시한다. 상기 버퍼층은 포토공정에서 현상액에 대한 내 식각성을 갖는 물질층이다. 이 결과, 상기 도전층 패턴 형성후 실시되는 공정 예컨대, 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴을 형성하기 위한 현상공정이나 폴리이미드층 패턴의 재 형성 공정에서 상기 도전층 패턴이 손상되는 것을 방지하여 패키지공정에서 반도체장치가 손상되는 것을 방지할 수 있다.

Description

도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치 및 그 제조방법{Semiconductor device comprising on conductive layer pattern buffer layer having an endurance for etching and method for manufacturing the same}

본 발명은 도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치 및 그제조방법에 관한 것으로서 특히, 폴리이미드 패턴 형성공정에서 노출시키고자하는 도전층 패턴이 포토공정이나, 폴리이미드 패턴 재 형성공정에 의해 식각되는 것을 방지하는 방법에 관한 것이다.

반도체 장치의 고 집적화에 따라 웨이퍼의 단위면적당 반도체소자 밀도는 높아지고, 이를 위한 반도체장치의 제조공정은 전에 비해 복잡하며 어려워지고 있다.

반도체장치의 제조공정중 기판 상에 한 패턴을 형성하기 위해서 그 패턴을 이루는 물질층 상에 감광막을 도포한 다음 사진공정을 거쳐 물질층의 특정영역을 한정하는 감광막 패턴을 형성하고, 형성된 감광막 패턴을 식각마스크로 사용하여 물질층을 패터닝함으로써 원하는 패턴이 형성된다. 그런데, 감광막의 노광된 부분을 제거하는 공정에서 감광막 아래에 형성된 물질층의 노출되는 부분이 감광막의 현상액에 의해 손상되는 경우가 발생된다. 이러한 경우는 도전층 패턴을 노출시키는 비어홀을 포함하는 폴리이미드층 패턴이 구비된 반도체장치의 제조공정에서 볼 수 있다.

이하, 종래 기술에 의한 도전층 패턴 상에 폴리이미드층 패턴을 구비하는 반도체 장치의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 4는 종래 기술에 의한 폴리이미드 패터닝 방법을 단계별로 나타낸 도면들이다.

도 1을 참조하면, 반도체기판(10) 상에 도전층 패턴(12)을 형성한다. 도전층 패턴(12)은 도전층 패드로 사용된다.

도 2를 참조하면, 반도체기판(10) 및 도전층 패턴(12)의 전면에 폴리이미드층(polyimide layer)(14)을 형성한 다음 평탄화한다. 이후, 폴리이미드층(14) 상에 감광막(16)을 도포한다. 감광막(16)의 도전층 패턴(12)에 대응하는 영역중 일부를 노광한다. 도 2에서 참조번호 16a는 감광막(16)의 노광된 부분을 나타내고, 16b는 감광막(16)의 노광되지 않은 부분을 나타낸다. 이어서, 노광된 결과물을 현상(18)한다. 이 결과, 도 3에 도시한 바와 같이, 감광막(16)의 노광된 부분(16a)이 제거되고 이 결과 노출되는 폴리이미드층도 제거되어 도전층 패턴(12)을 노출시키는 비어홀이 형성된다. 이후, 감광막(16)의 노광되지 않은 부분(16b)을 제거하면 도 4에 도시한 바와 같이, 도전층 패턴(12)의 계면을 노출시키는 비어홀을 포함하는 폴리이미드 패턴(14a)이 형성된다.

그런데, 도 3에 도시한 바와 같이, 감광막(16)의 노광된 부분(16a)과 그에 대응하는 폴리이미드층을 현상하는 과정에서 현상액으로 통상 강 알칼리성 용액이 사용되므로 노출되는 도전층 패턴(12)의 표면이 손상될 수 있다. 도 4의 참조번호 20은 이러한 결과를 나타낸다.

예컨대, 현상을 1회실시하는 경우, 도전층 패턴(12) 표면의 약 1,500Å(분당 400Å)정도가 식각된다. 아울러, 폴리이미드층 패턴이 불량해져서 재 작업을 실시하는 경우, 도전층 패턴(12)의 표면 식각량은 더욱 증가하게 된다. 이 결과 도전층 패턴(12)의 표면 토폴로지(topology)는 심하게 변형되어 패키지공정에서 결함이 유발된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술에서 나타나는 문제점을 해소하기 위해 폴리이미드 층에 포함된 도전층 패드의 손상을 방지하여 패키지 공정을 완전하게 마무리할 수 있는 전기가 되는 반도체장치를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체장치를 제조하는 방법을 제공함에 있다.

도 1 내지 도 4는 종래 기술에 의한 폴리이미드 패터닝 방법을 단계별로 나타낸 도면들이다.

도 5는 본 발명의 실시예에 의한 내 식각성 버퍼층 패턴을 구비하는 반도체장치의 단면도이다.

도 6 내지 도 9는 본 발명의 실시예에 의한 도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

도면의 주요 부분에 대한 부호 설명

40:반도체기판. 42:도전층 패턴.

44:버퍼층(buffer layer).

46:폴리이미드층. 50:비어홀.

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치는 반도체기판, 상기 반도체 기판 상에 형성된 도전층 패턴, 상기 반도체기판 상에 형성되고 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴을 구비하는 반도체 장치에 있어서,

상기 도전층 패턴과 상기 폴리이미드층 패턴사이에 버퍼층(buffer layer)을 구비한다.

본 발명의 실시예에 의하면, 상기 버퍼층은 상기 도전층 패턴의 식각방지막이다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 제조방법은 다음과 같다.

(a) 반도체기판 상에 도전층 패턴을 형성한다. (b) 상기 도전층 패턴의 전면에 버퍼층을 형성한다. (c) 상기 반도체기판 상에 상기 도전층 패턴을 노출시키는 폴리이미드층 패턴을 형성한다.

본 발명의 실시예에 의하면, 상기 (c) 단계는 (c1) 상기 반도체기판과 상기버퍼층의 전면에 폴리이미드층을 형성한다. (c2) 상기 폴리이미드층의 전면에 감광막을 도포한다. (c3) 상기 감광막의 상기 도전층 패턴 상에 도포된 부분을 노광한다. (c4) 상기 결과물을 현상하여 상기 노광된 부분에 해당하는 상기 버퍼층을 노출시킨다. (c5) 상기 버퍼층의 노출된 부분을 제거하여 상기 도전층 패턴을 노출시킨다.

본 발명은 도전층 패턴의 전면에 포토공정에서 현상액에 대한 내 식각성을 갖는 버퍼층을 구비한다. 이 결과, 상기 도전층 패턴 형성후 실시되는 공정 예컨대, 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴 형성을 위한 현상공정이나 폴리이미드층 패턴의 재 형성 공정에서 상기 도전층 패턴이 손상되는 것을 방지하여 패키지공정에서 반도체장치가 손상되는 것을 방지할 수 있다.

이하, 본 발명의 실시예에 의한 도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 5는 본 발명의 실시예에 의한 내 식각성 버퍼층 패턴을 구비하는 반도체장치의 단면도이다.

도 6 내지 도 9는 본 발명의 실시예에 의한 도전층 패턴 상에 내 식각성 버퍼층을 구비하는 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

먼저, 도 5를 참조하여 본 발명의 실시예에 의한 반도체장치를 설명한다.

구체적으로, 반도체기판(40) 상의 소정 영역에 도전층 패턴(42)이 구비되어 있다. 상기 도전층 패턴(42)의 측면은 버퍼층 패턴(44a)에 의해 완전히 감싸여 있다. 상기 버퍼층 패턴(44a)은 상기 도전층 패턴(42)의 양 가장자리 일부 영역에 까지 확장되어 있다. 따라서 상기 도전층 패턴(42)의 상부 일부영역만 노출되고 나머지 영역은 상기 버퍼층 패턴(44a)에 의해 덮혀 있다. 상기 반도체기판(40)의 노출된 전면에는 폴리이미드층 패턴(46a)이 구비되어 상기 버퍼층 패턴(44a)에 의해 노출되는 상기 도전층 패턴(42)의 일부영역을 그대로 노출시키고 있다. 따라서 상기 버퍼층 패턴(44a)은 상기 도전층 패턴(42)과 상기 폴리이미드층 패턴(46a) 사이에 구비되어 상기 도전층 패턴(42)이 상기 폴리이미드층 패턴(46a)과 직접 접촉되는 것을 방지하는 수단이 된다.

다음에는 이와 같은 구성을 갖는 반도체장치를 제조하는 방법을 설명한다.

도 6을 참조하면, 반도체 기판(40) 상의 소정영역에 도전층 패턴(42)을 형성한다. 상기 도전층 패턴(42)의 전면에 버퍼층(44)을 형성한다. 상기 버퍼층(44)은 강 알칼리성 용액인 감광막의 현상액에 대한 내 식각성이 있는 물질막으로 형성한다.

도 7을 참조하면, 상기 반도체기판(40)의 노출된 전면과 상기 버퍼층(44)의 전면에 폴리이미드층(46)을 형성한 다음 그 전면을 평탄화한다. 계속해서, 상기 폴리이미드층(46) 상에 감광막(48)을 도포한다. 상기 감광막(48)은 포지티브 감광막을 사용한다. 상기 감광막(48)으로 네가티브 감광막을 사용해도 무방하다. 이때는 상기 감광막(48)의 노광되는 부분이 반대가 된다. 상기 감광막(48)의 상기 도전층 패턴(42) 상에 도포된 소정 영역을 노광한다. 도 7에서 참조번호 48a와 48b는 각각 상기 감광막(48)의 노광된 부분과 노광되지 않은 부분을 나타낸다. 이와 같은 결과물을 현상(49) 하면, 도 8에 도시한 바와 같이, 상기 감광막(48)과 상기 폴리이미드층(46)의 노광된 부분이 제거되어 상기 버퍼층(44)이 노출되는 홀(50)과 상기 홀(50)을 포함하는 감광막 패턴(48b)과 폴리이미드층 패턴(46a)이 형성된다.

상기 현상(49)에서 현상액으로 강 알칼리 용액이 사용되는데, 상기 도전층 패턴(42)의 전면에 상기 버퍼층(44)이 형성되어 있고, 또한 상기 버퍼층(44)이 상기 현상액에 대해 내 식각성을 갖는 물질층이므로 상기 도전층 패턴(42)의 계면은 상기 현상(49)에서 보호된다. 아울러 상기 현상(49) 후, 상기 폴리이미층 패턴(46a)에 불량이 나타나는 경우, 상기 폴리이미드층(도 7의 46) 형성단계에서 부터 새로 시작하여 상기 폴리이미드층 패턴(46a)을 새로 형성하여야 한다. 이때에도 상기 버퍼층(44)으로 인해 상기 도전층 패턴(42)은 보호된다.

도 9를 참조하면, 도 8의 상기 감광막 패턴(48a)을 식각마스크로 하여 상기 버퍼층(44)의 노출된 부분을 이방성식각하면, 상기 도전층 패턴(42)을 노출시키는 버퍼층 패턴(44a)이 형성된다. 이후, 상기 감광막 패턴(48b)을 제거한다. 결과적으로 상기 홀(50)은 상기 도전층 패턴(42)을 노출시키는 비어홀이 된다.

상술한 바와 같이, 본 발명에 의한 반도체장치는 반도체기판 상에 도전층 패턴과 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴을 구비하는데, 상기 도전층 패턴과 상기 폴리이미드층 패턴 사이에 상기 현상액에 대해 내 식각성을 갖는 버퍼층 패턴을 구비하고 있다.

이 결과, 상기 도전층 패턴 형성후 실시되는 공정 예컨대, 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴을 형성하기 위한 현상공정이나 폴리이미드층 패턴의 재 형성 공정에서 상기 도전층 패턴이 손상되는 것을 방지하여 패키지공정에서 반도체장치가 손상되는 것을 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (2)

1. 반도체기판, 상기 반도체 기판 상에 형성된 도전층 패턴, 상기 반도체기판 상에 형성되고 상기 도전층 패턴 상에 비어홀을 갖는 폴리이미드층 패턴을 구비하는 반도체 장치에 있어서,

   상기 도전층 패턴과 상기 폴리이미드층 패턴사이에 현상공정에 사용되는 현상액에 대해 내 식각성을 갖는 버퍼층(buffer layer)이 구비된 것을 특징으로 하는 반도체장치.
2. (a) 반도체기판 상에 도전층 패턴을 형성하는 단계;

   (b) 상기 도전층 패턴의 전면에 현상액에 대한 내 식각성을 갖는 버퍼층을 형성하는 단계; 및

   (c) 상기 반도체기판과 상기 버퍼층의 전면에 폴리이미드층을 형성하는 단계;

   (d) 상기 폴리이미드층의 전면에 감광막을 도포하는 단계;

   (e) 상기 감광막의 상기 도전층 패턴 상에 도포된 부분을 노광하는 단계;

   (f) 상기 (e) 단계의 결과물을 현상하여 상기 노광된 부분에 해당하는 상기 버퍼층을 노출시키는 단계; 및

   (g) 상기 버퍼층의 노출된 부분을 제거하여 상기 도전층 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.

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