KR19990057897A - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정중 단차를 갖는 반도체 소자의 평탄화 방법에 관한 것으로써, 주변 회로 영역과 셀 영역간의 단차를 나타내는 반도체 소자의 제조시, 웨이퍼의 평탄화를 이루기 위하여, 단차를 갖는 층간절연막 상에 상대적으로 낮은 지역을 덮는 포토레지스트 패턴을 형성하고, 노출되는 상대적으로 높은 지역을 등방성 식각 함으로써, 반도체 소자의 평탄화를 실현시킬 수 있다.

Description

반도체 소자의 평탄화 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단차를 갖는 반도체 소자의 평탄화 방법에 관한 것이다.

잘 알려진 바와 같이, 반도체 소자가 점차 고집적화되어 감에 따라 다층의 폴리 실리콘 또는 금속이 국부적으로 적층 되므로, 일정 공정이 지난 웨이퍼는 심한 단차를 갖게 된다. 특히, 메모리 소자를 제조하는 경우, 일정 공정이 지나면 셀 지역은 주변 회로 지역에 비해 상대적으로 높게 되어 셀 지역과 주변 회로 지역은 심한 단차를 보이게 된다. 따라서, 단차에 의해 후속 포토 마스크 작업의 노광 공정시 낮은 지역과 높은 지역에서 동시에 만족되는 최적의 초점심도를 결정하기 힘들게 된다.

도1a 및 도1b는 단차를 갖는 웨이퍼 상에 포토 마스크 공정을 실시하는 공정 단면도이다.

먼저, 도1a는 소정 공정이 완료된 웨이퍼에 각 소자의 절연을 위하여 층간절연막(11)을 형성한 후의 단면도로서, 낮은 지역(102)과 높은 지역(101)에 의해 단차가 발생됨을 보여준다.

다음으로, 도1b는 단차를 갖는 층간절연막(11) 상부에 전도막(12)을 형성한 다음, 리소그라피 공정을 실시하여 포토레지스트를 도포한후 높은 단차 지역상의 포토레지스트 패턴(13a), 경사진 지역상의 포토레지스트 패턴(13b), 낮은 단차 지역상의 포토레지스트 패턴(13c)을 각각 형성한 상태의 단면도이다.

반도체 소자의 제조 공정에서 도1b에 도시된 바와 같이 소자의 부위별 단차가 증가할수록 후속 공정에서 문제가 발생하게 된다. 예를 들면 심한 단차가 존재하는 경우 리소그라피 공정 작업시 초점심도(DOF: Depth of focus) 마진이 감소하게 되는데, 이것은 포토레지스트의 유동성이 우수하여 하부 단차에도 불구하고 평탄하게 도포되어 낮은 지역을 갖는 영역(102)과 높은 지역을 갖는 영역(101)의 패터닝할 포토레지스트의 두께가 심하게 차이가 나기 때문이다. 결과적으로는, 높은 지역을 갖는 영역(101)과 낮은 지역을 갖는 영역(102)에서 동시에 최적의 공정 조건을 찾기가 어렵게 되는 것이다.

또한, 도1b에 도시된 바와 같이, 단차각(θ)이 큰 경우 식각공정 진행시 포토레지스트 패턴(13b)을 식각장벽으로하여 전도막(12)을 식각할 때에는, 경사진 부위에 그 에지가 형성된 경사 부분에서 요구되는 식각 두께(B)가 증가하게 된다. 이때 식각 해야할 두께는 단차각에 비례하여 다음 수학식과 같이 증가한다.

경사진 부분의 전도막 식각 두께 (B) = 전도막 두께(A)/ cosθ

즉 경사 부분에서 전도막(12)의 식각이 완전히 이루어지기 위해서는 많은 과도 식각이 필요해지고 이로 인하여 하부층의 부위별로는 필요 이상의 과도 식각이 행해짐으로써 패턴이 필요 이상으로 얇아진다거나, 노칭 현상 등의 패턴 불량의 문제점이 발생된다.

따라서 이러한 단차를 갖는 반도체 소자의 평탄화 방법의 개발이 필요하게 되었다.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 주변 회로 영역과 셀 영역 등의 단차를 나타내는 반도체 소자의 제조시, 높은 지역을 갖는 영역을 제거하여 단차를 감소시키기 위한 반도체 소자의 평탄화 방법을 제공함을 그 목적으로 한다.

도1a 및 도1b는 종래의 단차를 나타내는 지역의 단면도.

도2a 및 도2b는 본 발명의 일실시예에 따른 단차를 나타내는 지역의 평탄화 방법을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 간단한 설명

21 : 층간절연막

22 : 포토레지스트

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 평탄화 방법은, 상대적으로 낮은 지역 및 높은 지역으로 이루어진 층간절연막을 갖는 반도체 소자의 평탄화 방법에 있어서, 상기 층간절연막 상부에 포토레지스트를 도포하는 제1단계; 상기 높은 지역이 오픈된 포토레지스트 패턴을 형성하는 제2단계; 및 상기 포토레지스트 패턴에 의하여 노출되는 상기 층간절연막을 등방성 식각하되 상기 층간절연막을 일정 수평거리만큼 더 측면식각하는 제3단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2a 및 도2b는 본 발명의 일실시예에 따른 단차를 갖는 지역의 평탄화 방법을 나타내는 공정 단면도이다.

먼저, 도2a에 도시된 바와 같이, 단차를 갖는 층간절연막(21)상부에 포토레지스트(22)를 도포한다. 그리고, 포토레지스트(22)를 노광 및 현상하여 적절하게 크기를 조절하는데, 적어도 낮은 지역을 갖는 층간절연막(21)을 덮도록 하여 포토레지스트 패턴(22)을 형성한다. 즉 높은 지역을 갖는 층간절연막(21)을 오픈시키도록 하는 포토레지스트 패턴(22)을 형성한다는 것이다.

여기서 패터닝되는 포토레지스트 패턴(22)의 일측 에지(edge)는 경사진 부분이나 높은 지역을 갖는 영역(201)내에서 유동적으로 배치될 수 있다. 즉, 포토레지스트 패턴(22)의 경계면은 단차가 명백히 떨어지기 시작하는 위치를 기준으로 하여 어느 정도의 범위 내에 있어야 만하고, 경사 부분에서 너무 멀리 떨어져 있다거나 낮은 지역을 갖는 층간절연막(21)에 위치하게 되면, 단차 완화 효과는 없어지게 될 것이다. 따라서 단차가 명백히 떨어지기 시작하는 위치를 기준으로 영역 “201” 이내에 포토레지스트 패턴(22)의 경계면이 있어야 한다.

다음으로, 도2b에 도시된 바와 같이, 포토레지스트 패턴(22)에 의하여 노출되는 높은 지역을 갖는 층간절연막(21)을 등방성 식각방법으로 식각한다. 여기서 노출되는 높은 지역 영역뿐만 아니라 등방성 식각 특성으로 인하여 유도되는 측면방향 식각으로 포토레지스트 패턴 (22)경계면 하부의 층간절연막(21)이 식각된다.

따라서, 등방성 식각 특성을 이용하여 높은 지역을 갖는 지역과 낮은 지역을 갖는 지역 사이의 경사 부분의 경사각이 원래보다 완만하게 되어 전체적인 단차도 감소된다. 또한 수평으로 층간절연막(22)이 식각되는 식각 거리(203)를 수직으로 층간절연막(22)이 식각되는 식각 거리(202)보다 같거나 크게 하여 단차 지역 경사도를 더욱 완만하게 조절할 수 있다.

여기서 이러한 수직 및 수평 식각 거리(202, 203)의 조절은 층간절연막(21)과 포토레지스트(22) 사이의 접착성을 변화시킴으로써 조절할 수 있고, 이러한 방법으로 첫 번째 방법은, 포토레지스트 도포시 HMDS의 도포 조건을 변화시키는 방법을 들 수 있고, 두 번째 방법으로, 포토레지스트의 노출 및 현상 후에 실시하는 베이킹 공정의 조건 조절 방법, 세 번째 방법으로, 포토레지스트 하부층간 절연막으로 도핑된 산화막을 사용하고 이러한 도핑된 산화막의 도펀트의 농도를 조절하는 방법 등을 사용할 수 있다.

즉, 일반적으로 마스크 작업시 포토레지스트 도포 전에 포토레지스트와 하부층과의 접착성을 증가시키기 위하여 HMDS처리를 실시한다. 따라서, 본 발명에서는 포토레지스트와 하부층과의 접착성을 필요에 따라 조절함으로써 전술한 등방성 식각시 식각 용액이 포토레지스트와 하부층 사이의 계면으로 치고들어가는 거리를 조절한다는 것이다. 이렇게 함으로써 단차 지역의 최종 경사각을 원하는 정도로 조절할 수 있다. 습식 식각의 측면 식각 정도를 조절하기 위하여 HMDS 증착 조건을 처리 온도10℃ 내지 100℃, 처리 시간 1분에서 10분 사이에서 조절할 수 있다.

또한 마스크패턴 형성후 식각 전에 포토레지스트 베이킹 공정을 실시한다. 이 발명에서는 베이킹 조건을 변화시켜 습식 식각시의 측면 식각 정도를 조절한다. 즉 공정 온도 50℃ 내지 200℃, 공정 시간 1분에서 60분 사이 내에서 조절할 수 있다.

BPSG(Borophsophor silicate glass), PSG(phsophor silicate glass), BSG(Boro silicate glass) 등의 도핑된 산화막을 하부층으로 사용하는 경우 붕소나 인등의 불순물 농도에 의하여 산화막의 표면 특성을 바꿀 수 있다. 그 중에서 포토레지스트와 하부층과의 접합성에도 영향을 미치게 되는데 이것은 산화막 표면에 공정 분위기 중의 수분이 표면으로 흡착되기 때문이다.

전술한 바와 같이 층간절연막(21)과 포토레지스트(22)와의 계면 접합성을 조절하여 효과적인 평탄화를 이룰 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 주변 회로 영역과 셀 영역 등의 단차를 나타내는 반도체 소자의 제조시, 단차를 갖는 지역에서 상대적으로 낮은 지역을 갖는 부분을 식각 방지 마스크로 마스킹한 후, 이에 노출되는 상대적으로 높은 지역을 갖는 부분을 식각하여 소자의 평탄화를 이루어 결과적으로 소자의 수율을 향상시킨다.

Claims (6)

1. 상대적으로 낮은 지역 및 높은 지역으로 이루어진 층간절연막을 갖는 반도체 소자의 평탄화 방법에 있어서,

   상기 층간절연막 상부에 포토레지스트를 도포하는 제1단계;

   상기 높은 지역이 오픈된 포토레지스트 패턴을 형성하는 제2단계; 및

   상기 포토레지스트 패턴에 의하여 노출되는 상기 층간절연막을 등방성 식각하되 상기 층간절연막을 일정 수평거리만큼 더 측면식각하는 제3단계

   를 포함하여 이루어지는 반도체 소자의 평탄화 방법.
2. 제1항에 있어서,

   상기 포토레지스트 패턴의 에지는

   상기 높은 지역과 상기 낮은 지역의 경계 영역에 위치하는 반도체 소자의 평탄화 방법.
3. 제1항 또는 제2항에 있어서,

   상기 수평거리를 조절하기 위해 상기 포토레지스트 패턴과 상기 층간절연막과의 접착력을 조절하는 반도체 소자의 평탄화 방법.
4. 제3항에 있어서,

   상기 포토레지스트 패턴과 상기 층간절연막과의 접착력 조절은

   포토레지스트 도포 전의 HMDS처리 시간을 조절하여 이루어지는 반도체 소자의 평탄화 방법.
5. 제3항에 있어서,

   상기 포토레지스트 패턴과 상기 층간절연막과의 접착력 조절은

   포토레지스트 패턴 형성을 위한 사진 식각 공정시 베이킹 공정의 온도 및 시간을 조절하여 이루어지는 반도체 소자의 평탄화 방법.
6. 제3항에 있어서,

   상기 포토레지스트 패턴과 상기 층간절연막과의 접착력 조절은

   상기 층간절연막에 도핑되는 불순물의 농도를 조절하여 이루어지는 반도체 소자의 평탄화 방법.