KR20100086681A

KR20100086681A - 불휘발성 메모리 장치의 동작 방법

Info

Publication number: KR20100086681A
Application number: KR1020090006026A
Authority: KR
Inventors: 이정환; 박성제
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-01-23
Filing date: 2009-01-23
Publication date: 2010-08-02
Also published as: CN101789264B; JP2010170644A; US7986559B2; CN101789264A; US20100188903A1; KR101005117B1

Abstract

본원 발명의 불휘발성 메모리 장치의 동작 방법은 프로그램 대상 셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 프로그램 대상 셀들 중 제1 상태로 프로그램하고자 하는 셀들에 대하여 제1 기준전압을 기준으로 하는 제1 검증동작을 수행하는 단계와, 상기 제1 상태로 프로그램하고자 하는 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 상기 프로그램 동작 및 제1 검증동작을 반복수행하는 단계와, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계를 포함한다.

1 비트 패스, 검증 동작, 소스 라인 바운싱, 언더 프로그램

Description

불휘발성 메모리 장치의 동작 방법{Operating method of non volatile memory device}

본원 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지 노드, 상기 특정 비트라인과 감지 노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 검증 동작에서는 소스 라인 바운싱 현상에 의한 언더 프로그램 셀들의 발생으로 인해 독출 마진이 감소되는 문제점이 발생한다. 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.

제1 기준전압(PV1)이상으로 프로그램 되지 않은 셀들이 있지만, 프로그램이 된 것으로 판독되게 된다. 따라서 제1 기준전압(PV1)과 독출전압(Vread)차이에 해당하는 독출마진이 감소하게 된다. 멀티 레벨 셀 프로그램 방법에서는 이러한 현상이 더욱 치명적인 문제가 될 수 있다. 2 이상의 복수의 문턱전압 분포를 갖게 되므로, 각 분포별 독출마진으로 최대한 확보해야 하기 때문이다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 언더 프로그램 셀 방지를 위하여 일정시점후 검증동작의 기준전압을 상승시켜 검증하는 불휘발성 메모리 장치의 동작방법을 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 프로그램 대상 셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 프로그램 대상 셀들 중 제1 상태로 프로그램하고자 하는 셀들에 대하여 제1 기준전압을 기준으로 하는 제1 검증동작을 수행하는 단계와, 상기 제1 상태로 프로그램하고자 하는 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 상기 프로그램 동작 및 제1 검증동작을 반복수행하는 단계와, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계를 포함한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 프로그램 대상 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 프로그램 동작 및 제1 기준전압을 기준으로하는 제1 검증동작을 반복수행하는 단계와, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동 작 및 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 임계값만큼 반복수행하는 단계와, 상기 제2 검증동작횟수가 상기 임계값보다 커지면 상기 프로그램 대상 셀들이 제1 기준전압이상으로 모두 프로그램될때까지 프로그램 동작 및 제1 기준전압을 기준으로하는 제1 검증동작을 반복수행하는 단계를 포함한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 제1, 제2, 제3 프로그램 대상 셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제1 프로그램 대상 셀들에 대하여 제1 기준전압을 기준으로하는 제1 검증동작을 수행하는 단계와, 상기 제1 프로그램 대상 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 상기 프로그램 동작 및 제1 검증동작을 반복수행하는 단계와, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압 보다 큰 기준전압을 기준으로하는 검증동작을 임계값만큼 반복수행하는 단계를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 1 비트 패스 시점을 기준으로 제1 기준전압을 다소 상승시킨 전압에 따라 검증 동작을 수행할 수 있다. 이와 같이 본원 발명에서는 제1 기준전압이상으로 프로그램된 셀이 발생한 시점을 기준으로 하여, 기준전압을 다소 상승시킨 검증동작을 수행함으로써 소스 라인 바운싱 현상에 따른 언더 프로그램 셀 발생을 방지시킨다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 본원 발명에 적용되는 불휘발성 메모리 장치의 메모리 셀 어레이의 구조를 도시한 도면이다.

도시된 메모리 셀 어레이는 단일 메모리 셀 블록(100)이다. 상기 메모리 셀 블록(100)은 데이타를 저장하는 메모리 셀(MC0~MCn)들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL)사이에 접속된 소스 선택 트랜지스터(SST)를 포함한다.

또한, 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)들 사이에 직렬 연결된 메모리 셀들을 포함하는데, 이를 셀 스트링(110)이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page, 120)라 한다. 각각의 비트 라인에 연결된 복수개의 셀 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

한편, 각각의 스트링은 공통 소스 라인(CSL)과 접속되며, 각 소스라인은 비트라인과 평행한 메탈 바이패스 라인(metal bypass line, 미도시 됨)과 접속된다. 이때 소스 라인은 n+ 확산된 소스 라인(n+ diffused source line)으로 저항 성분을 포함하며, 이 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.

도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.

상기 도면은 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램되는 셀 즉, 패스트 프로그램 셀(fast program cell)외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.

슬로우 프로그램 셀(모두 "1"로 표시됨)의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전류(Icell)를 감소시키게 된다. 이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보다 작은데도 불구하고 검증을 통과하게 되고 이 셀들은 기 준전압 이상으로 프로그램이 완료된 것으로 보아 이후 더 이상 프로그램이 수행되지 않게 된다.

도 2b는 상기 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노이즈가 감소된 상황을 도시하고 있다. 공통 소스 라인의 노이즈가 감소되어 패스트 프로그램 셀로 흐르는 전류는 더 증가하게 된다.

이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.

도 3은 불휘발성 메모리 장치에서 발생하는 언더 프로그램 현상을 표시한 그래프이다.

도시된 바와 같이 제1 기준전압(PV1)이상으로 프로그램 되지 않은 셀들이 있지만, 앞서 설명한 이유에 의하여 프로그램이 된 것으로 판독되게 된다. 따라서 제1 기준전압(PV1)과 독출전압(Vread)차이에 해당하는 독출마진이 감소하게 된다. 멀티 레벨 셀 프로그램 방법에서는 이러한 현상이 더욱 치명적인 문제가 될 수 있다. 2 이상의 복수의 문턱전압 분포를 갖게 되므로, 각 분포별 독출마진으로 최대한 확보해야 하기 때문이다.

본원 발명에서는 이러한 소스 라인 바운싱 현상에 따른 언더 프로그램 문제를 해결하고자 한다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작 및 검증 동작을 설명하기 위한 도면이고, 도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다.

먼저 프로그램 동작을 수행한다(단계 500).

상기 프로그램 동작은 ISPP(Incremental step pulse program) 프로그램 방법에 따른 것으로, 프로그램 펄스형태의 프로그램 전압을 워드라인에 인가하여 프로그램동작을 수행한다. 그리고 매 프로그램 펄스 인가후에는 검증 동작을 수행하여, 매 프로그램 펄스 인가시마다 프로그램 전압을 상승시켜 프로그램 동작을 수행한다.

다음으로 제1 기준전압(PV1)에 따라 제1 검증동작을 수행한다(단계 510).

즉 프로그램 대상 셀들이 제1 기준전압(PV1)이상으로 프로그램되었는지 여부를 확인한다. 상기 검증동작은 통상의 검증동작에 따라 수행한다. 즉 비트라인을 하이레벨로 프리차지시킨후, 검증대상셀의 워드라인에는 제1 기준전압(PV1), 나머지셀의 워드라인에는 패스전압(Vpass)을 인가시킨다. 나머지 셀들은 패스전압(Vpass)에 의하여 모두 턴온상태가 된다. 상기 검증대상셀의 문턱전압이 제1 기준전압(PV1)보다 낮은 경우에는 해당 셀은 턴온된다. 그결과 프리차지된 비트라인의 전하들이 셀 스트링을 통해 공통소스라인으로 디스차지된다.

그러나 상기 검증대상셀의 문턱전압이 제1 기준전압(PV1)이상으로 프로그램된 경우에는 해당 셀은 턴온되지 않는다. 그 결과 비트라인의 전압레벨이 하이레벨 상태로 유지된다. 이와 같은 비트라인의 전압 레벨 변화를 센싱하여 프로그램 대상 셀들이 제1 기준전압(PV1)이상으로 프로그램되었는지 여부를 확인한다.

상기 검증 결과 프로그램 대상 셀 중 제1 기준전압이상으로 프로그램된 셀이 발생하였는지 여부를 확인한다(단계 520).

제1 기준전압이상으로 프로그램된 셀이 발생하기까지는 이후 설명할 단계(540)의 제2 기준전압에 따른 검증동작의 효과가 거의 없다. 즉 제1 기준전압이상으로 프로그램된 셀이 발생하기 전까지는 제2 기준전압이상으로 프로그램된 셀이 발생할 가능성이 없다. 따라서 본 단계는 제2 기준전압에 따른 검증동작의 수행시점을 판단하는 단계로서 기능한다.

복수의 프로그램 대상 셀들중 제1 기준전압이상으로 프로그램된 셀이 최초로 발생하는 시점은 각 페이지 버퍼에 저장된 프로그램 대상 데이터가 프로그램 완료 데이터로 변경된 시점과 같다. 상기 제1 기준전압이상으로 프로그램된 셀이 최초로 발생하는 시점을 1 비트 패스 시점이라 하며, 이를 판단하는 상세한 방법은 추후 설명하기로 한다.

상기 기준전압이상으로 프로그램된 셀이 발생하기 전까지는 상기 프로그램 동작과 제1 검증동작(500, 510)을 반복 수행한다.

다음으로, 상기 단계(520) 수행결과, 제1 기준전압이상으로 프로그램된 셀이 발생한 경우에는 프로그램 동작을 수행한뒤(530), 제1 기준전압보다 큰 제2 기준전 압에 따라 제2 검증동작을 수행한다(단계 540).

이때 프로그램 대상 셀은 제1 검증 동작(510)에서와 동일하다. 즉 제1 기준전압 이상으로 프로그램 시키고자 하는 셀들에 대해서 제2 기준전압을 기준으로 검증동작을 수행하는 것이다. 이는 패스트 셀들이 발생하는 동안에는 제1 기준전압이 아닌 제2 기준전압이상으로 프로그램되도록 하여, 언더프로그램 셀이 발생하는 것을 방지시키고자 함이다. 앞서 설명한 바와 같이 소스 라인 바운싱 현상은 프로그램 속도가 빠른 패스트 셀로 인해 제1 기준전압이상으로 프로그램되지 않았음에도, 제1 기준전압이상으로 프로그램된 것으로 판단되는 문제인바, 기준전압을 상승시켜 검증동작을 수행하면 이러한 문제를 해소할 수 있다. 바람직하게는 상기 제2 기준전압(PV1*)은 언더 프로그램 셀중 문턱전압이 제일 낮은 값과 제1 기준전압의 차이만큼 상승시킨다. 또는 상기 제2 기준전압(PV1*)은 제1 기준전압(PV1) 보다 50~100mV 정도 크게 설정한다.

다시 도 3을 참조하면, 제2 기준전압(PV1*)에 따라 제2 검증동작을 수행하는 경우 언더프로그램 셀을 감소시킬 수 있음을 알 수 있다.

이러한 제2 검증동작은 제한된 횟수동안 수행된다. 제2 검증동작의 횟수가 너무 커지면, 프로그램 속도가 빠르지 않은 셀에 대해서도 제2 기준전압 이상으로 프로그램되는 것을 요구하는 것이므로 전체적으로 프로그램동작에 소요되는 시간이 증가하게 된다.

이를 위해 제2 검증동작 수행횟수가 임계값 이상인지 여부를 판단하고(단계 550), 그보다 작은 경우에는 프로그램 동작(단계 530)과 제2 검증동작(단계 540)을 반복하여 수행한다.

그리고 상기 제2 검증동작 수행횟수가 임계값 이상인 경우에는 다시 제1 기준전압에 따라 수행하는 제1 검증동작을 수행한다(단계 570).

이때 상기 임계값은 2 또는 3으로 설정하며, 메모리 셀의 특성 및 프로그램 속도 등에 따라 변경가능하다.

그리고 프로그램 대상 셀들이 제1 기준전압이상으로 모두 프로그램이 완료될 때까지 프로그램 동작(단계 560)과 제1 검증동작(단계 570)을 반복수행한다(단계 580).

이때 상기 각 프로그램 동작(500, 530, 560)에서는 ISPP에 따라 스텝전압마큼 상승되는 프로그램 펄스를 인가한다.

이제 제1 기준전압이상으로 프로그램된 셀이 발생한 시점을 판단하는 방법에 대하여 살펴보기로 한다.

도 6은 본원 발명에 적용되는 불휘발성 메모리 장치의 페이지 버퍼를 도시한 도면이다.

도시된 페이지 버퍼는 하나의 실시예로서 실시자의 선택에 따라 변경가능한 구성임은 자명하다.

상기 페이지 버퍼(600)는 비트라인 선택부(610), 비트라인 센싱부(612),감지 노드 프리차지부(614), 데이터 입력부(616), 감지 노드 센싱부(618), 제1 레지스터(620), 제2 레지스터(630), 제3 레지스터(640), 제1 데이터 전송부(650), 제2 데 이터 전송부(660), 감지 노드 디스차지부(670), 패스완료 판단부(680), 1 비트 패스 판단부(690)를 포함한다.

상기 비트라인 선택부(610)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N67)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N617)를 포함한다. 또한, 상기 비트라인 선택부(610)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N611), 제6 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N613)를 포함한다.

상기 구성에 따라 특정 비트라인과 감지 노드를 선택적으로 접속시킬 수 있다.상기 비트라인 센싱부(612)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 비트라인 선택부(610)와 감지 노드(SO)에 접속된 NMOS 트랜지스터(N612)를 포함한다. 검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다. 한편, 실시예에 따라 상기 비트라인 센싱부(612)를 제거하고, 상기 비트라인 선택부(610)의 비트라인 선택 트랜지스터(N615, N617)가 동일한 동작을 수행하도록 할 수 있다.

상기 감지 노드 프리차지부(614)는 프리차지신호(Prechb)에 응답하여 상기 감지 노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지 노드 사이에 접속된 PMOS 트랜지스터(P614)를 포함한다. 따라서 로 우 레벨의 프리차지 신호에 응답하여 상기 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.

상기 데이터 입력부(616)는 외부데이터를 전달받아 제1 레지스터에 전달한다. 이를 위해 입력구동신호(YADRV)에 따라 외부 데이터를 전달하는 NMOS 트랜지스터(N616), 제1 데이터 입력신호(DATALOAD)에 따라 상기 외부데이터를 제1 레지스터의 제1 노드(CB)에 전달하는 NMOS 트랜지스터(N617), 제2 데이터 입력신호(DATALOAD_N)에 따라 상기 외부데이터를 제1 레지스터의 제2 노드(CB_N)에 전달하는 NMOS 트랜지스터(N619)를 포함한다.

상기 감지 노드 센싱부(618)는 감지 노드의 전압레벨에 따라 접지전압을 상기 각 레지스터(620, 630, 640)에 인가시킨다. 이를 위해, 상기 감지 노드가 게이트에 접속되며 상기 각 레지스터와 접지단자 사이에 접속된 NMOS 트랜지스터(N618)를 포함한다. 따라서 감지 노드의 전압레벨에 따라 접지전압이 각 레지스터에 인가된다.

상기 제1 레지스터(620)는 데이터가 저장되는 래치부(622), 데이터 설정신호(CRST, CSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 래치부(622)에 전달하는 데이터 설정부(626)를 포함한다. 상기 래치부(622)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV622), 제2 인버터(IV624)를 포함한다. 제1 인버터(IV622)의 입력단자와 제2 인버터(IV624)의 출력단자의 접속노드를 제1 노드(CB)라 하고, 제1 인버터(IV622)의 출력단자와 제2 인버터(IV624)의 입력단자의 접속노드를 제2 노드(CB_N)라 한다. 따라서, 상기 제1 노드(CB)와 제2 노 드(CB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(626)는 제1 데이터 설정신호(CRST)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제1 노드(CB)에 인가시키는 NMOS 트랜지스터(N626), 제2 데이터 설정신호(CSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제2 노드(CB_N)에 인가시키는 NMOS 트랜지스터(N628)를 포함한다.

상기 제2 레지스터(630)는 데이터가 저장되는 래치부(632), 데이터 설정신호(MRST, MSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 래치부(632)에 전달하는 데이터 설정부(636)를 포함한다. 상기 래치부(632)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV632), 제2 인버터(IV634)를 포함한다. 제1 인버터(IV632)의 입력단자와 제2 인버터(IV634)의 출력단자의 접속노드를 제1 노드(MB)라 하고, 제1 인버터(IV632)의 출력단자와 제2 인버터(IV634)의 입력단자의 접속노드를 제2 노드(MB_N)라 한다. 따라서 상기 제1 노드(MB)와 제2 노드(MB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(636)는 제1 데이터 설정신호(MRST)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제1 노드(MB)에 인가시키는 NMOS 트랜지스터(N636), 제2 데이터 설정신호(MSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제2 노드(MB_N)에 인가시키는 NMOS 트랜지스터(N638)를 포함한다.

상기 제3 레지스터(640)는 데이터가 저장되는 래치부(642), 데이터 설정신 호(TRST, TSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 래치부(642)에 전달하는 데이터 설정부(646)를 포함한다.

상기 래치부(642)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV642), 제2 인버터(IV644)를 포함한다. 제1 인버터(IV642)의 입력단자와 제2 인버터(IV644)의 출력단자의 접속노드를 제1 노드(TB)라 하고, 제1 인버터(IV642)의 출력단자와 제2 인버터(IV644)의 입력단자의 접속노드를 제2 노드(TB_N)라 한다. 따라서 상기 제1 노드(TB)와 제2 노드(TB_N)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(646)는 제1 데이터 설정신호(TRST)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제1 노드(TB)에 인가시키는 NMOS 트랜지스터(N646), 제2 데이터 설정신호(TSET)에 따라 상기 접지전압 공급부(618)에서 전달되는 접지전압을 상기 제2 노드(TB_N)에 인가시키는 NMOS 트랜지스터(N648)를 포함한다.

상기 제1 데이터 전송부(650)는 제1 데이터 전송신호(CTRAN_N)에 따라 상기 제1 레지스터(620)의 제1 노드(CB)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N652), 제2 데이터 전송신호(CTRAN)에 따라 상기 제1 레지스터(620)의 제2 노드(CB_N)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N654)를 포함한다. 따라서 특정 데이터 전송신호의 인가에 따라 특정 노드에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제2 데이터 전송부(660)는 데이터 전송신호(MTRAN)에 따라 상기 제2 레 지스터(630)의 제2 노드(MB_N)에 저장된 데이터를 상기 감지 노드로 전달하는 NMOS 트랜지스터(N660)를 포함한다.

상기 감지 노드 디스차지부(670)는 제1 감지 노드 디스차지 신호(TSOSET_N)와 제3 레지스터(640)의 제1 노드(TB)의 레벨에 따라 상기 감지 노드를 접지로 디스차지시키는 제1 디스차지부(672), 제2 감지 노드 디스차지 신호(TSOSET)와 제3 레지스터(640)의 제2 노드(TB_N)의 레벨에 따라 상기 감지 노드를 접지로 디스차지시키는 제2 디스차지부(676)를 포함한다.

상기 제1 디스차지부(672)는 감지 노드와 접지 사이에 직렬접속되는 제1 및 제2 NMOS 트랜지스터(N672, N674)를 포함한다. 이때 도시된 바와 같이, 접지와 접속되는 제1 NMOS 트랜지스터(N672)는 제1 노드(TB)의 레벨에 따라 턴온되며, 감지 노드와 접속되는 제2 NMOS 트랜지스터(N674)는 제1 감지 노드 디스차지 신호(TSOSET_N)의 레벨에 따라 턴온되도록 구성한다. 또한, 실시예에 따라 접지와 접속되는 제1 NMOS 트랜지스터(N672)는 제1 감지 노드 디스차지 신호(TSOSET_N)의 레벨에 따라 턴온되도록 구성하고, 감지 노드와 접속되는 제2 NMOS 트랜지스터(N674)는 제1 노드(TB)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 상기 제1 감지 노드 디스차지 신호(TSOSET_N)가 인가되고, 상기 제1 노드(TB)에 저장된 데이터가 하이레벨 데이터인 경우에 한하여, 상기 감지 노드가 접지로 디스차지 된다.

상기 제2 디스차지부(676)는 감지 노드와 접지 사이에 직렬접속되는 제3 및 제4 NMOS 트랜지스터(N676, N678)를 포함한다. 이때 도시된 바와 같이, 접지와 접속되는 제3 NMOS 트랜지스터(N676)는 제2 노드(TB_N)의 레벨에 따라 턴온되며, 감 지 노드와 접속되는 제4 NMOS 트랜지스터(N678)는 제2 감지 노드 디스차지 신호(TSOSET)의 레벨에 따라 턴온되도록 구성한다. 또한, 실시예에 따라 접지와 접속되는 제3 NMOS 트랜지스터(N676)는 제2 감지 노드 디스차지 신호(TSOSET)의 레벨에 따라 턴온되도록 구성하고, 감지 노드와 접속되는 제4 NMOS 트랜지스터(N678)는 제2 노드(TB_N)의 레벨에 따라 턴온되도록 구성할 수 있다. 따라서 상기 제2 감지 노드 디스차지 신호(TSOSET)가 인가되고, 상기 제2 노드(TB_N)에 저장된 데이터가 하이레벨 데이터인 경우에 한하여, 상기 감지 노드가 접지로 디스차지 된다.

상기 패스완료 판단부(680)는 접지단자와 제1 검증신호 출력단(PBVER1) 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터(N682, N684)를 포함한다. 이때, 제1 NMOS 트랜지스터(N682)는 제1 레지스터의 제1 노드(MB)에 따라 턴온되며, 제2 NMOS 트랜지스터(N684)는 상기 감지 노드(SO)에 따라 턴온된다. 따라서 상기 감지 노드에 하이레벨 전압이 인가되고, 상기 제1 레지스터의 제1 노드(MB)에 하이레벨 데이터가 인가된 경우, 상기 제1 검증신호 출력단(PBVER1)에 접지전압이 출력된다.

제1 검증신호 출력단(PBVER1)에 접지전압이 인가되는 경우는 검증이 완료되지 않았음을 의미하는 페일 신호가 출력되는 것으로 본다. 통상적으로 프로그램 대상 데이터의 경우 제2 노드(MB_N)에 ‘0’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘0’ 데이터가 프로그램 완료 데이터, 즉‘1’ 데이터로 변환된다. 즉 모든 셀의 프로그램이 완료되면, 제1 노드(MB)에는 ‘0’ 데이터가 저장된다. 따라서 모든 셀의 프로그램이 완료되면 각 패스 완료 판단부(680)의 제1 NMOS 트랜지스터(N682)가 턴오프 되므로, 제1 검증신호 출력 단(PBVER1)이 플로팅 상태가 된다.

상기 패스 완료 판단부(680)의 구성은 본원 발명의 출원인이 출원한 대한민국 특허 출원(2008-0044127)에서도 패스/페일 체크부(280, 1290)로서 개시되어 있다. 상기 패스 완료 판단부(680)를 이용하여 각 검증 대상 셀이 각 검증 전압 이상으로 프로그램 되었는지 여부를 확인할 수 있다. 다만 그 상세 구성에 대한 설명은 상기 문헌에 기재되어 있는 내용으로서 대신한다.

상기 1비트 패스 판단부(690)는 접지단자와 제2 검증신호 출력단(PBVER2) 사이에 직렬 접속된 제1 및 제2 NMOS 트랜지스터(N692, N694)를 포함한다. 이때, 제1 NMOS 트랜지스터(N692)는 제1 레지스터의 제2 노드(MB_N)에 따라 턴온되며, 제2 NMOS 트랜지스터(N694)는 상기 감지 노드(SO)에 따라 턴온된다.

통상적으로 프로그램 대상 데이터의 경우 제2 노드(MB_N)에 ‘0’ 데이터가 저장되고, 프로그램 대상 데이터가 프로그램이 완료되면 상기 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 즉, 통상적인 독출 동작 또는 검증 동작에 따르면 어느 하나의 셀이 검증 전압 이상으로 프로그램 되는 경우, 감지노드(SO)의 전압 레벨이 하이레벨을 유지하게 된다. 그에 따라 감지노드 센싱부(618)가 구동되어 접지전압이 데이터 설정부(636)로 전달되고, 이때 제1 데이터 설정신호(MRST)가 인가됨에 따라 상기 제2 노드(MB_N)에 저장된 ‘0’ 데이터가 ‘1’ 데이터로 변환된다. 따라서 제1 검증 대상 셀이 제1 검증 전압 이상으로 프로그램 되면, 상기 감지 노드에 하이레벨 전압이 인가되고, 상기 제1 레지스터의 제2 노드(MB_N)에 하이레벨 데 이터가 인가되므로, 상기 제2 검증신호 출력단(PBVER2)에 접지전압이 출력된다. 한편, 소거 대상 셀들의 경우 초기 동작때부터 상기 제2 노드(MB_N)에 ‘1’ 데이터가 저장되어 있으나, 소거 대상 셀들은 독출 동작시 감지노드의 전압 레벨이 로우 레벨을 유지할 것이므로, 이 셀들에 의해 상기 1 비트 패스 판단부(690)가 접지전압을 상기 제2 검증신호 출력단(PBVER2)으로 출력하지는 않는다.

따라서 제2 검증신호 출력단(PBVER2)에 접지전압이 인가되는 경우는 제1 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는, 즉 1 비트 패스가 발생하였다는 뜻으로 해석된다.

도 7은 본원 발명에 적용되는 불휘발성 메모리 장치에서 1 비트 패스 판단부의 접속관계를 도시한 도면이다.

상기 불휘발성 메모리 장치(700)는 복수의 페이지 버퍼(710, 720, 730), 상기 제1 검증신호 출력단(PBVER1)의 상태에 따라 패스 완료 여부를 확인하는 신호를 출력하는 제1 논리 조합부(740), 상기 제2 검증신호 출력단(PBVER2)의 상태에 따라 패스 완료 여부를 확인하는 신호를 출력하는 제2 논리 조합부(750)를 포함한다. 통상적으로 하나의 페이지 버퍼는 이븐 비트라인 및 오드 비트라인을 통하여 두 개의 서로 다른 셀과 접속되므로, 단일 페이지에 포함된 셀들의 1/2의 개수만큼 페이지 버퍼가 포함된다.

앞서 설명한 바와 같이 각 페이지 버퍼는 패스 완료 판단부(732) 및 1 비트 패스 판단부(734)를 각각 포함하며, 각 페이지 버퍼의 패스 완료 판단부(732)의 출 력단은 상기 제1 검증신호 출력단(PBVER1)에 병렬 접속되고, 각 페이지 버퍼의 1 비트 패스 판단부(734)의 출력단은 상기 제2 검증신호 출력단(PBVER2)에 병렬 접속된다. 상기 패스 완료 판단부(732) 및 1 비트 패스 판단부(734)의 구성은 도 6에서 설명한 패스 완료 판단부(680) 및 1 비트 패스 판단부(690)의 구성과 각각 동일하다.

상기 제1 논리 조합부(740)는 상기 제1 검증신호 출력단(PBVER1)의 신호 및 제1 체크신호(IOCHK1)에 따라 패스 완료 확인 여부를 확인하는 신호를 출력한다. 이를 위해 반전된 제1 체크신호(IOCHK1_N)에 따라 제1 검증신호 출력단을 하이레벨로 프리차지 시키는 제1 풀업소자(P740)를 포함한다. 상기 제1 풀업소자(P740)로는 상기 제1 검증신호 출력단(PBVER1)과 전원 전압 단자사이에 접속되며, 반전된 제1 체크신호(IOCHK1_N)를 게이트로 입력받는 PMOS 트랜지스터(P740)가 포함된다.

또한, 상기 제1 검증신호 출력단(PBVER1)의 신호 및 제1 체크신호(IOCHK1)를 입력으로 하는 NAND 게이트(NAND740), 상기 NAND 게이트(NAND740)의 출력을 반전하여 출력하는 인버터(IV740)를 포함한다.

상기 제1 논리 조합부(740)의 동작을 설명하면, 먼저 하이레벨의 제1 체크신호(IOCHK1)의 인가로 제1 풀업소자(P740)가 상기 제1 검증신호 출력단(PBVER1)을 하이레벨로 프리차지 시킨다. 또한, 상기 NAND 게이트(NAND740)로 하이레벨 신호가 입력된다. 앞서 설명한바와 같이 프로그램 대상 셀이 각 검증전압 이상으로 프로그램이 완료되면 해당 페이지 버퍼의 패스 완료 판단부(732)의 출력단은 플로팅 상태가 된다. 그러나 검증전압 이상으로 프로그램 되지 않은 셀이 있는 경우, NMOS 트 랜지스터(N732, N733)이 턴온되어, 상기 제1 검증신호 출력단(PBVER1)이 접지된다. 상기 제1 검증신호 출력단(PBVER1)이 플로팅 상태에 있는 경우, 제1 풀업소자(P740)에 의한 프리차지 레벨이 그대로 유지 되어, 모든 프로그램 대상 셀이 검증 전압 이상으로 프로그램 되었다는 의미의 패스 완료 신호(IOVER1)가 출력된다. 즉, 하이레벨의 패스 완료 신호(IOVER1)가 출력되면, 모든 프로그램 대상 셀이 검증 전압 이상으로 프로그램 되었다는 뜻이고, 로우 레벨의 패스 완료 신호(IOVER1)가 출력되면, 검증 전압 이상으로 프로그램 되지 않은 셀이 있다는 뜻이다. 이러한 논리 조합부의 상세 구성은 실시자의 선택에 따라 변경가능하다.

상기 제2 논리 조합부(750)는 상기 제2 검증신호 출력단(PBVER2)의 신호 및 제2 체크신호(IOCHK2)에 따라 1 비트 패스 여부를 확인하는 신호를 출력한다.

이를 위해 반전된 제2 체크신호(IOCHK2_N)에 따라 제2 검증신호 출력단을 하이레벨로 프리차지시키는 제2 풀업소자(P750)를 포함한다. 상기 제2 풀업소자(P750)로는 상기 제2 검증신호 출력단(PBVER2)과 전원 전압 단자사이에 접속되며, 반전된 제2 체크신호(IOCHK2_N)를 게이트로 입력받는 PMOS 트랜지스터(P750)가 포함된다. 또한, 상기 제2 검증신호 출력단(PBVER2)의 신호 및 제2 체크신호(IOCHK2)를 입력으로 하는 NAND 게이트(NAND750), 상기 NAND 게이트(NAND750)의 출력을 반전하여 출력하는 인버터(IV750)를 포함한다.

상기 제2 논리 조합부(750)의 동작을 설명하면, 먼저 하이레벨의 제2 체크신호(IOCHK2)의 인가로 제2 풀업소자(P750)가 상기 제2 검증신호 출력단(PBVER2)을 하이레벨로 프리차지 시킨다. 또한, 상기 NAND 게이트(NAND750)로 하이레벨 신호가 입력된다. 프로그램 동작을 위해, 제2 노드(MB_N)에 ‘0’ 또는 ‘1’ 데이터가 저장된다. ‘0’ 데이터가 프로그램 대상 셀이고, ‘1’ 데이터가 소거 대상 셀이다. 따라서 프로그램 대상 셀들에 의해 상기 NMOS 트랜지스터(N734)들은 턴오프 되어, 각 1 비트 패스 판단부(734)의 출력단은 플로팅 상태가 된다. 또한 소거 대상 셀들의 감지노드는 로우 레벨 상태를 유지할 것이므로, 상기 NMOS 트랜지스터(N735)들이 턴오프 되어 각 1 비트 패스 판단부(734)의 출력단은 플로팅 상태가 된다. 즉, 프로그램 동작에 의해 검증전압 이상으로 프로그램된 셀이 발생하기 전까지는 제2 검증신호 출력단(PBVER2)은 플로팅 상태를 유지한다.

이후, 앞서 설명한바와 같이 제1 검증전압 이상으로 프로그램된 셀이 발생하면 해당 페이지 버퍼의 1 비트 패스 판단부(734)의 출력단은 접지 상태가 된다. 즉, NMOS 트랜지스터(N734, N735)이 턴온되어, 상기 제2 검증신호 출력단(PBVER2)이 접지된다. 따라서 제2 풀업소자(P750)에 의한 프리차지 레벨이 제2 검증신호 출력단(PBVER2)에 의해 접지되어, 상기 NAND 게이트(NAND750)의 일단자로 로우 레벨 신호가 입력된다. 이에 따라 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 1 비트 패스 신호(IOVER2)가 출력된다. 즉, 로우레벨의 1 비트 패스 신호(IOVER2)가 출력되면, 검증 전압 이상으로 프로그램된 셀이 하나 이상 발생하였다는 뜻이고, 하이 레벨의 1 비트 패스 신호(IOVER2)가 출력되면, 검증 전압 이상으로 프로그램된 셀이 발생하지 않았다는 뜻이 된다. 이러한 논리 조합부의 상세 구성은 실시자의 선택에 따라 변경가능하다.

도 8은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작 및 검증 동작을 설명하기 위한 도면이다.

도 4의 방법과는 달리 멀티 레벨 셀 프로그램 방법에 적용하고 있다. 멀티 레벨 셀 프로그램 방법에서는 하나의 셀에 2비트 이상의 데이터를 저장하게 된다. 따라서 문턱전압의 분포 상태에 세 개 이상이 된다. 예를 들어 2비트 멀티 레벨 셀 프로그램 동작을 수행하는 경우에는 소거 상태를 포함하여 총 네 개의 상태가 발생한다. 소거 상태의 경우에는 검증동작시 별도의 기준전압이 불필요하므로, 총 3개의 기준전압(PV1, PV2, PV3)에 따라 검증 동작을 수행한다. 이때 제3 기준전압(PV3)이상으로 프로그램 시킬 셀들을 제3 프로그램 대상 셀, 제3 기준전압(PV3) 보다는 낮고 제2 기준전압(PV2) 보다는 크게 프로그램 시킬 셀들을 제2 프로그램 대상 셀, 제2 기준전압(PV2) 보다는 낮고 제1 기준전압(PV1) 보다는 크게 프로그램 시킬 셀들을 제1 프로그램 대상 셀이라 한다.

먼저 도 4와 같이 프로그램 동작 및 제1 기준전압(PV1)을 기초로하는 제1 검증동작을 수행한다. 전체 프로그램 대상 셀들에 대하여 프로그램 동작을 수행한뒤 제1 기준전압을 기준으로 하는 제1 검증동작을 수행한다.

제1 검증동작 수행결과 제1 기준전압이상으로 프로그램된 셀이 발견되면, 제1 프로그램 대상 셀들에 대하여 제1 기준전압을 상승시킨 기준전압을 기초로 2 또는 3회 가량 검증동작을 수행한다.

이후 상기 검증동작을 수행한 후에는 다시 제1 기준전압을 기준으로 하는 제 1 검증동작을 수행한다. 이후에는 제2 기준전압을 기준으로 하는 제2 검증동작, 제3 기준전압을 기준으로 하는 제3 검증동작을 순차적으로 수행하게 된다.

이와 같이 본원 발명에서는 제1 기준전압이상으로 프로그램된 셀이 발생한 시점을 기준으로 하여, 기준전압을 다소 상승시킨 검증동작을 수행함으로써 소스 라인 바운싱 현상에 따른 언더 프로그램 셀 발생을 방지시킨다.

도 4는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작 및 검증 동작을 설명하기 위한 도면이다.

도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법을 도시한 순서도이다.

Claims

프로그램 대상 셀들에 대하여 프로그램 동작을 수행하는 단계와,

상기 프로그램 대상 셀들 중 제1 상태로 프로그램하고자 하는 셀들에 대하여 제1 기준전압을 기준으로 하는 제1 검증동작을 수행하는 단계와,

상기 제1 상태로 프로그램하고자 하는 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 상기 프로그램 동작 및 제1 검증동작을 반복수행하는 단계와,

상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계는

상기 제2 검증동작을 선정된 임계값만큼만 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제2항에 있어서, 상기 제2 검증동작횟수가 상기 임계값보다 커지면 상기 제1 상태로 프로그램하고자 하는 셀들 제1 기준전압이상으로 모두 프로그램될때까지 프로그램 동작 및 제1 기준전압을 기준으로하는 제1 검증동작을 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계는

페이지 버퍼들에 각각 저장된 프로그램 대상 데이터 중 하나 이상이 프로그램 완료 데이터로 변경되는 경우 상기 제1 기준전압이상으로 프로그램된 셀이 발생한 것으로 판단하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계는

상기 제1 기준전압 보다 50~100mV 큰 제2 기준전압을 기준으로 제2 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 상태로 프로그램하고자 하는 셀들에 대하여 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 반복수행하는 단계는

상기 제2 검증동작을 2회 또는 3회 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
프로그램 대상 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 프로그램 동작 및 제1 기준전압을 기준으로하는 제1 검증동작을 반복수행하는 단계와,

상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 대상 셀들에 대하여 프로그램 동작 및 상기 제1 기준전압 보다 큰 제2 기준전압을 기준으로하는 제2 검증동작을 임계값만큼 반복수행하는 단계와,

상기 제2 검증동작횟수가 상기 임계값보다 커지면 상기 프로그램 대상 셀들이 제1 기준전압이상으로 모두 프로그램될때까지 프로그램 동작 및 제1 기준전압을 기준으로하는 제1 검증동작을 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제1, 제2, 제3 프로그램 대상 셀들에 대하여 프로그램 동작을 수행하는 단계와,

상기 제1 프로그램 대상 셀들에 대하여 제1 기준전압을 기준으로하는 제1 검증동작을 수행하는 단계와,

상기 제1 프로그램 대상 셀들 중 제1 기준전압이상으로 프로그램된 셀이 발생할때까지 상기 프로그램 동작 및 제1 검증동작을 반복수행하는 단계와,

상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압 보다 큰 기준전압을 기준으로하는 검증동작을 임계값만큼 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 검증동작횟수가 상기 임계값보다 커지면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압을 기준으로 하는 제1 검증동작을 수행하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 검증동작횟수가 상기 임계값보다 커지면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압을 기준으로 하는 제1 검증동작 및 상기 제2 프로그램 대상 셀들에 대하여 제2 기준전압을 기준으로 하는 제2 검증동작을 수행하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 검증동작횟수가 상기 임계값보다 커지면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압을 기준으로 하는 제1 검증동작, 상기 제2 프로그램 대상 셀들에 대하여 제2 기준전압을 기준으로 하는 제2 검증동작 및, 상기 제3 프로그램 대상 셀들에 대하여 제3 기준전압을 기준으로 하는 제3 검증동작을 순차적으로 수행하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압 보다 큰 기준전압을 기준으로하는 검증동작을 임계값만큼 반복수행하는 단계는

페이지 버퍼들에 각각 저장된 프로그램 대상 데이터 중 하나 이상이 프로그램 완료 데이터로 변경되는 경우 상기 제1 기준전압이상으로 프로그램된 셀이 발생한 것으로 판단하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압 보다 큰 기준전압을 기준으로하는 검증동작을 임계값만큼 반복수행하는 단계는

상기 제1 기준전압 보다 50~100mV 큰 기준전압을 기준으로 검증동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서, 상기 제1 기준전압이상으로 프로그램된 셀이 발생하면 상기 프로그램 동작 및 상기 제1 프로그램 대상 셀들에 대하여 상기 제1 기준전압 보다 큰 기준전압을 기준으로하는 검증동작을 임계값만큼 반복수행하는 단계는

상기 검증동작을 2회 또는 3회 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.