KR20100085673A - 불휘발성 메모리 소자의 제조방법 - Google Patents
불휘발성 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20100085673A KR20100085673A KR1020090005087A KR20090005087A KR20100085673A KR 20100085673 A KR20100085673 A KR 20100085673A KR 1020090005087 A KR1020090005087 A KR 1020090005087A KR 20090005087 A KR20090005087 A KR 20090005087A KR 20100085673 A KR20100085673 A KR 20100085673A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- pattern
- layer
- conductive
- blocking
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 52
- 230000000903 blocking effect Effects 0.000 claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 34
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910017052 cobalt Inorganic materials 0.000 claims description 20
- 239000010941 cobalt Substances 0.000 claims description 20
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 20
- 238000005240 physical vapour deposition Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 229910019044 CoSix Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은, 반도체 기판 상에 제2 도전막을 포함한 게이트 적층막을 형성하는 단계, 제2 도전막의 상부에 차단막을 형성하는 단계, 차단막 및 게이트 적층막을 패터닝하여 차단패턴 및 제2 도전패턴을 포함한 게이트 라인을 형성하는 단계, 차단패턴 및 제2 도전패턴의 일부가 노출되도록 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막, 차단패턴 및 제2 도전패턴의 표면을 따라 금속막을 형성하는 단계, 제2 도전패턴의 일부를 실리사이드 패턴(silicide pattern)으로 상변이 시키는 단계, 금속막 및 차단패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
실리사이드, 차단막, 질화막, 확산, CoSi, 코발트
Description
본 발명은 불휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 실리사이드층을 포함하는 메모리 소자를 형성하기 위한 불휘발성 메모리 소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate)와 구동전압을 전달하는 콘트롤 게이트(control gate)를 포함한다. 특히, 콘트롤 게이트는 커플링(coupling)을 발생시키기 때문에 프로그램 동작 속도에 직접적인 영향을 준다.
한편, 반도체 소자의 집적도가 증가함에 따라 메모리 셀들을 포함한 게이트 라인(gate line)들의 선폭 및 간격이 좁아지고 있다. 게이트 라인들의 선폭이 좁아질수록 저항이 증가할 수 있기 때문에, 콘트롤 게이트의 상부에 금속층을 더 형성하기도 한다. 금속층으로 텅스텐(tungsten; W)을 주로 사용해 왔으나, 텅스텐의 이 상산화 현상이 발생함에 따라 저항 특성을 개선하기 위하여, 텅스텐 대신 실리사이드막을 형성하게 되었다.
실리사이드막은 폴리실리콘으로 형성된 콘트롤 게이트의 상부 일부를 실리사이드로 상변이 시켜 형성할 수 있다. 구체적으로, 콘트롤 게이트의 일부를 실리사이드막으로 상변이 시키기 위하여, 코발트(cobalt; Co)막을 사용할 수 있다. 콘트롤 게이트의 일부에 코발트를 형성한 후 열처리 공정을 실시하면, 코발트성분이 콘트롤 게이트의 내부로 확산되면서 상변이(phase change)가 일어난다. 코발트를 사용하는 경우에, 실리사이드막은 코발트실리사이드(Cosix; x는 자연수, 예컨데 CoSi2)막이 될 수 있다. 실리사이드막을 형성한 후에는 잔류하는 코발트막을 제거하는데, 이때 상변이된 실리사이드막 중, 코발트가 급격히 확산되어 다른 영역에 비해 코발트성분이 지나치게 많은 부분도 함께 제거될 수도 있다. 이러한 경우, 콘트롤 게이트의 일부가 제거되기 때문에 저항이 증가할 수도 있으며, 제거된 부분으로 인해 게이트 라인이 기울어질 수도 있다.
본 발명이 해결하고자 하는 과제는, 게이트 라인들 중 다른 게이트 라인들보다 상대적으로 폭이 좁은 게이트 라인의 상부에 금속층의 확산을 방지하기 위한 차단 패턴을 형성한다. 이어서, 금속층을 형성한 후에 상변이 시키면, 차단패턴의 상부로는 확산이 발생하기 않고, 측벽으로만 확산이 진행되므로, 금속층으로부터의 과도한 확산을 방지할 수 있다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 제2 도전막을 포함한 게이트 적층막을 형성한다. 제2 도전막의 상부에 차단막을 형성한다. 차단막 및 게이트 적층막을 패터닝하여 차단패턴 및 제2 도전패턴을 포함한 게이트 라인을 형성한다. 차단패턴 및 제2 도전패턴의 일부가 노출되도록 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막, 차단패턴 및 제2 도전패턴의 표면을 따라 금속막을 형성한다. 제2 도전패턴의 일부를 실리사이드 패턴(silicide pattern)으로 상변이 시킨다. 금속막 및 차단패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
게이트 적층막은 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막을 적층하여 형성한다. 차단막은 질화막으로 형성한다.
층간 절연막을 형성하는 단계는, 게이트 라인이 모두 덮이도록 반도체 기판 상에 절연막을 형성한다. 제2 도전패턴의 측벽을 포함한 일부가 노출되도록 층간 절연막의 높이를 낮추는 단계를 포함한다.
금속막은 코발트(cobalt; Co)막으로 형성한다.
금속막은 물리적 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)으로 형성한다.
실리사이드 패턴(silicide pattern)으로 상변이 시키는 단계는 열처리 공정으로 실시한다.
실리사이드 패턴은 코발트실리사이드 패턴으로 형성된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 제2 도전막을 포함한 게이트 적층막을 형성한다. 제2 도전막의 상부에 차단막을 형성한다. 차단막을 포함한 게이트 적층막에 패터닝 공정을 실시하여, 제1 게이트 라인이 형성된 셀 영역과 제2 게이트 라인이 형성된 주변회로 영역을 형성한다. 제1 및 제2 게이트 라인 사이에 층간 절연막을 형성한다. 제2 게이트 라인 상에 형성된 차단막을 제거한다. 패터닝된 제2 도전막의 일부가 돌출되도록 층간 절연막의 높이를 낮춘다. 돌출된 제2 도전막을 실리사이드막으로 상변이 시킨다. 제1 게이트 라인 상에 형성된 차단막을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
차단막은 질화막으로 형성한다. 돌출된 제2 도전막을 실리사이드막으로 상변이 시키는 단계는, 층간 절연막, 차단막, 돌출된 제2 도전막의 표면을 따라 금속막을 형성한다. 금속막으로부터 돌출된 제2 도전막으로 금속성분이 확산되도록 열처 리 공정을 실시한다. 금속막을 제거하는 단계를 포함한다.
금속막은 코발트막으로 형성하며, 실리사이드막은 코발트실리사이드막(CoSix; x는 자연수)으로 형성된다.
본 발명은, 게이트 라인의 폭에 따라 금속층으로부터 확산되는 량을 서로 다르게 조절할 수 있으므로, 게이트 라인의 전기적 특성을 개선할 수 있다. 특히, 게이트 라인의 기울어짐 현상을 방지할 수 있으며, 콘트롤 게이트의 저항 증가를 억제할 수 있다. 또한, 콘트롤 게이트의 저항 증가를 억제시킬 수 있으므로, 불휘발성 메모리 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1j는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 전자(electron)의 터널 링(tunneling)을 위한 게이트 절연막(102), 플로팅 게이트(floating gate)용 제1 도전막(104), 커플링(coupling)을 위한 유전체막(106) 및 콘트롤 게이트(control gate)용 제2 도전막(108)을 형성한다. 게이트 절연막(102)은 산화막으로 형성한다. 제1 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 제1 도전막(104)용 폴리실리콘막은 언도프트(undoped) 폴리실리콘막 및 도프트(doped) 폴리실리콘막을 적층하여 형성할 수 있다. 유전체막(106)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있으며, 스위칭(switching) 소자가 형성될 영역에는 콘택홀을 형성하여 제1 도전막(104)과 제2 도전막(108)이 전기적으로 서로 연결되도록 하는 것이 바람직하다. 제2 도전막(108)은 폴리실리콘막으로 형성할 수 있다. 제2 도전막(108)용 폴리실리콘막은 도프트(doped) 폴리실리콘막으로 형성하는 것이 바람직하다.
이어서, 제2 도전막(108)의 상부에 후속 금속막의 확산을 억제하기 위한 차단막(110)을 형성한다. 차단막(110)은 금속막과의 확산 반응이 낮고, 후속 제거가 용이한 물질로 형성하는 것이 바람직하며, 예를 들면 질화막으로 형성할 수 있다.
차단막(110)의 상부에 하드 마스크막(112) 및 게이트 라인(gate line)용 패턴을 형성하기 위한 제1 포토레지스트 패턴(114)을 형성한다.
도 1b를 참조하면, 제1 포토레지스트 패턴(114)을 사용하여 하드 마스크 패턴(112a), 차단패턴(110a), 제2 도전패턴(108a), 유전체 패턴(106a), 제1 도전패턴(104a) 및 게이트 절연 패턴(102a)을 형성하기 위한 패터닝공정을 실시하여 게이트 라인(gate line; G1 및 G2)을 형성한다. 이로써, 셀 영역에 제1 게이트 라인(G1)이 형성되고, 주변회로 영역에는 제2 게이트 라인(G2)이 형성된다. 예를 들 면, 제1 게이트 라인(G1)은 워드라인(word line) 및 셀렉트 라인(select line)을 포함할 수 있으며, 제2 게이트 라인(G2)은 고전압 및 저전압 스위치를 포함할 수 있다. 도면에서는 설명의 편의를 위하여 일부만을 도시하였다.
특히, 구동전압 레벨 차이로 인해, 주변회로 영역에 형성된 제2 게이트 라인(G2)의 폭은 셀 영역에 형성된 제1 게이트 라인(G1)의 폭보다 넓다.
제1 및 제2 게이트 라인(G1 및 G2)을 형성한 후에, 제1 및 제2 게이트 라인(G1 및 G2) 사이로 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 접합영역(100a)을 형성한다.
도 1c를 참조하면, 제1 포토레지스트 패턴(114)을 제거한다. 이때, 하드 마스크 패턴(112a)의 일부도 제거되어 높이가 낮아질 수 있다.
도 1d를 참조하면, 게이트 라인들을 포함한 반도체 기판(100)의 상부에 층간 절연막(116)을 형성한다. 층간 절연막(116)은 산화막으로 형성하는 것이 바람직하다. 이때, 게이트 라인들 사이를 충분히 채우기 위하여, 층간 절연막(116)은 하드 마스크 패턴(112a)이 모두 덮이도록 형성하는 것이 바람직하다.
도 1e를 참조하면, 주변회로 영역에서 제2 게이트 라인(G2) 상부에 형성된 차단패턴(110a)이 드러나도록 식각 공정을 실시한다. 예를 들면, 차단패턴(110a)이 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 수행할 수 있다. 평탄화 공정을 실시하면 제1 및 제2 게이트 라인(G1 및 G2) 상부의 차단패턴(110a)이 모두 드러나게 된다.
도 1f를 참조하면, 제2 게이트 라인(G2) 상부에 형성된 차단패턴(110a)을 제 거하기 위하여, 제1 게이트 라인(G1) 및 층간 절연막(116)의 상부에 주변회로 영역만 노출하는 마스크 패턴을 형성한다. 마스크 패턴은 제2 포토레지스트 패턴(118)으로 형성할 수 있다. 이어서, 노출된 차단패턴(110a)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 제2 도전막(108a) 및 층간 절연막(116)보다 차단패턴(110a)에 대한 식각 속도가 더 빠른 조건으로 수행하는 것이 바람직하다.
이처럼, 주변회로 영역의 차단패턴(110a)만 제거하는 이유는, 후속 형성할 금속막을 제2 게이트 라인(G2)에 포함된 제2 도전패턴(108a)으로 용이하게 확산시키기 위함이다.
도 1g를 참조하면, 층간 절연막(116)의 높이를 낮추기 위한 식각 공정을 실시한다. 이때, 식각 공정은 유전체 패턴(106a)이 노출되지 않도록 하는 것이 바람직하다.
도 1h를 참조하면, 층간 절연막(116), 제2 도전패턴(108a) 및 차단패턴(110a)의 표면을 따라 금속막(120)을 형성한다. 금속막(120)은 코발트(cobalt; Co)막으로 형성할 수 있다. 금속막(120)은 물리적 기상 증착법(physical vapor deposition; PVD) 또는 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성할 수 있다. 바람직하게는, 금속막(120)은 물리적 기상 증착법(PVD)으로 형성하는데, 물리적 기상 증착법(PVD)으로 금속막(120)을 형성하면 노출된 제1 및 제2 게이트 라인(G1 및 G2)의 상부보다 측벽에 상대적으로 얇게 형성할 수 있다.
도 1i를 참조하면, 열처리 공정을 실시하여 금속막(120)으로부터 제2 도전패턴(108a)으로 금속성분을 확산시킨다. 금속성분이 확산된 제2 도전패턴(108a)은 상 변이(phase change)하여 실리사이드 패턴(silicide pattern; 108b)이 되는데, 금속막(120)으로 코발트막을 사용하였으므로 실리사이드 패턴(108b)은 코발트실리사이드막(CoSix; x는 자연수, 예컨데 CoSi2)으로 형성된다. 이때, 제2 도전패턴(108a)의 일부는 실리사이드 패턴(108b)으로 상변이하고, 나머지 일부는 제2 도전패턴(108a)으로 잔류할 수 있다.
특히, 제2 게이트 라인(G2)보다 폭이 좁은 제1 게이트 라인(G1)의 상부에 차단패턴(110a)이 형성되어 있으므로, 제1 게이트 라인(G1)의 상부 방향에서는 금속성분이 확산되지 않고, 측벽 방향에서만 금속성분이 확산된다. 이로 인해, 제1 게이트 라인(G1)에 포함된 제2 도전패턴(108a)이 과도하게 실리사이드 패턴(108b)으로 상변이 되는 것을 방지할 수 있다.
반면에, 제1 게이트 라인(G1)보다 폭이 넓은 제2 게이트 라인(G2)의 경우, 차단패턴(110a)이 제거되었으므로, 상부 및 측벽 방향을 따라서 금속성분이 확산된다. 이에 따라, 제2 게이트 라인(G2)의 제2 도전패턴(108a)을 실리사이트 패턴(108b)으로 충분히 상변이 시킬 수 있다.
또한, 열처리 공정을 수행하기 이전에 금속성분이 외부로 빠져나가는 것을 방지하기 위하여, 금속막(120)의 표면을 따라 보호막(미도시)을 더 형성할 수도 있다. 보호막(미도시)은 Ti막 및 TiN막으로 형성할 수 있다.
도 1j를 참조하면, 금속막(120) 및 차단패턴(110a)을 제거한다. 특히, 제1 게이트 라인(G1)에 포함된 실리사이드 패턴(108b)은 과도한 상변이를 억제하였으므 로, 금속막(120)과 함께 제거되지 않는다.
이처럼, 콘트롤 게이트의 저항 증가를 억제할 수 있으며, 기울어지는 현상을 방지할 수 있으므로 불휘발성 메모리 소자의 전기적 특성 열화를 방지하여 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1j는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 게이트 절연막 102a : 게이트 절연 패턴
104 : 제1 도전막 104a : 제1 도전패턴
106 : 유전체막 106a : 유전체 패턴
108 : 제2 도전막 108a : 제2 도전패턴
108b : 실리사이드 패턴 110 : 차단막
110a : 차단패턴 112 : 하드 마스크막
112a : 하드 마스크 패턴 114 : 제1 포토레지스트 패턴
116 : 층간 절연막 118 : 제2 포토레지스트 패턴
120 : 금속막
Claims (13)
- 반도체 기판 상에 제2 도전막을 포함한 게이트 적층막을 형성하는 단계;상기 제2 도전막의 상부에 차단막을 형성하는 단계;상기 차단막 및 상기 게이트 적층막을 패터닝하여 차단패턴 및 제2 도전패턴을 포함한 게이트 라인을 형성하는 단계;상기 차단패턴 및 상기 제2 도전패턴의 일부가 노출되도록 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막, 상기 차단패턴 및 상기 제2 도전패턴의 표면을 따라 금속막을 형성하는 단계;상기 제2 도전패턴의 일부를 실리사이드 패턴(silicide pattern)으로 상변이 시키는 단계; 및상기 금속막 및 상기 차단패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 게이트 적층막은 게이트 절연막, 제1 도전막, 유전체막 및 상기 제2 도전막을 적층하여 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 차단막은 질화막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 층간 절연막을 형성하는 단계는,상기 게이트 라인이 모두 덮이도록 상기 반도체 기판 상에 절연막을 형성하는 단계; 및상기 제2 도전패턴의 측벽을 포함한 일부가 노출되도록 상기 층간 절연막의 높이를 낮추는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 금속막은 코발트(cobalt; Co)막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 금속막은 물리적 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 실리사이드 패턴(silicide pattern)으로 상변이 시키는 단계는 열처리 공정으로 실시하는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 실리사이드 패턴은 코발트실리사이드 패턴으로 형성되는 불휘발성 메모리 소자의 제조방법.
- 반도체 기판 상에 제2 도전막을 포함한 게이트 적층막을 형성하는 단계;상기 제2 도전막의 상부에 차단막을 형성하는 단계;상기 차단막을 포함한 상기 게이트 적층막에 패터닝 공정을 실시하여, 제1 게이트 라인이 형성된 셀 영역과 제2 게이트 라인이 형성된 주변회로 영역을 형성하는 단계;상기 제1 및 제2 게이트 라인 사이에 층간 절연막을 형성하는 단계;상기 제2 게이트 라인 상에 형성된 상기 차단막을 제거하는 단계;패터닝된 상기 제2 도전막의 일부가 돌출되도록 상기 층간 절연막의 높이를 낮추는 단계;상기 돌출된 제2 도전막을 실리사이드막으로 상변이 시키는 단계; 및상기 제1 게이트 라인 상에 형성된 상기 차단막을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 차단막은 질화막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 돌출된 제2 도전막을 실리사이드막으로 상변이 시키는 단계는,상기 층간 절연막, 상기 차단막, 상기 돌출된 제2 도전막의 표면을 따라 금속막을 형성하는 단계;상기 금속막으로부터 상기 돌출된 제2 도전막으로 금속성분이 확산되도록 열처리 공정을 실시하는 단계; 및상기 금속막을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제11항에 있어서,상기 금속막은 코발트막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 실리사이드막은 코발트실리사이드막(CoSix; x는 자연수)으로 형성되는 불휘발성 메모리 소자의 제조방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090005087A KR101072661B1 (ko) | 2009-01-21 | 2009-01-21 | 불휘발성 메모리 소자 및 이의 제조방법 |
US12/648,842 US20100184284A1 (en) | 2009-01-21 | 2009-12-29 | Method of Manufacturing Semiconductor Memory Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090005087A KR101072661B1 (ko) | 2009-01-21 | 2009-01-21 | 불휘발성 메모리 소자 및 이의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100085673A true KR20100085673A (ko) | 2010-07-29 |
KR101072661B1 KR101072661B1 (ko) | 2011-10-11 |
Family
ID=42337302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090005087A KR101072661B1 (ko) | 2009-01-21 | 2009-01-21 | 불휘발성 메모리 소자 및 이의 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100184284A1 (ko) |
KR (1) | KR101072661B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10325918B2 (en) * | 2016-11-29 | 2019-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437011B1 (ko) * | 2002-08-27 | 2004-06-23 | 삼성전자주식회사 | 금속실리사이드막을 갖는 반도체 소자의 형성방법 |
US7754552B2 (en) * | 2003-07-29 | 2010-07-13 | Intel Corporation | Preventing silicide formation at the gate electrode in a replacement metal gate technology |
JP2005086024A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4762118B2 (ja) * | 2006-11-17 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2009
- 2009-01-21 KR KR1020090005087A patent/KR101072661B1/ko not_active IP Right Cessation
- 2009-12-29 US US12/648,842 patent/US20100184284A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
KR101072661B1 (ko) | 2011-10-11 |
US20100184284A1 (en) | 2010-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100953034B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
US8460997B2 (en) | Semiconductor memory device and method of manufacturing the same | |
JP4773073B2 (ja) | 半導体装置の製造方法 | |
KR20080035919A (ko) | 플래시 메모리 소자 및 그 형성방법 | |
US20120238099A1 (en) | Method of manufacturing electronic part | |
JP2005175420A (ja) | Nandフラッシュ素子の製造方法 | |
JP2008091614A (ja) | 半導体装置およびその製造方法 | |
US20090140315A1 (en) | Semiconductor memory device and method of manufacturing the same | |
US7851290B2 (en) | Method of fabricating semiconductor device | |
KR101044486B1 (ko) | 반도체 소자의 레지스터 및 그 제조방법 | |
KR100580118B1 (ko) | 반도체 소자의 게이트 전극 패턴 형성방법 | |
KR101072661B1 (ko) | 불휘발성 메모리 소자 및 이의 제조방법 | |
US6916701B2 (en) | Method for fabricating a silicide layer of flat cell memory | |
JP2009267107A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2014187132A (ja) | 半導体装置 | |
KR20100000927A (ko) | 상변화 메모리 장치의 제조 방법 | |
JP2009049138A (ja) | 半導体装置の製造方法 | |
TW201624622A (zh) | 非揮發性記憶胞、nand型非揮發性記憶體及其製造方法 | |
KR20110001585A (ko) | 반도체 소자의 게이트 패턴 및 그 형성방법 | |
KR101093147B1 (ko) | 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법 | |
KR20100074675A (ko) | 반도체 소자의 게이트 패턴 형성방법 | |
JP2008166325A (ja) | 半導体装置の製造方法 | |
KR20100067779A (ko) | 불휘발성 메모리 소자의 제조방법 | |
KR100651595B1 (ko) | 플래시 메모리소자 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |