KR20100061348A - 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 - Google Patents

반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20100061348A
KR20100061348A KR1020090111928A KR20090111928A KR20100061348A KR 20100061348 A KR20100061348 A KR 20100061348A KR 1020090111928 A KR1020090111928 A KR 1020090111928A KR 20090111928 A KR20090111928 A KR 20090111928A KR 20100061348 A KR20100061348 A KR 20100061348A
Authority
KR
South Korea
Prior art keywords
substrate
single crystal
crystal semiconductor
semiconductor layer
layer
Prior art date
Application number
KR1020090111928A
Other languages
English (en)
Other versions
KR101582247B1 (ko
Inventor
후미토 이사카
쇼 카토
유 아리타
아키히사 시모무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20100061348A publication Critical patent/KR20100061348A/ko
Application granted granted Critical
Publication of KR101582247B1 publication Critical patent/KR101582247B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/028—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/075—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PIN type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • H01L31/1896—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates for thin-film semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

양호한 특성의 단결정 반도체층을 갖는 반도체 기판을 CMP 처리나 고온의 열 처리를 필수로 하지 않고, 제작하는 것을 목적의 하나로 한다. 또한, 반도체 기판의 생산성의 향상을 목적의 하나로 한다.
제 1 기판 위에 형성된 제 1 단결정 반도체층을 시드층으로서 기상 에피택시얼 성장을 행함으로써, 제 1 단결정 반도체층 위에 제 2 단결정 반도체층을 형성하고, 양층(兩層)의 계면에서 분리를 행하고, 제 2 기판 위에 제 2 단결정 반도체층을 전재(轉載)하여 반도체 기판을 얻는 것과 함께, 상기 시드층에 대하여 레이저 처리를 행하여 재활용한다.
기상 에피택시얼 성장법, 단결정 반도체층, 취화층, 광전 변환층, 유량

Description

반도체 기판의 제작 방법 및 반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
단결정 반도체층의 제작 방법에 관한 것이다. 또한, 단결정 반도체막을 갖는 반도체 기판의 제작 방법, 및 반도체 기판의 재생 방법에 관한 것이다.
벌크 형상의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층이 존재하는 SOI 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판 간에 있어서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제작하는 방법의 하나로, 스마트 컷법이 알려져 있다(예를 들어, 특허 문헌 1 참조). 스마트 컷법에 의한 SOI 기판의 제작 방법의 개요를 이하에 설명한다. 실리콘 웨이퍼에 수소 이온을 주입함으로써, 표면으로부터 소정의 깊이에 미소 기포층을 형성한다. 산화 실리콘막을 사이에 두고, 수소 이온을 주입한 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접합시킨다. 그 후, 열 처리를 행함으로써, 상기 미소 기포층이 벽개면(劈開面)이 되어, 수소 이온을 주입한 웨이퍼가 박막 상태로 박리된다. 스마트 컷법을 수소 이온 주입 박리법이라고 부르는 경우도 있다.
특허문헌 1에서는, 단결정 실리콘층 표면의 평탄성 향상이나, 단결정 실리콘층의 결함 수복을 위하여, 단결정 실리콘층을 형성한 후에, CMP 처리나 고온(1200℃ 이하 정도)의 열 처리를 실시한다.
또한, 스마트 컷법을 사용하여 실리콘 웨이퍼로부터 단결정 실리콘층을 박리 또는 전재한 후, 상기 실리콘 웨이퍼를 재활용하는 방법이 알려져 있다(예를 들어, 특허 문헌 2 참조). 특허 문헌 2에서는, 단결정 실리콘층을 실리콘 웨이퍼로부터 박리한 후, 실리콘 웨이퍼를 CMP 처리 등을 행함으로써 평탄화한다.
[특허문헌 1] 일본특개2003-017671호 공보
[특허문헌 2] 일본특개평11-097379호 공보
특허 문헌 1과 같은 방법으로 단결정 반도체층을 형성하는 경우에는, CMP 처리나 고온의 열 처리가 필수가 되므로, 대형의 반도체 기판(SOI 기판)을 싼 값으로 제공하는 것은 어렵다. 예를 들어, 대면적을 실현하기 위한 현실적인 선택으로서는, 단결정 반도체층을 접합하는 기판으로서 유리 기판을 사용하는 것을 들 수 있지만, 이와 같은 유리 기판은 내열성의 면에서 상술한 요구를 충족시킬 수 없다. 또한, CMP 처리는, 표면 연마 처리이기 때문에, 대면적을 균일하게 처리하는 것은 매우 어렵다.
상기 문제를 감안하여, CMP 처리나 고온의 열 처리를 필수로 하지 않고, 특성이 양호한 단결정 반도체층을 제작하는 것을 목적의 하나로 한다. 또는, 이와 같은 단결정 반도체층을 갖는 반도체 기판(또는 SOI 기판)을 제공하는 것을 목적의 하나로 한다.
또한, 특허 문헌 2와 같은 방법으로 실리콘 웨이퍼를 재활용하는 경우에는, 반도체층의 박리 공정이나 전재 공정을 거칠 때마다 CMP 처리에 의하여 연마되기 때문에, 서서히 실리콘 웨이퍼의 막 두께가 얇아짐으로써, 재생이 불가능하게 된다.
상기 문제를 감안하여, 반도체 기판의 재생 횟수를 증가시켜, 생산성을 향상시키는 것을 목적의 하나로 한다.
본 명세서에서 개시하는 제작 방법은, 제 1 단결정 반도체층을 시드층으로서 기상 에피택시얼 성장을 행함으로써, 제 1 단결정 반도체층 위에 제 2 단결정 반도체층을 형성하고, 양층의 계면에서 분리를 행하는 것이다. 이 때, 제 1 단결정 반도체층에 대한 제 2 단결정 반도체층의 압축 응력이 높은 것을 이용하여 양층의 분리를 행한다.
상기 분리 후의 제 1 단결정 반도체층을, 다시 기상 에피택시얼 성장시켜, 시드층으로서 재활용한다. 이 때, 제 1 단결정 반도체층에 레이저 처리를 행하는 것이 바람직하다.
본 명세서에 개시하는 반도체 기판의 제작 방법의 하나는, 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 공정과, 상기 제 1 단결정 반도체층 위에 기상 에피택시얼 성장법을 사용하여 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 기판과 제 2 기판을 절연층을 사이에 두고 접합하고, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층 및 상기 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층의 계면에서 분리하고, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 단결정 반도체층에 레이저 광을 조사하는 공정을 갖는 것을 특징으로 한다.
또한, 본 명세서에 개시하는 반도체 기판의 제작 방법의 다른 하나는, 제 1 기판과 소정의 깊이에 취화층이 형성된 단결정 반도체 기판을 절연층을 사이에 두고 접합하는 공정과, 상기 단결정 반도체 기판과 상기 제 1 기판을 상기 취화층으로부터 분리하고, 상기 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 공정과, 상기 제 1 단결정 반도체층 위에 기상 에피택시얼 성장법을 사용하여 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 기판과 제 2 기판을 절연층을 사이에 두고 접합하고, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층 및 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층의 계면에서 분리하고, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 2 단결정 반도체층을 형성하는 공정과, 상기 제 1 단결정 반도체층에 레이저 광을 조사하는 공정을 갖는 것을 특징으로 한다.
또한, 본 명세서에 개시하는 반도체 장치의 제작 방법의 하나는, 제 1 기판 위에 단결정 반도체층을 형성하는 공정과, 상기 단결정 반도체층 위에 기상 에피택시얼 성장법을 사용하여 광전 변환층을 형성하는 공정과, 상기 광전 변환층 위에 제 1 도전층을 형성하는 공정과, 상기 제 1 기판과 제 2 기판을 절연층을 사이에 두어 접합하고, 상기 제 1 기판과 제 2 기판 사이에 상기 단결정 반도체층, 상기 광전 변환층, 및 상기 제 1 도전층을 형성하는 공정과, 상기 제 1 기판과 상기 제 2 기판을 상기 단결정 반도체층과 상기 광전 변환층의 계면에서 분리하고, 상기 제 1 기판 위에 상기 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 1 도전층 및 상기 광전 변환층을 형성하는 공정과, 상기 광전 변환층 위에 제 2 도전 층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 명세서에 개시하는 반도체 장치의 제작 방법의 하나는, 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 공정과, 상기 제 1 단결정 반도체층 위에 기상 에피택시얼 성장법을 사용하여 일 도전형을 갖는 제 2 단결정 반도체층, 진성(眞性) 제 3 단결정 반도체층, 상기 일 도전형과 반대의 도전형을 갖는 제 4 단결정 반도체층을 순차적으로 형성함으로써 광전 변환층을 형성하는 공정과, 상기 광전 변환층 위에 제 1 도전층을 형성하는 공정과, 상기 제 1 기판과 제 2 기판을 절연층을 사이에 두어 접합하고, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층, 상기 광전 변환층, 및 상기 제 1 도전층을 형성하는 공정과, 상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층의 계면에서 분리하고, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 1 도전층 및 상기 광전 변환층을 형성하는 공정과, 상기 광전 변환층 위에 제 2 도전층을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 제 2 단결정 반도체층으로서 단결정 실리콘층을 형성하는 경우, 원료 가스에 있어서 실란계 가스의 유량에 대한 수소의 유량을 4배 이상 10배 이하(바람직하게는 5배 이상 7배 이하)로서 기상 에피택시얼 성장을 행하는 것이 바람직하다.
또한, 제 1 기판 및 제 2 기판으로서, 유리 기판을 사용하면 좋다.
또한, 본 명세서에 있어서, 단결정이란, 어느 결정축에 주목한 경우, 그 결 정축의 방향이 시료의 어느 부분에 있어서도 같은 방향을 향하는 결정을 가리키고, 또 결정과 결정 사이에 결정립계가 존재하지 않는 결정이다. 또한, 본 명세서에서는, 결정 결함이나 댕글링 본드를 포함하여도, 상술한 바와 같이 결정축의 방향이 일치하고, 입계가 존재하지 않는 결정인 것은 단결정으로 한다.
또한, 본 명세서에 있어서, 반도체 기판이란, 벌크 형상의 실리콘 웨이퍼에 얇은 단결정 반도체층이 형성된 기판이나, 절연 기판에 얇은 단결정 반도체층이 형성된 기판을 포함한다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반(全般)을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
또한, 본 명세서 중에 있어서 광전 변환 장치란, 광 에너지와 전기 에너지를 변환하는 장치 전반을 가리키고, 예를 들어, 태양 전지 등이 있다.
또한, 본 명세서 중에 있어서 표시 장치란, 발광 장치나 액정 표시 장치를 포함한다. 발광 장치는 발광 소자를 포함하고, 액정 표시 장치는 액정 소자를 포함한다. 발광 소자는, 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence), 유기 EL 등이 있다.
기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층의 압축 응력을 이용하여, 제 2 단결정 반도체층을 제 1 단결정 반도체층으로부터 분리한다. 이로써, 제 2 단결정 반도체층 중에 있어서, 결함 등의 발생을 방지할 수 있기 때문에, 고온의 열 처리를 필수로 하지 않는다. 또한, 분리 후의 제 2 단결정 반도체층은 평탄성이 높기 때문에, CMP 처리 등의 평탄화 처리를 필수로 하지 않는다. 이와 같이, 반도체 기판(SOI 기판)의 대면적화가 용이해진다.
또한, 제 1 단결정 반도체층과, 기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층의 계면에 있어서 분리하는 방법을 사용한다. 이로써, 제 1 단결정 반도체층을 시드층으로서 반복하여 이용함으로써, 재생 처리가 효율화되어, 반도체 기판(SOI 기판)의 생산성을 향상시킬 수 있다.
본 명세서 중에 개시하는 발명의 실시형태에 대하여, 도면을 사용하여 이하에 설명한다. 그러나, 본 명세서 중에 개시하는 발명은 이하의 설명에 한정되지 않고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항이 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 명세서 중에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서 동일 부분들 또는 같은 기능을 갖는 부분에는 동일 부호가 주어지고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 기판(SOI 기판이라고도 부름)의 제작 방법의 일 례에 관하여 도면을 참조하여 설명한다.
우선, 제 1 SOI 기판(100)(시드 기판이라고도 부름)을 준비한다(도 1(A) 참조).
제 1 SOI 기판(100)은 제 1 기판(101) 위에 절연막(102)을 사이에 두고, 제 1 단결정 반도체층(103)(시드층이라고도 부름)이 형성된 것을 사용할 수 있다.
제 1 SOI 기판(100)의 제작 방법의 일례를 도 8(A) 내지 도 8(F)에 도시한다. 제 1 기판(101) 및 실리콘 웨이퍼 등의 단결정 반도체 기판(801)을 준비한다(도 8(A) 및 도 8(B) 참조). 단결정 반도체 기판(801)의 표면으로부터 전계에 의하여 가속된 이온으로 이루어지는 이온 빔(802)을 조사하여, 소정의 깊이의 영역에 이온을 도입함으로써 취화층(803)을 형성한다(도 8(C) 참조). 다음에, 절연층(102)을 사이에 두고, 제 1 기판(101)과 접합한다(도 8(D) 및 도 8(E) 참조). 또한, 열 처리를 행하여 취화층(803)으로부터 분리함으로써, 제 1 기판(101) 위에 제 1 단결정 반도체층(103)을 형성한다(도 8(F) 참조). 제 1 단결정 반도체층(103)의 평탄성을 향상시키기 위하여 레이저 광의 조사 처리를 실시하는 것도 효과적이다. 이로써, 제 1 SOI 기판(100)을 제작한다.
여기서, 제 1 기판(101)으로서는, 절연체로 이루어지는 기판을 사용할 수 있다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 상기 유리 기판에 있어서 는, 일반적으로 붕산(B2O3)을 많이 포함시킴으로써, 유리의 내열성이 향상되지만, 붕산과 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써, 더 실용적인 내열 유리가 얻어진다. 그래서, 붕산(B2O3)보다 바륨(BaO)을 많이 포함하는 유리 기판을 사용하면 좋다. 그 이외에도, 제 1 기판(101)으로서 단결정 반도체 기판(예를 들어, 단결정 실리콘 기판 등)을 사용하여도 좋다. 본 실시형태에서는, 제 1 기판(101)으로서 유리 기판을 사용하는 경우에 대하여 설명한다. 제 1 기판(101)으로서 대면적화가 가능하고, 저렴한 유리 기판을 사용함으로써, 저비용화를 도모할 수 있다.
또한, 상기 제 1 기판(101)에 관해서는, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 제 1 기판(101)에 대하여 염산과수(HPM), 황산과수(SPM), 암모니아과수(APM), 희불산(DHF) 등을 사용하여 초음파 세정을 행한다. 이와 같은 세정 처리를 행함으로써, 제 1 기판(101) 표면의 평탄성 향상이나 제 1 기판(101) 표면에 잔존하는 연마 입자의 제거 등이 가능하다.
절연막(102)은 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등의 단층, 혹은 이들을 적층시킨 막을 사용할 수 있다. 또한, 산화질화 실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 농도 범위로서 산소가 55at.% 내지 65at.%, 질소가 1at.% 내지 20at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화 실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 농도 범위로서 산소가 15at.% 내지 30at.%, 질소가 20at.% 내지 35at.%, 실 리콘이 25at.% 내지 35at.%, 수소가 15at.% 내지 25at.%의 범위로 포함되는 것을 가리킨다.
또한, 여기서 분리한 단결정 반도체 기판(801)은, CMP 처리, 고온 열 처리를 행하고 반복하여 이용함으로써, 제 1 SOI 기판(100)을 복수매 제작할 수 있다. 이 단결정 반도체 기판의 재생 처리를 제 1 재생 처리 공정이라고 부른다.
다음에, 제 1 단결정 반도체층(103) 위에, 기상 에피택시얼 성장법에 의하여 제 2 단결정 반도체층(104)을 형성한다(도 1(B) 참조).
제 2 단결정 반도체층(104)은, 제 1 단결정 반도체층(103)과 마찬가지의 재료를 사용하여 형성하면 좋지만, 예를 들어, 단결정 실리콘층을 형성하는 경우에는, 실란계 가스(실리콘의 수소 화합물을 포함하는 가스, 대표적으로는 모노실란, 디실란)와 수소의 혼합 가스를 원료 가스로 하는 기상 성장법(CVD법 등을 포함함)을 사용하여 형성할 수 있다.
상기 기상 에피택시얼 성장법에 사용하는 원료 가스는, 실란계 가스에 대하여 유량비로 4배 이상 10배 이하, 바람직하게는 5배 이상 7배 이하의 수소를 포함하는 가스를 사용하는 것이 바람직하다. 즉, 실란계 가스의 수소 희석비(수소/실란계 가스)를 4배 이상 10배 이하, 바람직하게는 5배 이상 7배 이하로 한다. 실란계 가스는 대표적으로는 실란이고, 그 외의 디실란(Si2H6) 등을 사용할 수도 있다. 또한, 원료 가스에, 희 가스를 첨가하여도 좋다.
에피택시얼 성장에 사용하는 플라즈마 CVD 장치로서는, 전력 주파수가 10MHz 이상 200MHz 이하, 대표적으로는 13.56MHz 또는 60MHz의 고주파(RF) 플라즈마 CVD 장치, 또는 전력 주파수가 1GHz 이상 5GHz 이하, 대표적으로는 2.45GHz의 마이크로파 플라즈마 CVD 장치 등을 적용할 수 있다.
에피택시얼 성장의 조건은, 적절히 설정할 수 있지만, 일례로서, 원료 가스로서 실란과 수소의 혼합 가스를 사용하여 실란과 수소의 유량(sccm)비를 SiH4:H2=25(sccm):150(sccm), 기판 온도를 280℃, 고주파 전원의 출력을 30W, 전력 주파수를 27MHz로 하면 좋다. 이와 같은 조건(특히 유량비)으로 형성한 제 2 단결정 반도체층(104)은 압축 응력이 높고, 제 1 단결정 반도체층(103)과의 계면에서 용이하게 분리할 수 있게 된다. 또한, 성막시의 기판 온도를 200℃ 이상 300℃ 이하 정도로 한 경우에는, 결함이 적은 양호한 제 2 단결정 반도체층(104)을 얻을 수 있다. 또한, 원료 가스의 총유량을 증대시킴으로써, 성막에 걸리는 시간을 저감하여, 결정성을 향상시킬 수 있다.
제 2 단결정 반도체층(104)의 막 두께는, 적절히 필요한 크기로 하면 좋지만, 막 두께를 증대시킨 경우에는, 그것에 따라 압축 응력이 커지는 경향이 있기 때문에, 제 1 단결정 반도체층(103)과 제 2 단결정 반도체층(104)의 계면에서의 분리를 더 용이하게 할 수 있다. 예를 들어, 제 2 단결정 반도체층(104)의 두께는 100nm 이상 10㎛ 이하 정도로 하면 좋다.
또한, 제 2 단결정 반도체층(104)의 에피택시얼 성장을 행하기 전에는, 제 1 단결정 반도체층(103) 표면에 형성되는 자연 산화막 등은 제거해 두는 것이 바람직 하다. 제 1 단결정 반도체층(103) 표면에 산화막 등이 존재하는 경우에는, 에피택시얼 성장의 진행을 막고, 제 2 단결정 반도체층(104)의 결정성이 저하되는 가능성이 있기 때문이다. 이와 같은 산화막의 제거는, 불산계의 용액을 사용하여 행할 수 있다. 구체적으로는, 불산(또는 희불산)에 의하여 제 1 단결정 반도체층(103)의 표면이 발수성을 나타낼 때까지 처리하면 좋다. 마찬가지로, 오염물 제거의 관점에서 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF) 등을 사용하여 제 1 단결정 반도체층(103)의 표면을 세정해 두는 것이 바람직하다.
다음에, 제 2 단결정 반도체층(104) 위에 절연층(105)을 형성한다(도 1(C) 참조).
절연층(105)은, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등의 절연층을 단층으로, 또는 적층으로 형성할 수 있다. 이들 막은 열 산화법, CVD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
본 명세서 중에 있어서, 산화질화 실리콘이란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 나타내고, 예를 들어, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 말한다. 또한, 질화산화 실리콘이란, 그 조성에 있어서 산소보다 질소의 함유량이 많은 것을 나타내고, 예를 들어, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 포함되는 물질을 가리킨다. 다만, 상기한 범위는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율의 합계는, 100at.%를 초과하지 않는다.
그 후, 절연층(105)을 사이에 두고, 제 1 기판(101)과 제 2 기판(106)을 접합한다(도 1(D) 참조). 절연층(105)은 제 2 단결정 반도체층(104)과 제 2 기판(106)을 접합시킨 접합층으로서 기능한다.
제 2 기판(106)은, 제 1 기판(101)과 마찬가지의 기판을 사용하면 좋다. 본 실시형태에서는, 제 2 기판(106)으로서 유리 기판을 사용하는 경우에 대하여 설명한다. 제 2 기판(106)으로서 대면적화가 가능하고, 저렴한 유리 기판을 사용함으로써, 저비용화를 도모할 수 있다. 제 2 기판(106)에 대하여 제 1 기판(101)과 마찬가지로 염산과수(HPM), 황산과수(SPM), 암모니아과수(APM), 희불산(DHF) 등을 사용하여 표면을 세정하면 좋다.
또한, 제 1 기판(101)과 제 2 기판(106)을 접합하기 전에 절연층(105)의 표면 처리를 행하여도 좋다. 표면 처리로서는, 플라즈마 처리, 오존 처리, 메가소닉 세정, 2유체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께, 분출하는 방법) 또는 이들을 조합하여 사용함으로써, 절연층(105)의 표면의 유기물 등의 먼지를 제거하여 친수화할 수 있다. 결과적으로, 제 1 기판(101)과 제 2 기판(106)의 접합 강도를 향상시킬 수 있다. 특히, 절연층(105)의 표면에 플라즈마 처리를 행한 후, 오존 처리, 메가소닉 세정, 2유체 세정 등을 행하면 효과적이다.
또한, 제 1 기판(101)과 제 2 기판(106)을 접합하기 전에 제 2 기판(106) 위에 질소 함유층(예를 들어, 질화 실리콘막이나 질화산화 실리콘막 등의 질소를 함유하는 절연막)을 형성하여도 좋다. 질소 함유층은 제 2 기판(106)에 포함되는 나트륨 등의 원소가 제 2 단결정 반도체층(104)에 확산하는 것을 막기 위한 배리어층으로서 기능한다. 질소 함유층에 대하여 절연층(105)과 마찬가지로 플라즈마 처리, 오존 처리, 메가소닉 세정, 2유체 세정 등의 표면 처리를 행하면, 접합 강도를 향상시킬 수 있다.
또한, 제 1 기판(101)과 제 2 기판(106)을 접합한 후에, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 열 처리의 온도는, 적절히 설정할 수 있지만, 고온(예를 들어, 600℃ 이상)의 열 처리를 행하는 경우에는, 제 1 단결정 반도체층(103)과 제 2 단결정 반도체층(104)의 밀착성이 강화됨으로써, 계면에서의 분리가 어렵게 될 경우가 있다는 점에 유의해야 한다. 상기 열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐링, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 제 1 기판(101)과 제 2 기판(106)을 제 1 단결정 반도체층(103)과 제 2 단결정 반도체층(104)의 계면에서 분리하고, 제 1 기판(101) 위에 제 1 단결정 반도체층(103)을 형성하고, 제 2 기판(106) 위에 제 2 단결정 반도체층(104)을 형성한다(도 1(E) 참조). 이 때, 제 1 단결정 반도체층(103)에 대한 제 2 단결정 반도체층(104)의 압축 응력이 높기 때문에, 용이하게 분리할 수 있다.
상술한 분리의 방법으로서, 기판 분리 장치 등에 의한 역학적 방법(단순히 벗기는 방법)을 사용할 수 있다. 또한, 워터 제트와 같이 제 1 단결정 반도체층(103)과 제 2 단결정 반도체층(104)의 계면에 분리를 촉진시키는 처리를 실시하는 방법 등을 사용하여도 좋다.
또한, 제 2 단결정 반도체층(104)의 박막화를 위한 처리나, 평탄성을 한층 더 향상시키기 위한 처리를 행하여도 좋다. 상기 처리로서는, 드라이 에칭 또는 웨트 에칭의 한 쪽, 또는 양쪽 모두를 조합하여 사용할 수 있다.
이상의 공정에 의하여, 반도체 기판(제 2 SOI 기판(107))을 제작할 수 있다.
본 실시형태에서는 기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층(104)의 응력을 이용하여, 제 1 SOI 기판(100)으로부터 제 2 단결정 반도체층(104)을 분리한다. 이로써, 제 2 단결정 반도체층(104) 중에 있어서, 결함 등의 발생을 방지할 수 있기 때문에, 고온의 열 처리를 필수로 하지 않는다. 또는, 분리 후의 제 2 단결정 반도체층(104)은 평탄성이 높기 때문에, CMP 처리 등의 평탄화 처리를 필수로 하지 않는다. 이와 같이, 본 실시형태의 제작 방법을 사용함으로써, 특성이 양호하고, 또 대면적인 반도체 기판(제 2 SOI 기판(107))을 제공할 수 있다.
또한, 얻어진 반도체 기판(제 2 SOI 기판(107))을 사용함으로써, 특성이 양호한 박막 트랜지스터 등의 반도체 장치를 제작할 수 있다. 박막 트랜지스터를 제작하는 경우는, 제 2 단결정 반도체층(104)을 사용하여 섬 형상 반도체층을 형성하고, 게이트 절연막, 게이트 전극을 형성하면 좋다. 또한, 층간 절연막, 전극 등을 형성하여 소자로서의 형상을 가지런하게 한다. n형 박막 트랜지스터 또는 p형 박 막 트랜지스터를 제작하는 경우는, 섬 형상 반도체층에 대하여 도전성을 부여하는 원소의 첨가를 행하면 좋다.
또한, 본 실시형태에서는, 제 1 단결정 반도체층(103)과, 기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층(104)의 계면에서 분리하는 방법을 사용한다. 이로써, 제 1 단결정 반도체층(103)은 두께가 감소하지 않기 때문에, 시드층으로서 반복하여 이용할 수 있다. 즉, 제 1 SOI 기판(100)을 시드 기판으로서 반복하여 이용하고, 제 2 SOI 기판(107)을 제작할 수 있고, 반도체 기판의 생산성을 대폭으로 향상시킬 수 있다. 여기서의 제 1 SOI 기판(100)의 재생 처리를 제 2 재생 처리 공정이라고 부른다.
제 2 재생 처리 공정을 행할 때, 제 1 단결정 반도체층(103)에 레이저 광의 조사 처리를 행하여도 좋다. 레이저 광의 조사에 의하여, 제 1 단결정 반도체층(103) 중의 결함을 저감하여, 표면의 평탄성을 높일 수 있다. 레이저 광의 조사 처리는, CMP 처리나 고온의 열 처리와 비교하여 처리 시간을 단축시키고, 또 수율을 향상시킬 수 있다.
또한, 제 1 SOI 기판(100)을 시드 기판으로서 제 2 재생 처리 공정을 반복하여 행함으로써, 제 1 단결정 반도체층(103)(시드층)의 열화가 우려되는 경우는, 제 2 SOI 기판(107) 쪽을 시드 기판으로서 사용하고, 제 2 단결정 반도체층(104)을 시드층으로서 에피택시얼 성장을 행함으로써, 시드층의 열화를 방지할 수 있다.
또한, 제 2 재생 처리와, 상술한 제 1 재생 처리를 합쳐서 사용함으로써, 생산성이 상승적으로 향상되고, 얻어지는 반도체 기판의 매수를 비약적으로 증대시킬 수 있다.
본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태 또는 실시예에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 단결정 반도체층의 제작 방법의 일례에 관하여 도면을 참조하여 설명한다.
우선, SOI 기판(200)(시드 기판이라고도 부름)을 준비한다(도 2(A) 참조).
SOI 기판(200)은, 실시형태 1에서 나타낸 제 1 SOI 기판(100)과 마찬가지의 방법을 사용하여 제작하고, 기판(201) 위에 절연층(202)을 사이에 두고, 제 1 단결정 반도체층(203)(시드층이라고도 부름)이 형성된 구조로 하면 좋다.
즉, 단결정 반도체 기판의 일부를 기판(201) 위에 전재함으로써, 제 1 단결정 반도체층(203)을 형성할 수 있다. 여기서, 사용한 단결정 반도체 기판은, 실시형태 1과 마찬가지로 제 1 재생 처리 공정을 행하고, 반복하여 이용할 수 있다.
다음에, 제 1 단결정 반도체층(203) 위에, 실시형태 1과 마찬가지로 기상 에피택시얼 성장법을 사용하여 제 2 단결정 반도체층(204)을 형성한다(도 2(B) 참조).
다음에, SOI 기판(200) 및 제 2 단결정 반도체층(204)을 가열하고, 소정의 온도로 유지한 상태에서, 제 2 단결정 반도체층(204) 위에 금속을 포함하는 재료를 도포(또는, 스크린 인쇄)하여, 금속층(205)을 형성한다(도 2(C) 참조). 가열 온도 는, 금속층(205)을 형성할 수 있는 온도라면, 특히 한정되지 않는다. 금속층(205)은, 알루미늄이나 구리 등의 재료를 사용하여 형성할 수 있다. 또한, 스퍼터링법 등의 방법을 사용하여 금속층(205)을 형성하여도 좋다.
그 후, SOI 기판(200), 제 2 단결정 반도체층(204) 및 금속층(205)을 냉각함으로써, SOI 기판(200)과 제 2 단결정 반도체층(204)을, 제 1 단결정 반도체층(203)과 제 2 단결정 반도체층(204)의 계면에서 분리하여, 금속층(205)과 제 2 단결정 반도체층(204)의 적층 구조체(206)을 형성한다(도 2(D) 참조). 냉각 온도는 특히 한정되지 않지만, 예를 들어, 실온 정도로 할 수 있다. 물론, 실온보다 낮은 온도까지 냉각시켜도 좋다.
산술한 바와 같은 방법으로 SOI 기판(200)으로부터 제 2 단결정 반도체층(204)을 분리할 수 있는 것은, 단결정 반도체 재료와 금속 재료의 열 팽창 계수가 크게 상이하기 때문이다. 이 원리에 의하여, 금속층(205)을 형성할 때의 온도와 냉각 후의 온도의 차이가 크면 클수록 양호한 분리가 실현할 수 있다고 말할 수 있다.
그 후, 금속층(205)을 제거함으로써, 제 2 단결정 반도체층(204)(자립막)을 형성할 수 있다(도 2(E) 참조).
또한, 본 실시형태에 있어서는, 최종적으로 금속층(205)을 제거하는 구성을 채용하지만, 본 실시형태는 이것에 한정되지 않는다. 예를 들어, 금속층(205)을 전극 등에 이용하는 경우에는, 금속층(205)을 제거하지 않고 잔존시키는 구성으로 하여도 좋다.
또한, 형성된 제 2 단결정 반도체층(204)은, 그대로 사용하여도 좋고, 어떠한 기판에 접합하여 사용하여도 좋다.
또한, 상술한 바와 같이 분리할 때, 기판 분리 장치 등에 의하여 역학적 방법(단순히 벗기는 방법)이나 워터 제트 등의 분리를 촉진시키는 방법 등을 병용하여도 좋다.
또한, 얻어진 제 2 단결정 반도체층(204)에 대하여, 레이저 광의 조사 처리를 행하여도 좋다. 이로써, 제 2 단결정 반도체층(204) 중의 결함을 더 저감하고, 표면의 평탄성을 향상시킨 반도체층을 얻을 수 있다. 또한, 제 2 단결정 반도체층(204)에 대하여 열 처리를 실시하여, 그 결함을 저감시켜도 좋다.
또한, 제 2 단결정 반도체층(204)의 박막화를 위한 처리나, 평탄성을 한층 더 향상시키기 위한 처리를 행하여도 좋다. 상기 처리로서는, 드라이 에칭 또는 웨트 에칭의 한 쪽, 또는 양쪽 모두를 조합하여 사용할 수 있다.
본 실시형태에서는, 기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층(204)의 응력을 이용하여, SOI 기판(200)으로부터 제 2 단결정 반도체층(204)을 분리한다. 이로써, 제 2 단결정 반도체층(204) 자체에는, 결함 등이 거의 발생하지 않기 때문에, 고온의 열 처리를 필수로 하지 않는다. 또한, 분리 후의 제 2 단결정 반도체층(204)은 평탄성이 높기 때문에, CMP 처리 등의 평탄화 처리도 필수로 하지 않는다. 이와 같이, 본 실시형태의 제작 방법을 사용함으로써, 특성이 양호하고, 또 대면적인 단결정 반도체층을 제공할 수 있다.
한편, SOI 기판(200)은 실시형태 1과 마찬가지로 제 2 재생 처리 공정을 행 함으로써, 반복하여 시드 기판으로서 이용할 수 있고, 단결정 반도체층의 생산성을 향상시킬 수 있다.
또한, 제 2 재생 처리와, 상술한 제 1 재생 처리를 합쳐서 사용함으로써, 생산성이 상승적으로 향상되고, 얻어지는 단결정 반도체층의 개수를 비약적으로 증대시킬 수 있다.
본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태 또는 실시예에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 제작 방법의 일례로서 광전 변환 장치의 제작 방법에 대하여 도면을 참조하여 설명한다.
우선, SOI 기판(300)(시드 기판이라고도 부름)을 준비한다(도 3(A) 참조).
SOI 기판(300)은, 실시형태 1에서 나타낸 제 1 SOI 기판(100)과 마찬가지의 방법을 사용하여 제작하고, 제 1 기판(301) 위에 절연층(302)을 사이에 두고, 제 1 단결정 반도체층(303)(시드층이라고도 부름)이 형성된 구조로 하면 좋다.
즉, 단결정 반도체 기판의 일부를 제 1 기판(301) 위에 전재함으로써, 제 1 단결정 반도체층(303)을 형성할 수 있다. 여기서, 사용한 단결정 반도체 기판은, 실시형태 1과 마찬가지로 제 1 재생 처리 공정을 행하고, 반복하여 이용할 수 있다.
다음에, 제 1 단결정 반도체층(303) 위에, 제 2 단결정 반도체층(304)을 형 성한다(도 3(B) 참조). 제 2 단결정 반도체층(304)은 예를 들어, 기상 에피택시얼 성장법을 사용하여 형성한다.
제 2 단결정 반도체층(304)은, 제 1 단결정 반도체층(303)을 시드층으로 하고, 제 1 단결정 반도체층(303)의 결정성의 영향을 받은 반도체층이 된다.
제 2 단결정 반도체층(304)으로서 실리콘층을 형성하는 경우에는, 실란계 가스(실리콘의 수소 화합물을 포함하는 가스, 대표적으로는 모노실란, 디실란)와 수소의 혼합 가스와, p형을 부여하는 원소를 포함하는 가스(예를 들어, 디보란)를 원료 가스로 하는 기상 성장법(CVD법 등을 포함함)을 사용하여 형성할 수 있다. 이로써, 제 2 단결정 반도체층(304)은 p형 실리콘층이 되고, 광전 변환 장치의 p형 반도체층으로 할 수 있다.
에피택시얼 성장은, 실란계 가스에 대한 수소의 유량비로 4배 이상 10배 이하, 바람직하게는 5배 이상 7배 이하로 하는 것이 바람직하다. 즉, 실란계 가스의 수소 희석비(수소/실란계 가스)를 4배 이상 10배 이하, 바람직하게는 5배 이상 7배 이하로 한다. 실란계 가스는 대표적으로는 실란이고, 그 외의 디실란(Si2H6) 등을 사용할 수도 있다. 또한, 원료 가스에, 희 가스를 첨가하여도 좋다.
에피택시얼 성장에 사용하는 플라즈마 CVD 장치로서는, 전력 주파수가 10MHz 이상 200MHz 이하, 대표적으로는 13.56MHz 또는 60MHz의 고주파(RF) 플라즈마 CVD 장치, 또는 전력 주파수가 1GHz 이상 5GHz 이하, 대표적으로는 2.45GHz의 마이크로파 플라즈마 CVD 장치 등을 적용할 수 있다.
에피택시얼 성장의 조건은, 적절히 설정할 수 있지만, 일례로서, 원료 가스로서 실란과 수소의 혼합 가스를 사용하여 실란과 수소의 유량(sccm)비를 SiH4:H2=25(sccm):150(sccm), 기판 온도를 280℃, 고주파 전원의 출력을 30W, 전력 주파수를 27MHz로 하면 좋다. 이와 같은 조건(특히, 유량비)으로 형성한 제 2 단결정 반도체층(304)은 압축 응력이 높고, 제 1 단결정 반도체층(303)과의 계면에서 용이하게 분리할 수 있게 된다. 또한, 성막시의 기판 온도를 200℃ 이상 300℃ 이하 정도로 한 경우에는, 결함이 적은 양호한 제 2 단결정 반도체층(304)을 얻을 수 있다. 또한, 원료 가스의 총유량을 증대시킴으로써, 성막에 걸리는 시간을 저감하여, 결정성을 향상시킬 수 있다.
제 2 단결정 반도체층(304)의 막 두께는, 1nm 이상 100nm 이하 정도(바람직하게는, 10nm 이상 80nm 이하 정도)로 하면 좋다.
또한, 제 2 단결정 반도체층(304)의 에피택시얼 성장을 행하기 전에, 제 1 단결정 반도체층(303) 표면에 형성되는 자연 산화막 등은 제거해 두는 것이 바람직하다. 제 1 단결정 반도체층(303) 표면에 산화막이 존재하는 경우에는, 에피택시얼 성장의 진행을 막고, 제 2 단결정 반도체층(304)의 결정성이 저하될 가능성이 있다. 산화막의 제거는, 불산계의 용액 등을 사용하여 행할 수 있다.
또한, 제 2 단결정 반도체층(304) 위에 제 3 단결정 반도체층(305)을 형성한다(도 3(B) 참조). 제 3 단결정 반도체층(305)은 예를 들어, 기상 에피택시얼 성장법을 사용하여 형성한다.
제 3 단결정 반도체층(305)으로서, 실리콘층을 형성하는 경우에는, 실란계 가스(실리콘의 수소 화합물을 포함하는 가스, 대표적으로는 모노실란, 디실란)와 수소의 혼합 가스를 원료 가스로 하는 기상 성장법(CVD법 등을 포함함)을 사용하여 형성할 수 있다. 이로써, 제 3 단결정 반도체층(305)은 진성 실리콘층이 되어, 광전 변환 장치의 진성 반도체층으로 할 수 있다.
제 3 단결정 반도체층(305)의 막 두께는, 0.1㎛ 이상 정도(바람직하게는, 1㎛ 이상 정도)로 하면 좋다.
또한, 여기서 제시하는 진성 반도체층이란, 반도체층에 포함되는 p형 또는 n형을 부여하는 불순물이 1×1020cm-3 이하의 농도이고, 산소 및 질소가 9×1019 cm-3 이하의 농도이고, 암 도전성(dark conductivity)에 대하여 광 전도도가 1000배 이상인 반도체층을 가리킨다. 또한, 본 명세서에서는, 진성 반도체층을 i형 반도체층이라고도 부른다.
또한, 제 3 단결정 반도체층(305)의 에피택시얼 성장을 행하기 전에, 제 2 단결정 반도체층(304)의 표면에 형성된 자연 산화물 등은 제거해 두는 것이 바람직하다.
다음에, 제 3 단결정 반도체층(305) 위에, 제 4 단결정 반도체층(306)을 형성한다(도 3(B) 참조). 제 4 단결정 반도체층(306)은 예를 들어, 기상 에피택시얼 성장법을 사용하여 형성한다.
제 4 단결정 반도체층(306)으로서 실리콘층을 형성하는 경우에는, 실란계 가 스(실리콘의 수소 화합물을 포함하는 가스, 대표적으로는 모노실란, 디실란)와 수소의 혼합 가스와, n형을 부여하는 원소를 포함하는 가스(예를 들어, 포스핀)를 원료 가스로 하는 기상 성장법(CVD법 등을 포함함)을 사용하여 형성할 수 있다. 이로써, 제 4 단결정 반도체층(306)은 n형 실리콘층이 되고, 광전 변환 장치의 n형 반도체층으로 할 수 있다.
제 4 단결정 반도체층(306)의 막 두께는, 1nm 이상 100nm 이하 정도(바람직하게는, 10nm 이상 80nm 이하 정도)로 한다.
또한, 제 4 단결정 반도체층(306)의 에피택시얼 성장을 행하기 전에, 제 3 단결정 반도체층(305) 표면에 형성된 자연 산화막 등은 제거해 두는 것이 바람직하다.
상술한 바와 같이, 광전 변환 장치의 광전 변환층(307)(p형 반도체층, i형 반도체층 및 n형 반도체층)을 형성할 수 있다.
또한, 본 실시형태에서는, 제 2 단결정 반도체층(304)을 p형 반도체층으로 하고, 제 4 단결정 반도체층(306)을 n형 반도체층으로 하지만, 이것에 한정되지 않고, 제 2 단결정 반도체층(304)을 n형 반도체층으로 하고, 제 4 단결정 반도체층(306)을 p형 반도체층으로 하여도 좋다. 제 2 단결정 반도체층(304)과 제 4 단결정 반도체층(306)이 반대의 도전형을 가지도록 한다.
다음에, 제 4 단결정 반도체층(306) 위에 광전 변환 장치의 제 1 전극이 되는 제 1 도전층(308)을 형성한다(도 3(C) 참조).
제 1 도전층(308)은, 알루미늄, 은, 티타늄, 탄탈, 텅스텐, 몰리브덴, 구리 로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료를 사용할 수도 있다. 또한, 이들의 재료를 적층하여 사용하여도 좋다. 본 실시형태에서는, 저저항, 또 저비용의 알루미늄을 사용하여 알루미늄의 상면과 하면에 질화 티타늄을 형성하는 구조로 한다. 제 4 단결정 반도체층(306)과 알루미늄 사이에 질화 티타늄을 형성함으로써, 알루미늄이 제 4 단결정 반도체층(306)으로 확산하는 것을 방지할 수 있다.
다음에, 제 1 도전층(308) 위에 절연층(309)을 형성한다(도 3(D) 참조).
절연층(309)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 또는 산화 알루미늄 등을 열 산화법, CVD법, 스퍼터링법 등을 사용하여 형성할 수 있다. 본 실시형태에서는, 절연층(309)을 산화 알루미늄으로 형성한다. 그래서, 제 1 도전층(308)과 절연층(309)을 스퍼터링법을 사용하여 연속적으로 성막할 수 있다.
그 후, 절연층(309)을 사이에 두고, 제 1 기판(301)과 제 2 기판(310)을 접합한다(도 3(D) 참조). 절연층(309)은 광전 변환층(307)과 제 2 기판(310)을 접합시키는 접합층으로서 기능한다.
여기서, 절연층(309)과 알루미늄 사이에는, 질화 티타늄이 형성되기 때문에, 절연층(309)이 산화 알루미늄과 같이 산소를 포함하는 경우에도 알루미늄의 산화를 방지할 수 있다.
또한, 제 1 기판(301)과 제 2 기판(310)을 접합하기 전에 절연층(309)의 표면 처리를 행하여도 좋다. 표면 처리로서는, 플라즈마 처리, 오존 처리, 메가소닉 세정, 2유체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함 께, 분출하는 방법) 또는 이들을 조합하여 사용함으로써, 절연층(309)의 표면의 유기물 등의 먼지를 제거하여 친수화할 수 있다. 결과적으로, 제 1 기판(301)과 제 2 기판(310)의 접합 강도를 향상시킬 수 있다. 특히, 절연층(309)의 표면에 플라즈마 처리를 행한 후, 오존 처리, 메가소닉 세정, 2유체 세정 등을 행하면 효과적이다.
또한, 제 1 기판(301)과 제 2 기판(310)을 접합하기 전에 제 2 기판(310) 위에 질소 함유층(예를 들어, 질화 실리콘막이나 질화산화 실리콘막 등의 질소를 함유하는 절연막)을 형성하여도 좋다(도시하지 않음). 질소 함유층은 제 2 기판(310)에 포함되는 나트륨 등의 원소가 제 2 단결정 반도체층(304)에 확산하는 것을 막기 위한 배리어층으로서 기능한다. 질소 함유층에 대하여 절연층(309)과 마찬가지로 플라즈마 처리, 오존 처리, 메가소닉 세정, 2유체 세정 등의 표면 처리를 행하면, 접합 강도를 향상시킬 수 있다.
또한, 제 1 기판(301)과 제 2 기판(310)을 접합한 후에, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 열 처리의 온도는, 적절히 설정할 수 있지만, 고온(예를 들어, 600℃ 이상)의 열 처리를 행하는 경우에는, 제 1 단결정 반도체층(303)과 제 2 단결정 반도체층(304)의 밀착성이 강화됨으로써, 계면에서의 분리가 어렵게 될 경우가 있다는 점에 유의해야 한다. 상기 열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐링, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다.
다음에, 제 1 기판(301)과 제 2 기판(310)을 제 1 단결정 반도체층(303)과 제 2 단결정 반도체층(304)의 계면에서 분리하고, 제 1 기판(301) 위에 제 1 단결정 반도체층(303)을 형성하고, 제 2 기판(310) 위에 광전 변환층(307)을 형성한다(도 3(E) 참조). 이 때, 제 1 단결정 반도체층(303)에 대한 제 2 단결정 반도체층(304)의 압축 응력이 높기 때문에, 용이하게 분리할 수 있다.
또한, 실시형태 2에서 나타낸 방법을 적용하여 SOI 기판(300), 광전 변환층(307), 및 제 1 도전층(308)을 냉각하여도 좋다. 제 1 도전층(308)이 실시형태 2의 금속층(205)과 마찬가지의 효과를 가지고, 분리가 촉진된다.
상술한 분리의 방법으로서, 기판 분리 장치 등에 의한 역학적 방법(단순히 벗기는 방법)을 사용할 수 있다. 또한, 워터 제트와 같이 제 1 단결정 반도체층(303)과 제 2 단결정 반도체층(304)의 계면에 분리를 촉진시키는 처리를 실시하는 방법 등을 사용하여도 좋다.
여기까지의 공정에 의하여, 제 2 기판(310) 위에 제 1 도전층(308) 및 광전 변환층(307)이 형성된 적층 구조체(311)를 얻을 수 있다.
다음에, 제 2 단결정 반도체층(304) 위에 광전 변환 장치의 제 2 전극으로서 제 2 도전층(401)을 형성한다(도 4(A) 참조). 제 2 도전층(401)은, 광전 변환 장치의 수광면 전극층으로서 기능한다.
제 2 도전층(401)은, 투광성을 갖는 도전막을 사용하여 형성할 수 있고, 산화인듐·주석 합금(ITO)막, 산화인듐·산화아연 합금막, 산화 아연막, 또는 산화 주석막 등의 산화물 금속막을 사용하면 좋다. 제 2 도전층(401)은, 스퍼터링법이나 진공 증착법을 사용하여 형성할 수 있다.
다음에, 제 2 도전층(401) 및 광전 변환층(307)을 에칭하여, 제 1 도전층(308)의 일부를 노출시킨다(도 4(B) 참조).
에칭은 레이저 광의 조사에 의하여 행할 수 있다. 레이저 광을 사용하면, 새로 마스크를 형성할 필요가 없다. 또한, 제 2 도전층(401)을 선택적으로 형성하고, 제 2 도전층(401)을 마스크로서 에칭을 행하여도 좋고, 이 경우에도 새로 마스크를 형성할 필요가 없다. 물론 레지스트나 절연층을 사용하여 마스크를 형성하여 에칭을 행하여도 좋다.
그 후, 제 1 도전층(308)에 전기적으로 접속하는 제 1 보조 전극으로서 제 3 도전층(402), 제 2 도전층(401)에 전기적으로 접속하는 제 2 보조 전극으로서 제 4 도전층(403)을 형성한다(도 4(B) 참조).
제 3 도전층(402) 및 제 4 도전층(403)은, 은 잉크를 스크린 인쇄함으로써 형성할 수 있다. 제 4 도전층(403)(상부 전극측)은, 위 쪽에서 봐서 격자 형상(또는 빗 형상, 빗 모양, 빗살 형상)이 되도록 형성한다. 이와 같은 형상으로 함으로써, 광전 변환층(307)에 충분한 광을 조사할 수 있고, 광 흡수 효율을 향상시킬 수 있다.
이상의 공정에 의하여, 광전 변환 장치를 제작할 수 있다.
본 실시형태에서는 기상 에피택시얼 성장법에 의하여 형성된 제 2 단결정 반도체층(304)의 응력을 이용하여, SOI 기판(300)으로부터 광전 변환층(307)을 분리한다. 이로써, 광전 변환층(307) 중에 있어서 결함 등의 발생을 방지할 수 있기 때문에, 고온의 열 처리를 필수로 하지 않는다. 또한, 분리 후의 제 2 단결정 반 도체층(304)은 평탄성이 높기 때문에, CMP 처리 등의 평탄화 처리를 필수로 하지 않는다. 이와 같이, 본 실시형태의 제작 방법을 사용함으로써, 특성이 양호하고, 또 대면적인 단결정 반도체층을 구비한 광전 변환 장치를 제공할 수 있다.
한편, SOI 기판(300)은 실시형태 1과 마찬가지로 제 2 재생 처리 공정을 행함으로써, 반복하여 시드 기판으로서 이용할 수 있고, 광전 변환 장치의 생산성을 대폭으로 향상시킬 수 있다.
또한, 제 2 재생 처리와, 상술한 제 1 재생 처리를 합쳐서 사용함으로써, 생산성이 상승적으로 향상되고, 얻어지는 광전 변환 장치의 개수를 비약적으로 증대시킬 수 있다.
본 실시형태에서 나타낸 구성은, 본 명세서의 다른 실시형태 또는 실시예에서 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 제작한 반도체 장치, 특히 표시 장치를 사용한 전자 기기에 대하여 도 5(A) 내지 도 6(C)를 참조하여 설명한다.
반도체 장치(특히 표시 장치)를 사용하여 제작되는 전자 기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, Digital Versatile Disc(DVD) 등 의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 5(A)는 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터이다. 케이스(1601), 지지대(1602), 표시부(1603), 스피커부(1604), 비디오 입력단자(1605) 등을 포함한다. 표시부(1603)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터를 저가격으로 제공할 수 있다.
도 5(B)는 디지털 카메라이다. 본체(1611)의 정면 부분에는 수상부(1613)가 형성되고, 본체(1611)의 상면 부분에는 릴리스 버튼(1616)이 형성된다. 또한, 본체(1611)의 배면 부분에는, 표시부(1612), 조작 키(1614), 및 외부 접속 포트(1615)가 형성된다. 표시부(1612)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 디지털 카메라를 저가격으로 제공할 수 있다.
도 5(C)는 노트형 퍼스널 컴퓨터이다. 본체(1621)에는, 키보드(1624), 외부 접속 포트(1625), 포인팅 디바이스(1626)가 형성된다. 또한, 본체(1621)에는, 표시부(1623)를 갖는 케이스(1622)가 장착된다. 표시부(1623)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 노트형 퍼스널 컴퓨터를 저가격으로 제공할 수 있다.
도 5(D)는 모바일 컴퓨터로서, 본체(1631), 표시부(1632), 스위치(1633), 조작 키(1634), 적외선 포트(1635) 등을 포함한다. 표시부(1632)에는 액티브 매트릭 스 표시 장치가 형성된다. 표시부(1632)에는, 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 모바일 컴퓨터를 저가격으로 제공할 수 있다.
도 5(E)는 화상 재생 장치이다. 본체(1641)에는, 표시부(1644), 기록 매체 판독부(1645) 및 조작 키(1646)가 형성된다. 또한, 본체(1641)에는, 스피커부(1647) 및 표시부(1643) 각각을 갖는 케이스(1642)가 장착된다. 표시부(1643) 및 표시부(1644) 각각에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 화상 재생 장치를 저가격으로 제공할 수 있다.
도 5(F)는 전자 서적이다. 본체(1651)에는 조작 키(1653)가 형성된다. 또한, 본체(1651)에는 복수의 표시부(1652)가 장착된다. 표시부(1652)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 전자 서적을 저가격으로 제공할 수 있다.
도 5(G)는 비디오 카메라로서, 본체(1661)에는 외부 접속 포트(1664), 리모트 컨트롤의 수신부(1665), 수상부(1666), 배터리(1667), 음성 입력부(1668), 조작 키(1669)가 형성된다. 또한, 본체(1661)에는, 표시부(1662)를 갖는 케이스(1663)가 장착된다. 또한, 표시부(1662)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 비디오 카메라를 저가격으로 제공할 수 있다.
도 5(H)는 휴대 전화로서, 본체(1671), 케이스(1672), 표시부(1673), 음성 입력부(1674), 음성 출력부(1675), 조작 키(1676), 외부 접속 포트(1677), 안테나(1678) 등을 포함한다. 표시부(1673)에는 본 명세서에서 개시한 반도체 장치가 사용된다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 휴대 전화를 저가격으로 제공할 수 있다.
도 6(A) 내지 도 6(C)는, 전화로서의 기능과, 정보 단말로서의 기능을 겸비한 휴대 전자 기기(1700)의 구성의 일례이다. 여기서, 도 6(A)는 정면도, 도 6(B)는 배면도, 도 6(C)는 전개도이다. 휴대 전자 기기(1700)는 전화와 정보 단말의 쌍방의 기능을 구비하고, 음성통화 이외에도 다양한 데이터 처리가 가능한, 이른바 스마트 폰이라고 불리는 전자 기기이다.
휴대 전자 기기(1700)는, 케이스(1701) 및 케이스(1702)로 구성된다. 케이스(1701)는, 표시부(1711), 스피커(1712), 마이크로 폰(1713), 조작 키(1714), 포인팅 디바이스(1715), 카메라용 렌즈(1716), 외부 접속 단자(1717) 등을 구비하고, 케이스(1702)는, 키보드(1721), 외부 메모리 슬롯(1722), 카메라용 렌즈(1723), 라이트(1724), 이어폰 단자(1725) 등을 구비한다. 또한, 안테나는 케이스(1701) 내부에 내장된다. 상기 구성에 더하여, 비접촉 IC칩, 소형 기록장치 등을 내장하여도 좋다.
표시부(1711)에는, 본 명세서에서 개시한 반도체 장치가 내장된다. 또한, 표시부(1711)에 표시되는 영상(및 그 표시 방향)은, 휴대 전자 기기(1700)의 사용 형태에 따라 다양하게 변화된다. 또한, 표시부(1711)와 동일 면에 카메라용 렌즈(1716)를 구비하므로, 영상을 수반하는 음성 통화(이른바 TV 전화)가 가능하다. 또한, 스피커(1712) 및 마이크로 폰(1713)은 음성 통화에 한정되지 않고, 녹음, 재생 등에 사용할 수 있다. 카메라용 렌즈(1723)(및, 라이트(1724))를 사용하여 정지화상 및 동영상의 촬영을 행하는 경우에는, 표시부(1711)는 파인더로서 사용된다. 조작키(1714)는, 전화의 발신·착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서(cursor) 이동 등에 사용된다.
서로 겹친 케이스(1701)와 케이스(1702)(도 6(A) 참조)는, 슬라이드됨으로써 도 6(C)에서 도시하는 바와 같이 전개하여, 정보 단말로서 사용할 수 있다. 이 경우에는, 키보드(1721), 포인팅 디바이스(1715)를 사용한 원활한 조작이 가능하다. 외부 접속 단자(1717)는 AC 어댑터나 USB 케이블 등의 각종 케이블과 접속 가능하여, 충전이나 컴퓨터 등과의 데이터 통신을 가능하게 한다. 또한, 외부 메모리 슬롯(1722)에 기록 매체를 삽입하고, 보다 큰 용량의 데이터의 보존 및 이동에 대응할 수 있다. 상기 기능에 더하여, 적외선 등의 전자파를 사용한 무선 통신 기능이나, 텔레비전 수신기능 등을 가져도 좋다. 본 명세서에서 개시한 반도체 장치에 의하여, 신뢰성 및 성능이 높은 휴대 전자 기기를 저가격으로 제공할 수 있다.
상술한 바와 같이, 본 명세서에서 개시한 반도체 장치의 적용 범위는 극히 넓고, 모든 분야의 전자 기기에 사용할 수 있다. 또한, 본 실시형태는 다른 실시형태 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 제 1 단결정 반도체층과 제 2 단결정 반도체층의 계면에 있어서, 제 1 기판과 제 2 기판이 분리되는 모양을 나타낸다. 제 1 단결정 반도체층 및 제 2 단결정 반도체층으로서 실리콘층을 사용하여 샘플을 제작하였다. 또한, 제 2 단결정 반도체층은 실란과 수소의 유량(sccm)비를 SiH4:H2=25(sccm):150(sccm), 기판 온도를 280℃, 고주파 전원의 출력을 30W, 전원 주파수를 27MHz로 한 플라즈마 CVD법에 의하여 성막하였다.
또한, 제 1 기판과 제 2 기판을 접합하기 전에 제 1 단결정 반도체층에 질소를 분출하면서 레이저 광의 조사 처리를 실시한다. 레이저 광은 조사 에너지 밀도를 794mJ/cm2로 한다.
도 7은, 분리의 모양을 제시하는 TEM 상의 단면도이다. 제 1 단결정 반도체층(701)과 제 2 단결정 반도체층(702)의 계면(703)에 있어서, 박리가 생겨, 분리가 양호하게 행해지는 모양이 확인되었다.
본 실시예에서 나타낸 구성은, 본 명세서의 실시형태와 적절히 조합하여 사용할 수 있다.
도 1(A) 내지 도 1(E)는 반도체 기판의 제작 방법의 일례를 도시하는 도면.
도 2(A) 내지 도 2(E)는 단결정 반도체층의 제작 방법의 일례를 도시하는 도면.
도 3(A) 내지 도 3(E)는 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 4(A) 및 도 4(B)는 반도체 장치의 제작 방법의 일례를 도시하는 도면.
도 5(A) 내지 도 5(H)는 반도체 장치를 사용한 전자 기기를 도시하는 도면.
도 6(A) 내지 도 6(C)는 반도체 장치를 사용한 전자 기기를 도시하는 도면.
도 7은 분리의 상태를 도시하는 TEM 상.
도 8(A) 내지 도 8(F)는 반도체 기판의 제작 방법의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 제 1 SOI 기판 101: 제 1 기판
102: 절연층 103: 제 1 단결정 반도체층
104: 제 2 단결정 반도체층 105: 절연층
106: 제 2 기판 107: 제 2 SOI 기판

Claims (11)

  1. 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 단계와;
    기상 에피택시얼 성장법을 사용하여 상기 제 1 단결정 반도체층 위에 제 2 단결정 반도체층을 형성하는 단계와;
    상기 제 1 기판과 제 2 기판을 절연막을 사이에 두고 서로 접합하여, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층 및 상기 제 2 단결정 반도체층을 형성하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층 사이의 계면에서 서로 분리하여, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 2 단결정 반도체층을 형성하는 단계를 포함하는, 반도체 기판의 제작 방법.
  2. 제 1 기판과 소정의 깊이에 취화층이 형성된 단결정 반도체 기판을 상기 제 1 기판과 상기 단결정 반도체 기판 사이에 절연막을 사이에 두고 서로 접합하는 단계와;
    상기 단결정 반도체 기판과 상기 제 1 기판을 상기 취화층으로부터 분리하여, 상기 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 단계와;
    기상 에피택시얼 성장법을 사용하여 상기 제 1 단결정 반도체층 위에 제 2 단결정 반도체층을 형성하는 단계와;
    상기 제 1 기판과 제 2 기판을 절연막을 사이에 두고 서로 접합하여, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층 및 상기 제 2 단결정 반도체층을 형성하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층 사이의 계면에서 분리하여, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 2 단결정 반도체층을 형성하는 단계를 포함하는, 반도체 기판의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 단결정 반도체층은 실란계 가스 및 수소를 포함하는 원료 가스를 사용하여 형성되고, 상기 원료 가스는 실란계 가스의 유량에 대한 수소의 유량이 4배 이상 10배 이하인, 반도체 기판의 제작 방법.
  4. 제 2 항에 있어서,
    상기 제 2 단결정 반도체층은 실란계 가스 및 수소를 포함하는 원료 가스를 사용하여 형성되고, 상기 원료 가스는 실란계 가스의 유량에 대한 수소의 유량이 4배 이상 10배 이하인, 반도체 기판의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 유리 기판인, 반도체 기판의 제작 방법.
  6. 제 2 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 유리 기판인, 반도체 기판의 제작 방법.
  7. 제 1 기판 위에 단결정 반도체층을 형성하는 단계와;
    기상 에피택시얼 성장법을 사용하여 상기 단결정 반도체층 위에 광전 변환층을 형성하는 단계와;
    상기 광전 변환층 위에 제 1 도전층을 형성하는 단계와;
    상기 제 1 기판과 제 2 기판을 절연막을 사이에 두고 서로 접합하여, 상기 제 1 기판과 상기 제 2 기판 사이에 상기 단결정 반도체층, 상기 광전 변환층, 및 상기 제 1 도전층을 형성하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 상기 단결정 반도체층과 상기 광전 변환 층 사이의 계면에서 서로 분리하여, 상기 제 1 기판 위에 상기 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 1 도전층 및 상기 광전 변환층을 형성하는 단계와;
    상기 광전 변환층 위에 제 2 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제 1 기판 위에 제 1 단결정 반도체층을 형성하는 단계와;
    기상 에피택시얼 성장법을 사용하여 상기 제 1 단결정 반도체층 위에 일 도전형을 갖는 제 2 단결정 반도체층, 진성(眞性) 제 3 단결정 반도체층, 상기 일 도전형과 반대의 도전형을 갖는 제 4 단결정 반도체층을 순차적으로 형성함으로써 광전 변환층을 형성하는 단계와;
    상기 광전 변환층 위에 제 1 도전층을 형성하는 단계와;
    상기 제 1 기판과 제 2 기판을 절연막을 사이에 두고 서로 접합하여, 상기 제 1 기판과 제 2 기판 사이에 상기 제 1 단결정 반도체층, 상기 광전 변환층, 및 상기 제 1 도전층을 형성하는 단계와;
    상기 제 1 기판과 상기 제 2 기판을 상기 제 1 단결정 반도체층과 상기 제 2 단결정 반도체층 사이의 계면에서 서로 분리하여, 상기 제 1 기판 위에 상기 제 1 단결정 반도체층을 형성하고, 또 상기 제 2 기판 위에 상기 제 1 도전층 및 상기 광전 변환층을 형성하는 단계와;
    상기 광전 변환층 위에 제 2 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  9. 제 8 항에 있어서,
    상기 제 2 단결정 반도체층은 실란계 가스 및 수소를 포함하는 원료 가스를 사용하여 형성되고, 상기 원료 가스는 실란계 가스의 유량에 대한 수소의 유량이 4배 이상 10배 이하인, 반도체 장치의 제작 방법.
  10. 제 7 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 유리 기판인, 반도체 장치의 제작 방법.
  11. 제 8 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은 유리 기판인, 반도체 장치의 제작 방법.
KR1020090111928A 2008-11-27 2009-11-19 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법 KR101582247B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-302169 2008-11-27
JP2008302169 2008-11-27

Publications (2)

Publication Number Publication Date
KR20100061348A true KR20100061348A (ko) 2010-06-07
KR101582247B1 KR101582247B1 (ko) 2016-01-04

Family

ID=42196670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090111928A KR101582247B1 (ko) 2008-11-27 2009-11-19 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법

Country Status (3)

Country Link
US (1) US8043935B2 (ko)
JP (1) JP5611571B2 (ko)
KR (1) KR101582247B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048754B2 (en) * 2008-09-29 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer
JP2010114431A (ja) * 2008-10-10 2010-05-20 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8590136B2 (en) * 2009-08-28 2013-11-26 Analog Devices, Inc. Method of fabricating a dual single-crystal backplate microphone
US20110073967A1 (en) * 2009-08-28 2011-03-31 Analog Devices, Inc. Apparatus and method of forming a mems acoustic transducer with layer transfer processes
JP5755931B2 (ja) 2010-04-28 2015-07-29 株式会社半導体エネルギー研究所 半導体膜の作製方法、電極の作製方法、２次電池の作製方法、および太陽電池の作製方法
KR101089948B1 (ko) * 2010-04-30 2011-12-05 삼성전기주식회사 회로기판 및 이의 제조방법
JP5912404B2 (ja) 2010-10-29 2016-04-27 株式会社半導体エネルギー研究所 光電変換装置
FR2967813B1 (fr) * 2010-11-18 2013-10-04 Soitec Silicon On Insulator Procédé de réalisation d'une structure a couche métallique enterrée
DE102011080009A1 (de) * 2011-07-28 2013-01-31 Robert Bosch Gmbh Dünnschicht-Solarzelle
FR2998089A1 (fr) * 2012-11-09 2014-05-16 Soitec Silicon On Insulator Procede de transfert de couche
FR3061802B1 (fr) 2017-01-11 2019-08-16 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat
TWI692869B (zh) * 2019-05-03 2020-05-01 世界先進積體電路股份有限公司 基底及其製造方法
FR3098643B1 (fr) * 2019-07-09 2023-01-13 Commissariat Energie Atomique Fabrication d'un dispositif photosensible à semiconducteur
KR102590568B1 (ko) 2021-07-06 2023-10-18 한국과학기술연구원 이종 접합 반도체 기판, 그의 제조방법 및 그를 이용한 전자소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265539B1 (ko) * 1997-03-26 2000-09-15 미다라이 후지오 기판 및 그 제작방법
JP2006216896A (ja) * 2005-02-07 2006-08-17 Canon Inc 太陽電池の製造方法
JP2008277805A (ja) * 2007-04-06 2008-11-13 Semiconductor Energy Lab Co Ltd 光起電力装置及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE29484E (en) * 1973-03-24 1977-11-29 Nippon Electric Company, Limited Barium titanate base ceramic composition having a high dielectric constant
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69334324D1 (de) 1992-01-30 2010-05-06 Canon Kk Herstellungsverfahren für Halbleitersubstrat
JP2994837B2 (ja) 1992-01-31 1999-12-27 キヤノン株式会社 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
JP3085184B2 (ja) 1996-03-22 2000-09-04 住友金属工業株式会社 Ｓｏｉ基板及びその製造方法
JPH1093122A (ja) 1996-09-10 1998-04-10 Nippon Telegr & Teleph Corp <Ntt> 薄膜太陽電池の製造方法
JP3697052B2 (ja) * 1997-03-26 2005-09-21 キヤノン株式会社 基板の製造方法及び半導体膜の製造方法
US6251754B1 (en) 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
JP3864495B2 (ja) 1997-05-15 2006-12-27 株式会社デンソー 半導体基板の製造方法
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP3921823B2 (ja) 1998-07-15 2007-05-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000349264A (ja) * 1998-12-04 2000-12-15 Canon Inc 半導体ウエハの製造方法、使用方法および利用方法
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP4296726B2 (ja) 2001-06-29 2009-07-15 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
US20070063306A1 (en) * 2005-09-22 2007-03-22 Intel Corporation Multiple crystal orientations on the same substrate
JP2008001540A (ja) * 2006-06-21 2008-01-10 Mitsubishi Cable Ind Ltd 窒化物半導体結晶の製造方法
US7790563B2 (en) 2007-07-13 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device and method for manufacturing semiconductor device
US7795114B2 (en) 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
US7781308B2 (en) 2007-12-03 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN101504930B (zh) * 2008-02-06 2013-10-16 株式会社半导体能源研究所 Soi衬底的制造方法
US8048754B2 (en) 2008-09-29 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100265539B1 (ko) * 1997-03-26 2000-09-15 미다라이 후지오 기판 및 그 제작방법
JP2006216896A (ja) * 2005-02-07 2006-08-17 Canon Inc 太陽電池の製造方法
JP2008277805A (ja) * 2007-04-06 2008-11-13 Semiconductor Energy Lab Co Ltd 光起電力装置及びその製造方法

Also Published As

Publication number Publication date
JP2010153823A (ja) 2010-07-08
JP5611571B2 (ja) 2014-10-22
US20100129948A1 (en) 2010-05-27
US8043935B2 (en) 2011-10-25
KR101582247B1 (ko) 2016-01-04

Similar Documents

Publication Publication Date Title
KR101582247B1 (ko) 반도체 기판의 제작 방법 및 반도체 장치의 제작 방법
KR101481973B1 (ko) 반도체장치 및 그 제조방법
TWI517214B (zh) 微晶半導體膜之製造方法及半導體裝置之製造方法
JP5354900B2 (ja) 半導体基板の作製方法
KR101581728B1 (ko) 반도체 기판의 제작 방법 및 반도체장치
JP5705426B2 (ja) Ｓｏｉ基板の作製方法及び単結晶シリコン層の作製方法
JP5823821B2 (ja) 微結晶半導体膜の作製方法、及び半導体装置の作製方法
KR20090057903A (ko) 반도체 장치 및 그 제조 방법
JP2011077504A (ja) 半導体装置の作製方法
JP5409033B2 (ja) 半導体装置の作製方法
CN1971885B (zh) 半导体元件以及半导体元件的制造方法
KR101630216B1 (ko) 반도체 장치의 제작 방법
JP5552237B2 (ja) 製造装置
JP5486781B2 (ja) 半導体装置の作製方法
US8420504B2 (en) Method for manufacturing semiconductor device
JP2009194374A (ja) 熱処理装置及び当該熱処理装置を用いたｓｏｉ基板の作製方法
JP5284669B2 (ja) 半導体装置の作製方法
US20100173472A1 (en) Method for manufacturing soi substrate and method for manufacturing semiconductor device
KR101510687B1 (ko) 반도체 장치 및 그 제작 방법
JP2009088500A (ja) Ｓｏｉ基板の作製方法
JP5981725B2 (ja) Ｓｏｉ基板の作製方法
JP5797504B2 (ja) 半導体装置の作製方法
KR20090096353A (ko) 복합 기판의 제조 장치 및 상기 복합 기판의 제조 장치를 사용한 복합 기판의 제조 방법
JP2009260298A (ja) 単結晶半導体膜の結晶性評価方法及び半導体基板の作製方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee