KR20100059828A - 전자 컴포넌트를 생산하기 위한 방법 및 전자 컴포넌트 - Google Patents

전자 컴포넌트를 생산하기 위한 방법 및 전자 컴포넌트 Download PDF

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Abstract

본 발명은 전자 컴포넌트(100)를 생산하기 위한 방법에 관한 것이고, 여기서적어도 하나의 칩 콘택 표면(4,5)을 가진 패시베이트된 메인측상 웨이퍼 내에 배치된 다수의 칩들(3)에는 절연 층(7)이 제공된다. 절연 층(7)은 각각의 칩(3)의 적어도 하나의 콘택 표면(4,5) 영역에 개구부들(12)을 가진다. 각각의 칩(3)의 칩 콘택 표면들(4,5)은 규정된 두께의 칩 콘택 표면 금속화부(8,9)가 제공되고, 웨이퍼(1) 내에 배치된 칩들은 상기 웨이퍼(3)로부터 분리된다.

Description

전자 컴포넌트를 생산하기 위한 방법 및 전자 컴포넌트{METHOD FOR PRODUCING AN ELECTRONIC COMPONENT AND ELECTRONIC COMPONENT}
본 발명은 전자 컴포넌트를 생산하기 위한 방법 및 전자 컴포넌트에 관한 것이다.
전자 컴포넌트는 일반적으로 캐리어 또는 기판을 포함하고, 상기 캐리어 또는 기판에 금속 또는 콘택 표면들을 가진 구조화된 금속 층이 적용된다. 많은 콘택 표면들에는 하나 또는 그 이상의 각각의 컴포넌트들, 예를 들어 반도체 칩 또는 패시브 컴포넌트가 적용된다. 컴포넌트 또는 컴포넌트들은 접속 수단, 일반적으로 땜납에 의해 각각의 콘택 표면에 접속된다. 컴포넌트들 중 하나가 후면-측 콘택을 가지면, 즉 캐리어 또는 기판쪽을 향하는 콘택을 가지면, 납땜을 통하여 각각의 콘택 표면에 구축된 기계적 및 전기적 접속이 존재한다. 컴포넌트들의 적어도 일부와 전기 콘택하기 위하여, 상기 컴포넌트들 각각은 캐리어로부터 떨어진 쪽을 향하는 상부 측면상에 다수의 콘택 표면들을 가진다. 다양한 콘택 표면들 사이의 전기 접속 및/또는 금속 층의 콘택 표면들 중 하나에 대한 전기 접속은 일반적으로 본드 와이어(bond wire)들을 사용하여 구현된다.
대안으로서 소위 플레이너(planar) 접속 기술을 사용하여 다양한 콘택 표면들 사이의 전기 접속들 및/또는 금속 층의 콘택 표면에 대한 전기 접속들을 구축하는 것은 가능하고, 여기서 반-가공(semi-finish)된 생산물의 하나의 표면은 우선 절연 층, 예를 들어 절연 재료로 만들어진 플라스틱 테이프에 의해 커버된다. 콘택 포인트 개구들은 콘택 표면들이 상기 콘택 표면들을 드러내기 위하여 배치된 포인트들에서 절연 층 내에 만들어진다. 추후 얇은 금속 층은 절연 층의 전체 표면 위 및 상기 절연 층 내에 만들어진 개구들 위에 얇은 콘택 층들을 생성하기 위하여 스퍼터링, 기상 증착 또는 다른 방법에 의해 적용된다. 그 다음 일반적으로 절연 재료로 이루어진 추가 광-감지 테이프(광 테이프로서 공지됨)는 이런 얇은 금속 층에 적용된다. 광 테이프는 원하는 도전 구조에 따라 추가 단계에서 노광 및 현상된다. 광 테이프의 비-노출 섹션들은 추가 방법 단계에서 제거될 수 있어서, 상기 광 테이프 아래에 놓이는 얇은 금속 층, 보다 정확하게 구리 표면은 드러난다. 전해질 욕조(bath), 특히 구리 전해질 욕조 내에 준비된 반-마무리 생산물을 담금(immersing)으로써, 대략 20㎛ 내지 200㎛ 두께의 구리 층은 갈바니 전기 강화(galvanic reinforcement)에 의해 성장된다. 광 테이프 스트립핑(stripping)이라 불리는 추후 단계에서, 표면상에 여전히 존재하는 광 테이프는 전기적 도전 구조가 구현되지 않는 영역들에서 제거된다. 최종 단계로서 소위 디퍼렌셜(differential) 에칭은 수행되고, 여기서 티타늄 및 구리로 이루어진 얇은 금속 표면은 전체 표면으로부터 제거되어, 원하는 도전성 구조만이 남겨진다. 또한 콘택 도전체 트랙 구조라 불리는 도전성 구조는 일반적으로 구리로 구현되고, 상기 구리층 두께는 20㎛ 내지 500㎛ 범위이다.
플레이너 접속 기술로 형성된 전자 모듈들은 완성된 전자 모듈의 높이가 종래 본드 와이어들을 사용한 전자 모듈에 비해 상당히 작다는 장점을 가진다.
그러나 플레이너 접속 기술은 또한 일련의 단점들을 가진다. 콘택 도전체 트랙 구조는 종종 레이저 절제 프로세스(laser ablation process)를 사용하여 형성된다. 이것은 매우 값비싸고 레이저 잔유물을 형성하게 하여 값비싼 세척 프로세스가 필요하게 한다. 상이한 초점 위치들의 융해 존들은 형성될 수 있고, 가장 자리(border) 표면들상 디라미네이션(delamination)은 또한 관찰되었다. 일부 환경들 하에서 레이저 절제 프로세스는 절연 층에 포함될 수 있는 임의의 충전제들 및 수지 재료들의 완전한 제거를 유발한다. 컴포넌트들의 칩 콘택 표면들에 대한 시간에 따른 손상은 또한 주의된다.
따라서, 본 발명의 목적은 수율을 증가시키면서도 간단하고 저비용 방식으로 모듈을 생산할 수 있게 하는 특히 플레이너 전자 모듈을 생산하기 위한 방법을 제공하는 것이다. 게다가 전자 모듈은 저비용으로 생산될 수 있고 높은 신뢰성을 나타내도록 제공된다.
이들 목적들은 독립항들의 특징들에 의해 달성된다. 바람직한 실시예들은 각각의 종속항들로부터 발생한다.
특히 편평한 전자 모듈을 생산하기 위한 본 발명의 방법에서, 웨이퍼 상에 배열된 다수의 칩들은 적어도 하나의 콘택 표면을 구비하고 패시베이트(passivate)된 메인측(main side) 상에 절연 층이 제공된다. 절연 층은 각각의 칩들의 적어도 하나의 칩 콘택 표면 영역에 개구들이 제공된다. 각각의 칩들의 칩 콘택 표면들에는 미리 결정된 두께의 칩 콘택 표면이 제공된다. 마지막으로 웨이퍼 내에 배열된 칩들은 웨이퍼로부터 다이싱(dicing)된다.
처음에 기술된 플레이너 전자 모듈의 생산 프로세스와 대조하여, 본 발명은 미리 웨이퍼 레벨에서 칩 콘택 표면 금속화부들(및 바람직하게 상기 금속화부들만)을 생성하는 것을 제안한다. 이런 절차는 한편으로는 플레이너 상태에서 절연 층을 사용한 코팅이 간단하고 폭넓게 사용된 코팅 방법들로 시작될 수 있다는 장점을 가진다. 게다가 칩 콘택 표면 금속화부들의 적용은 갈바니 전기 방법들을 사용하여 시작될 수 있고, 실제로 칩 콘택 표면 금속화부들의 두께에 관련하여 제한들이 이루어지지 않는다.
웨이퍼 상에 배열된 칩들에 적용된 절연 층은 칩들이 웨이퍼로부터 다이싱되기 전에 제거되지 않는 영구 절연 층을 나타낸다. 대신 이 영구 절연 층은 바람직하게 플레이너 콘택 도전체 트랙 구조들 생성 프레임워크 내에서 그의 특성들이 사용될 수 있다. 따라서 대응하여 준비된 기판상에 각각의 칩의 배치 후, 보다 얇은 (재배선) 절연 층들을 사용하는 것은 가능하고, 콘택 도전체 트랙 구조들을 생성하는 시작부에서 언급된 프로세스는 간단하고 빠른 방식으로 수행될 수 있다.
웨이퍼로부터 칩들의 다이싱 후에만 이들 칩들이 캐리어 또는 기판에 적용되고 시작부에서 기술된 추가 플레이너 접속 기술을 경험한다. 이 경우 금속 층의 작은 두께들만이 플레이너 도전체 구조 생성 프로세스의 일부로서 생성될 필요가 있기 때문에 얇은 (재배선) 절연 층들로 작업하는 것이 가능하다는 것이 장점이다. 얇은 (재배선) 절연 층들의 사용은 레이저 절제 프로세스가 이 경우 보다 짧은 시간 내에서 수행되게 하는데, 그 이유는 종래 기술과 비교하여, (재배선) 절연 재료의 보다 작은 층 두께만이 제거되어야 하기 때문이다. 게다가 종래 기술의 레이저 절제 프로세스와 연관된 단점들은 거의 완벽하게 제거될 수 있는데, 그 이유는 민감한 칩이 한편으로는 생성된 칩 콘택 표면 금속화부들 및 다른 한편으로 다이싱 동안 칩들 상에 남아있는 절연 층에 의해 이미 보호되기 때문이다.
유리하게, 필수적으로 폴리이미드(polyimide), 벤조시클로부텐(BCB)(benzocyclobutene) 또는 에폭시-레지스트(epoxy-resist)를 포함하는 광-감지 재료는 절연 층으로서 사용된다. 절연 층으로서 광-감지 재료의 사용은 웨이퍼 레벨에서 칩의 프로세싱의 일부로서, 제공된 칩 콘택 표면 금속화부들의 영역에 개구들을 구조화 및 구현하기 위하여 대응하는 부가적인 광 층들의 적용이 필요하지 않게 한다. 이것은 생산 프로세스가 추가로 단순화되고 비용들 측면에서 최적화되게 한다.
절연 층은 예를 들어 스핀-코팅, 스프레잉 온(spraying on), 디핑(dipping), 롤러-코팅 또는 라미네이션 프로세스(lamination process)에 의해 웨이퍼에 적용될 수 있다.
절연 층의 층 두께는 응용에 따라 10㎛ 내지 500㎛로 선택될 수 있다. 두꺼운 칩 콘택 표면 금속화부들의 생성은 충분히 큰 두께를 가진 칩 콘택 표면 금속화부들 자체가 열적 버퍼로서 구현될 수 있다는 장점을 가져오며, 이것은 예를 들어 칩이 전력 반도체 칩을 나타내는 애플리케이션에서 장점일 수 있다.
절연 층은 단일 층 또는 다수의 층들로 형성될 수 있다. 다수의 층들의 사용은 예를 들어 두꺼운 칩 콘택 표면 금속화부들이 구현될 때 장점일 수 있다. 따라서 광-감지 절연 층의 적용을 위해, 적어도 하나의 추가 층, 바람직하게 절연 특성들을 가진 층은 적어도 하나의 칩 콘택 표면이 제공되고 패시베이트된 메인측에 적용될 수 있다.
절연 층은 대안적으로 래커(lacquer)에 의해 구현될 수 있다. 래커는 예를 들어 데이터-제어 프린팅 방법(예를 들어, 잉크젯 프린터들을 사용함으로써)을 사용함으로써 웨이퍼에 구조화된 형태로 적용될 수 있다. 이 경우 높은 절연 특성들을 가진 래커들은 특히 사용된다.
추가 실시예에서 절연 층이 적용되기 전에 웨이퍼가 캐리어의 접착 표면에 적용되고 칩들이 미리 결정된 다이싱 경로들을 따라 다이싱되는 것이 제공되어, 절연 층의 적용시 칩들의 측면 에지들은 절연 층의 재료로 커버될 것이다. 이것은 또한 웨이퍼로부터 다이싱된 칩이 그들의 표면들 및 측면 에지들 상에서 동일한 절연 층 두께를 가지는 것을 보장한다. 이런 특성은 얇은 절연 층들과 함께 작업할 수 있게 하기 때문에 플레이너 콘택 도전체 트랙 구조를 생성하기 위한 이후 방법에 유리하다.
칩들의 다이싱시, 추가 실시예에서 각이 형성된 플랭크(flank)는 절연 층의 적용을 용이하게 하기 위하여 각각의 경우 칩들의 측면 에지들 상에 생성된다.
또한 (영구) 절연 층 내에 개구들을 형성하기 위하여 절연 층이 마스크를 사용하여 노출되는 것이 제공된다. 대안적으로 개구들은 제어된 레이저 노광 시스템을 사용하여 절연 층 내에 만들어질 수 있다. 개구들은 레이저 절제 방법, 플라즈마 방법 또는 습식-화학 에칭 방법을 사용하여 절연 층 내에 만들어질 수 있다. 이것은 개구들이 공지된 생산 프로세스들을 사용함으로써 영구 절연 층 내에 생성될 수 있다는 것을 의미한다. 후자 방법들은 특히 만약 절연 층이 비-광-감지 재료로 이루어지면 유용하다. 플라즈마 또는 에칭 방법들의 사용은 상기 경우들에서 적응된 에지 레지스트 구조화를 요구하고, 대응하는 방법 단계들은 종래 기술로부터 적당히 잘 공지되었다.
상기 방법의 추가 실시예에 따라, 다수의 칩 콘택 표면 금속화부들을 특징으로 하는 칩에 대해, 칩 콘택 표면 금속화부들은 상이한 두께들로 생성되고, 상기 방법 단계들은 칩 콘택 금속화부들의 상이한 층 두께들의 수에 따라 대응하여 반복된다. 상이한 두께들의 칩 콘택 표면 금속화부들을 가진 전자 컴포넌트가 생성되면, 우선 칩 콘택 표면 금속화부들의 가장 작은 두께에 상응하는 절연 층을 웨이퍼에 적용하는 것이 제안된다. 이 경우 개구들은 선택적으로 정확히 칩 콘택 표면들 상에 제공될 수 있고, 상기 칩 콘택 표면들 상에 제 1 두께의 콘택 표면 금속화부가 생성된다. 이 다음 적당한 칩 콘택 표면 금속화부들의 갈바니 전기 생성이 이루어진다. 다음 방법 단계에서 추가 제 2 절연 층은 웨이퍼 표면에 적용된다. 콘택 포인트 개구들은 칩 콘택 표면들 상에 생성되고, 상기 칩 콘택 표면들 상에서 칩 콘택 표면 금속화부는 제 1 절연 층 및 제 2 절연 층의 두께에 상응하는 두께로 생성된다. 이 방법은 추가의 심지어 보다 두꺼운 칩 콘택 표면 금속화부들에 대해 요구된 바와 상응하는 방식으로 반복될 수 있다. 이 실시예에서, 플레이너 접속 프로세스에서 추후 추가 처리를 간략하게 하기 위하여, 제 1 절연 층을 제외하고 모든 절연 층들을 순차적으로 제거하는 것이 유리하다.
본 발명의 방법으로 생산된 전자 모듈은 바람직하게 추가 컴포넌트들 및/또는 기판과 플레이너 접속 기술로 전기적으로 접속될 칩 모듈에 사용된다.
본 발명의 전자 모듈은 패시베이트된 메인측 상에 적어도 하나의 칩 콘택 표면이 제공된 칩을 포함하고, 상기 메인측 상에 절연 층이 제공되고, 상기 절연 층은 적어도 하나의 칩 콘택 표면의 영역 내에 각각의 경우 개구를 가지며, 칩 콘택 표면들은 절연 층의 개구들 내에 미리 결정된 두께의 칩 콘택 표면 금속화부가 제공된다.
상기 전자 모듈은 상기된 바와 같이 저비용으로 제조될 수 있고 특히 플레이너 접속 기술에서 추가 프로세싱을 위해 사용될 수 있다. 이 경우 이런 방식으로 미리 처리된 전자 모듈은 종래 칩들과 비교하여 저비용으로 모듈들로 추가로 프로세싱될 수 있다. 본 발명의 전자 모듈은 필수적으로 구현하기 어렵거나 플레이너 접속 기술의 프레임워크 내에서 고비용으로만 구현될 수 있는 칩 콘택 표면 금속화부들 형태의 열 버퍼 존들이 구현될 수 있다.
추가 실시예에서 칩의 측면 에지들에는 절연 층이 제공된다. 또한 칩의 측면 에지들이 기울어진 플랭크를 가지는 것이 제안될 수 있고, 상기 기울어진 플랭크는 절연 층의 추가 적용이 플레이너 접속 프로세스의 프레임워크 내에서 보다 쉽게 제공되게 한다. 특히 유전체 영역에서 강도 약점들은 특히 이 방법에 의해 회피될 수 있다.
절연 층은 편리하게 특히 폴리이미드, BCB 또는 에폭시 레지스트를 포함하는 광-감지 재료를 포함한다.
절연 층은 대안적으로 래커에 의해 형성될 수 있다.
본 발명의 모듈의 칩 콘택 표면 금속화부의 두께는 10㎛ 내지 500㎛이다. 기본적으로 보다 두꺼운 칩 콘택 표면 금속화부들은 또한 생성될 수 있다.
절연 층은 추가 실시예에서 단일 층 또는 다수의 층들로 형성될 수 있다.
칩은 상이한 두께를 가질 수 있는 다수의 칩 콘택 표면 금속화부들을 가질 수 있다.
실제 실시예에서 칩은 하나의 칩 콘택 표면이 제어 접속부를 구현하고 다른 칩 콘택 표면이 부하 접속부를 구현하는 전력 반도체 칩이고, 부하 접속부의 칩 콘택 표면 금속화부는 제어 접속부의 칩 콘택 표면 접속부보다 크다. 추가 실제 실시예에서 칩은 논리 칩 또는 LED(발광 다이오드) 칩일 수 있다.
본 발명은 도면들을 기초로 보다 상세히 하기에 설명될 것이다.
도 1은 절연 층의 적용 후 웨이퍼상에 배열된 다수의 칩들 및 칩 콘택 표면 금속화부의 실시예에 대한 개략적인 단면도이다.
도 2는 본 발명의 전자 컴포넌트이다.
도 3은 본 발명의 전자 컴포넌트가 플레이너(planar) 접속 기술로 콘택된 전자 모듈이다.
도 1은 웨이퍼(1) 상에서 서로 나란히 배열된 통상적으로 3개의 칩들의 개략적인 단면도를 도시한다. 칩들(3)은 이 경우 캐리어(2), 예를 들어 접착 표면을 구비하고 소잉(sawing) 동안 웨이퍼들을 고착시키기 위한 테이프 상에 배열된다. 캐리어(2)는 이 경우 웨이퍼(1)로부터 칩들(3)의 분리 전에 웨이퍼에 접속된다.
각각의 칩들(3)은 통상적으로 캐리어(2)로부터 떨어진 쪽을 향하는 메인측(main side) 상에 두 개의 칩 콘택 표면들(4,5)을 가진다. 메인 측면들은 웨이퍼들의 프로세싱에서 일반적인 패시바이제이션(passivization) 층을 가진다. 공지된 방식에서 칩(3)으로부터 떨어진 쪽을 향하는 칩 콘택 표면들(4,5)의 표면들과 패시바이제이션 층(6)은 대략적으로 하나의 평면 내에 높인다.
칩들(3)의 표면에 절연 층(7)을 적용하기 위한 준비시에, 이들 칩들(3)은 ― 캐리어(2)에 부착중임 ― 선택적으로 서로 분리된다. 두 개의 인접한 칩들(3) 사이의 각각의 대응 분리 라인들의 폭은 도 1에서 라벨(b1)로 표시된다. 상기 분리는 예를 들어 두 개의 인접한 칩들(3)을 서로 완전히 분리하는 소잉 프로세스에 의해 수행될 수 있어서, 이것은 캐리어(2) 내에 작은 컷아웃(10)을 형성한다.
그 후 칩들(3)에는 절연 층(7)이 제공된다. 두 개의 인접한 칩들(3) 사이에서 발생하는 중공들을 기초로 하여, 캐리어(2)와 평행하게 구현된 칩들(3)의 표면들뿐 아니라 칩들(3)의 측면 에지들(11) 또는 플랭크들은 절연 층(7)에 의해 커버된다. 절연 층(7)은 스핀-코팅, 스프레잉 온, 담금(immersion), 롤러-코팅 또는 라미네이션(lamination) 프로세스에 의해 적용될 수 있다. 절연 층이 래커에 의해 구현되는 경우, 절연 층은 구조화된 프린트-기술 방법에 의해 적용될 수 있다.
절연 층(7)의 두께는 생성될 칩 콘택 표면 금속화부들(8,9)의 두께에 의해 좌우된다.
바람직하게 광-감지 재료는 절연 층(7)을 위해 사용된다. 상기 광-감지 재료는 통상적으로 광-감지 폴리이미드(polyimide), 광-감지 벤조시클로부텐(BCB)(benzocyclobutene) 또는 광-감지 에폭시-레지스트(epoxy-resist)일 수 있다. 상기 광-감지 재료는 절연 층의 구조화가 공지된 광 기술들을 사용하여 수행되게 한다. 따라서 예를 들어 데이터-제어 레이저 노광 시스템들을 사용하는 마스크 기술들을 이용한 노광은 행해져서, 양쪽 경우들에서 보다 높은 정밀도의 개구 구조들은 생성될 수 있다. 이런 방식으로 절연 층(7) 내 상응하는 개구들은 칩 콘택 표면들(4,5)의 영역 내에 구현된다.
만약 비-광-감지 절연 재료들이 절연 층(6)을 위해 사용되면, 레이저 절제 방법(laser ablation method), 플라즈마 방법 또는 또한 습식-화학 에칭 방법은 특히 구조화를 위해 적당하다. 플라즈마 또는 에칭 방법들의 사용은 사전에 구조화하는 적합화된 에칭 레지스트를 요구한다.
콘택 표면들(4,5)의 영역에서 절연 층(7) 내에 개구들(12)의 구현 후, 칩 콘택 표면 금속화부들(8,9)은 칩 콘택 표면들(4,5)의 영역에서 전기도금(galvanization) 프로세스에 의해 구현될 수 있다.
칩 콘택 표면들(8,9)의 실시예는 이 경우 웨이퍼 레벨에서 행해진다. 제안된 방법의 장점은 플레이너 상태의 절연 층의 적용이 간단하고 널리 사용된 코팅 방법들을 사용하여 수행될 수 있다는 사실이고, 이것은 이 방법이 매우 경제적이게 한다. 절연 재료들의 폭넓은 선택은 다이싱(dice)된 전자 컴포넌트들이 이후 콘택팅 방법들에 적응되게 한다.
소위 V-모양 쏘 블레이드(saw blade)를 사용하는 필수적으로 비스듬한 각일 수 있는 종래 소잉(sawing)은 특히 웨이퍼 레벨에 있는 칩들의 경계(critical) 측면 에지들 상에 절연이 이루어질 수 있게 한다. 이것은 통상적으로 진공 라미네이션 프로세스에 의해 적용되는 절연 테이프들의 사용 또는 래커의 적용에 의해 달성될 수 있다.
다수의 코팅들은 칩 콘택 표면 금속화부들의 층 두께들이 상이하게 달성되게 하여, 예를 들어 열(heat)적 버퍼들은 칩 콘택 표면 금속화부들에 의해 구현될 수 있다. 구조화는 미세 구조화에서도 고정밀도로 수행될 수 있다.
특히 인쇄회로기판 또는 칩 모듈상에 추후 재배선시 컴포넌트들의 위치 결정을 위한 일련의 자동 광학 검사의 사용은 필요 없게 되고, 이것은 구조화, 즉 절연 층 내에 개구들의 생성이 저비용으로 구현되게 한다.
칩 콘택 표면 금속화부들(8,9)의 생성 후, 여전히 웨이퍼(1) 상에 존재하는 칩들(3)은 다이싱될 것이다. 이런 다이싱은 통상적으로 소잉 프로세스를 사용하여 수행되고, 여기서 절연 층들은 이런 소잉 동작 동안 가능하다면 악영향을 끼치지 않고 칩들(3)의 에지들(11)에 적용된다. 두 개의 인접한 칩들(3)의 분리는 폭(b2)을 가진 분리 라인의 영역에서 수행된다.
또한 추후 캐리어(2)로부터 떼어지는 상기 분리로부터 발생한 전자 컴포넌트(100)는 도 2에 도시된다. 전자 컴포넌트(100)는 이런 예시적인 실시예에서 동일한 두께의 두 개의 칩 콘택 표면 금속화부들(8,9)을 가진다. 그러나 이것은 필수적이지 않다. 이전에 기술된 방법의 다수의 순차적 실행은 상이한 두께들의 칩 콘택 표면 금속화부들이 생성되게 한다. 칩 콘택 표면 금속화부들(8,9)의 층 두께는 바람직하게 상기 경우들에서 10㎛ 내지 500㎛ 사이이다. 만약 금속화부가 예를 들어 열적 버퍼 기능을 수행한다면, 보다 두꺼운 칩 콘택 표면 금속화부의 생성이 사리에 맞는다.
도 3은 칩 모듈(200)에 도 2에 따른 본 발명의 전자 컴포넌트의 추가 프로세싱을 도시한다.
처음에 기술된 플레이너 접속 기술은 여기에 적용되었다. 예시적인 실시예에서 기판(20)은 그들의 전면 및 후면측 상에 콘택 표면들(21,22,23)을 가진다. 전자 컴포넌트는 콘택 표면(21) 상에 배열되고 예를 들어 납땜에 의해 상기 콘택 표면에 기계적으로 접속된다. 전자 컴포넌트가 그의 후면측 상에 전기 콘택을 가지면, 전기 콘택은 또한 상기 접속을 통하여 여기에 구축된다. 기판(20)의 콘택 표면(22)과 칩 콘택 표면 금속화부(9)의 전기 접속은 칩 모듈(200)의 (재배선) 절연 층(24) 상에서 연장되는 도전체 경로 구조(26)를 통해 이루어진다. 칩 콘택 표면(8)은 도전체 경로 구조(25)에 접속되고, 상기 도전체 경로 구조(25)를 통해 마찬가지로 도면에 상세하게 보여지지 않은 콘택 표면에 또는 컴포넌트에 대한 전기 콘택이 이루어진다.
구현된 도전체 경로 구조(25,26)는 절연 층(24)으로 캐리어에 적용된 전자 모듈의 표면을 커버함으로써 구축된다. 콘택 표면 금속화부들(8,9)의 포인트들에서, 개구들은 상기 금속화부들을 드러내기 위하여 (재배선) 절연 층(24) 내에 만들어진다. 추후 얇은 금속 층은 절연 층(24)의 전체 표면 및 상기 절연 층(24) 내에 만들어진 개구부들에 적용된다. 얇은 금속 층은 스퍼터링, 기상 증착 또는 다른 방법에 의해 생성될 수 있다. 상기 얇은 금속 층은 예를 들어 대략 50 nm 두께의 티타늄 층 및 대략 1 ㎛ 두께의 구리층으로 이루어진다. 그 다음 일반적으로 절연 재료로 이루어진 추가 광-감지 테이프는 이런 얇은 금속 층에 적용된다. 상기 추가 광-감지 테이프는 원하는 도전성 구조에 따라 노광 및 현상된다. 상기 노광은 예를 들어 마스크를 사용하여 수행되고, 도전성 구조의 레이아웃은 상기 테이프에 전사된다. 이 경우 광 테이프의 섹션들은 추후 도전체 경로 구조(25,26)를 형성하기 위한 마스크에 의해 제거된다. 광 테이프의 비-노출된 섹션들은 상기 비-노출된 섹션들 아래에 배치된 얇은 금속 층이 드러나도록 제거될 수 있다. 준비된 반-마무리된 생산물을 전해질 욕조(bath), 필수적으로 구리 전해질 욕조에 디핑(dipping)함으로써, 20㎛ 내지 200㎛의 두께를 가진 도전체 경로 구조는 갈바니 전기 강화에 의해 성장된다.
이미 수행된 칩 콘택 표면 금속화부(8,9)의 생성으로 인해, 도전체 경로 구조(25,26)는 매우 얇게 구현될 수 있는데, 그 이유는 각각의 콘택 표면들 사이의 전기 접속들만을 단순히 구축할 필요가 있기 때문이다. 이 방법에 의해 열적 버퍼 기능들 또는 전기 저항들이 더 이상 고려될 필요가 없다. 추후 단계에서 표면상에서 여전히 발견될 광 테이프는 전기 도전 구조가 구현되지 않을 영역들에서 제거된다. 마지막으로 디퍼렌셜(differential) 에칭은 수행되고, 여기서 얇은 금속 층은 전체 표면 위에서 제거되어, 단지 원하는 도전체 경로 구조만 남는다.
또한 기술된 접속 기술을 사용하는 본 발명의 방법의 장점은 (재배선) 절연 층(24) 및 또한 영구 절연 층(7) 모두가 전기 절연에 기여한다는 사실이다. 이런 이유로 종래 기술에 따른 방법들과 비교하여 절연 층(24)은 상당히 얇게 구현될 수 있지만, 원하는 유전체 강도는 여전히 달성된다. 절연 층의 보다 얇은 구현은 보다 쉬운 재성형, 즉 반-마무리된 생산물의 3 차원 모양의 표면에 절연 층(24)이 보다 쉽게 적용될 수 있게 한다. 이것은 절연 층이 특히 크리티컬(critical) 에지들에 매우 신뢰성 있게 적용되게 하고 가장 자리들이 요구된 유전체 강도를 보다 쉽게 달성하게 한다.

Claims (23)

  1. 전자 컴포넌트(100)를 생산하기 위한 방법으로서,
    웨이퍼(1) 상에 배열된 다수의 칩들(3)에는, 적어도 하나의 칩 콘택 표면(4,5)이 제공되고 패시바이트된(passivat)된 메인측(main side) 상에서 절연 층(7)이 제공되고,
    상기 절연 층(7)에는 각각의 상기 칩들(3)의 상기 적어도 하나의 칩 콘택 표면(4,5)의 영역에서 개구들(12)이 제공되고,
    상기 각각의 칩들(3)의 상기 칩 콘택 표면들(4,5)에는 미리 결정된 두께의 칩 콘택 표면 금속화부(8,9)가 제공되고,
    상기 웨이퍼에 배열된 상기 칩들(3)은 상기 웨이퍼로부터 분리되는,
    전자 컴포넌트를 생산하기 위한 방법.
  2. 제 1 항에 있어서, 광-감지 재료, 특히 폴리이미드(polyimide), BCB(benzocyclobutene) 또는 에폭시 수지를 포함하는 광-감지 재료는 상기 절연 층(7)으로서 사용되는,
    전자 컴포넌트를 생산하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연 층(7)은 스핀-코팅, 스프레잉 온(spraying on), 담금(immersion), 롤러-코팅 또는 라미네이션(lamination) 프로세스에 의해 적용되는,
    전자 컴포넌트를 생산하기 위한 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 절연 층(7)의 선택된 층 두께는 10㎛ 내지 500㎛인,
    전자 컴포넌트를 생산하기 위한 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 절연 층(7)은 단일 층 또는 다수의 층들로 형성되는,
    전자 컴포넌트를 생산하기 위한 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 절연 층(7)은 래커(lacquer)에 의해 형성되는,
    전자 컴포넌트를 생산하기 위한 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 절연 층의 적용 전에, 상기 웨이퍼는 캐리어의 접착 표면에 적용되고 상기 칩들(3)은 미리 결정된 분리 경로들을 따라 서로 분리되어, 상기 절연 층(7)의 적용시에, 상기 칩들의 측면 에지들은 또한 상기 절연 층(7)의 재료에 의해 커버되는,
    전자 컴포넌트를 생산하기 위한 방법.
  8. 제 7 항에 있어서, 상기 칩들(3)의 분리시, 임의의 각도로 연장되는 에지는 상기 절연 층의 적용을 용이하게 하기 위하여, 각각의 경우 상기 칩들의 측면 에지들 상에 생성되는,
    전자 컴포넌트를 생산하기 위한 방법.
  9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 절연 층(7) 내에 상기 개구들(12)을 형성하기 위하여, 상기 절연 층(7)은 마스크를 사용하여 노출되는,
    전자 컴포넌트를 생산하기 위한 방법.
  10. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 개구들(12)은 제어된 레이저 노광 시스템을 사용하여 상기 절연 층(7) 내에 형성되는,
    전자 컴포넌트를 생산하기 위한 방법.
  11. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 개구들(12)은 레이저 절제 방법(laser ablation method), 플라즈마 방법 또는 습식-화학 에칭 방법을 사용하여 상기 절연 층(7) 내에 형성되는,
    전자 컴포넌트를 생산하기 위한 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 다수의 칩 콘택 표면 금속화부들(8,9)을 가진 칩(3)에 대해, 상기 칩 콘택 표면 금속화부들은 상이한 두께들로 생성되고, 상기 전자 컴포넌트를 생산하기 위한 방법 단계들은 칩 콘택 금속화부들(8,9)의 상이한 층 두께들의 수에 따라 반복되는,
    전자 컴포넌트를 생산하기 위한 방법.
  13. 추가 컴포넌트들 및/또는 기판과 플레이너(planar) 접속 기술로 전기적으로 접속된 칩 모듈 내 전자 컴포넌트의 용도.
  14. 전자 컴포넌트로서,
    상기 전자 컴포넌트는 칩(3)을 포함하고, 상기 칩(3)에는 패시베이트된(passivated) 메인측(main side) 상에 적어도 하나의 칩 콘택 표면(4,5)이 제공되고, 상기 메인측 상에 절연 층(7)이 제공되고, 상기 절연 층은 상기 적어도 하나의 칩 콘택 표면(4,5) 영역 내에 각각의 경우 개구(12)를 가지며, 상기 칩 콘택 표면들(4,5)에는 상기 절연 층(7)의 개구들 내에 미리 결정된 두께의 칩 콘택 표면 금속화부(8,9)가 제공되는,
    전자 컴포넌트.
  15. 제 14 항에 있어서, 상기 칩(3)의 측면 에지들(11)에는 상기 절연 층(7)이 제공되는,
    전자 컴포넌트.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 칩(3)의 측면 에지들(11)은 임의의 각도로 연장되는 에지를 가지는,
    전자 컴포넌트.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 절연 층(7)은 광-감지 재료, 특히 폴리이미드, BCB(benzocyclobutene) 또는 에폭시 수지를 포함하는 광-감지 재료를 포함하는,
    전자 컴포넌트.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 절연 층(7)은 래커에 의해 형성되는,
    전자 컴포넌트.
  19. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 칩 콘택 표면 금속화부(8,9)의 두께는 10㎛ 내지 500㎛인,
    전자 컴포넌트.
  20. 제 14 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 절연 층(7)은 단일 층 또는 다수의 층들로 형성되는,
    전자 컴포넌트.
  21. 제 14 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 칩(3)은 상이한 두께를 가질 수 있는 다수의 상기 칩 콘택 표면 금속화부들(8,9)을 가지는,
    전자 컴포넌트.
  22. 제 14 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 칩(3)은 하나의 칩 콘택 표면(4)이 제어 접속부를 가지며 다른 칩 콘택 표면(5)이 부하 접속부를 가진 전력 반도체 칩이고, 상기 부하 접속부의 칩 콘택 표면 금속화부(9)가 상기 제어 접속부의 칩 콘택 표면 접속화부(8)보다 큰,
    전자 컴포넌트.
  23. 제 14 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 칩(3)은 논리 칩 또는 LED 칩인,
    전자 컴포넌트.
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