KR20100056963A

KR20100056963A - 인쇄회로기판들의 비아들 내에 커패시터들을 집적하는 기법

Info

Publication number: KR20100056963A
Application number: KR1020090092702A
Authority: KR
Inventors: 저스틴 피. 반홀즈; 프라빈 파텔; 조나단 알. 힌클
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2008-11-20
Filing date: 2009-09-29
Publication date: 2010-05-28
Also published as: US20100124035A1; US8107254B2

Abstract

인쇄회로기판(PCB)의 비아(via) 내에 집적된 커패시터를 갖는, 그러한 PCB가 제공되며, PCB는 라미네이트(laminate)된 층들; PCB의 층들을 횡단(traverse)하는 비아 홀(via hole)을 포함하는 비아 - 비아는 대체로 관형(tubular)의 내부 표면에 의해 특징지어지며; 비아 내에 집적된 커패시터 - 커패시터는 두 개의 커패시터 플레이트들, 즉 내부 플레이트 및 외부 플레이트를 포함하며, 두 개의 커패시터 플레이트들은 비아 홀의 내부 표면 상에 배치된 도전성 재료로써 구성되며, 두 개의 커패시터 플레이트들은 라미네이트 층들을 횡단하며, 내부 플레이트는 외부 플레이트가 횡단하는 라미네이트 층들보다 더 많은 라미네이트 층들을 횡단하며; 두 개의 커패시터 플레이트들 사이에 배치된 유전체 재료 층을 포함한다.

인쇄회로기판, 비아, 홀, 커패시터

Description

인쇄회로기판들의 비아들 내에 커패시터들을 집적하는 기법{INTEGRATING CAPACITORS INTO VIAS OF PRINTED CIRCUIT BOARDS}

본 발명의 분야는 인쇄회로기판들(printed circuit boards)의 비아들(vias) 내에 커패시터들을 집적(integrate)하기 위한 방법들 및 장치들과 관련된다.

1948년의 EDVAC 컴퓨터 시스템의 개발은 컴퓨터 시대의 시작으로 종종 인용된다. 그 시기 이후로, 컴퓨터 시스템들은 극히 복잡한 디바이스들로 발전해 왔다. 오늘날의 컴퓨터들은 EDVAC과 같은 초창기 시스템들보다는 훨씬 더 복잡해졌다. 컴퓨터 시스템들은 전형적으로 하드웨어와 소프트웨어 컴포넌트들의 조합, 응용 프로그램들, 운영 체계들, 프로세서들, 버스들, 메모리들, 입력/출력 디바이스들 등등을 포함한다. 반도체 공정 및 컴퓨터 아키텍쳐의 진보가 점점 더 높은 컴퓨터의 성능을 강요함에 따라, 더 복잡한 컴퓨터 소프트웨어가 개발되어 더 높은 성능의 하드웨어를 이용해 왔고, 그 결과 단지 몇 년 전보다 훨씬 더 강력한 오늘날의 컴퓨터 시스템들로 되었다.

특히, 상당한 발전을 보여온 분야들 중의 하나는 PCB 설계이고, 그 중에서도 특히 PCB 대역폭들이 GHz 범위로 발전해 왔다. 전자 대역폭들이 확장됨에 따라, PCB 자신들 상의 도전성 경로들에서의 고유 임피던스들도 그에 상응하게 되었다. PCB 설계들은 패키지들에 형성된 커패시터들을 사용하는데, 이러한 패키지들은 그들의 구조들 및 이용된 기술에 근거하는 다양한 기생 인덕턴스 값들을 갖는다. 인덕턴스를 감소시키기 위해 커패시터의 리드(lead) 길이들 및 구조를 감소시키려는 노력의 일환으로서, 다양한 커패시터 설계들이 도입되어 왔다. 그러한 예들로서는, 저 인덕턴스 커패시터 어레이들(low inductance capacitor arrays, 'LICAs'), 인터-디지테이티드 커패시터들(inter-digitated capacitors, 'IDCs'), 역 구조 커패시터들(reverse geometry capacitors), 및 기타 설계들과 같은 것들이 있다. 신호들의 스위칭 주파수들이 증가함에 따라, 기생 커패시터 인덕턴스가 전기적 커플링 및 디커플링 효과를 감소시키기 때문에, PCB들 상의 개선된 커패시터 설계에 대한 관심이 지속되고 있다.

비아를 포함하고 상기 비아 내에 집적된 커패시터를 갖는 PCB로서, 상기 PCB는, 라미네이트(laminate) 층들; 상기 PCB의 비아 홀 횡단 층들(via hole traversing layers)을 포함하는 비아 - 상기 비아 홀은 대체로 관형(tubular)의 내부 표면에 의해 특징지어지며; 상기 비아 내에 집적된 커패시터 - 상기 커패시터는 두 개의 커패시터 플레이트들, 즉 내부 플레이트 및 외부 플레이트를 포함하며, 상기 두 개의 플레이트들은 상기 비아 홀의 내부 표면 상에 배치(dispose)된 도전성 재료로 구성되며, 상기 두 개의 플레이트들은 상기 라미네이트 층들을 횡단하며, 상기 내부 플레이트는 상기 외부 플레이트가 횡단하는 라미네이트 층들보다 더 많은 라미네이트 층들을 횡단하며; 상기 두 개의 플레이트들 사이에 배치된 유전체 재료 층을 포함한다.

전술한 본 발명의 목적들 및 기타 목적들, 특징들 및 이점들은, 첨부되는 도면들에 도시된 것에 따른 발명의 예시적인 실시예들에 대한 이하의 더 상세한 설명들로부터 분명해 질 것이다. 여기서, 유사 참조부호들은 대체로 본 발명의 예시적인 실시예들의 유사 부분들을 나타낸다.

본 발명들에 따라, 인쇄회로기판(PCB)의 비아 내에 집적된 커패시터를 갖는 상기 PCB 및 그러한 PCB를 제조하는 방법들이 첨부되는 도면들을 참조하여 설명된다. 먼저 도 1a-1c를 참조한다. 커패시터는 한 쌍의 도전체들(conductors) 사이의 전기장에 에너지를 저장할 수 있는 전기 소자이고, 이러한 한 쌍의 도전체들은 "플레이트(plate)" 로 일컬어진다. 커패시터에 에너지를 저장하는 과정은 "충전(charging)" 으로 알려져 있으며, 이는 크기는 같으나 반대 극성인 전하(electric charge)들을 끌어들여, 각 플레이트 상에 축적하는 과정이다. 커패시터의 전하 저장 능력은, 패럿 단위로 측정되는 커패시턴스이다. 커패시터들은, 높은 주파수 신호들과 낮은 주파수 신호들을 구별하고, 회로의 일 부분으로부터 직류를 차단하며, 교류를 접지로 바이패스(bypass)하기 위해 종종 사용된다. 현대의 전자 시스템들에서는, 전자 부품들이 전형적으로 PCB를 사용하여 통신하기 위해 함께 연결되어 있다. PCB는 평평한(flat) 도전체들의 패턴을 사용하여 전자 부품들을 상호연결하는 평판(plat panel)이며, 이러한 평평한 도전체들의 패턴은 종종 '트레이스들(traces)" 로 일컬어지고, 비도전성 기판 상에 라미네이트된다. PCB는 PCB의 탑(top) 및 바텀(bottom) 표면들 상의, 또는 PCB의 가운데를 통하는 층들에서의, 트레이스 패턴들을 포함할 수 있다. PCB의 상이한 층들 상의 트레이스들은, "비아들(vias)" 을 통해 상호연결된다. 비아는 PCB의 층들을 관통하여 연장되는(extending through) 홀의 벽을 도금(plate)하는 도전체이다. 본 명세서에서, '비아'는 홀을 한정하는 벽들 뿐만 아니라 PCB의 층들을 관통하는 벽 및 비아의 홀 내에 배치된 어떤 도전성 재료의 전체 어셈블리를 일컫는 것으로 사용된다.

도 1a는 PCB(10) 예의 개략 단면도를 보여주며, PCB(10)는 본 발명의 실시예들에 따라 커패시터가 집적될 수 있는 비아 홀(14)을 포함한다. 도 1a의 예에서 PCB는, 라미네이트된 비도전성 기판 재료의 5 개의 층들(12)로 구성된다. 비아 홀(14)은 대체로 관형의 내부 표면(15)에 의해 특징지어지고, 두 개의 직경들로 라미네이트된 5 개의 모든 층들을 횡단(traverse)한다. 상기 두 개의 직경은, 도 1a를 참조하면, 라미네이트된 외부의 두 개 층들(46, 48)을 관통하는 하나의 직경(18), 및 라미네이트된 중간의 세 개 층들(28)을 관통하는 더 큰 직경(16)이다.

추가 설명을 위해, 도 1b는 비아 홀(14)을 포함하는 PCB(10)의 예의 개략 단면도를 보여주며, 커패시터는 본 발명의 실시예들에 따라 비아 홀(14)에 집적된다. 도 1b의 예에서의 PCB는 라미네이트 층들로 구성되어 있으며, PCB는 그런 다음 PCB의 층들을 횡단하는 비아 홀(14)로 구성된 비아(19)를 포함하며, 비아 홀(14)은 대체로 관형의 내부 표면(15)에 의해 특징지어진다. 커패시터(20)는 두 개의 플레이트들(22, 24), 즉 내부 플레이트(24) 및 외부 플레이트(22)를 포함하며, 이들 두 개의 플레이트들(22, 24)은 비아 홀(14)의 내부 표면(15) 상에 배치된 도전성 재료로 구성되며, 이들 두 개의 플레이트들은 라미네이트 층들을 횡단한다. 그리고, 내부 플레이트(24)는 외부 플레이트(22)가 횡단하는 라미네이트 층들(28)보다 더 많은 라미네이트 층들(30)을 횡단한다.

커패시터(20)는 또한 두 개의 플레이트들(22, 24) 사이에 배치되는 유전체 재료 층(26)을 포함한다. 유전체 재료(26)는 비도전성 물질, 즉 전기장에 대해 어떤 유전율(permittivity)을 갖는 절연체(insulator)이다. 커패시터를 몇몇의 특정 레벨의 커패시턴스로 설정하는 것을 돕기 위해, 유전체의 유전율은 커패시터의 물리적 차원들(physical dimensions)에 따라 선택될 수 있다. 다른 예에서는, 제조 효율성을 위해, 유전체 재료는 제조 동안 라미네이트된 외부 층들(46, 48)이 PCB에 부가될 때 비아 홀을 채우는 에폭시(epoxy)일 수 있다.

추가 설명을 위해, 도 1c는 PCB(10)의 추가 예의 개략 단면을 보여준다. PCB(10)는 비아 홀(14)을 포함하며, 본 발명의 실시예들에 따라서, 커패시터는 비아 홀(14)에 집적된다. 도 1b의 예와 마찬가지로, 도 1c의 예에서의 PCB는 라미네이트 층들로 구성되어 있고, PCB는 PCB의 층들을 횡단하는 비아 홀(14)로 구성되는 비아(19)를 포함하며, 비아(19) 내에 집적된 커패시터(20)를 갖는다. 커패시터(20)는 두 개의 커패시터 플레이트들(22, 24) 및 두 개의 커패시터 플레이트들 사이에 배치된 유전체 재료 층(26)을 포함하여 구성된다. 이 예에서, 제1 신호 컨덕터(32)는 PCB의 한 층(46) 상에 형성되고, 제2 신호 컨덕터(34)는 PCB의 다른 한 층(48) 상에 형성되며, 두 개의 신호 컨덕터들은 제1 신호 컨덕터(32)로부터 제2 신호 컨덕터(34)로의 교류를 통과시키는 반면에 직류를 차단하기 위해 커패시터(20)를 통해 연결된다. 신호 컨덕터들(32, 34)은, 커패시터(20)의 두 개의 플레이트들(22, 24)을 PCB의 다른 부품들에 결합하기 위해 PCB의 두 개 또는 그 이상의 층들(46, 48) 상에 형성되는 도전성 경로들(pathways)이다. 이러한 도전성 경로들은, PCB 상에 설치된 전자 부품들을 결합시키는 신호 '트레이스들', '패드들', 또는 '랜드들(lands)' 로서, 전형적으로는 구리로 형성된다. 이 예에서, 교류 신호들의 컨덕턴스(conductance)를 위해 그렇게 결합된 다른 부품들은 두 개의 집적회로 패키지들(IC1, IC2)이다. 집적회로 패키지들의 그러한 결합은 비아들에 집적된 커패시터들에 대해서는 빈번하게 사용될 것이므로, 이 예에서의 집적회로들의 사용은 설명을 위한 것이지, 발명을 한정하려는 것은 아니다. 그러나, 당해 기술 분야에서 통 상의 지식을 가진 자들은, 본 발명의 실시예들에 따라 비아들에 집적된 커패시터들이, 저항들, 다른 커패시터들, 인덕터들, 트랜지스터들 등등을 포함하는 어떤 다양한 전자 부품들을 AC 결합하기 위해 사용될 수 있다는 것을 알 수 있을 것이다. 집적회로들(IC1, IC2)과 같은 전자 부품들은, 예를 들면, 표면 실장(surface mount) 기술, 통공(through-hole) 실장 기술, 또는 당해 기술 분야에서 숙련된 자가 알 수 있는 기타 기술을 사용하여 PCB에 연결될 수 있다. 표면 실장 기술은 PCB의 탑(top) 표면에 전자 부품 리드들(leads) 또는 터미널들(terminals)을 솔더링(soldering)함에 의해, PCB에 전자 부품들을 연결하는 기술이다. 통공 실장 기술은 인쇄회로기판에서 홀들을 통해 부품 리드들을 삽입함에 의해, 인쇄회로기판에 전자 부품들을 연결하고, 그런 다음 인쇄회로기판의 반대 면 상의 위치에 그 리드들을 솔더링하는 기술이다.

추가 설명을 위해, 도 1d는 PCB(10)의 추가 예의 개략 단면을 보여주며, PCB(10)는 비아 홀(14)을 포함하며, 본 발명의 실시예들에 따라 커패시터는 비아 홀(14)에 삽입된다. 도 1b 및 1c의 예들과 마찬가지로, 도 1d의 예에서 PCB는 라미네이트 층들로 구성되어 있고, PCB는 PCB의 층들을 횡단하는 비아 홀(14)로 구성된 비아(19)를 포함하며, 비아(19) 내에 집적된 커패시터(20)를 갖는다. 커패시터(20)는 두 개의 커패시터 플레이트들(22, 24)과 두 개의 플레이트들 사이에 배치된 유전체 재료 층(26)을 포함하여 이루어진다. 도 1d의 PCB(10)는 또한 PCB의 층(48) 상에 형성된 접지 플레인(38) 및 PCB의 또 다른 층 상에 형성된 파워 플레인(36)을 포함한다. 접지 플레인(38) 및 파워 플레인(36)은 파워 플레인으로부터 접지 플레 인으로 교류를 바이패스하기 위해 커패시터(20)를 통해 연결된다. 접지 플레인(38)은 대부분의 신호들을 접지 전위로 나타내기 위해 PCB(10)의 라미네이트 층(38)의 표면 상에 형성된, 도전성 재료(전형적으로는 구리)의 층이다. 접지 플레인은 PCB의 부품들 사이에서 일반적으로 잡음을 감소시키며, PCB 상에 실장된 전자 부품들이 상이한 신호 전압들을 비교할 수 있도록 하는 기준 전위(reference potential)를 제공한다. 접지 플레인(38)은 또한 설계자에게 회로 설계를 용이하게 하도록 하고, PCB를 우회하여(around) 또는 관통하여(through) 다수의 신호 컨덕터들이 배선되도록 하지 않고서 신호들을 접지하도록 허용한다. 하나의 층 상에서 접지를 필요로 하는 부품(예, IC3)은 또 하나의 층 상의 접지 플레인으로 직접 라우팅될 수 있다. 파워 플레인(36)은 또한 PCB의 라미네이트 층(46) 상의 구리 층이며, AC 신호 접지(커패시터(20)를 통한)를 제공하며, 또한 PCB 상에 실장된 전력공급(powering) 부품들을 위해 DC 전압을 제공하도록 구성되는 접지 플레인에 대응되는 것(counterpart)이다.

추가 설명을 위해, 도면들 2a-2e은 본 발명의 실시예들에 따라 비아 홀 내에 커패시터를 집적하는 방법을 보여주는 PCB들(10)의 예의 개략 단면도를 보여준다. 도 2a는 PCB의 제1 층부(42)를 보여주며, 제1 층부(42)는 제1 층부(42)를 관통하여 드릴링된(drilled) 제1 비아 홀(40)을 갖는 세 개의 라미네이트 층들(44)로 구성된다. 제1 비아 홀(40)은 관형의 내부 표면(16)에 의해 특징지어진다.

도 2b의 예에서, 제1 비아 홀의 관형의 내부 표면은 도전성 재료의 제1 층(22)으로써 도금되고, 커패시터의 외부 플레이트를 형성한다. 또한, 제1 비아 홀 은 유전체 재료(26)로써 채워졌다. 도 2c의 예에서, PCB의 추가 층부들(additional layered sections)(46, 48)은 제1 층부(42) 상에 라미네이트되어, 채워진 제1 비아 홀(40)을 덥고 있다.

도 2c의 예에서, 제2 비아 홀(41)은 이제 채워지고 덮혀진 제1 비아 홀의 중앙을 관통하여 드릴링(drilling)되고, 제2 비아 홀(41)은 PCB의 제1 층부(42) 및 추가 층부들(46, 48) 둘 다를 관통하여 드릴링된다. 제2 비아 홀(41)은 이제 그것을 관통하여 드릴링된 제2 비아 홀을 갖는 유전체 재료의 관형의 내부 표면에 의해 특징지어진다. 또한, 제2 비아 홀의 관형의 내부 표면은 도전성 재료의 제2 층(24)으로써 도금되어, 커패시터(20)의 내부 플레이트를 형성한다.

도 2d의 예에서, 도전성 경로들(32, 34)은 PCB의 두 개 또는 그 이상의 층들(46, 47) 상에 형성되고, 도전성 경로들이 커패시터의 두 개의 플레이트들을 PCB의 다른 부품들에 결합하기 위해, 그러한 도전성 경로들은 커패시터(20)의 플레이트들(22, 24)에 연결된다. 또한, 제2 비아 홀의 관형의 내부 표면은 도전성 재료의 제2 층(24)으로써 도금되어, 커패시터(20)의 내부 플레이트를 형성한다. 이 예에서, 다른 부품들은 집적회로들 IC1 및 IC2로써 표현된다. 도 2d의 예에서, 도전성 경로들은 PCB의 한 층(46) 상에 형성된 제1 신호 컨덕터(32)를 포함할 뿐만 아니라 PCB의 다른 한 층(47) 상에 형성된 제2 신호 컨덕터(34)를 포함한다. 커패시터가 제1 신호 컨덕터로부터 제2 신호 컨덕터로 교류를 통과시키고, 그에 따라 IC1으로부터 IC2로 교류를 통과시키며, 직류를 차단하도록 하기 위해, 신호 컨덕터들(32, 34)은 커패시터(20)의 플레이트들(22, 24)에 연결된다.

도 2e의 예에서, 접지 플레인(38)은 PCB의 한 층(48) 상에 형성되며, 파워 플레인(36)은 PCB의 다른 한 층 상에 형성된다. 커패시터(20)가 파워 플레인으로부터 접지 플레인으로 교류를 바이패스하도록 하기 위해, 접지 플레인(38) 및 파워 플레인(36)은 커패시터의 플레이트들(22, 24)에 연결된다.

추가 설명을 위해, 도 3은 PCB의 비아 내에 집적된 커패시터를 갖는 PCB를 제조하는 방법을 나타내는 흐름도를 보여준다. 도 3의 방법은 도 3 및 도 2a-2e를 참조하여 설명된다. PCB(10)는 라미네이트된 층들(44)로 구성되고, 도 3의 방법은 PCB(10)의 제1 층부(42)를 라미네이트하는 단계(302)를 포함한다. 방법은 또한, 제1 비아 홀이 관형의 내부 표면(16)에 의해 특징지어지도록 하기 위해, 제1 층부(42)를 관통하여 제1 비아 홀(40)을 드릴링하는 단계(304)를 포함한다. 도 3의 방법은 또한 도전성 재료의 제1 층(22)으로써 제1 비아 홀(40)의 관형의 내부 표면(16)을 도금하고, 그에 의해 외부 커패시터 플레이트를 형성하는 단계를 포함한다. 도 3의 방법은 또한 유전체 재료(26)로써 제1 비아 홀을 채우는 단계(308)를 포함한다. 도 3의 방법은 또한 PCB의 추가 층부(46, 48)를 제1 층부(42) 상에 라미네이트하고, 채워진 제1 비아 홀을 덮는 단계(310)를 포함한다. 도 2b의 예에서, 추가 층부는 제1 층부(42)의 외부 상에 적층된 두 개의 추가 라미네이트 층들(46, 48)로 구성되는 것이 보여진다. 도 3은 또한 현재 채워지고 덮혀진 제1 비아 홀(40)의 중앙을 관통하여, 제2 비아 홀(41)을 드릴링하는 단계(312)를 포함하며, 제2 비아 홀(41)은 PCB의 제1 층부(42)와 추가 층부(46, 48) 둘 다 관통하여 드릴링된다. 또한 제2 비아 홀은 그것을 관통하여 드릴링된 제2 비아 홀을 갖는 유전체 재료의 관형의 내부 표면(15)에 의해 특징지어진다. 도 3의 방법은 또한 도전성 재료의 제2 층(24)으로써 제2 비아 홀(41)의 관형의 내부 표면(15)을 도금하여, 비아(19) 내에 내부 커패시터 플레이트를 형성하는 단계(314)를 포함한다.

PCB(10)의 추가 층부를 이루는 두 개의 추가 외부 층들(46, 48)을 갖는 도 2c에서의 이러한 예의 구성(arrangement)은, 단지 설명의 편의를 위해서 제시된 것이지, 본 발명을 한정하려는 의도는 아니다. 그와 같은 예에서, 제1 및 제2 비아 홀들에 의해 형성된 비아(19)는, 사실상 이른바 "관통 비아(through via)' 이며, 이렇게 불려지는 이유는 비아(19)가 PCB의 모든 층들을 횡단하기 때문이다. 그러나, 사실상 추가 층부들은 당해 기술 분야에서 숙련된 자들이라면 알 수 있는 방법들, "매립된 비아들(buried vias)' 뿐만 아니라, 예를 들면, '마이크로비아들(microvias)' 또는 '블라인드 비아들(blind vias)을 형성하는 것과 같이 다양한 방법으로 제1 층부(42)에 추가될 수 있다. '마이크로비아들' 또는 '블라인드 비아들'은, 단지 PCB의 일 표면으로부터 볼 수 있으며, '매몰된 비아들'은 PCB의 어느 표면 상에서도 볼 수 없다. 당해 기술 분야에서 통상의 지식을 가진 자라면, 그와 같은 모든 비아들이 본 발명의 실시예들에 따라서 그들 내에서 집적된 커패시터들을 가질 수 있다는 것을 알 수 있을 것이다.

도 3의 방법은 또한 PCB(10)의 두 개 또는 그 이상의 층들(46, 47) 상에 도전성 경로들(도 2d의 32, 34)을 형성하는 단계(316)를 포함하며, 도전성 경로들은 커패시터의 두 개의 플레이트들을 PCB의 다른 부품들(IC1, IC2)에 결합하도록 하기 위해, 도전성 경로들을 커패시터(20)의 플레이트들(22, 24)에 연결하는 단계(318) 를 포함한다. 도 3의 방법은 또한 PCB의 한 층(48) 상에 접지 플레인(도 2e의 38)을 형성하는 단계(320) 및 PCB의 다른 한 층(46) 상에 파워 플레인(36)을 형성하는 단계(322), 커패시터가 파워 플레인으로부터 접지 플레인까지 교류를 바이패스하도록 하기 위해, 커패시터(20)의 플레이트들(22, 24)에 접지플레인 및 파워 플레인을 연결하는 단계(324)를 포함한다.

본 발명의 진정한 사상으로부터 벗어남이 없이 본 발명의 다양한 실시예들에서 다양한 개조들 및 변경들이 앞서의 설명으로부터 이뤄질 수 있다는 것은 이해될 것이다. 본 명세서에서의 설명들은 단지 설명을 위한 것이지 발명의 범위를 제한하려는 것으로 해석되어서는 아니된다. 본 발명의 범위는 단지 다음의 청구항들에 의해 한정되어야 할 것이다.

도 1a는 본 발명의 실시예들에 따라 커패시터가 집적될 수 있는 비아 홀을 포함하는 PCB 예의 개략 단면도를 보여준다.

도 1b-1d는 본 발명의 실시예들에 따라 비아에 집적된 커패시터를 갖는 PCB들 예의 개략 단면도를 보여준다.

도 2a-2e는 본 발명의 실시예들에 따라 커패시터가 집적된 비아 홀을 갖는 PCB를 제조하는 방법들에서의 다양한 단계들의 개략 단면도들을 보여준다.

도 3은 PCB의 비아 내에 집적된 커패시터를 갖는 PCB를 제조하는 방법을 설명하는 흐름도를 보여준다.

Claims

인쇄회로기판의 비아(via) 내에 집적된 커패시터를 갖는 상기 인쇄회로기판에 있어서,

라미네이트 층들;

상기 인쇄회로기판의 층들을 횡단하는 비아 홀을 포함하는 비아 - 상기 비아 홀은 대체로 관형(tubular)의 내부 표면에 의해 특징지어짐;

상기 비아 내에 집적된 커패시터 - 상기 커패시터는, 두 개의 커패시터 플레이트들, 즉 내부 플레이트 및 외부 플레이트를 포함하고, 상기 두 개의 플레이트들은 상기 비아 홀의 내부 표면 상에 배치된 도전성 재료로써 구성되고, 상기 두 개의 플레이트들은 상기 라미네이트 층들을 횡단하며, 상기 내부 플레이트는 상기 외부 플레이트가 횡단하는 라미네이트 층들보다 더 많은 라미네이트 층들을 횡단함; 및

상기 두 개의 플레이트들 사이에 배치된 유전체 재료 층을 포함하는, 인쇄회로기판.
청구항 1에 있어서,

상기 인쇄회로기판의 두 개 또는 그 이상의 층들 상에 형성된 도전성 경로들을 더 포함하며, 상기 도전성 경로들은 상기 커패시터의 두 개의 플레이트들을 상기 인쇄회로기판의 다른 부품들에 결합하는, 인쇄회로기판.
청구항 1에 있어서,

상기 인쇄회로기판의 한 층 상에 형성된 접지 플레인 및 상기 인쇄회로기판의 다른 한 층 상에 형성된 파워 플레인을 더 포함하며, 상기 접지 플레인 및 상기 파워 플레인은, 상기 파워 플레인으로부터 상기 접지 플레인으로 교류를 바이패스하도록 하기 위해, 상기 커패시터를 통해 연결되는, 인쇄회로기판.
청구항 1에 있어서,

상기 인쇄회로기판의 한 층 상에 형성된 제1 신호 컨덕터 및 상기 인쇄회로기판의 다른 한 층 상에 형성된 제2 신호 컨덕터를 더 포함하며, 상기 제1 신호 컨덕터로부터 상기 제2 신호 컨덕터로 교류를 통과시키고 직류를 차단하기 위해, 상기 제1 신호 컨덕터 및 제2 신호 컨덕터는 상기 커패시터를 통해 연결되는, 인쇄회로기판.
인쇄회로기판의 비아(via) 내에 집적된 커패시터로서, 상기 인쇄회로기판은 라미네이트 층들을 포함하며, 상기 인쇄회로기판은 하나의 비아를 포함하며, 상기 비아는 상기 인쇄회로기판의 층들을 횡단하는 대체로 관형(tubular)의 내부 표면에 의해 특징지어지는 하나의 비아 홀을 포함하고, 상기 커패시터는,

두 개의 커패시터 플레이트들, 즉 내부 플레이트 및 외부 플레이트를 포함하고 - 상기 두 개의 플레이트들은 상기 비아 홀의 내부 표면 상에 배치된 도전성 재 료로써 구성되고, 상기 두 개의 플레이트들은 상기 라미네이트 층들을 횡단하며, 상기 내부 플레이트는 상기 외부 플레이트가 횡단하는 라미네이트 층들보다 더 많은 라미네이트 층들을 횡단함; 및

상기 두 개의 플레이트들 사이에 배치된 유전체 재료 층을 포함하는, 커패시터.
청구항 5에 있어서, 상기 인쇄회로기판의 두 개 또는 그 이상의 층들 상에 형성된 도전성 경로들을 통해 상기 인쇄회로기판의 부품들에 전기적으로 결합되는, 커패시터.
청구항 5에 있어서, 상기 인쇄회로기판의 한 층 상에 형성된 파워 플레인으로부터 상기 인쇄회로기판의 다른 한 층 상에 형성된 접지 플레인으로 교류 전류를 바이패스하도록 하기 위해 전기적으로 결합되는, 커패시터.
청구항 5에 있어서, 상기 인쇄회로기판의 한 층 상에 형성된 제1 신호 컨덕터로부터 상기 인쇄회로기판의 다른 한 층 상에 형성된 제2 신호 컨덕터로 교류를 통과시키고 직류를 차단하기 위해, 전기적으로 결합되는, 커패시터.
인쇄회로기판의 비아(via) 내에 집적된 커패시터를 갖는 상기 인쇄회로기판을 제조하기 위한 방법으로서, 상기 인쇄회로기판은 복수의 라미네이트된 층들을 포함하며, 상기 방법은,

상기 인쇄회로기판의 제1 층부를 라미네이트하는 단계;

상기 제1 층부를 관통하여(through) 상기 제1 비아 홀을 드릴링하는 단계 - 상기 제1 비아 홀은 관형(tubular)의 내부 표면에 의해 특징지어짐;

상기 제1 비아 홀의 관형의 내부 표면을 도전성 재료의 제1 층으로써 도금(plate)하는 단계;

상기 제1 비아 홀을 유전체 재료로써 채우는 단계;

상기 제1 층부 상에 상기 인쇄회로기판의 추가 층부를 라미네이트하여 상기 채워진 제1 비아 홀을 덮는 단계;

상기 채워지고 덮혀진 제1 비아 홀의 중앙을 관통하여 제2 비아 홀을 드릴링하는 단계 - 상기 제2 비아 홀은 상기 인쇄회로기판의 상기 제1 층부 및 상기 추가 층부 둘 다 관통하여 드릴링되며, 상기 제2 비아 홀은 유전체 재료의 관형의 내부 표면에 의해 특징지어짐; 및

상기 제2 비아 홀의 관형의 내부 표면을 도전성 재료의 제2 층으로써 도금하는 단계를 포함하는, 인쇄회로기판 제조 방법.
청구항 9에 있어서,

상기 인쇄회로기판의 두 개 또는 그 이상의 층들 상에 도전성 경로들을 형성하는 단계; 및

상기 도전성 경로들이 상기 커패시터의 두 개의 플레이트들을 상기 인쇄회로 기판의 다른 부품들에 결합하도록 하기 위해, 상기 커패시터의 플레이트들에 상기 도전성 경로들을 연결하는 단계를 더 포함하는, 인쇄회로기판 제조 방법.
청구항 9에 있어서,

상기 인쇄회로기판의 한 층 상에 제1 신호 컨덕터를 형성하는 단계;

상기 인쇄회로기판의 다른 한 층 상에 제2 신호 컨덕터를 형성하는 단계; 및

상기 커패시터가 상기 제1 신호 컨덕터로부터 상기 제2 신호 컨덕터로 교류를 통과시키고 직류를 차단하기 위해, 상기 신호 컨덕터들을 상기 커패시터의 플레이트들에 연결하는 단계를 더 포함하는, 인쇄회로기판 제조 방법.
청구항 9에 있어서,

상기 인쇄회로기판의 한 층 상에 접지 플레인을 형성하는 단계;

상기 인쇄회로기판의 다른 한 층 상에 파워 플레인을 형성하는 단계; 및

상기 커패시터가 상기 파워 플레인으로부터 상기 접지 플레인으로 교류를 바이패스하도록 하기 위해, 상기 접지 플레인 및 상기 파워 플레인을 상기 커패시터의 플레이트들에 연결하는 단계를 더 포함하는, 인쇄회로기판 제조 방법.
인쇄회로기판의 비아(via) 내에 집적된 커패시터를 제조하기 위한 방법에서, 상기 인쇄회로기판은 복수의 라미네이트된 층들을 포함하며, 상기 방법은,

상기 인쇄회로기판의 제1 층부를 라미네이트하는 단계;

상기 인쇄회로기판의 제1 층부를 관통하여(through) 제1 비아 홀을 드릴링하는 단계 - 상기 제1 비아 홀은 관형(tubular)의 내부 표면에 의해 특징지어짐;

상기 제1 비아 홀의 관형의 내부 표면을 도전성 재료의 제1 층으로써 도금함에 의해 외부 커패시터 플레이트를 형성하는 단계;

상기 제1 비아 홀을 유전체 재료로써 채우는 단계;

상기 제1 층부 상에 상기 인쇄회로기판의 추가 층부를 라미네이트하여 상기 채워진 제1 비아 홀을 덮는 단계;

상기 채워지고 덮혀진 제1 비아 홀의 중앙을 관통하여 제2 비아 홀을 드릴링하는 단계 - 상기 제2 비아 홀은 상기 인쇄회로기판의 상기 제1 층부 및 상기 추가 층부 둘 다 관통하여 드릴링되며, 상기 제2 비아 홀은 유전체 재료의 관형의 내부 표면에 의해 특징지어짐; 및

상기 제2 비아 홀의 관형의 내부 표면을 도전성 재료의 제2 층으로써 도금함에 의해 내부 커패시터 플레이트를 형성하는 단계를 포함하는, 커패시터 제조 방법.
청구항 13에 있어서,

상기 인쇄회로기판의 두 개 또는 그 이상의 층들 상에 도전성 경로들을 형성하는 단계; 및

상기 도전성 경로들이 상기 커패시터의 두 개의 플레이트들을 상기 인쇄회로기판의 다른 부품들에 결합하도록 하기 위해 상기 도전성 경로들을 상기 커패시터 의 플레이트들에 연결하는 단계를 더 포함하는, 커패시터 제조 방법.
청구항 13에 있어서,

상기 인쇄회로기판의 한 층 상에 제1 신호 컨덕터를 형성하는 단계;

상기 인쇄회로기판의 다른 한 층 상에 제2 신호 컨덕터를 형성하는 단계; 및

상기 커패시터가 상기 제1 신호 컨덕터로부터 상기 제2 신호 컨덕터로 교류를 통과시키고 직류를 차단하도록 하기 위해, 상기 신호 컨덕터들을 상기 커패시터의 플레이트들에 연결하는 단계를 더 포함하는, 커패시터 제조 방법.
청구항 13에 있어서,

상기 인쇄회로기판의 한 층 상에 접지 플레인을 형성하는 단계;

상기 인쇄회로기판의 다른 한 층 상에 파워 플레인을 형성하는 단계; 및

상기 커패시터가 상기 파워 플레인으로부터 상기 접지 플레인으로 교류를 바이패스하도록 하기 위해, 상기 접지 플레인 및 상기 파워 플레인을 상기 커패시터의 플레이트들에 연결하는 단계를 더 포함하는, 커패시터 제조 방법.