KR20030084355A - 내장형 커패시터와 이를 포함하는 적층기판 - Google Patents

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Abstract

본 발명은 내장형 커패시터와 이를 포함하는 적층기판에 관한 것으로서, 내부에 전자기를 보유할 수 있는 유전체와, 상기 유전체의 상측 및 하측에 형성되며 도체로 이루어지는 상측판 및 하측판과, 상기 상측판 또는 하측판에 연결되어 신호의 입출력이 가능하도록 형성되는 연결단자와, 상기 상측판, 유전체 및 하측판이 전기적으로 연결되도록 상기 상측판, 유전체 및 하측판을 관통하여 형성되는 비아홀을 포함하여 구성되는 내장형 커패시터를 다층의 유전체로 구성된 적층기판에 적용함으로써, 상기 연결단자는 동일층에 형성되어 설계가 용이하고, 상측판 및 하측판 및 적층기판을 관통하는 비아홀 사이에 법선방향으로 전기에너지가 축적되어 충분한 용량값을 가지는 커패시터를 얻음에 따라 종래의 제한된 면적으로 인한 불충분한 용량값의 커패시터의 단점을 해결함과 동시에 기판의 소형화를 이루는데 그 목적이 있다.

Description

내장형 커패시터와 이를 포함하는 적층기판 {Embedded Capacitor and LTCC Multi-Layer Board using Embedded Capacitor}
본 발명은 내장형 커패시터를 포함하는 적층기판에 관한 것으로서, 특히, 넓이가 제한된 기판에서 충분한 용량을 가지는 커패시터에 관한 것이다.
최근 통신기기에 사용되고 있는 ASM, FEM 등의 RF 부품의 경우 초소형화 및 복합 기능화로 전개되고 있으며 관련 부품은 이에 대응하기 위해 복수개의 기판으로 이루어진 멀티레이어(Multi-Layer, 이하 다층구조)를 사용하여 초소형화 및 복합 기능화를 구현하고 있다. 이러한 다층구조로 많이 사용되고 있는 저온소성세라믹(Low Temperature Co-fired Ceramic, 이하 LTCC라 함)은 800 내지 1000℃ 정도의 저온에서 세라믹과 금속의 동시소성 방법을 이용하여 기판을 형성하는 기술로써, 녹는점이 낮은 글라스와 세라믹이 혼합되어 적당한 유전율을 가는 그린 시트(Green Sheet)를 형성시키고 그 위에 도전성 페이스트를 인쇄 후 적층하여 기판을 형성하게 된다.
또한, 상기 LTCC는 캐패시터(Capacitor), 레지스터(Resistor) 및 인덕터(Inductor)등의 수동 소자들을 기판상에 패턴으로 형성할 수 있기 때문에 고집적화, 경박화, 소형화가 가능하다.
도 1은 종래 기술에 의한 커패시터의 구조가 도시된 도면이고, 도 2는 종래 기술에 의한 커패시터의 등가 회로도이다.
도 1에 도시된 커패시터는 적층형(Multilayer)에서 많이 사용되는 2개의 플레이트로 구성된 커패시터 타입(Two Plate Capacitor Type)이다.
두 도체(A1,A3)사이의 유전체로 구성된 기판(A2)이 위치하면, 그 유전체에 의해 커패시터로써 용량값을 갖게 되고, 상기 도체(A1,A3)의 세로길이 (L), 도체의 가로길이(W), 도체 사의 거리(T)의 값에 따라 용량값을 조절할 수 있다.
상기 기판(A2)의 상측 감싸는 상측판(A1)의 일단이 외부로부터 신호가 입력되는 입력포트(PORT1)가 연결되어 있고, 하측을 감싸는 하측판(A3)의 일단에 신호가 출력되는 출력포트(PORT2)가 연결되어 각각 상이한 판에 입력포트와 출력포트의 연결단자가 연결되어 있다.
Eo L W) T
일반적으로 커패시터의 용량값은 수학식 1 을 이용해 계산되고, Er은 유전체의 유효유전율을 나타내며, Eo는 유전체의 유전상수를 의미한다. 따라서 커패시터의 용량값은 상기 수학식 1에 의해 유전상수, 유전율, 도체의 가로길이, 도체의 세로길이에 비례하고 도체사이의 거리에 반비례한다. 피코패럿(pF)은 커패시터의 용량값의 단위이다.
도 2는 도 1의 등가회로로써, 신호가 외부와 연결된 입력포트(PORT1)에서 입력되어 출력포트(PORT2)로 출력된다고 할 때 L1과 L2는 각각의 포트 자체가 갖는 기생 인덕턴스 성분이다. 또한 C1, C2는 각각의 포트에서 접지면으로 발생되는 기생 접지 커패시턴스 성분을 말한다. 따라서 상기 커패시터에 의한 본래의 용량값은 C3이며, 이는 수학식 1의 C(pF)의 용량값을 가지며, R1은 상기 커패시터가 갖는 저항성분이다.
최근 소형화의 추세에 따라 LTCC등과 같은 다층의 유전체가 적층되어 형성되는 적층기판에 내장형 커패시터가 구현되는데, 종래 기술에 의한 커패시터는 상측판과 하측판 사이에 수직방향으로 전기에너지가 축적되는 종적인 구조를 가진다.
그러나 소형화를 위해 커패시터의 충분한 용량값을 얻기 위해 상기 기판의 가로길이 및 세로길이의 확대가 불가하고, 기판이 다층으로 형성된 구조에서 도체간 거리를 축소가 난해함에 따라, 이러한 제한된 설계변경으로 인해 커패시터의 충분한 용량값을 얻지 못하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 소형화, 경량화에 따라 두께가 얇아진 LTCC기판에 내장된 커패시터에서도 장치가 원하는 용량값을 충분히 얻을 수 있도록 하고, 또한 연결단자를 동일층의 기판에 연결되게 함으로써 설계상의 유연성을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 의한 커패시터의 구조가 도시된 도면,
도 2는 종래 기술에 의한 커패시터의 등가 회로도,
도 3은 본 발명의 내장형 커패시터의 구조가 도시된 도면,
도 4는 본 발명의 내장형 커패시터에 형성된 비아홀을 부분 확대한 도면,
도 5는 본 발명에 따른 내장형 커패시터를 포함하는 적층기판의 입체 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
PORT1: 입력포트PORT2 : 출력포트
B5: 제 1 비아홀B6: 제 2 비아홀
10: 피드라인 20: 연결통로
30: 비아홀31: 전극물질
40: 공동
상기한 과제를 해결하기 위한 본 발명에 따른 내장형 커패시터와 이를 포함하는 적층기판은 내부에 전자기를 보유할 수 있는 유전체와, 상기 유전체의 상측및 하측에 형성되며 도체로 이루어지는 상측판 및 하측판과, 상기 상측판 또는 하측판에 연결되어 신호의 입출력이 가능하도록 형성되는 연결단자와, 상기 상측판, 유전체 및 하측판이 전기적으로 연결되도록 상기 상측판, 유전체 및 하측판을 관통하여 형성되는 비아홀을 포함하여 구성된다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 내장형 커패시터의 구조가 도시된 도면이고, 도 4는 본 발명의 내장형 커패시터에 형성된 비아홀을 부분 확대한 도면이다.
본 발명은 도체성의 상측판(B1)과 하측판(B3)과, 상기 상측판과 하측판 사이에 패턴이 형성된 유전체(B2)가 위치하는 구조이며, 상기 유전체는 내부에 전자기를 보유할 수 있어 커패시터로 이용된다.
상기 상측판의 양쪽에 신호가 입출력되는 연결단자가 연결되어 있는데, 상기 연결단자는 신호가 외부로부터 입력되는 입력포트(PORT1)와 외부로 출력되는 출력포트(PORT2)로 구성되며, 각각 포트의 일단은 신호 이동하는 피드라인(FEED LINE, 10)이 돌출되어 형성되어 상기 피드라인은 상측판(B1)의 일면에 접촉되어 구성된다.
상기 상측판(B1)과 하측판(B3) 사이의 거리(T1)는 일정하게 유지되며, 각각의 판 사이에는 유전체(B2)가 위치하고 상기 상측판, 하측판 및 우전체를 관통하는 장방형의 단면을 가지는 비아홀(30)이 형성된다. 따라서 상기 비아홀(30)의 높이는 도체간 거리(T1)와 동일하다.
상기 비아홀(30)은 상기 입력포트(PORT1)와 가깝게 형성된 제 1 비아홀(B5)과, 상기 출력포트(PORT2)에 가깝게 형성된 제 2 비아홀(B6)로 구성되며 각각의 비아홀(B5,B6)은 서로 L1 만큼 이격되어 위치한다.
또한, 상기 제 1 비아홀(B5)의 측단면과 상기 제 2 비아홀(B6)의 측단면은 서로 평행의 위치관계를 가지는데, 상기 측단면의 가로길이를 W1이라 하고, 세로길이를 T1이라 한다.
상기 비아홀(30)은 그 내부둘레면에 도체성의 전극물질(31)이 도포되어 전기적인 도전면으로 둘러싸인 공간, 즉 공동(40)을 형성하며, 상기 두 비아홀(B5,B6)의 측단면 사이에 전자기파의 에너지가 횡적으로 비축되고 상기 비축된 에너지가 내장형 커패시터의 용량값이 된다.
따라서, 입력포트(PORT1)를 통해 신호가 인가되면 상기 신호는 피드라인(10)을 거쳐 상측판(B1)에 형성된 비아홀(30)에 주입되어 유전체(B2)를 통과하여 하측판(B3)에 도달한다. 이때 비아홀(B5)의 내부둘레면에 도포된 전극(31)을 따라 하측판(B3)으로 전달됨에 따라 제 1 비아홀(B5)과 제 2 비아홀(B6) 사이의 유전체(B2)에 전기에너지가 축적된다.
도 4 는 도 3 의 제 1 비아홀과 제 2 비아홀을 확대시킨 도면으로써, 각각의 비아홀은 동일한 구조이다. 상기 비아홀(30)의 내둘레면에 일정한 두께의 도체성 물질인 전극(31)이 도포되고, 상기 전극 내부의 빈 공간은 공동(40)으로 구성된다.
따라서, 상기 제 1 비아홀(B5)의 측면과 제 2 비아홀(B6)의 측면은 도포된 전극에 의해 L1 의 거리만큼 떨어져있는 도체가 되고, 상기 비아홀의 각 측면 사이에 횡적으로 축적된 용량값(가로의 화살표)은 수학식 1에 의해 도체의 가로길이(W1) 및 도체의 세로길이(T1)에 비례하고 도체사이의 거리(L1)에 반비례하는 커패시터가 형성된다.
종래의 발명은 장치의 소형화를 위해 도체의 기판의 가로길이 및 세로길이를 크게 할 수 없었고, 두께가 충분이 얇은 LTCC의 상하측판 사이의 거리를 작게 하는데 한계가 있음에 따라 충분한 용량값을 유도할 수 없었던 반면,
본 발명은 비아홀의 내둘레면에 도포된 전극이 형성한 도체의 세로길이 (T1)가 유전체가 적층되어 구성되는 적층기판에 의해 충분히 보장되며, 상기 제 1 비아홀과 제 2 비아홀 사이의 거리를 좁게 하여 상기 도체 사이의 거리(L1)을 작게 하여 기판의 면적을 적게 차지하면서 동시에 충분한 용량값을 위한 설계의 변경이 용이하다. 또한 연결단자가 동일한 층에 형성되어 구조적 간편성을 제공한다.
도 5는 본 발명에 따른 내장형 커패시터를 포함하는 적층기판의 입체 도면으로서, 장치에 필요한 패턴이 형성된 다층을 이루는 복수개의 유전체(D2,D3,D4)로 구성된 본체부와, 상측판(D1) 및 하측판(D5)으로 둘러싸인 구조에서도 본 발명의 내장형 커패시터가 응용 가능하다.
상기 내장형 커패시터는 상기 상측판, 유전체 및 하측판이 전기적으로 연결되도록 상기 상측판, 유전체 및 하측판을 관통하고, 상기 입력단자 및 출력단자에 각각 전기적으로 연결되는 복수개의 비아홀로 구성되어, 상기 복수개의 비아홀은 내둘레면에 전극물질이 도포되어 상기 비아홀을 통해 신호가 전달될 수 있도록 한다.
따라서, 상기 복수개의 비아홀 사이에는 상기 비아홀을 통해 전달되는 신호에 따라 전자기파가 횡적으로 축적되는 내장형 커패시터를 포함하여 적층기판이 구성된다.
이러한 내장형 커패시터를 포함하는 적층기판은 복수개의 유전체의 총 두께, 즉 비아홀의 세로길이(T2)가 커짐에 비례하여 더욱 충분한 용량값을 획득할 수 있는 내장형 커패시터가 형성된다.
본 발명에 의한 내장형 커패시터는 다층의 적층기판에서 LC 공진기로 적용되면 대역통과 필터, 대여저지, 고역통과, 저역통과 필터를 구현하는 데 사용되어질 수 있으며, LTCC 기반하의 모듈이나 소자에서 내장형 커플링 커패시터나 DC 블록 커패시터로도 적용 가능하다.
이상과 같이 본 발명에 의한 내장형 커패시터와 이를 포함하는 적층기판을 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 상기 연결단자는 하측판에 연결되는 등의 응용이 가능하다.
상기와 같이 구성되는 본 발명에 따른 내장형 커패시터와 이를 포함하는 적층기판은 상측판 및 하측판과 단일 또는 복수개가 적층되어 형성되는 유전체를 관통하는 비아홀의 내둘레면에 전극물질을 도포하여 상기 비아홀 사이에 전기에너지가 횡적으로 축적됨에 따라 커패시터를 형성하고, 상기 비아홀의 길이와 상기 비아홀 사이의 거리를 조절하여 전체의 기판 구조를 유지하면서 아울러 커패시터의 충분한 용량값을 유도하여 종래의 설계상의 제한을 극복하고, 또한 동일판에 연결단자가 연결되어 구조적 간편성을 제공하여, 소자 및 LTCC 모듈의 소형화 및 효율성을 동시에 보장한다.

Claims (12)

  1. 내부에 전자기를 보유할 수 있는 유전체와; 상기 유전체의 상측 및 하측에 형성되며 도체로 이루어지는 상측판 및 하측판과; 상기 상측판 또는 하측판에 연결되어 신호의 입출력이 가능하도록 형성되는 연결단자와; 상기 상측판, 유전체 및 하측판이 전기적으로 연결되도록 상기 상측판, 유전체 및 하측판을 관통하여 형성되는 비아홀을 포함하여 구성되는 것을 특징으로 하는 내장형 캐패시터.
  2. 제 1 항에 있어서,
    상기 연결단자는 상기 신호가 입력되는 제 1 포트와, 상기 신호가 출력되는 제 2 포트로 구성되는 것을 특징으로 하는 내장형 커패시터.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 포트는 동일한 판과 연결되는 것을 특징으로 하는 내장형 커패시터.
  4. 제 2 항에 있어서,
    상기 비아홀은 상기 제 1 포트와 연결되는 제 1 비아홀과, 상기 제 2 포트와 연결되는 제 2 비아홀로 구성되고, 각각의 비아홀은 이격되어 구성되는 것을 특징으로 하는 내장형 커패시터.
  5. 제 4 항에 있어서,
    상기 비아홀은 그 내부둘레면에 전극물질이 도포되는 것을 특징으로 하는 내장형 커패시터.
  6. 제 4 항에 있어서,
    상기 제 1 비아홀과 제 2 비아홀 사이에 법선의 방향으로 전기에너지가 축적되는 것을 특징으로 하는 내장형 커패시터.
  7. 제 4 항에 있어서,
    상기 연결단자가 연결된 판은 상기 연결단자와 상기 비아홀 사이에 신호가 전달될 수 있도록 상기 연결단자와 상기 비아홀 사이에 도체성의 연결통로가 형성된 것을 특징으로 하는 내장형 커패시터.
  8. 제 7 항에 있어서,
    상기 도체성의 연결통로는 상기 비아홀의 둘레를 둘러쌓도록 연장된 것을 특징으로 하는 내장형 커패시터.
  9. 다층의 유전체로 구성된 본체부와; 상기 본체부의 상측과 하측을 감싸는 상측판 및 하측판과; 상기 상측판 또는 하측판에 연결되어 신호의 입출력이 가능하도록 형성되는 입력단자 및 출력단자와; 상기 본체부에 내장되어 전기에너지를 축적하는 커패시터부를 포함하여 구성되는 것을 특징으로 하는 적층기판.
  10. 제 9 항에 있어서,
    상기 커패시터부는 상기 상측판, 유전체 및 하측판이 전기적으로 연결되도록 상기 상측판, 유전체 및 하측판을 관통하고, 상기 입력단자 및 출력단자에 각각 전기적으로 연결되는 복수개의 비아홀로 구성되는 것을 특징으로 하는 내장형 커패시터를 포함하는 적층기판.
  11. 제 10 항에 있어서,
    상기 복수개의 비아홀은 내둘레면에 전극물질이 도포되어 상기 비아홀을 통해 신호가 전달될 수 있도록 하는 것을 특징으로 하는 내장형 커패시터를 포함하는 적층기판.
  12. 제 11 항에 있어서,
    상기 복수개의 비아홀 사이에는 상기 비아홀을 통해 전달되는 신호에 따라 전자기파가 축적되는 것을 특징으로 하는 내장형 커패시터를 포함하는 적층기판.
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