KR20100028958A - 상변화 기억 소자의 제조방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 실리콘 기판의 주변 지역 상에 게이트절연막을 형성하는 단계; 상기 제1홀 내부 및 게이트절연막 상에 N형 실리콘막을 형성하는 단계; 상기 제1홀 내에 형성된 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜서 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계; 상기 셀 지역의 수직형 PN 다이오드를 포함한 제1절연막 및 상기 주변 지역의 N형 실리콘막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계; 상기 주변 지역의 하드마스크막, 게이트용 도전막, N형 실리콘막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 셀 지역의 하드마스크막 및 도전막을 식각하여 상기 수직형 PN 다이오드 상에 상기 게이트용 도전막으로 이루어진 히터를 형성하는 단계; 상기 히터 상의 하드마스크막 및 게이트의 하드마스크막이 노출되도록 상기 셀 지역의 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계; 상기 하드마스크막을 식각하여 히터를 노출시키는 제2홀을 형성하는 단계; 상기 제2홀을 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.

Description

상변화 기억 소자의 제조방법{Mehtod for manufacturing phase change memory device}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 스위칭 소자와 주변 지역 트랜지스터를 동시에 형성하는 상변화 기억 소자의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
이와 같은 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 따라서, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMOS 트랜지스터 대신에 전류 흐름이 높은 수직형 PN 다이오드를 이용하고 있다. 상기 수직형 PN 다이오드는 전류 흐름이 높을 뿐만 아니라 셀 크기를 작게 할 수 있기 때문에 고집적 상변화 기억 소자 구현을 가능하게 할 수 있다.
한편, 도시하고 설명하지는 않았지만, 셀 스위칭 소자로서 수직형 PN 다이오드를 이용하는 상변화 기억 소자는 주변 지역에 게이트를 형성한 후 셀 지역에 상기 수직형 PN 다이오드를 형성하기 때문에 상기 수직형 PN 다이오드는 3000Å 이상 높게 형성될 수밖에 없다.
여기서, 상기 수직형 PN 다이오드를 형성하기 위해서 종래에는 절연막에 홀을 형성한 후, 상기 홀 내에 선택적에피택셜성장을 통해 비도핑된 에피-실리콘을 형성하고, 그리고나서, 상기 에피-실리콘 내의 하단부에 N형 불순물을 그리고, 에피-실리콘의 상단부에 P형 불순물을 연속적으로 이온주입하고 있다.
그러나, 수직형 PN 다이오드를 형성하기 위한 종래의 방법은 비도핑된 에피-실리콘에의 이온주입 깊이를 조절하기가 쉽지 않다. 특히, 불순물의 이온주입 깊이가 안정적이지 못하면, 셀 스위칭 소자의 전류 흐름이 불균일하여 전류 흐름의 차이가 발생하게 되고, 이 결과, 상변화막의 주울열이 달라지게 되어 리세트(RESET) 또는 세트(SET) 저항도 불균일하게 된다.
또한, 셀 스위칭 소자로서 수직형 PN 다이오드를 이용하는 상변화 기억 소자는 일반적으로 히터를 형성해서 상변화막에의 전류 흐름이 상기 히터를 통해 이루어지도록 하고 있으며, 상기 히터는 상변화막과의 접촉 면적을 고려해서 100㎚ 이하의 크기를 갖는 홀 내에 형성하고 있다.
그러나, 상기 히터는 그 크기가 작기 때문에 전류 흐름의 차이를 발생시키는 또 다른 요인이 되고 있다. 즉, 히터의 크기가 불균일하게 되면, 상변화막과의 접촉 계면의 차이가 커질 수밖에 없으므로, 주울열의 차이가 셀 마다 상이하게 나타나게 된다. 결국, 미세 크기의 히터는 그 형성의 어려움으로 인해 상변화 기억 소자의 특성 저하의 요인이 된다.
본 발명의 실시예들은 수직형 PN 다이오드 및 히터를 안정적으로 형성할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 셀 스위칭 소자와 주변 지역 트랜지스터를 동시에 형성하는 상변화 기억 소자의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 제1홀을 갖는 제1절연막을 형성하는 단계; 상기 실리콘 기판의 주변 지역 상에 게이트절연막을 형성하는 단계; 상기 제1홀 내부 및 게이트절연막 상에 N형 실리콘막을 형성하는 단계; 상기 제1홀 내에 형성된 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜서 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계; 상기 셀 지역의 수직형 PN 다이오드를 포함한 제1절연막 및 상기 주변 지역의 N형 실리콘막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계; 상기 주변 지역의 하드마스크막, 게이트용 도전막, N형 실리콘막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 셀 지역의 하드마스크막 및 도전막을 식각하여 상기 수직형 PN 다이오드 상에 상기 게이트용 도전막으로 이루어진 히터를 형성하는 단계; 상기 히터 상의 하드마스크막 및 게이트의 하드마스크막이 노출되도록 상기 셀 지역의 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계; 상기 하드마스크막을 식각하여 히터를 노출시키는 제2홀을 형성하는 단계; 상기 제2홀을 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
또한, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 부분 내에 P-웰을 형성하는 단계; 및 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계;를 더 포함한다.
상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행한다.
상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다.
상기 P형 실리콘막은 N형 실리콘막의 상측부에 P형 불순물을 10∼100keV의 에너지로 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성한다.
게다가, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전, 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
상기 게이트용 도전막은 W, Al, Cu 및 WSi 중 어느 하나로 형성한다.
상기 하드마스크막은 질화막으로 형성한다.
상기 제2홀은 20∼150㎚의 크기로 형성한다.
부가해서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제2홀을 형성하는 단계 후, 그리고, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전, 상기 제2홀의 측벽 상에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 질화막 또는 산화막으로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다. 또한, 상기 상변화막은 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성한다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성한다.
본 발명은 셀 스위칭 소자와 주변 지역 트랜지스터를 동시에 형성함으로써 종래와 비교해서 공정을 단순화시킬 수 있다.
또한, 본 발명은 상변화막을 홀 내에 매립되는 포어(pore) 구조로 형성함으로써 히터와의 접촉 계면 특성을 개선시킬 수 있으며, 이에 따라, 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 셀들간 주울열의 차이를 감소시킬 수 있어서 상변화 기억 소자의 특성을 향상시킬 수 있다.
게다가, 본 발명은 상변화막을 포어 구조로 형성하는 것을 통해 히터를 종래보다 크게 형성할 수 있기 때문에, 상기 히터 크기의 불균일에 기인하는 여러 가지 문제들을 개선할 수 있는 등, 결과적으로, 상변화 기억 소자의 특성을 더욱 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 지역 및 주변 지역을 갖는 실리콘 기판(100)을 마련하고, 상기 실리콘 기판(100) 내에 각 지역에서의 활성영역들을 한정하는 소자분리 막(도시안됨)을 형성한다. 상기 셀 지역의 활성영역 내에 P-웰(102)을 형성한 후, N형 불순물을 고농도로 이온주입해서 상기 P-웰(102)의 표면 내에 N+ 베이스 영역(104)을 형성한다. 상기 N+ 베이스 영역(104)은 이후에 형성될 셀 스위칭 소자와 워드라인을 전기적으로 연결시키기 위해 형성해주는 것이다. 상기 N+ 베이스 영역(104)이 형성된 실리콘 기판(100)의 전면 상에 제1절연막(106)을 형성한다.
도 1b를 참조하면, 상기 제1절연막(106)을 식각하여 셀 지역에 다수의 제1홀(H1)을 형성함과 동시에 주변 지역에 형성된 제1절연막(106) 부분을 제거한다. 상기 셀 지역에서의 제1홀(H1)을 포함한 제1절연막(106)과 상기 주변 지역의 실리콘 기판(100) 상에 게이트절연막(108)을 증착한 후, 공지의 마스크 공정 및 식각 공정을 통해 상기 셀 지역의 제1홀(H1) 및 제1절연막(106) 상에 형성된 게이트절연막(108)을 제거한다. 상기 제1홀(H1)은 각 셀에 대응하는 제1절연막(106) 부분들에 각각 형성한다.
도 1c를 참조하면, 상기 셀 지역의 제1홀(H1)을 포함한 제1절연막(106)과 상기 주변 지역의 게이트절연막(108) 상에 N형 실리콘막(110a, 110b)을 형성한다. 상기 N형 실리콘막(110a,110b)은 선택적 에피텍셜 성장(Selective Epitaxial Growth) 공정을 통해 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다. 그런 다음, 상기 셀 지역의 제1절연막(106)이 노출되도록 상기 N형 실리콘막(110a, 110b)을 CMP(Chemical Mechanical Polishing) 공정으로 연마한다.
도 1d를 참조하면, 상기 주변 지역의 N형 실리콘막(110b) 상에 이온주입 마 스크(112)를 형성한다. 상기 이온주입 마스크(112)로부터 노출된 셀 지역의 N형 실리콘막(110a) 내에 P형 불순물을 이온주입해서 상기 N형 실리콘막(110a)의 상측부를 P형 실리콘막(114)을 변경시키고, 이를 통해, 상기 셀 지역의 제1홀(H1) 내에 셀 스위칭 소자로서 N형 실리콘막(110a)과 P형 실리콘막(114)의 적층 구조로 이루어진 수직형 PN 다이오드(116)를 형성한다. 상기 P형 실리콘막(114)은 제1홀(H1) 내의 N형 실리콘막(110a)의 상측부에 P형 불순물을 10∼100keV의 에너지를 가지고 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성한다.
도 1e를 참조하면, 공지의 공정에 따라 이온주입 마스크를 제거한다. 그런 다음, 셀 지역의 수직형 PN 다이오드(116)를 포함한 제1절연막(106)과 주변 지역의 N형 실리콘막(110b) 상에 게이트용 도전막(118)과 하드마스크막(120)을 차례로 형성한다. 상기 게이트용 도전막(118)으로서는 W, Al, Cu 및 WSi 중 어느 하나를 이용하며, 상기 하드마스크막(206)은 질화막으로 형성한다.
도 1f를 참조하면, 주변 지역에 형성된 하드마스크막(120), 게이트용 도전막(120), N형 실리콘막(110b) 및 게이트절연막(108)을 식각하여 게이트(122)를 형성한다. 그런 다음, 상기 게이트(122)의 양측벽에 산화막 또는 질화막 중 적어도 어느 하나로 이루어진 게이트 스페이서(124)를 형성한다. 상기 게이트 스페이서(124)를 포함한 게이트(122) 양측의 실리콘 기판(100) 부분에 접합영역(도시안됨)을 형성하고, 이를 통해, 상기 주변 지역에 구동회로로서 트랜지스터를 형성한다.
도 1g를 참조하면, 셀 지역에 잔류되어 있는 하드마스크막(120)과 게이트용 도전막을 식각해서 각 수직형 PN 다이오드(116) 상에 동축(on-axis)으로 상기 게이트용 도전막으로 이루어진 히터(118a)를 형성한다. 상기 히터(118a)는 게이트용 도전막 물질인 W, Al, Cu 및 WSi 중 어느 하나로 형성되며, 상기 히터(118a) 상에는 하드마스크막(120)이 잔류된다. 여기서, 상기 히터(118a)는 금속 물질로 형성됨에 따라 본 발명에 따른 상변화 기억 소자에서 히트싱크(Heat Sink)의 역할을 겸한다.
상기 히터(118a)가 형성된 셀 지역 및 상기 게이트(122)가 형성된 주변 지역을 포함한 실리콘 기판(100)의 전면 상에 제2절연막(126)을 형성한다. 그런 다음, 상기 제2절연막(124)을 상기 히터(118a) 상의 하드마스크막(120) 및 상기 게이트(122)의 하드마스크막(120)이 노출되도록 CMP 공정으로 연마한다.
도 1h를 참조하면, 상기 히터(118a) 상에 잔류된 하드마스크막(120)을 식각하여 상기 히터(118a)를 노출시키는 제2홀(H2)을 형성한다. 이때, 상기 하드마스크막(120)은 전체를 식각하지 않고 상기 히터(118a) 가장자리 상에 일부가 잔류되도록 식각하며, 상기 제2홀(H2)은 20∼150㎚의 크기를 갖도록 형성한다. 상기 제2홀(H2)을 매립하도록 제2절연막(126) 상에 상변화 물질막을 증착한 후, 상기 상변화 물질막 상에 상부전극용 도전막을 증착한다. 그런 다음, 상기 상부전극용 도전막과 상변화 물질막을 식각해서 상변화막(128)과 상부전극(130)의 적층 패턴을 형성한다. 상기 상변화막(128)과 상부전극(130)의 적층 패턴은 N+ 베이스 영역(104)의 연장 방향과 수직하는 방향을 따라 연장하는 라인 형태로 형성한다.
상기 상변화막(128)은 캘코제나이드(Chalcogenide) 물질인 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성한다. 또한, 상기 상변화막(128)은 상기의 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 불순물로 도핑시켜 형성한다. 게다가, 상기 상변화막(128)은 상기 제2홀(H2)을 매립하는 포어(Pore) 구조를 가짐은 물론 잔류된 하드마스크막(120)을 포함한 제2절연막(126)으로부터 돌출되게 형성한다. 상기 상부전극(132)은 TiAlN, TiN, WN 및 AlN 중 어느 하나로 형성한다.
이후, 도시하지는 않았으나, 상기 상변화막(128)과 상부전극(130)의 적층 패턴을 덮도록 제3절연막을 형성한 후, 상기 제3절연막 상에 상기 상부전극(130)과 연결되는 비트라인을 형성한다. 그런 다음, 상기 비트라인을 덮도록 제4절연막을 형성한 후, 상기 제4절연막 상에 N+ 베이스 영역(104)과 전기적으로 연결되는 워드라인을 형성한다. 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 상기 제2홀(H2)을 상기 하드마스크막(120)의 식각을 통해 그 크기를 조절하기 때문에 노광 한계를 극복할 수 있으며, 이에 따라, 안정적인 크기로 형성할 수 있는 바, 셀들간 상기 히터와 상변화막의 접촉 계면 차이를 줄일 수 있고, 결과적으로, 상변화 기억 소자의 특성을 향상시킬 수 있다.
또한, 본 발명은 하드마스크막(120)을 일부 잔류시킴에 따라 히터(118a)와 상변화막간 접촉 면적을 감소시키게 되며, 이에 따라, 접촉 계면 특성을 향상시킬 수 있어서 프로그래밍 전류를 낮출 수 있다.
게다가, 본 발명은 상기 상변화막(128)을 제2홀(H2) 내에 매립되는 포어 구조로 형성하기 때문에 히터(118a)로부터 전달된 전류 흐름에 의한 상변화막(128)의 상변화는 상기 제2홀(H2)의 중간 부분에서 일어나게 되며, 이에 따라, 부피 변화(volume change)에 의한 효과가 작아서 상기 히터(118a)와 상변화막(128)간 접촉 계면 특성을 더욱 개선시킬 수 있으며, 아울러, 상기 히터(118a)로부터 전달된 주울열의 발산을 감소시킬 수 있어서 프로그래밍 전류를 더욱 낮출 수 있다.
아울러, 본 발명은 히터를 금속 물질로 형성함에 따라 상기 히터가 히트싱크의 역할을 하도록 하기 때문에 상기 히터로의 열전달이 신속하게 이루어지도록 할 수 있으며, 이에 따라, 상변화막 내에서 핵생성이 일어나는 것을 방지할 수 있어서 고저항의 리세트 상태를 형성할 수 있고, 결과적으로, 리세트 저항과 세트 저항 간 큰 차이를 갖도록 하는 것에 의해 센싱 마진을 높일 수 있음은 물론 상변화 기억 소자의 내구성을 향상시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 이 실시예에서는 제2홀(H2)의 측벽에 산화막 또는 질화막으로 이루어진 스페이서(132)를 형성한다. 이 경우, 히터(118a)와 상변화막(128)간 접촉 면적을 더욱 줄일 수 있기 때문에 히터(118a)와 상변화막(128)간 접촉 계면 특성을 더욱 향상시킬 수 있으며, 그래서, 프로그래밍 전류를 더욱 낮출 수 있다.
본 발명의 다른 실시예에 있어서, 상기 스페이서(132)의 형성 이외에 다른 구성들은 이전 실시예와 동일하며, 그 구체적인 설명은 생략하도록 한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도이다.

Claims (15)

  1. 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 제1홀을 갖는 제1절연막을 형성하는 단계;
    상기 실리콘 기판의 주변 지역 상에 게이트절연막을 형성하는 단계;
    상기 제1홀 내부 및 게이트절연막 상에 N형 실리콘막을 형성하는 단계;
    상기 제1홀 내에 형성된 N형 실리콘막의 상측부를 P형 실리콘막으로 변경시켜서 상기 제1홀 내에 수직형 PN 다이오드를 형성하는 단계;
    상기 셀 지역의 수직형 PN 다이오드를 포함한 제1절연막 및 상기 주변 지역의 N형 실리콘막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 주변 지역의 하드마스크막, 게이트용 도전막, N형 실리콘막 및 게이트절연막을 식각하여 게이트를 형성하는 단계;
    상기 셀 지역의 하드마스크막 및 도전막을 식각하여 상기 수직형 PN 다이오드 상에 상기 게이트용 도전막으로 이루어진 히터를 형성하는 단계;
    상기 히터 상의 하드마스크막 및 게이트의 하드마스크막이 노출되도록 상기 셀 지역의 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계;
    상기 하드마스크막을 식각하여 히터를 노출시키는 제2홀을 형성하는 단계;
    상기 제2홀을 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1절연막을 형성하는 단계 전,
    상기 셀 지역의 실리콘 기판 부분 내에 P-웰을 형성하는 단계; 및
    상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 P형 실리콘막은 N형 실리콘막의 상측부에 P형 불순물을 10∼100keV의 에너지로 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계 후, 그리고, 상기 히터를 형성하는 단계 전,
    상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 게이트용 도전막은 W, Al, Cu 및 WSi 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2홀은 20∼150㎚의 크기로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2홀을 형성하는 단계 후, 그리고, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전,
    상기 제2홀의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 스페이서는 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 화합물로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 상변화막은 상기 화합물에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 이온주입해서 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 상변화막과 상부전극의 적층 패턴은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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