KR20100024329A - 재설정 가능한 반도체 소자 - Google Patents
재설정 가능한 반도체 소자 Download PDFInfo
- Publication number
- KR20100024329A KR20100024329A KR1020080116502A KR20080116502A KR20100024329A KR 20100024329 A KR20100024329 A KR 20100024329A KR 1020080116502 A KR1020080116502 A KR 1020080116502A KR 20080116502 A KR20080116502 A KR 20080116502A KR 20100024329 A KR20100024329 A KR 20100024329A
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- semiconductor device
- gate
- insulating layer
- charge storage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 238000003860 storage Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000011370 conductive nanoparticle Substances 0.000 claims abstract 3
- 108091006146 Channels Proteins 0.000 claims description 103
- 238000000034 method Methods 0.000 claims description 34
- 239000002070 nanowire Substances 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000002105 nanoparticle Substances 0.000 claims description 12
- 239000002245 particle Substances 0.000 claims description 10
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 6
- WYTZZXDRDKSJID-UHFFFAOYSA-N (3-aminopropyl)triethoxysilane Chemical compound CCO[Si](OCC)(OCC)CCCN WYTZZXDRDKSJID-UHFFFAOYSA-N 0.000 claims description 5
- 238000001179 sorption measurement Methods 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000002120 nanofilm Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 1
- ICXIIYPWKGGWDB-UHFFFAOYSA-N trichloro(octadecyl)silane Chemical compound C(CCCCCCCCCCCCCCCCC)[Si](Cl)(Cl)Cl.C(CCCCCCCCCCCCCCCCC)[Si](Cl)(Cl)Cl ICXIIYPWKGGWDB-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 96
- 238000010586 diagram Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 10
- 239000002094 self assembled monolayer Substances 0.000 description 7
- 239000013545 self-assembled monolayer Substances 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 4
- PYJJCSYBSYXGQQ-UHFFFAOYSA-N trichloro(octadecyl)silane Chemical compound CCCCCCCCCCCCCCCCCC[Si](Cl)(Cl)Cl PYJJCSYBSYXGQQ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004613 CdTe Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Manufacturing & Machinery (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Thin Film Transistor (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
재설정 가능한 반도체 소자가 개시된다. 상기 반도체 소자는 기판, 상기 기판 상에 형성되는 제1 절연체, 상기 절연체 상에 형성되는 서로 다른 극성을 갖는 두 개의 채널 및 상기 채널의 양단에 공통으로 접합되는 복수의 단자 전극, 상기 단자 전극 상에 형성되는 제2 절연체 및 상기 제2 절연체 상에 형성되는 제어 게이트를 포함한다. 상기 채널들은 서로 다른 극성을 가지며, 상기 제2 절연체 내에는 전하 저장층이 형성된다. 상기 제어 게이트에 순 바이어스 또는 역 바이어스가 인가되고, 그 바이어스 인가는 차단된다. 상기 전하 저장층에 충전되는 전하들의 극성에 따라 상기 반도체 소자의 전압-전류 특성이 변화한다.
반도체 소자, 재설정, 제어 게이트, 나노 와이어, 전하 저장층, 플로팅
Description
본 문서는 일반적으로 반도체에 관한 것으로, 보다 구체적으로는 재설정 가능한 반도체 소자 및 재설정 가능한 반도체의 제조 방법에 관한 것이다.
최근까지 다수의 반도체 소자가 제안되었다.
일반적으로, 반도체 소자는 불순물의 첨가에 의해 전기적 특성이 변화하는 물질들로 이루어진다. 반도체 소자에 전기 신호가 인가되면, 반도체 소자에 포함되는 반도체 물질들의 전기적 특성에 의해 의도하는 동작이 수행된다.
반도체 소자는 반도체 물질의 성분, 반도체 물질의 층 구조, 동작 특성 등에 따라 다이오드, 바이폴라 접합 트랜지스터(BJT: Bipolar Junction Transistor), 전계 효과 트랜지스터(FET: Field Effect Transistor) 등으로 구분될 수 있다.
본 문서의 일 실시예에 따른 반도체 소자는 전기적 특성이 개선되어 다양한 용도에 사용될 수 있다. 본 문서의 일 실시예에 따른 반도체 소자는 전기적 특성이 재설정될 수 있는 소자이다. 즉, 본 문서의 일 실시예에 따른 반도체의 특성은 필요에 따라 제어될 수 있다.
이하, 첨부된 도면을 참조하여 본 문서의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 설명한다. 본 문서에 첨부된 도면은 설명의 편의를 위해 도시된 것으로, 도면에 도시되는 층(layer), 전극 및 부재의 형상은 설명의 편의를 위해 과장되거나 축소될 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 사시도이다.
도 2는 도 1의 반도체 소자를 A-A 단면을 기준으로 나타낸 단면도이다.
도 3은 도 1의 반도체 소자를 B-B 단면을 기준으로 나타낸 단면도이다.
도시된 바와 같이, 도 1 내지 도 3의 반도체 소자는 제1 게이트(110), 기판(120), 제1 절연층(130), 제1 채널(140), 제2 채널(150), 단자 전극(161, 162), 제2 절연층(170A, 170B), 전하 저장층(180) 및 제2 게이트(190)를 포함한다.
제1 게이트(110) 및 제2 게이트(190)는 외부로부터 전원을 공급받는 게이트 전극이다. 제1 게이트(110) 및/또는 제2 게이트(190)에 외부 전원이 공급되는 경우, 공급된 외부 전원에 의해 도 1의 반도체 소자에 전기장이 인가될 수 있다.
제1 게이트(110) 및 제2 게이트(190)는 다양한 재료로 형성될 수 있다. 예를 들어, 금(Au)과 같은 금속 물질로 게이트를 형성하거나, 폴리 실리콘(poly Si)과 같은 폴리머로 형성할 수 있다. 제1 게이트(110) 및 제2 게이트(190)는 동일한 재료로 형성되거나, 서로 다른 재료로 형성될 수 있다. 제1 게이트(110) 및 제2 게이트(190)는, 게이트가 설치되는 위치에 따라 탑 게이트, 백 게이트 등의 다양한 명칭으로 불릴 수 있다. 또한, 게이트가 제어를 위해 사용되는 경우 제어 게이트라 불릴 수 있고, 증폭, 스위칭과 같은 동작을 위해 사용되는 경우에는 동작 게이트(operating gate)라 불릴 수도 있다.
제1 게이트(110) 상에는 기판(120)이 형성된다. 기판(120)은 n형 또는 p형으로 도핑된 반도체 기판이거나, 도핑되지 않은 반도체 기판일 수 있다.
기판(120) 상에는 제1 절연층(130)이 형성된다.
제1 절연층(130) 상에는 두 개 이상의 채널(140, 150)과 두 개 이상의 단자 전극(161, 162)이 구비된다. 단자 전극(161, 162)은 채널(140, 150)의 양단에 공통으로 접합된다.
채널(140, 150)은 제1 극성을 갖는 반도체 층과 제2 극성을 갖는 반도체 층일 수 있다. 예를 들어, 제1 채널(140)은 p형으로 도핑된 실리콘 필름이고, 제2 채널(150)은 n형으로 도핑된 실리콘 필름일 수 있다. 또 다른 예로서, 제1 채널(140)은 p 형으로 도핑된 나노 와이어이고, 제2 채널은 n 형으로 도핑된 나노 와이어일 수 있다. 나노 와이어는, 예를 들어, Si, Ge, ZnO, GaAs, GaP, GaN, CdSe, InO, InP, SnO, CdTe, BaSrO, V2O5 등의 다양한 소재로 제작될 수 있으며, 양 채널은 각각 동일/상이한 소재로 제작될 수 있다.
제1 단자 전극(161) 및 제2 단자 전극(162) 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 단자 전극(161, 162)은 금 또는 티타늄으로 제작될 수 있다.
단자 전극(161, 162) 및 채널(140, 150) 상에는 제2 절연층(170A, 170B)이 형성된다. 또한, 제2 절연층(170A, 170B) 내부에는 전하를 저장할 수 있는 전하 저장층(180)이 형성될 수 있다. 전하 저장층(180)은 채널(140, 150)에 대응하는 위치에 위치할 수 있다. 전하 저장층(180)은 제2 절연층(170A, 170B) 내부에 형성되므로, 제2 게이트(190)와 채널 (140, 150)과 절연된다. 즉, 전하 저장층(180)은 전기적으로 부유(float)된다.
제2 절연층(170A, 170B)은 하부 서브 절연층(예를 들어, 제2 절연층(170A))과 상부 서브 절연층(예를 들어, 제2 절연층(170B))으로 구분될 수 있다. 이하에서, 하부 서브 절연층은 제2 절연층으로, 상부 서브 절연층은 제3 절연층으로 불릴 수도 있다.
전하 저장층(180)은 하부 서브 절연층 상에 형성될 수 있다. 하부 서브 절연층은 상대적으로 얇게 형성되기 때문에, 전하 저장층(180)에 제2 게이트(190)에 바이어스가 인가되는 경우, 터널링 현상에 의해 전하가 충전될 수 있다.
상부 서브 절연층 상에는 제2 게이트(190)가 형성된다. 제2 게이트(190)는 전하 저장층(180) 및 채널(140, 150) 각각에 대하여 절연된다.
도 4(a) 내지 도 4(e)는 도 1의 반도체 소자를 C-C 단면을 기준으로 나타낸 단면도이다. 구체적으로, 도 4의 (a)는 반도체 소자의 적층 구조의 일례를 나타내는 것으로 이와 같이, 전하 저장층(180A, 180B)은 두 개 이상 구비될 수 있다. 이 경우, 하나의 전하 저장층(180A)은 제1 채널(140)에 대응되도록 위치하고, 또 다른 하나의 전하 저장층(180B)은 제2 채널(150)에 대응되도록 위치할 수 있다.
도 4의 (b) 내지 (e)는 본 문서의 또 다른 실시예들에 따른 반도체 소자의 적층 구조를 나타낸다. 우선, 도 4의 (b)와 같이, 전하 저장층(180)은 하나의 판상 부재일 수 있다. 이 경우, 전하 저장층(180)은 제1 채널(140) 및 제2 채널(150) 모두에 상응할 정도의 크기로 형성될 수 있다.
또한, 도 4의 (c)와 같이, 전하 저장층(180)은 다수의 도전성 입자를 포함하는 영역일 수 있다. 예를 들어, 다수의 도전성 입자는 나노 파티클일 수 있다. 전하 저장층(180)이 다수의 도전성 입자를 포함하는 경우, 각각의 도전성 입자들이 전하를 저장할 수 있다. 다수의 도전성 입자에 의해 전하가 저장되는 경우, 일부 도전성 입자에서 전하의 누설이 발생하여도, 모든 전하가 한꺼번에 누설되지 않는다.
또한, 도 4의 (d)와 같이, 전하 저장층(180)은 다수의 도전성 입자를 포함하는 영역이고, 채널(140, 150) 각각은 적어도 하나의 나노 와이어를 포함할 수 있다. 또한, 도 4의 (e)와 같이, 전하 저장층(180)은 하나의 판상 부재이고, 채널(140, 150) 각각은 적어도 하나의 나노 와이어를 포함할 수 있다.
상술한 바와 같이, 단자 전극(161, 162)은 제1 극성의 제1 채널(140)뿐만 아니라 제2 극성의 제2 채널(150)의 양단에도 공통 접합된다. 따라서, 도 1의 반도체 소자는 제1 극성 및 제2 극성을 가지는 양 채널(140, 150)에 의해 발생하는 서로 다른 전기적 특성을 모두 갖는다.
예를 들어, 제1 채널(140)이 p형의 나노 와이어 또는 반도체 층이고, 제2 채널(150)이 n형의 나노 와이어 또는 반도체 층인 경우, 반도체 소자의 전압-전류 특성은 이하에서 설명하는 도 5의 (a) 내지 (c)와 유사할 수 있다.
도 5(a) 내지 도 5(c)는 도 1의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다. 도 5의 (a)는 제1 게이트(110)에 인가되는 제1 게이트 전압(VG)과 p형의 제1 채널(140) 간의 전압-전류 특성을 나타낸다. 도 5의 (a)의 전압-전류 특성은 종래의 p형 FET(Field Effect Transistor)의 전압-전류 특성에 대응된다. 도 5의 (a)와 같이, 제1 게이트(110)에 인가되는 역 바이어스의 절대값이 임계치에 미치지 못하는 경우, p형의 제1 채널(140)을 통해 전류(IM1)가 흐르지 않는다. 그러나 제1 게이트(110)에 인가되는 역 바이어스의 절대값이 임계치를 초과하는 경우, p형의 제1 채널(140)을 통해 전류(IM1)가 전류가 흐른다.
한편, 도 5의 (b)는 제1 게이트(110)에 인가되는 제1 게이트 전압(VG)과 n형의 제2 채널(150) 간의 전압-전류 특성을 나타낸다. 도 5의 (b)의 전압-전류 특성은 종래의 n형 FET(Field Effect Transistor)의 전압-전류 특성에 대응된다. 도 5의 (b)와 같이, 제1 게이트(110)에 임계치 미만의 순 바이어스가 인가되는 경우, n 형의 제2 채널(150)을 통해 전류(IM2)가 흐르지 않는다. 그러나 제1 게이트(110)에 임계치 초과의 순 바이어스가 인가되는 경우, n형의 제2 채널(150)을 통해 전류(IM2)가 전류가 흐른다.
제1 채널(140) 및 제2 채널(150)은 병렬로 단자 전극(161, 162)에 연결되므로, 단자 전극(161, 162)을 통해 흐르는 전류(IM=IM1+IM2)의 최종적인 특성은 도 5의 (c)와 같다. 이와 같이, 도 1의 반도체 소자는 p형 FET및 n형 FET의 특성을 모두 가질 수 있다.
본 문서의 일 실시예에 따른 반도체 소자의 제1 게이트 전압(VG) 및 단자 전극을 통해 흐르는 전류(IM)의 특성은, 제2 게이트(190)에 인가되는 순/역 바이어스에 따라 조절 가능하다. 이하에서는, 제2 게이트(190)에 인가되는 바이어스를 조절하여 반도체 소자의 제1 게이트 전압(VG)-전류(IM) 특성을 조절하는 기법을 설명한다.
반도체 소자의 제1 게이트 전압(VG)-전류(IM) 특성을 조절하는 첫 번째 기법은 p형 채널의 특성을 제어하기 위해 제2 게이트(190)에 순 바이어스를 인가하고, 그 이후 순 바이어스의 인가를 차단하는 것이다.
도 6은 도 1의 반도체 소자의 게이트에 순 바이어스가 인가되는 경우 각 층에 축적되는 전하들의 극성을 나타내는 도면이다. 구체적으로, 도 6은 제2 게이트(190)에 순 바이어스가 인가되는 경우 각 층에 축적되는 전하의 극성을 나타낸 도면이다. 제2 게이트(190)에 순 바이어스가 인가되는 경우, 터널링 현상에 의해 전하 저장층(180)에는 음 전하가 축적된다. 또한, 강한 외부 순 바이어스에 의해, p형의 제1 채널(140)에도 음 전하가 축적된다.
도 7은 도 1의 반도체 소자의 게이트에 순 바이어스의 인가가 차단되는 경우를 나타내는 도면이다. 도 7과 같이, 제2 게이트(190)를 통해 외부 바이어스가 인가되지 않는 경우, 전하 저장층(180)에는 음 전하가 계속 저장된다. 그러나 p형의 제1 채널(140)에는, 전하 저장층(180)에 남아있는 음 전하에 의해 양전하가 축적된다.
도 6 및 도 7에 도시된 것처럼 순 바이어스를 인가한 이후 그 바이어스의 인가를 차단하면, 전하 저장층(180)에 저장되는 음 전하에 의해 제1 게이트 전압(VG)-전류(IM1) 특성이 변화한다. 즉, 전하 저장층(180)에 저장되는 음 전하에 의해 발생하는 전기장에 의해 제1 채널(140)의 양극 캐리어(positive carrier)의 수가 증가하고, 변화한 캐리어의 수에 따라 제1 게이트 전압(VG)-전류(IM1) 특성이 변화한다.
도 8은 도 1의 반도체 소자의 게이트와 채널 간의 특성이 변화되는 일례를 나타내는 도면이다. 구체적으로, 도 8은 제1 게이트 전위(VG)와 p형의 제1 채널을 통해 흐르는 전류(IM1)간의 특성 변화를 나타낸다. 제2 게이트(190)에 순 바이어스가 인가된 후 그 바이어스의 인가가 차단되면, 도 8과 같이 제1 게이트 전위(VG)와 제1 채널을 통해 흐르는 전류(IM1)간의 특성이 변화한다. 예를 들어, 제1 게이트 전 압(VG)-전류(IM1) 곡선은 변화된 특성에 따라 제1 곡선(801)에서 제2 곡선(802)으로 천이될 수 있다.
제1 게이트 전압(VG)-전류(IM1) 곡선이 천이되는 정도는 제2 게이트(190)에 인가되는 순 바이어스의 크기에 따라 결정된다. 따라서, 제2 게이트(190)에 인가되는 순 바이어스의 크기를 조절하면, 제1 채널을 통해 전류(IM1)가 흐르기 시작하는 게이트 전위의 임계값을 VT1에서 VT2로 변화시킬 수 있다.
FET 소자의 게이트 전위는 기 설정된 영역, 즉 소정의 동작 영역(operating range) 상에서 결정되는 것이 일반적이다. 따라서 도 8과 같이 제1 게이트 전압(VG)-전류(IM1) 곡선을 천이되는 경우, 제1 게이트(190)의 동작 영역 내에서 종래의 p형 인헨스드 모드(enhanced-mode) FET에 상응하는 동작을 수행할 수 있다.
한편, p형 채널의 특성을 제어하기 위해, 제2 게이트(190)에 역 바이어스가 인가할 수 있다. 제2 게이트(190)에 역 바이어스가 인가된 후 해당 바이어스의 인가가 차단되면, 도 8의 전압(VG)-전류(IM1) 곡선이 좌측으로 천이된다. 제2 게이트(190)에 역 바이어스가 인가되면, 전하 저장층(180)에는 양 전하가 축적되고, p형의 제1 채널(140)에도 양 전하가 축적된다. 이후, 역 바이어스의 인가가 차단되면, 전하 저장층(180)에는 계속 양 전하가 저장되는데, 제1 채널(140)의 양극 캐리어(positive carrier)의 수는 전하 저장층(180)에 의해 발생하는 전기장에 의해 감소한다. 결국, 제2 게이트(190)에 역 바이어스가 인가된 후 바이어스 인가가 차단 되는 경우, 제1 채널(140)의 양극 캐리어(positive carrier)의 수가 감소하기 때문에, 도 8의 전압(VG)-전류(IM1) 곡선이 좌측으로 천이된다.
이하에서는, 반도체 소자의 전압(VG)-전류(IM) 특성을 조절하는 두 번째 기법을 설명한다. 본 문서에서 제안하는 두 번째 기법은 n형 채널의 특성을 제어하기 위해 제2 게이트(190)에 역 바이어스를 인가하고, 바이어스 인가를 차단하는 것이다.
도 9는 도 1의 반도체 소자의 게이트에 역 바이어스가 인가되는 경우, 각 층에 축적되는 전하들의 극성을 나타내는 도면이다. 구체적으로, 도 9는 제2 게이트(190)에 역 바이어스가 인가되는 경우 각 층에 축적되는 전하의 극성을 나타낸 도면이다. 제2 게이트(190)에 역 바이어스가 인가되는 경우, 터널링 현상에 의해 전하 저장층(180)에는 양 전하가 축적된다. 또한, 외부에서 인가되는 강한 바이어스에 의해, n형의 제2 채널(150)에도 양 전하가 축적된다.
도 10은 도 1의 반도체 소자의 게이트에 바이어스 인가가 차단되는 경우를 나타내는 도면이다. 구체적으로, 도 10은 제2 게이트(190)에 역 바이어스가 인가된 이후 바이어스 인가가 차단된 상태를 나타낸다. 도 10과 같이, 제2 게이트(190)를 통해 더 이상 외부 바이어스가 인가되지 않는 경우, 전하 저장층(180)에는 양 전하가 계속 저장된다. 그러나 제2 채널(150)에는, 전하 저장층(180)에 남아있는 양 전하에 의해 발생하는 전기장에 의해, 음 전하가 축적된다.
도 9 및 도 10에 도시된 것처럼, 제2 게이트(190)에 역 바이어스를 인가한 이후 바이어스 인가를 차단하면, 전하 저장층(180)에 저장되는 양 전하에 의해 제1 게이트 전압(VG)-전류(IM2) 특성이 변화한다. 즉, 전하 저장층(180)에 저장되는 양 전하에 의해 발생하는 전기장에 의해 음극 캐리어(negative carrier)의 수가 증가하고, 캐리어 수의 변화에 의해 제1 게이트 전압(VG)-전류(IM2) 특성이 변화한다.
도 11은 도 1의 반도체 소자의 게이트와 채널 간의 특성이 변경되는 일례를 나타내는 도면이다. 구체적으로, 도 11은 제1 게이트 전위(VG)와 n형의 제2 채널을 통해 흐르는 전류(IM2)간의 특성 변화를 나타낸다.
제2 게이트(190)에 역 바이어스가 인가된 후 바이어스 인가가 차단되면, 도 11과 같이 제1 게이트 전위(VG)와 제2 채널을 통해 흐르는 전류(IM2)간의 특성이 변화한다. 예를 들어, 제1 게이트 전압(VG)-전류(IM2) 곡선은 변화된 특성에 따라 제1 곡선(1101)에서 제2 곡선(1102)으로 천이될 수 있다.
제1 게이트 전압(VG)-전류(IM2) 곡선이 천이되는 정도는 제2 게이트(190)에 인가되는 역 바이어스의 크기에 따라 결정된다. 따라서, 제2 게이트(190)에 인가되는 역 바이어스의 크기를 조절하면, 제2 채널(150)을 통해 전류(IM2)가 흐르기 시작하는 임계 게이트 전위를 VT3에서 VT4로 낮출 수 있다.
도 11과 같이 제1 게이트 전압(VG)-전류(IM2) 곡선을 천이시키는 경우, 제1 게이트(190)의 동작 영역 내에서 종래의 n형 인헨스드 모드(enhanced-mode) FET에 상응하는 동작을 수행할 수 있다.
한편, n형 채널의 특성을 제어하기 위해, 제2 게이트(190)에 순 바이어스를 인가할 수 있다. 제2 게이트(190)에 순 바이어스가 인가된 후 바이어스 인가가 차단되면, 도 11의 전압(VG)-전류(IM2) 곡선이 우측으로 천이된다. 제2 게이트(190)에 순 바이어스가 인가되면, 전하 저장층(180)에는 음 전하가 축적되고, n형의 제2 채널(150)에도 음 전하가 축적된다. 이후, 순 바이어스의 인가가 차단되면, 전하 저장층(180)에는 음전하의 저장이 계속 유지되고, 전하 저장층(180)으로부터 발생하는 전기장에 의해 제2 채널(150)의 음극 캐리어(negative carrier)의 수가 감소한다. 결국, 제2 게이트(190)에 순 바이어스가 인가된 후 바이어스 인가가 차단되는 경우, 제2 채널(150)의 음극 캐리어(negative carrier)의 수가 감소하기 때문에, 도 11의 전압(VG)-전류(IM2) 곡선이 우측으로 천이될 수 있다.
도 12의 (a) 내지 (b)는 도 1의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다. 구체적으로, 도 12의 (a) 내지 (b)는 일 실시예에 따른 반도체 소자의 전압(VG)-전류(IM) 곡선을 나타낸 것이다. 상술한 바와 같이, 제2 게이트(190)에 순 바이어스가 인가된 후 바이어스를 차단하면, 도 12의 (a)와 같이 전압(VG)-전류(IM) 곡선이 우측으로 천이된다. 또한, 제2 게이트(190)에 역 바이어스가 인가된 후 바이어스가 차단하면, 도 12의 (b)와 같이 전압(VG)-전류(IM) 곡선이 좌측으로 천이된다.
상술한 바와 같이, 전압(VG)-전류(IM) 곡선이 천이되는 정도는 제2 게이트(190)에 인가되는 바이어스의 크기에 따라 결정된다. 따라서, 제2 게이트(190)에 인가되는 순 바이어스의 크기를 조절함으로써, 본 문서에 개시된 반도체 소자는 종래의 p형 FET 소자와 같이 사용될 수 있다. 또한, p형 FET 소자로서의 작동은 중단시키고 n형 FET 소자로서의 작동을 개시하고자 하는 경우, 제2 게이트(190)에 소정 크기의 역 바이어스를 인가하고, 그 역 바이어스의 인가를 차단하면 종래의 n형 FET 소자와 같이 사용될 수 있다.
이하에서는 상술한 일 실시예와 다른 실시예를 설명한다. 도 13은 본 문서의 또 다른 실시예에 따른 반도체 소자의 사시도이다. 도시된 바와 같이, 도 13의 반도체 소자는 제1 게이트(1310), 기판(1320), 제1 절연층(1330), 제1 채널(1340), 제2 채널(1350), 단자 전극(1361, 1362), 제2 절연층(1370A, 1370B), 전하 저장층(1380)을 포함한다. 또한, 도 13의 반도체 소자는 제2 절연층(1370A, 1370B) 상에 적어도 두 개의 탑 게이트를 포함한다. 적어도 두 개의 탑 게이트는, 제1 채널(1340)에 대응되는 제1 탑 게이트(1301)와 제2 채널(1350)에 대응되는 제2 탑 게이트(1302)를 포함할 수 있다. 도 13의 반도체 소자는, 제1 탑 게이트(1301) 및 제2 탑 게이트(1302) 두 개가 형성되는 경우, 반도체 소자의 전기적 특성을 더욱 개선할 수 있다.
도 14의 (a) 내지 (b)는 도 13의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다. 구체적으로, 도 14의 (a) 내지 (b)는 도 13에 도시된 두 개의 탑 게 이트를 이용함으로써 더욱 개선된 반도체 소자의 전기적 특성을 설명한다. 일례로, 제1 채널(1340)이 p형의 반도체 층 또는 나노 와이어이고, 제2 채널(1350)이 n형의 반도체 층 또는 나노 와이어인 경우, 반도체 소자의 제1 게이트 전압(VG)-전류(IM) 곡선은 도 14의 (a)에 도시된 제1 곡선(1400)과 같을 수 있다.
상술한 내용에 따라, 제1 탑 게이트(1301)를 통해 순 바이어스를 인가하고 그 바이어스 인가를 차단하면, 제1 곡선(1400)의 좌측 부분은 1401 방향으로 천이되는 반면, 제1 탑 게이트(1301)를 통해 역 바이어스를 인가하고 그 바이어스 인가를 차단하면, 제1 곡선(1400)의 좌측 부분은 1402 방향으로 천이된다.
또한, 제2 탑 게이트(1302)를 통해 역 바이어스를 인가하고 바이어스 인가를 차단하면, 제1 곡선(1400)의 우측 부분은 1403 방향으로 천이되는 반면, 제2 탑 게이트(1302)를 통해 순 바이어스를 인가하고 바이어스 인가를 차단하면, 제1 곡선(1400)의 우측 부분은 1404 방향으로 천이된다.
즉, 탑 게이트를 두 개로 분리하고, 서로 다른 바이어스를 인가하면, 제1 게이트 전압(VG)-전류(IM) 곡선의 좌측 부분 및 우측 부분을 독립적으로 제어할 수 있다. 만약, 제1 탑 게이트(1301)를 통해 순 바이어스를 인가하고 바이어스 인가를 차단하는 동작과, 제2 탑 게이트(1302)를 통해 역 바이어스를 인가하고 바이어스 인가를 차단하는 동작을 모두 수행하면, 제1 게이트 전압(VG)-전류(IM) 곡선은 도 14의 (b)에 도시된 바와 같을 수 있다. 즉, 두 개의 탑 게이트에 서로 다른 극성의 바이어스를 인가하면, 도 14의 (b)에 도시된 바와 같이 2극 (ambipolar) 특성을 얻 을 수 있을 것이다.
도 15는 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 절차흐름도이다. 우선 1501 블록에서, 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상에 자기 조립단분자막(SAM: self-assembled monolayer) 패터닝(patterning)을 수행한다. 1502 블록에서는, 제1 절연층 상에 제1 채널 및 제2 채널이 형성한다. 또한, 1503 블록에서는 채널에 접합하는 전극을 형성한다. 1504 블록에서는, 전극 및 채널 상에 제2 절연층을 형성한다. 1505 블록에서는, 제2 절연층 상에 전하 저장층을 형성한다. 또한, 1506 블록에서는, 전하 저장층 상에 제3 절연층을 형성하고, 상기 제3 절연층 상에 게이트 전극이 형성된다.
도 16은 또 다른 실시예에 따른 반도체 소자의 제조 과정을 나타내는 도면이다. 도 16의 (a)는 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상에 자기 조립 단분자막(SAM) 패터닝을 수행하는 1501 블록에 대응된다. 이하, 도 16의 (a)에 도시된 반도체 소자를 설명한다. 우선 제1 절연층(예컨대, 산화막(1603))을 형성한다. 산화막(1603)은 가장 하단에 위치하므로 하부 산화막 또는 하부 절연막으로 불릴 수 있다. 산화막(1603) 상에는 제1 채널(1604) 및 제2 채널(1605)이 형성된다. 제1 채널(1604) 및 제2 채널(1605)가 나노 와이어를 이용하여 형성되는 경우에는, 산화막(1603)에 자기 조립 단분자막(SAM) 패터닝이 수행될 수 있다. SAM 패터닝의 수행에 따라, 나노 와이어가 산화막(1603)의 특정 부위에 흡착되도록 하고, 나머지 부위에는 흡착되는 것을 방지할 수 있다. 일례로, 산화막(1603)에 옥타데실트리클로로실란(OTS: Octadecyltrichlorosilane) 분자막을 형성함으로써, 나노 와 이어의 흡착을 방지할 수 있다.
도 16의 (b)는 제1 절연층 상에 제1 채널 및 제2 채널을 형성하는 1502 블록에 대응된다. 도 16의 (b)에 도시된 반도체 소자는 채널로서 나노 와이어를 구비하는 일례이다. n형의 나노 와이어를 산화막(1603) 상에 조립(assembly)시키기 위하여, 반도체 소자를 n형의 나노 와이어 용액 속에 배치시킬 수 있다. 산화막(1603) 상에 p형 나노 와이어가 조립된 부분을 보호한 상태에서 반도체 소자를 n형의 나노 와이어 용액 속에 배치시키면 원하는 위치에 n형 나노 와이어가 조립된다. 또한 산화막(1603) 상에 n형 나노 와이어가 조립된 부분을 보호한 상태에서 반도체 소자를 p형의 나노 와이어 용액 속에 배치시키면 원하는 위치에 p형 나노 와이어가 조립된다. 나노 와이어의 조립을 증진 시키기 위해 나노 와이어 용액에 전위를 가하는 것도 가능하다. 만약, 산화막(1603) 상에 p형 또는 n형으로 도핑된 채널이 형성하는 경우에는, 상술한 방법 대신에, 종래의 PVD (Physical Vapor Deposition) 또는 CVD(chemical vapor deposition) 기법 등을 이용하여 제1 채널(1604) 및 제2 채널(1605)을 형성할 수 있다.
도 16의 (c) 및 (d)는 채널에 접합하는 전극을 형성하는 1503 블록 및 전극과 채널에 제2 절연층을 형성하는 1504 블록에 각각 대응된다. 이하, 도 16의 (c) 및 (d)의 반도체 소자를 설명한다. 도 16의 (c)와 같이, 제1 채널(1604) 및 제2 채널(1605)을 형성한 후 포토리소그래피 공정을 통해 채널(1604, 1605)에 접합되는 단자 전극(1606, 1607)을 형성할 수 있다. 단자 전극(1606, 1607)이 형성된 이후, 단자 전극(1606, 1607) 및 채널(1604, 1605) 상에는 제2 절연층(예컨데, 얇은 산화 막(도 16 (d)의 1610A))이 형성된다.
도 16의 (e)는 전하 저장층을 형성하는 1505 블록에 대응된다. 이하, 도 16의 (e)의 반도체 소자를 설명한다. 전하 저장층(1611)에 나노 파티클이 포함된 경우, 옥타데실트리클로로실란(OTS) 분자막을 얇은 산화막(1610A) 상에 형성시켜 나노 파티클의 흡착을 방지한다. 나노 파티클은 파티클의 종류에 따라 산화막에 용이하게 흡착되는 것과 용이하게 흡착되지 않는 것으로 구분된다. 만약 산화막에 용이하게 흡착되지 않는 종류의 나노 파티클이 포함되는 경우, 나노 파티클이 흡착되는 부위에는 APTES(aminopropyltriethoxysilane)를 형성할 수 있다. 나노 파티클이 COOH- 화학구조와 같은 물질로 둘러싸이는 경우에는, 나노 파티클은 산화막에 용이하게 흡착되지 않는다. 이 경우, APTES가 나노 파티클과 산화막 간의 링커 분자(linker molecule)로 사용될 수 있다. 한편, 전하 저장층(1611)이 판상 도전성 부재인 경우에는 일반적인 부유 게이트(floating gate) 제작 공정을 이용하여 전하 저장층을 형성할 수 있다.
도 16의 (f)는 전하 저장층에 제3 절연층을 형성하고 제3 절연층 상에 게이트 전극을 형성하는 1506 블록에 대응된다. 이하, 도 16의 (f)의 반도체 소자를 설명한다. 전하 저장층(1611) 및 얇은 산화막(1610A) 상에는 제3 절연층(예컨대, 두꺼운 산화막(1610B))이 형성되고, 두꺼운 산화막(1610B)의 상부와 기판(1602)의 하부 각각에는 게이트 전극(1620, 1601 )이 형성된다.
개시된 반도체 소자 및 방법은 기본적인 사상을 벗어나지 않는 범위 내에서 다양한 소자 및 방법에 적용 가능하다. 따라서, 개시된 실시예들은 모두 예시적으 로 해석되어야 하며, 한정적으로 해석되지 않는다. 또한, 본 문서의 보호범위는 상술한 일 실시예가 아니라 첨부된 청구항에 따라 정해져야 한다. 첨부된 청구항의 균등물로의 치환은 첨부된 청구항의 보호범위에 속하는 것이다.
도 1은 본 문서에 따른 반도체 소자의 사시도이다.
도 2는 도 1의 반도체 소자의 A-A 단면을 기준으로 한 단면도이다.
도 3은 도 1의 반도체 소자의 B-B 단면을 기준으로 한 단면도이다.
도 4(a) 내지 도 4(e)는 도 1의 반도체 소자의 C-C 단면을 기준으로 한 단면도이다.
도 5(a) 내지 도 5(c)는 도 1의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다.
도 6은 도 1의 반도체 소자의 게이트에 순 바이어스가 인가되는 경우 각 층에 축적되는 전하들의 극성을 나타내는 도면이다.
도 7은 도 1의 반도체 소자의 게이트에 순 바이어스의 인가가 차단되는 경우를 나타내는 도면이다.
도 8은 도 1의 반도체 소자의 게이트와 채널 간의 특성이 변경되는 일례를 나타내는 도면이다.
도 9는 도 1의 반도체 소자의 게이트에 역 바이어스가 인가되는 경우, 각 층에 축적되는 전하들의 극성을 나타내는 도면이다.
도 10은 도 1의 반도체 소자의 게이트에 바이어스 인가가 차단되는 경우를 나타내는 도면이다.
도 11은 도 1의 반도체 소자의 게이트와 채널 간의 특성이 변경되는 일례를 나타내는 도면이다.
도 12(a) 내지 도 12(b)는 도 1의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다.
도 13는 또 다른 실시예에 따른 반도체 소자의 사시도를 나타낸다.
도 14(a) 내지 도 14(b)는 도 13의 반도체 소자의 전압-전류 특성을 나타내는 그래프들이다.
도 15는 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 절차흐름도이다.
도 16은 또 다른 일 실시예에 따른 반도체 소자의 제조 과정을 나타내는 도면이다.
Claims (26)
- 동작 게이트;상기 동작 게이트 상에 형성되는 기판;상기 기판 상에 형성되는 제1 절연층;상기 제1 절연층의 제1 평면 위치 상에 형성되며, 제1 극성을 갖는 제1 채널;상기 제1 절연층의 제2 평면 위치 상에 형성되며, 제2 극성을 갖는 제2 채널;상기 제1 채널 및 제2 채널의 양단에 각각 공통으로 접합되는 단자 전극;상기 채널 및 단자 전극 상에 형성되는 제2 절연층;상기 제2 절연층 내부에 플로팅되고 전하 충전이 가능한 전하 저장층; 및상기 제2 절연층 상에 형성되는 적어도 하나의 제어 게이트를 포함하는 반도체 소자
- 제1항에 있어서,상기 전하 저장층은 상기 제1 평면 위치 및 제2 평면 위치에 대응되는 위치에 형성되는 반도체 소자
- 제1항에 있어서,상기 제1 채널은 p형으로 도핑된 반도체 층이고, 상기 제2 채널은 n형으로 도핑된 반도체 층인 반도체 소자
- 제1항에 있어서,상기 제1 채널은 p형으로 도핑된 나노 와이어, 상기 제2 채널은 n형으로 도핑된 나노 와이어인 반도체 소자
- 제1항에 있어서상기 전하 저장층과 상기 채널 사이에 형성되는 하부 서브 절연층은 터널링이 가능할 정도로 얇게 형성되는 반도체 소자
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 전하 저장층은 다수의 도전성 입자를 포함하는 반도체 소자
- 제6항에 있어서,상기 도전성 입자는 나노 파티클인 반도체 소자
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 반도체 소자의 동작 특성을 제어하기 위한 순 바이어스 또는 역 바이어스가 상기 제어 게이트에 인가되는 반도체 소자
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 제어 게이트에 순 바이어스가 인가되면 상기 전하 저장층의 적어도 일부에 음 전하가 충전되는 반도체 소자
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 제어 게이트에 역 바이어스가 인가되면 상기 전하 저장층의 적어도 일부에 양 전하가 충전되는 반도체 소자
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 적어도 하나의 제어 게이트는 상기 제1 채널에 대응되는 제1 제어 게이트 및 상기 제2 채널에 대응되는 제2 제어 게이트를 포함하는 반도체 소자
- 동작 게이트;상기 동작 게이트의 상부에 절연되어 형성되는 적어도 두 개의 채널;상기 적어도 두 개의 채널의 양단에 공통 접합되는 제1 단자 전극 및 제2 단자 전극;상기 적어도 두 개의 채널과 절연되어 근접하여 배치되는 전하 저장층; 및상기 전하 저장층 상부에 절연되어 형성되는 적어도 하나의 제어 게이트를 포함하되,상기 적어도 두 개의 채널은 p형 채널 및 n형 채널을 포함하는 반도체 소자
- 제12항에 있어서,상기 동작 게이트에 순 바이어스가 인가된 후 그 바이어스의 인가가 차단되면,상기 p형 채널을 통해 임계치 이상의 전류가 흐르도록 하는 동작 게이트 전위의 절대치가 감소하는 반도체 소자
- 제12항에 있어서,상기 제어 게이트에 역 바이어스가 인가된 후 그 바이어스의 인가가 차단되면,상기 n형 채널을 통해 임계치 이상의 전류가 흐르도록 하는 동작 게이트 전위의 절대치가 감소하는 반도체 소자
- 제12항 내지 제14항 중의 어느 한 항에 있어서,상기 제어 게이트는 상기 p형 채널에 대응되는 제1 제어 게이트와 상기 n형 채널에 대응되는 제2 제어 게이트를 포함하는 반도체 소자
- 제15항에 있어서,상기 제1 제어 게이트에는 순 바이어스가 인가되고, 상기 제2 제어 게이트에 는 역 바이어스가 인가되는 반도체 소자
- 제12항 내지 제14항 중의 어느 한 항에 있어서,상기 p형 채널 및 n형 채널은 나노 와이어인 반도체 소자
- 제12항 내지 제14항 중의 어느 한 항에 있어서,상기 전하 저장층은 다수의 도전성 나노 파티클을 포함하는 반도체 소자
- 기판 상에 제1 절연층을 형성하는 단계;상기 제1 절연층의 제1 평면 위치 상에 제1 극성의 제1 채널을 형성하고, 상기 제1 절연층의 제2 평면 위치 상에 제2 극성의 제2 채널을 형성하는 단계;상기 제1 채널 및 제2 채널의 양단에 각각 공통으로 접합되는 복수의 단자 전극을 형성하는 단계;상기 채널 및 단자 전극 상에 제2 절연층을 형성하는 단계;상기 제2 절연층 상에 전하 충전이 가능하고 상기 제1 평면 위치 및 제2 평면 위치에 대응하는 전하 저장층을 형성하는 단계;상기 전하 저장층 상에 제3 절연층을 형성하는 단계; 및상기 제1 절연층 하에 동작 게이트를 형성하고, 상기 제3 절연층 상에 제어 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법
- 제19항에 있어서,상기 제1 채널 및 제2 채널은 나노 와이어 용액에 의해 형성되는 나노 와이어인 반도체 소자의 제조 방법
- 제20항에 있어서,상기 제1 평면 위치 및 제2 평면 위치를 제외한 나머지 영역상에 나노 와이어 흡착 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
- 제21항에 있어서,상기 나노 와이어 흡착 방지막은 옥타데실트리클로로실란(Octadecyltrichlorosilane)의 분자 막인 반도체 소자의 제조 방법
- 제19항 내지 제22항 중의 어느 한 항에 있어서,상기 전하 저장층은 다수의 나노 파티클인 반도체 소자의 제조 방법
- 제23항에 있어서,상기 제2 절연층의 적어도 일부 상에 나노 파티클의 흡착을 위한 링커 막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
- 제24항에 있어서,상기 링커 막은 APTES(aminopropyltriethoxysilane) 막인 반도체 소자의 제조 방법
- 제19항 내지 제22항 중의 어느 한 항에 있어서,상기 단자 전극은 금 또는 티타늄을 포함하는 반도체 소자의 제조 방법
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/197,961 | 2008-08-25 | ||
| US12/197,961 US7968935B2 (en) | 2008-08-25 | 2008-08-25 | Reconfigurable semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100024329A true KR20100024329A (ko) | 2010-03-05 |
| KR101036551B1 KR101036551B1 (ko) | 2011-05-24 |
Family
ID=41606239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080116502A KR101036551B1 (ko) | 2008-08-25 | 2008-11-21 | 재설정 가능한 반도체 소자 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7968935B2 (ko) |
| JP (1) | JP5254765B2 (ko) |
| KR (1) | KR101036551B1 (ko) |
| CN (1) | CN101661959B (ko) |
| DE (1) | DE102008057066B4 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101490109B1 (ko) * | 2007-10-18 | 2015-02-12 | 삼성전자주식회사 | 반도체 소자와 그의 제조 및 동작방법 |
| KR101926356B1 (ko) | 2011-12-06 | 2018-12-07 | 삼성전자주식회사 | 백-바이어스 영역을 갖는 반도체 소자 |
| US8896052B2 (en) | 2012-09-05 | 2014-11-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR101526555B1 (ko) | 2014-08-22 | 2015-06-09 | 서울대학교산학협력단 | 재구성 가능한 전자 소자 및 이의 동작 방법 |
| FR3046243B1 (fr) | 2015-12-24 | 2017-12-22 | Commissariat Energie Atomique | Capteur nw-fet comportant au moins deux detecteurs distincts a nanofil de semi-conducteur |
| US10033383B1 (en) * | 2017-03-20 | 2018-07-24 | Globalfoundries Inc. | Programmable logic elements and methods of operating the same |
| CN107146760A (zh) * | 2017-05-11 | 2017-09-08 | 中国科学院物理研究所 | 基于拓扑绝缘体纳米线的场效应管、其制备方法及应用 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208724A (ja) * | 1999-01-14 | 2000-07-28 | Casio Comput Co Ltd | 記憶素子、その駆動方法及び記憶装置、並びに撮像装置 |
| JP2001118810A (ja) * | 1999-10-21 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 微粒子の形成方法 |
| JP4161340B2 (ja) * | 2002-08-13 | 2008-10-08 | 独立行政法人産業技術総合研究所 | 相補型可塑特性細線素子、共鳴型特性素子及びそれらを用いた集積回路 |
| DE10260334B4 (de) | 2002-12-20 | 2007-07-12 | Infineon Technologies Ag | Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle |
| US6849905B2 (en) | 2002-12-23 | 2005-02-01 | Matrix Semiconductor, Inc. | Semiconductor device with localized charge storage dielectric and method of making same |
| US6969690B2 (en) * | 2003-03-21 | 2005-11-29 | The University Of North Carolina At Chapel Hill | Methods and apparatus for patterned deposition of nanostructure-containing materials by self-assembly and related articles |
| CN100479193C (zh) * | 2004-08-17 | 2009-04-15 | 北京大学 | 浮栅闪存场效应晶体管 |
| KR100657910B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법 |
| KR20060053068A (ko) | 2004-11-13 | 2006-05-19 | 삼성전자주식회사 | 멀티 비트 반도체 메모리 소자와 그 제조 및 동작방법 |
| JP4794462B2 (ja) * | 2004-11-30 | 2011-10-19 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
| TWI248212B (en) * | 2004-12-06 | 2006-01-21 | Ritdisplay Corp | Organic electroluminescent device, pixel structure, array and driving method thereof |
| US7262991B2 (en) * | 2005-06-30 | 2007-08-28 | Intel Corporation | Nanotube- and nanocrystal-based non-volatile memory |
| US20080001183A1 (en) * | 2005-10-28 | 2008-01-03 | Ashok Kumar Kapoor | Silicon-on-insulator (SOI) junction field effect transistor and method of manufacture |
| WO2007117672A2 (en) * | 2006-04-07 | 2007-10-18 | Qd Vision, Inc. | Methods of depositing nanomaterial & methods of making a device |
| WO2007136350A1 (en) * | 2006-05-22 | 2007-11-29 | Nanyang Technological University | Organic memory device and method of its manufacture |
| JP5060740B2 (ja) * | 2006-05-26 | 2012-10-31 | シャープ株式会社 | 集積回路装置およびその製造方法、ならびに表示装置 |
| KR100912517B1 (ko) | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
| US7760547B2 (en) * | 2007-09-25 | 2010-07-20 | Sandisk Corporation | Offset non-volatile storage |
| US8232544B2 (en) * | 2008-04-04 | 2012-07-31 | Nokia Corporation | Nanowire |
-
2008
- 2008-08-25 US US12/197,961 patent/US7968935B2/en not_active Expired - Fee Related
- 2008-11-13 DE DE102008057066.4A patent/DE102008057066B4/de not_active Expired - Fee Related
- 2008-11-21 KR KR1020080116502A patent/KR101036551B1/ko not_active IP Right Cessation
- 2008-12-01 CN CN2008101805943A patent/CN101661959B/zh not_active Expired - Fee Related
- 2008-12-05 JP JP2008310448A patent/JP5254765B2/ja not_active Expired - Fee Related
-
2011
- 2011-04-18 US US13/089,206 patent/US8350602B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100044777A1 (en) | 2010-02-25 |
| JP5254765B2 (ja) | 2013-08-07 |
| CN101661959B (zh) | 2013-04-17 |
| CN101661959A (zh) | 2010-03-03 |
| DE102008057066A1 (de) | 2010-03-04 |
| JP2010050427A (ja) | 2010-03-04 |
| US8350602B2 (en) | 2013-01-08 |
| US20110210765A1 (en) | 2011-09-01 |
| KR101036551B1 (ko) | 2011-05-24 |
| US7968935B2 (en) | 2011-06-28 |
| DE102008057066B4 (de) | 2014-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101036551B1 (ko) | 재설정 가능한 반도체 소자 | |
| US9401435B2 (en) | Reconfigurable electronic devices and operation method thereof | |
| JP4717855B2 (ja) | 静電的に制御されるトンネリング・トランジスタ | |
| US9184213B2 (en) | Nanoscale switching device | |
| US8957404B2 (en) | P-type graphene base transistor | |
| KR101906972B1 (ko) | 튜너블 배리어를 구비한 그래핀 스위칭 소자 | |
| KR20090079035A (ko) | 강유전체 메모리 장치 | |
| CN103367447B (zh) | 具有超级结晶体管和另外的器件的半导体装置 | |
| JP2008532261A (ja) | 高性能ｆｅｔデバイス及び方法 | |
| KR101508971B1 (ko) | 재구성 가능한 전자 소자 및 이의 동작 방법 | |
| JPH02121378A (ja) | 磁界センサ | |
| US20240079496A1 (en) | Negative differential resistance device | |
| KR100658993B1 (ko) | 폴리머로 표면처리된 반도체 나노막대 | |
| US7312510B2 (en) | Device using ambipolar transport in SB-MOSFET and method for operating the same | |
| WO2006002129A2 (en) | Hybrid molecular electronic device for switching, memory, and sensor applications, and method of fabricating same | |
| JP6606847B2 (ja) | 炭化ケイ素半導体装置及びその処理方法 | |
| KR102065110B1 (ko) | 플렉서블 그래핀 스위칭 소자 | |
| JP2017195251A (ja) | 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 | |
| KR20180000712A (ko) | 그래핀과 유기물이 접합된 양극성 트랜지스터 | |
| KR101847765B1 (ko) | 박막소자 및 이의 구동방법 | |
| Mikhelashvili et al. | Highly accurate tuning of current–voltage characteristic shift in a photo-sensitive three terminal metal–insulator–semiconductor device | |
| KR102320396B1 (ko) | 그래핀과 탄소 나노 튜브 접합에 기반하는 트랜지스터 및 이를 제조하는 방법 | |
| US11996485B2 (en) | Multiple-gate transistor | |
| WO2010095527A1 (ja) | 有機半導体素子の作製法 | |
| US9831453B2 (en) | Four-terminal gate-controlled thin-film organic thyristor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140428 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160328 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170323 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180402 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |