CN101661959B - 可重构的半导体器件 - Google Patents

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Abstract

本发明公开了一种可重构的半导体器件。所述半导体器件包括衬底、在衬底上形成的第一绝缘材料、具有不同极性的两个沟道、在绝缘材料上形成并且与沟道在其两端共同连接的多个终端电极、在终端电极上形成的第二绝缘材料和在第二绝缘材料上形成的控制栅极。沟道具有不同的极性并且电荷存储层形成在第二绝缘材料内。对控制栅极施加正向偏压或反向偏压并随后截止所述偏压。半导体器件的电压-电流特性根据在电荷存储层中产生的电荷而变化。

Description

可重构的半导体器件
技术领域
所述技术一般性涉及半导体，并且更具体地涉及可重构的半导体器件及其制造方法。
背景技术
目前可获得多种半导体器件。
半导体器件通常由通过加入杂质改变它们电特性的材料组成。如果对半导体器件施加电信号，那么该半导体器件将根据包含在该半导体器件中的材料的电性能进行可预见的操作。
根据半导体材料组分、半导体材料的层结构和操作特性，半导体器件可分为二极管、双极结型晶体管(BJT)或场效应晶体管(FET)。
发明内容
本发明的一个实施方案涉及一种半导体器件，包括操作栅极；在所述操作栅极上形成的衬底；在所述衬底上形成的第一绝缘层；在所述第一绝缘层的第一平面位置处形成的具有第一极性的第一沟道；在所述第一绝缘层的第二平面位置处形成的具有第二极性的第二沟道；与所述第一沟道和所述第二沟道在其相反两端共同连接的终端电极；在所述沟道和所述终端电极上形成的第二绝缘层；浮置于所述第二绝缘层内并可充有电荷的电荷存储层；和在所述第二绝缘层上形成的至少一个控制栅极。
本发明的另一实施方案涉及一种半导体器件，包括操作栅极；在所述操作栅极上方形成并且与所述操作栅极绝缘的至少两个沟道；与所述沟道在其相反两端共同连接的第一终端电极和第二终端电极；邻近所述沟道并且与所述沟道绝缘设置的电荷存储层；和在所述电荷存储层上方形成并且与所述电荷存储层绝缘的至少一个控制栅极，其中所述沟道包括p-型沟道和n-型沟道。
本发明的又一实施方案涉及一种制造半导体器件的方法，包括在衬底上形成第一绝缘层；在所述第一绝缘层的第一平面位置处形成具有第一极性的第一沟道和在所述第一绝缘层的第二平面位置处形成具有第二极性的第二沟道；形成与所述第一沟道和所述第二沟道在其相反两端共同连接的多个终端电极；在所述沟道和所述终端电极上形成第二绝缘层；在所述第二绝缘层上形成电荷存储层，所述电荷存储层可充有电荷并且对应于所述第一平面位置和第二平面位置；在所述电荷存储层上形成第三绝缘层；和在所述第一绝缘层下方形成操作栅极并且在所述第三绝缘层上形成控制栅极。
附图说明
图1是根据一个实施方案的半导体器件的透视图。
图2是基于图1的半导体器件的横截面A-A的截面图。
图3是基于图1的半导体器件的横截面B-B的截面图。
图4(a)-4(e)是基于图1的半导体器件的横截面C-C的截面图。
图5(a)-5(c)是示出图1的半导体器件的电压电流特性的图。
图6是示出在对图1的半导体器件的栅极施加正向偏压时在各层中积累的电荷的极性的示意图。
图7是示出对图1的半导体器件的栅极施加正向偏压之后的偏压截止的示意图。
图8是示出图1的半导体器件的栅极和沟道之间特性变化的图。
图9是示出在对图1的半导体器件的栅极施加反向偏压时在各层中积累的电荷的极性的示意图。
图10是示出对图1的半导体器件的栅极截止偏压的示意图。
图11是示出图1的半导体器件的栅极和沟道之间特性变化的图。
图12(a)和12(b)是示出图1的半导体器件的电压电流特性的图。
图13是根据另一个实施方案的半导体器件的透视图。
图14(a)和14(b)是示出图13的半导体器件的电压电流特性的图。
图15是示出在一个实施方案中制造半导体器件的方法的流程图。
图16是示出在另一个实施方案中制造半导体器件的工艺的示意图。
具体实施方式
提供具有改善的电特性并且可用于各种目的的半导体器件。根据本公开的各个实施方案的半导体器件是具有可重构电特性的器件。因此，可根据需要控制半导体器件的电特性。
以下，描述根据本公开的一个示例性实施方案的半导体器件及其制造方法。本公开所附附图是为了便于说明，并且层、电极和元件的形状可能进行了放大或缩小。
图1是根据一个示例性实施方案的半导体器件的透视图。图2是基于图1的半导体器件的横截面A-A的截面图。图3是基于图1的半导体器件的横截面B-B的截面图。
如图所示，图1～图3的半导体器件包括第一栅极110、衬底120、第一绝缘层130、第一沟道140、第二沟道150、终端电极161和162、第二绝缘层170A和170B、电荷存储层180和第二栅极190。
第一栅极110和第二栅极190是供应有外部电源的电极。如果第一栅极110和/或第二栅极190供应有电源，那么图1的半导体器件可具有通过外部供给的电源而施加于所述半导体器件的电场。
第一栅极110和第二栅极190可由各种不同材料形成。例如，栅极可由金属材料例如金(Au)形成或可由聚合物例如多晶硅形成。第一栅极110和第二栅极190可由相同材料形成或由不同材料形成。根据栅极的安装位置，第一栅极110和第二栅极190可称呼为各种名称，如顶栅极、背栅极等。此外，如果栅极用于控制，那么所述栅极可称为控制栅极，如果栅极用于操作，例如放大或开关，那么所述栅极可称为操作栅极。
在第一栅极110上形成衬底120。衬底120可以是掺杂的n-型或p-型半导体衬底，或可以是未掺杂的半导体衬底。
在衬底120上形成第一绝缘层130。
两个或更多个沟道140和150以及两个或更多个终端电极161和162设置在第一绝缘层130上。终端电极161和162共同连接至沟道140和150的相反两端。
沟道140和150可以是具有第一极性的半导体层和具有第二极性的半导体层。例如，第一沟道140可以是p-型掺杂的硅膜，第二沟道150可以是n-型掺杂的硅膜。作为另一个例子，第一沟道140可以是p-型掺杂的纳米线，第二沟道150可以是n-型掺杂的纳米线。纳米线可由各种材料例如Si、Ge、ZnO、GaAs、GaP、GaN、CdSe、InO、InP、SnO、CdTe、BaSrO、V2O5等制造。沟道140和150可由相同材料或不同材料制造。
第一终端电极161和第二终端电极162中的任意一个可以是源电极而另一个可以是漏电极。终端电极161和162可由金或钛制造。
第二绝缘层170A和170B形成在终端电极161和162上以及沟道140和150上。此外，能够存储电荷的电荷存储层180可形成在第二绝缘层170A和170B内。电荷存储层180可以位于对应于沟道140和150的位置处。由于电荷存储层180形成在第二绝缘层170A和170B内，所以电荷存储层180与第二栅极190以及沟道140和150绝缘。即，电荷存储层180是电浮置(electrically floated)的。
第二绝缘层170A和170B可分为下绝缘亚层(例如，第二绝缘层170A)和上绝缘亚层(例如，第二绝缘层170B)。以下，下绝缘亚层可称为第二绝缘层，上绝缘亚层可称为第三绝缘层。
电荷存储层180可形成在下绝缘亚层上。由于下绝缘亚层相对薄，所以如果对第二栅极190施加偏压，则由于隧道效应，电荷存储层180可带电。
第二栅极190形成在上绝缘亚层上。第二栅极190与电荷存储层180以及沟道140和150绝缘。
图4(a)-4(e)是基于图1的半导体器件的横截面C-C的截面图。具体而言，图4(a)示出半导体器件的层状结构的一个例子。如图4(a)所示，可提供两个或更多个电荷存储层180A和180B。在此情况下，一个电荷存储层180A的位置可对应于第一沟道140，另一个电荷存储层180B的位置可对应于第二沟道150。
图4(b)至图4(e)示出根据本公开的其它实施方案的半导体器件的层状结构。首先，如图4(b)所示，电荷存储层可以是一个平面元件。在此情况下，电荷存储层180可以形成为足够大的尺寸，从而与第一沟道140和第二沟道150二者相对应。
此外，如图4(c)所示，电荷存储层180可以是包含多个导电颗粒的区域。例如，所述多个导电颗粒可以是纳米颗粒。当电荷存储层180包含多个导电颗粒时，每个导电颗粒可存储电荷。如果电荷由多个导电颗粒储存，那么即使发生泄漏，所有电荷也不会立刻泄漏。
此外，如图4(d)所示，电荷存储层180可以是包含多个导电颗粒的区域，沟道140和150可包括至少一个纳米线。此外，如图4E所示，电荷存储层180可以是一个平面元件，沟道140和150可包含至少一个纳米线。
如上所述，终端电极161和162共同连接至第一极性的第一沟道140和第二极性的第二沟道150的相反两端。因此，图1的半导体器件具有由第一极性和第二极性的沟道140和150所产生的两种不同的电特性。
例如，如果第一沟道140是p-型纳米线或半导体层而第二沟道150是n-型纳米线或半导体层，那么半导体器件的电压-电流特性可与以下进一步描述的图5(a)-5(c)中所示的电压-电流特性相类似。
图5(a)-5(c)是示出图1的半导体器件的电压-电流特性的图。图5(a)示出施加于第一栅极110的第一栅极电压VG和p-型第一沟道140之间的电压-电流特性。图5A所示的电压-电流特性对应于常规的p-型场效应晶体管(FET)。如图5(a)所示，如果施加于第一栅极110的反向偏压的绝对值没有达到临界值，则电流IM1不流过p-型第一沟道140。然而，如果施加于第一栅极110的反向偏压的绝对值超过临界值，则电流IM1流过p-型第一沟道140。
同时，图5(b)示出施加于第一栅极110的第一栅极电压VG和n-型第二沟道150之间的电压电流特性。图5(b)所示的电压-电流特性对应于常规的n-型场效应晶体管(FET)。如图5(b)所示，如果施加于第一栅极110的正向偏压小于临界值，则电流IM2不流过n-型第二沟道150。然而，如果施加于第一栅极110的正向偏压的绝对值超过临界值，则电流IM2流过n-型第二沟道150。
由于第一沟道140和第二沟道150与终端电极161和162并联，因此流过终端电极161和162的电流(IM＝IM1+IM2)的最终特性和图5(c)中所示的相似。即，图1的半导体器件可具有p-型FET和n-型FET二者的特性。
根据本公开的一个示例性实施方案，半导体器件的第一栅极电压VG和流过终端电极的电流IM的特性可通过施加于第二栅极190的正向/反向偏压来调节。以下，描述一种通过调节施加于第二栅极190的偏压来调节半导体器件的第一栅极电压VG和电流IM的特性的方法。
调节半导体器件的第一栅极电压VG和电流IM的特性的第一方法是：对第二栅极190施加正向偏压并然后切断所述偏压以控制p-型沟道特性。
图6是示出在对图1的半导体器件的栅极施加正向偏压时各层中积累的电荷的极性的示意图。具体而言，图6示出在对第二栅极190施加正向偏压时各层中积累的电荷的极性。当对第二栅极190施加正向偏压时，由于隧道现象，在电荷存储层180中积累负电荷。此外，由于强的外部正向偏压，也导致在p-型第一沟道140中积累负电荷。
图7是示出对图1的半导体器件的栅极施加正向偏压之后的偏压截止的示意图。如图7所示，当外部偏压不再通过第二栅极190施加时，在电荷存储层180中连续地存储负电荷。然而，由于负电荷保留在电荷存储层180中，所以在p-型第一沟道140中积累正电荷。
如图6和7所示，当施加正向偏压之后截止施加偏压时，由于在电荷存储层180中存储的负电荷，使得第一栅极电压VG和电流IM1的特性改变。即，由于电荷存储层180中存储的负电荷所产生的电场，导致第一沟道140中的正载流子的数目增加，并且第一栅极电压VG和电流IM1的特性根据载流子数目的变化而改变。
图8是示出图1的半导体器件的栅极和沟道之间特性变化的图。具体而言，图8示出第一栅极电压VG和流过p-型第一沟道的电流IM1之间的特性变化。如果对第二栅极190施加正向偏压并随后截止，则第一栅极电压VG和流过第一沟道的电流IM1的特性如图8所示改变。例如，第一栅极电压VG-电流IM1的曲线根据改变的特性从第一曲线801移至第二曲线802。
第一栅极电压VG-电流IM1曲线移动的程度由施加于第二栅极190的正向偏压的量决定。因此，如果调节施加于栅极190的正向偏压的量，那么电流IM1开始流过第一沟道的栅极电位的临界值可从VT1变化至VT2。
通常，FET器件栅极的电位确定为预设区域，即在预定的操作范围内。因此，如果第一栅极电压VG-电流IM1的曲线如图8所示移动，那么对应于常规p-型增强模式的FET的操作可在第一栅极190的操作范围内实施。
同时，可对第二栅极190施加反向偏压以控制p-型沟道的特性。当对第二栅极190施加反向偏压并随后截止时，图8的栅极电压VG-电流IM1曲线向左侧移动。当对第二栅极190施加反向偏压时，在电荷存储层180中积累正电荷并且也在p-型第一沟道140中积累正电荷。接着，当截止反向偏压的施加时，由于电荷存储层180产生的电场，使得在电荷存储层180中继续存储正电荷并且在第一沟道140中的正载流子数目降低。因此，如果施加反向偏压之后截止对第二栅极190的偏压施加，那么由于在第一沟道140中的正载流子数目降低，所以图8中所示的栅极电压VG-电流IM1曲线向左侧移动。
以下，描述调节半导体器件的VG-IM特性的第二方法。本公开中提出的第二方法包括对第二栅极190施加反向偏压并随后切断偏压以控制特性如同n-型沟道的特性。
图9是示出在对图1的半导体器件的栅极施加反向偏压时各层中积累的电荷的极性的示意图。具体而言，图9示出当对第二栅极190施加反向偏压时各层中积累的电荷的极性。当对第二栅极190施加反向偏压时，由于隧道现象，使得在电荷存储层180中积累正电荷。此外，由于强的外部正向偏压，也导致在n-型第二沟道150中积累负电荷。
图10是截止对图1半导体器件的栅极的偏压的示意图。具体而言，图10示出施加反向偏压之后截止偏压的状态。如图10所示，当不再对第二栅极190施加外部偏压时，在电荷存储层180中连续存储正电荷。然而，由于正电荷保留在电荷存储层180中，所以在n-型第二沟道150中积累负电荷。
如图9和图10所示，如果施加反向偏压之后截止施加偏压，那么由于存储在电荷存储层180中的正电荷，导致第一栅极电压VG和电流IM2的特性改变。即，由于电荷存储层180中存储的正电荷所产生的电场，导致第二沟道150中的负载流子数目增加，并且第一栅极电压VG和电流IM2的特性根据载流子数目的变化而改变。
图11是示出图1的半导体器件的栅极和沟道之间的特性变化的图。具体而言，图11示出第一栅极电压VG和流过n-型第二沟道的电流IM2之间的特性变化。如果对第二栅极190施加反向偏压并随后截止，那么第一栅极电压VG和流过第二沟道的电流IM2的特性如图11所示而改变。例如，根据变化的特性，第一栅极电压VG-电流IM2曲线从第一曲线1101移动至第二曲线1102。
第一栅极电压VG-电流IM2曲线移动的程度由施加于第二栅极190的反向偏压的量决定。因此，当调节施加于栅极190的反向偏压的量时，电流IM2开始流过第二沟道的栅极电位的临界值可从VT3变化至VT4。
如果第一栅极电压VG-电流IM2的曲线如图11所示移动，那么对应于常规n-型增强模式FET的操作可在第一栅极190的操作范围内实施。
同时，可对第二栅极190施加正向偏压以控制n-型沟道的特性。当对第二栅极190施加正向偏压并随后截止时，图11的栅极电压VG-电流IM2曲线向右侧移动。当对第二栅极190施加正向偏压时，在电荷存储层180中积累负电荷并且也在n-型第一沟道150中积累负电荷。然后，当正向偏压的施加被截止时，在电荷存储层180中继续存储负电荷，并且由于电荷存储层180中产生的电场，导致第二沟道150中的负载流子数目降低。因此，如果施加正向偏压之后截止施加至第二栅极190的偏压，那么由于在第二沟道150中的负载流子的数目降低，所以图11的栅极电压VG-电流IM2曲线向右侧移动。
图12(a)和12(b)是示出图1的半导体器件的电压-电流特性的图。具体而言，图12(a)和12(b)示出根据本公开的一个示例性实施方案的半导体器件的电压VG-电流IM曲线。如上所述，当在对第二栅极190施加正向偏压之后将偏压截止时，电压VG-电流IM曲线向右侧移动，如图12(a)所示。此外，当在对第二栅极190施加反向偏压之后将偏压截止时，电压VG-电流IM曲线向左侧移动，如图12(b)所示。
如上所述，第一栅极电压VG-电流IM曲线移动的程度由施加于第二栅极190的偏压的量所决定。所以，通过调节正向偏压的量，本公开的半导体可用作常规的p-型FET器件。此外，如果希望中断用作p-型FET器件的操作而开始用作n-型FET的操作，那么半导体器件可通过施加反向偏压并然后截止所施加的反向偏压来用作常规的n-型FET器件。
以下，描述和前述示例性实施方案不同的另一个实施方案。
图13是根据另一个实施方案的半导体器件的透视图。如图所示，图13的半导体器件包括第一栅极1310、衬底1320、第一绝缘层1330、第一沟道1340、第二沟道1350、终端电极1361和1362、第二绝缘层1370A和1370B以及电荷存储层1380。此外，图13的半导体器件包括在第二绝缘层1370A和1370B上的至少两个顶栅极。所述至少两个顶栅极可包括对应于第一沟道1340的第一顶栅极1301和对应于第二沟道1350的顶栅极1302。在图13的半导体器件中，如果形成两个顶栅极1301和1302，则可进一步改善半导体器件的电特性。
图14(a)和14(b)是示出图13的半导体器件的电压-电流特性的图。具体而言，图14(a)和14(b)示出通过使用在图13中所示的两个顶栅极来改善半导体器件的电特性。例如，如果第一沟道1340是p-型半导体层或纳米线，而第二沟道1350是n-型半导体层或纳米线，那么第一栅极电压VG-电流IM的曲线可以和图14(a)中所示的第一曲线1400相同。
根据上文所述，当通过第一顶栅极1301施加正向偏压并且截止施加偏压时，第一曲线1400的左侧朝向1401移动。然而，当通过第一顶栅极1301施加反向偏压并且截止施加偏压时，第一曲线1400的左侧朝向1402移动。
当通过第二顶栅极1302施加反向偏压并且截止偏压的施加时，第一曲线1400的右侧朝向1403移动。然而，当通过第二顶栅极1302施加正向偏压并且截止偏压的施加时，第一曲线1400的右侧朝向1404移动。
因此，当顶栅极分为两个并且施加不同的偏压时，第一栅极的电压VG-电流IM曲线的左部分和右部分可独立地控制。如果通过第一顶栅极1301施加正向偏压并且通过第二顶栅极1302施加反向偏压，然后截止正向和反向偏压，那么第一栅极电压VG-电流IM曲线可以和图14(b)所示的相同。即，在对两个顶栅极施加不同极性的偏压时，可获得如图14(b)中所示的双极特性。
图15是示出在一个实施方案中制造半导体器件的方法的流程图。以方框1501开始，在衬底上形成第一绝缘层，并且对第一绝缘层实施自组装单层(SAM)图案化。在方框1502中，在第一绝缘层上形成第一沟道和第二沟道。在方框1503中，将电极连接至沟道。在方框1504中，在电极和沟道上形成第二绝缘层。在方框1505中，在第二绝缘层上形成电荷存储层。在方框1506中，在电荷存储层上形成第三绝缘层并且在第三绝缘层上形成栅极。
图16是示出在另一个实施方案中制造半导体器件的工艺的示意图。图16(a)对应于在衬底上形成第一绝缘层并且对第一绝缘层实施自组装单层(SAM)图案化的方框1501。以下，描述在图16(a)中所示的半导体。首先，在半导体衬底1602上形成第一绝缘层(例如，氧化物膜1603)。由于氧化物膜1603位于最下端，所以可称为下氧化物膜或下绝缘膜。在氧化物膜1603上形成第一沟道1604和第二沟道1605。如果第一沟道1604和第二沟道1605由纳米线形成，那么可对氧化物膜1603实施SAM图案化。通过SAM图案化，纳米线可吸附在氧化物膜1603的特定部分处，同时防止吸附在其它部分处。例如，通过在氧化物膜1603上形成十八烷基三氯硅烷(OTS)分子膜可防止纳米线的吸附。
图16(b)对应于在第一绝缘层上形成第一沟道和第二沟道的方框1502。图16(b)所示的半导体是一个包含纳米线作为其沟道的实施方案。为了在氧化物膜1603上形成n-型纳米线的组装，可将半导体器件置于n-型纳米线溶液中。当将半导体器件置于n-型纳米线溶液中，同时保护氧化物膜1603上将组装p-型纳米线的部分时，n-型纳米线在期望的位置处组装。此外，当将半导体器件置于p-型纳米线溶液中，同时保护氧化物膜1603上将组装n-型纳米线的部分时，p-型纳米线在期望的位置处组装。在纳米线溶液中可施加电势以增强组装。如果在氧化物膜1603上将要形成掺杂的p-型或n-型沟道，那么可使用常规的物理气相沉积(PVD)或化学气相沉积(CVD)方法替代前述方法来形成第一沟道1604和第二沟道1605。
图16(c)和图16(d)分别对应于形成连接沟道的电极的方框1503和形成第二绝缘层的方框1504。以下，描述图16(c)所示的半导体和图16(d)所示的半导体。根据图16(c)，在形成第一沟道1604和第二沟道1605之后，可通过光刻工艺形成连接至沟道1604和1605的终端电极1606和1607。在形成终端电极1606和1607之后，在终端电极1606和1607以及沟道1604和1605上形成第二绝缘层(例如，图16(d)所示的薄氧化物膜1610A)。
图16(e)对应于形成电荷存储层的方框1505。以下，描述图16(e)所示的半导体。如果电荷存储层1611包含纳米颗粒，那么在薄氧化物膜1610A上形成OTS分子膜以防止纳米颗粒的吸附。根据纳米颗粒是否易于吸附至氧化物膜来将纳米颗粒进行分类。如果包含不易于吸附至氧化物膜的纳米颗粒，那么可在形成有纳米颗粒的部分处施加氨丙基三乙氧基硅烷(APTES)。如果纳米颗粒被诸如COOH-化学结构的材料包围，那么纳米颗粒不易于吸附至氧化物膜。在此情况下，APTES可用作纳米颗粒和氧化物膜之间的连接分子。如果电荷存储层1611是平面导电元件，那么电荷存储层可通过使用一般的浮置栅极制造工艺形成。
图16(f)对应于在电荷存储层上形成第三绝缘层和在第三绝缘层上形成栅极的方框1506。以下，描述图16(f)所示的半导体。在电荷存储层1611和薄氧化物层1610A上形成第三绝缘层(例如，厚氧化物膜1610B)，并且分别在厚氧化物膜1610B上和衬底1602下方形成栅电极1620和1601。
所公开的半导体器件及其制造方法可应用于各种半导体器件和制造方法而没有背离本公开的基本概念。因此，全部公开的实施方案必须理解为仅仅是示例性的而不可解释为限制本公开。因此，本公开的保护范围必须由所附权利要求而不是由上文描述的实施方案所确定。等同于所附权利要求的替代方案包括在所附权利要求的保护范围内。

Claims (24)

1.一种半导体器件，包括：
操作栅极；
在所述操作栅极上形成的衬底；
在所述衬底上形成的第一绝缘层；
在所述第一绝缘层的第一平面位置处形成的具有第一极性的第一沟道；
在所述第一绝缘层的第二平面位置处形成的具有第二极性的第二沟道；
与所述第一沟道和所述第二沟道在其相反两端共同连接的终端电极；
在所述沟道和所述终端电极上形成的第二绝缘层；
浮置于所述第二绝缘层内并可充有电荷的电荷存储层；和
在所述第二绝缘层上形成的至少一个控制栅极，其中所述电荷存储层形成在与所述第一平面位置和所述第二平面位置相对应的位置处。
2.根据权利要求1所述的半导体器件，其中所述第一沟道是p-型掺杂的半导体层，所述第二沟道是n-型掺杂的半导体层。
3.根据权利要求1所述的半导体器件，其中所述第一沟道是p-型掺杂的纳米线，所述第二沟道是n-型掺杂的纳米线。
4.根据权利要求1所述的半导体器件，其中在所述电荷存储层和所述沟道之间形成下绝缘亚层，并且所述下绝缘亚层足够薄使得可以发生遂穿。
5.根据权利要求1所述的半导体器件，其中所述电荷存储层包含多个导电颗粒。
6.根据权利要求5所述的半导体器件，其中所述导电颗粒是纳米颗粒。
7.根据权利要求1所述的半导体器件，其中对所述控制栅极施加正向偏压或反向偏压以控制所述半导体器件的操作特性。
8.根据权利要求1所述的半导体器件，其中在对所述控制栅极施加正向偏压时，在所述电荷存储层的至少一部分中充有负电荷。
9.根据权利要求1所述的半导体器件，其中在对所述控制栅极施加反向偏压时，在所述电荷存储层的至少一部分中充有正电荷。
10.根据权利要求1所述的半导体器件，其中所述控制栅极中的至少一个包括对应于所述第一沟道的第一控制栅极和对应于所述第二沟道的第二控制栅极。
11.一种半导体器件，包括：
操作栅极；
在所述操作栅极上方形成并且与所述操作栅极绝缘的至少两个沟道；
与所述沟道在其相反两端共同连接的第一终端电极和第二终端电极；
邻近所述沟道并且与所述沟道绝缘设置的电荷存储层；和
在所述电荷存储层上方形成并且与所述电荷存储层绝缘的至少一个控制栅极，
其中所述沟道包括p-型沟道和n-型沟道，并且
其中所述控制栅极包括对应于所述p-型沟道的第一控制栅极和对应于所述n-型沟道的第二控制栅极。
12.根据权利要求11所述的半导体器件，其中当对所述操作栅极施加正向偏压之后截止所述偏压时，用于使高于临界值的电流流过所述p-型沟道所需的所述操作栅极的绝对电位降低。
13.根据权利要求11所述的半导体器件，其中当对所述操作栅极施加反向偏压之后截止所述偏压时，用于使高于临界值的电流流过所述n-型沟道所需的所述操作栅极的绝对电位降低。
14.根据权利要求11所述的半导体器件，其中对所述第一控制栅极施加正向偏压，对所述第二控制栅极施加反向偏压。
15.根据权利要求11所述的半导体器件，其中所述p-型沟道和所述n-型沟道是纳米线。
16.根据权利要求11所述的半导体器件，其中所述电荷存储层包含多个纳米颗粒。
17.一种制造半导体器件的方法，包括：
在衬底上形成第一绝缘层；
在所述第一绝缘层的第一平面位置处形成具有第一极性的第一沟道和在所述第一绝缘层的第二平面位置处形成具有第二极性的第二沟道；
形成与所述第一沟道和所述第二沟道在其相反两端共同连接的多个终端电极；
在所述沟道和所述终端电极上形成第二绝缘层；
在所述第二绝缘层上形成电荷存储层，所述电荷存储层可充有电荷并且对应于所述第一平面位置和第二平面位置；
在所述电荷存储层上形成第三绝缘层；和
在所述第一绝缘层下方形成操作栅极并且在所述第三绝缘层上形成控制栅极。
18.根据权利要求17所述的方法，其中所述第一沟道和所述第二沟道是在纳米线溶液中形成的纳米线。
19.根据权利要求18所述的方法，还包括：形成膜以防止纳米线吸附到除了所述第一平面位置和所述第二平面位置之外的其余区域上。
20.根据权利要求19所述的方法，其中防止纳米线吸附的所述膜是十八烷基三氯硅烷分子膜。
21.根据权利要求17所述的方法，其中所述电荷存储层形成有多个纳米颗粒。
22.根据权利要求21所述的方法，还包括形成连接膜，所述连接膜用于在所述第二绝缘层的至少一部分上吸附纳米颗粒。
23.根据权利要求22所述的方法，其中所述连接膜是氨丙基三乙氧基硅烷(APTES)膜。
24.根据权利要求17所述的方法，其中所述终端电极包含金或钛。
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