JP4161340B2 - 相補型可塑特性細線素子、共鳴型特性素子及びそれらを用いた集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、パターン認識等の高度な情報処理をつかさどる集積回路の要素素子に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ（集積回路）の高機能化は、トランジスタのサイズを縮小し、より多数のトランジスタを集積する、すなわち高集積化により果たしてきている。現在、高集積化は、ＭＯＳトランジスタの場合、ＭＯＳトランジスタのチャネル長が数十ナノメーターを下まわるナノ領域に突入しようとしている。しかしながら、チャネル長がこの領域に至ると、所謂短チャネル効果が顕著になり、トランジスタとして動作しなくなるという動作原理上の限界、すなわち、微細化限界に直面している。また、高集積化に伴うトランジスタ数の増加による、ＬＳＩの消費電力の増加も、無視できない課題となっている。
このため、従来のＬＳＩの高機能化は、微細加工技術の進歩に比例して達成されてきたが、現時点で、重大な暗礁に乗り上げ、停滞を見せている。
【０００３】
ところで、近年の高機能ＬＳＩには、信号処理技術（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）を用いた、各種の認識用ＬＳＩ、例えば、パターン認識処理ＬＳＩといったものがある。パターン認識処理ＬＳＩは、ある一定の参照値に対する入力に対してのみ出力値が発生する、いわば、共鳴機能を有する基本ブロックを多数組み合わせて実現される。しかしながら、入力のｏｎ、ｏｆｆに対して、出力がｏｎ，ｏｆｆするという単純なスイッチ機能しか有していないトランジスタを組み合わせて実現しているため、１個の共鳴機能基本ブロックを構成するために極めて多くのトランジスタを必要とし、高機能ＬＳＩは必然的に高集積化を必要としている。
【０００４】
【発明が解決しようとする課題】
しかしながら、共鳴機能を、１個の素子で実現できれば、すなわち共鳴機能素子を実現できれば、大幅に素子数を減らすことができ、従って、現在、高機能ＬＳＩが直面している、微細化限界の課題、消費電力増大の課題を克服できる。
【０００５】
上記課題に鑑み本発明は、単なるスイッチ機能しか有さない従来の素子に代えて、ナノ領域において発現する物性を利用した高機能素子を提供し、もって、ＬＳＩの飛躍的な高機能化に資することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の相補型可塑特性細線素子は、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｐ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、細線とサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｐ型可塑特性細線素子と、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｎ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｎ型可塑特性細線素子と、を備え、ｐ型可塑特性細線素子における細線とｎ型可塑特性細線素子における細線とが並列に接続され、ｐ型可塑特性細線素子の読み出しゲートと上記ｎ型可塑特性細線素子の読み出しゲートが互いに接続され、この接続された共通の読み出しゲート、ｐ型可塑特性細線素子のサイドゲート及びｎ型可塑特性細線素子のサイドゲートを、それぞれ信号の入力端子とし、この並列に接続された細線を流れる電流を制御することを特徴とする。
請求項２に記載の相補型可塑特性細線素子は、細線の側面及び前記サイドゲートの側面の何れかまたは両方の側面が曲率半径の小さい角を有する。
請求項３に記載の相補型可塑特性細線素子は、細線の表面が電子を捕獲する絶縁膜で覆われている。
【０００７】
請求項４に記載の共鳴型特性素子は、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御することを特徴とする。
請求項５に記載の共鳴型特性素子は、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、逆極性電圧を印加して共鳴幅を制御することを特徴とする。
請求項６に記載の集積回路は、請求項１乃至５の何れかに記載の素子を用いたことを特徴とする。
【０００８】
可塑特性細線素子は、単位長さ当たりに含まれるドーパントの数が単位長さ当たりの表面準位数以下である半導体からなる細線と、細線の側面に近接して設けたサイドゲートと、細線及びサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、から成る。
細線とサイドゲートの間に印加する電圧によって電子が細線とサイドゲート間をトンネリングし、細線表面の表面準位に捕獲され、細線表面が帯電する。細線表面の帯電によって細線中のキャリア密度が制御される。例えば、細線の表面に電子を供給すれば、細線表面が負に帯電し、細線がｎ型半導体の場合には伝導電子であるキャリアが減少し、ｐ型半導体の場合には、ホールであるキャリアが増える。逆に、細線の表面準位から電子を取り出せば、細線表面が正に帯電し、細線がｎ型半導体の場合には伝導電子であるキャリアが増加し、ｐ型半導体の場合には、ホールであるキャリアが減少する。細線の単位長さ当たりに含まれるドーパントの数が細線の単位長さ当たりの表面準位数以下であるので、細線全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧によって、細線を流れる電流が導通から非導通まで変化するという、サイドゲート電圧・細線トランジスタ特性が得られる。
さらに、読み出しゲートへの電圧印加によって、細線中のポテンシャルを変化させることができ、ポテンシャル変化に応じて細線中のキャリア密度が増減するので、読み出しゲートへの電圧印加によっても、細線の導電性が変化する。即ち、読み出しゲート電圧によって細線を流れる電流が変化するという、読み出しゲート電圧・細線トランジスタ特性が得られる。
読み出しゲート電圧・細線トランジスタ特性は、サイドゲート電圧によってシフトすることができる。例えば、細線の表面準位に存在する電子を取り出した場合には、空になった表面準位が正に帯電する。細線中のキャリア密度は正の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を負方向にシフトさせる。細線の表面準位に電子を供給した場合には、細線の表面が負に帯電する。細線中のキャリア密度は負の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を正方向にシフトさせる。
このように、可塑特性細線素子では、細線を流れる電流を、サイドゲートまたは読み出しゲートの電圧で独立に制御できるので、高機能である。
【０００９】
請求項１に記載の相補型可塑特性細線素子によれば、ｎ型およびｐ型細線がともに非導通となる読み出しゲート電圧（共鳴電圧と呼ぶ）に対して、ｎ型およびｐ型細線がともに非導通となる。共鳴電圧以外の読み出しゲート電圧に対しては、ｎ型またはｐ型細線のどちらかが導通状態となる。従って、並列に接続した細線を流れる電流を検出すれば、読み出しゲートに印加された電圧が共鳴電圧かあるいはそれ以外の電圧であるか識別できる。この機能を用いれば、比較回路として使用できる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば１個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えばパターン認識集積回路を構成することが可能である。
【００１０】
請求項２に記載の相補型可塑特性細線素子によれば、細線の側面またはサイドゲートの側面に、または、細線及びサイドゲートの側面の両方に、曲率半径の小さい凸形状の角を有する。この構造により、サイドゲートと細線間に電圧を印加した際、電界集中効果により、細線とサイドゲート間を電子が、より低い電圧でトンネリングし、細線の表面準位から電子を取り出し、または、細線の表面準位に電子を供給・捕獲させることができる。
【００１１】
請求項３に記載の相補型可塑特性細線素子によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜中のトラップ準位に対して行われ、絶縁膜中のトラップ準位は活性化エネルギーが大きいので、絶縁膜中のトラップ準位に電子がトラップされた状態またはトラップ準位から電子が取り出された状態は、しばらくその状態が保持される。従って、一度、細線とサイドゲートとの間に電圧を印加して、トンネリングにより電子を供給または引き出してやれば、その後、細線とサイドゲートとの間に電圧を印加しなくとも、その状態は維持される。
さらにまた、細線表面またはサイドゲート表面、または、細線表面及びサイドゲート表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定させることが可能である。
【００１４】
請求項４又は５に記載の共鳴型特性素子では、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲート、すなわち、ｎ型細線のサイドゲート及びｐ型細線のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御し、逆極性電圧を印加して共鳴幅、すなわち共鳴特性の選択性・許容度を制御することを特徴とする。相補型可塑特性細線素子において、サイドゲート入力端子は２種類の機能を果たす。
【００１５】
第１には、サイドゲートに同極性の適切な電圧を印加することによって、共鳴電圧を任意に設定することができる。すなわち、ｎ型及びｐ型細線のサイドゲートに対し、同極性の電圧を印加すると、ｎ型及びｐ型細線の読み出しゲート電圧・細線トランジスタ特性は同じ方向にシフトする。この結果、両細線が同時に非導通となる共鳴電圧の値も同じ方向に変化することになる。すなわち、ｎ型細線及びｐ型細線のサイドゲートへ同極性信号電圧印加により、共鳴電圧を任意に設定可能である。
【００１６】
第２には、サイドゲートに逆極性の適切な電圧を印加することによって、共鳴する電圧範囲を任意に設定することができる。すなわち、ｎ型細線及びｐ型細線のサイドゲートに対し、逆極性の電圧を印加すると、ｎ型およびｐ型細線の読み出しゲート電圧・細線トランジスタの特性も、互いに逆方向にシフトする。ｎ型細線の読み出しゲート電圧・トランジスタの特性を負方向、ｐ型細線の読み出しゲート電圧・細線トランジスタの特性を正方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲は狭くなる。逆に、ｎ型細線の読み出しゲート電圧・トランジスタの特性を正方向、ｐ型細線の読み出しゲート電圧・細線トランジスタの特性を負方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲が広くなる。すなわち、逆極性電圧を適切に選択して両サイドゲートに入力することにより、共鳴特性の選択性・許容度を任意に設定可能である。
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、共鳴特性素子一個で、共鳴電圧、または、共鳴幅を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子相を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実質的に同一の部材には、同一の符号を付して説明する。
初めに、本発明の可塑特性細線素子の実施の形態を説明する。
図１は、本発明の可塑特性細線素子の構成を示す図であり、図１（ａ）は斜め上方より見た等視図、（ｂ）は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、（ｃ）は（ａ）のＡＡ要部断面を示す図である。
図に示すように、本発明の可塑特性細線素子１は、基板２と、基板２上に積層した絶縁層３と、絶縁層３上に配設した、細線４と細線４の側壁に近接させて配設したサイドゲート５と、細線４とサイドゲート５の一部を覆って配設した絶縁膜６と、絶縁膜６上に細線４とサイドゲート５の一部を覆って配設した読み出しゲート７とからなる。細線の単位長さ当たりのドーパント数、すなわち、キャリア数は細線の単位長さ当たりの体積に比例し、細線の単位長さ当たりの表面準位数は細線の単位長さ当たりの表面積に比例するから、細線を細くすれば、細線の単位長さあたりに含まれるドーパントの数を細線の単位長さ当たりの表面準位数以下にすることができる。細線４は、細線４の単位長さあたりに含まれるドーパントの数が、単位長さ当たりの表面準位数以下であるｎ型、またはｐ型半導体から構成されている。
【００１８】
サイドゲート５及び読み出しゲート７は導電性を有する媒体であれば良く、金属、または、導電性半導体である。細線４及びサイドゲート５との間隔は、電子がトンネリングし易いように、できるだけ狭く形成する。また、細線４及びサイドゲート５は、その表面に、薄い絶縁膜を有していても良く、また、図１（ｃ）に示すように、互いに向かい合った面に、曲率半径の小さい角８を有していても良い。
【００１９】
図２は、本発明の可塑特性細線素子の他の構成を示す図であり、図２（ａ）は斜め上方より見た等視図、図２（ｂ）は図２（ａ）のＡ−Ａ線沿いの要部断面を示す図である。図に示すように、本発明の可塑特性細線素子２１は、基板２と、基板２上に積層した絶縁層３と、絶縁層３上に配設した読み出しゲート７と、読み出しゲート７の一部を覆って配設した絶縁膜６と、絶縁膜６上に配設した細線４と細線４の側壁に近接させて配設したサイドゲート５とから構成される。
本発明の可塑特性細線素子２１は、図１に示した本発明の可塑特性細線素子１と比べて、絶縁膜６及び読み出しゲート７を細線４及びサイドゲート５の下部に配設したことが異なるが、他の構成は同様である。
【００２０】
次に、本可塑特性細線素子の作用を説明する。
図３は、本可塑特性細線素子の電気的接続及び動作を説明する図である。なおこの図においては、説明をわかりやすくするため、絶縁膜６を省略し、かつ、読み出しゲート７を点線で示し、読み出しゲート７が細線４及びサイドゲート５の上部または下部にある場合の両方を示すものとする。
図３において、細線４に印加する電圧をＶｓｄ、細線４に流れる電流をＩｄ、サイドゲート５に印加する電圧をＶｓｇ、読み出しゲート７に印加する電圧をＶｔｇとする。サイドゲート電圧Ｖｓｇを負にすることによって、電子がサイドゲート５から細線４にトンネリングし、電子が細線４の表面の表面準位に供給・捕獲され、または、サイドゲート電圧Ｖｓｇを正にすることによって、細線４の表面準位から電子が取り出され、細線４の表面が負または正に帯電する。細線４の表面の帯電量によって細線４中のキャリア密度が制御される。例えば、細線４の表面に電子を供給すれば、細線４の表面が負に帯電し、細線４がｎ型半導体の場合には伝導電子であるキャリアが減少し、ｐ型半導体の場合には、ホールであるキャリアが増える。逆に、細線４の表面準位から電子を取り出せば、細線４の表面が正に帯電し、細線４がｎ型半導体の場合には伝導電子であるキャリアが増加し、ｐ型半導体の場合にはホールであるキャリアが減少する。細線４の単位長さ当たりに含まれるドーパントの数が細線４の単位長さ当たりの表面準位数以下であるので、細線４全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧Ｖｓｇによって、細線４を流れる電流Ｉｄが導通から非導通まで変化する、すなわち、サイドゲート電圧−細線電流特性が得られる。
さらに、読み出しゲート７への印加電圧Ｖｔｇによって、細線４中のポテンシャルが変化するので、ポテンシャル変化に応じて細線４中のキャリア密度が増減し、読み出しゲート印加電圧Ｖｔｇによっても細線４を流れる電流が変化する、すなわち、読み出しゲート電圧−細線電流特性が得られる。
このように、細線４を流れる電流は、サイドゲート電圧Ｖｓｇ及び読み出しゲート電圧Ｖｔｇによって制御できるので、読み出しゲート電圧−細線電流特性をサイドゲート電圧Ｖｓｇによってシフトすることができる。
【００２１】
図４は、ｐ型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Ｖｓｇによるシフトを説明する図である。図４（ａ）はサイドゲートに負のＶｓｇを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、図４（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＜０の場合の、読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。
ここで用いるｐ型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図４（ｂ）のＶｓｇ＝０のグラフに示しているように、Ｖｓｇ＝０の場合には、読み出しゲート電圧Ｖｔｇ＞０の領域においては、ｐ型細線のホールが熱平衡状態のホール濃度よりも減少するので、Ｉｄは零であり、Ｖｔｇ＜０の領域では、ｐ型細線中のホール濃度が熱平衡状態のホール濃度よりもＶｔｇの絶対値の大きさに応じて指数関数的に増加するので、ＩｄはＶｔｇが負方向に増大するに従って指数関数的に増大する。
【００２２】
図４（ａ）に示すように、サイドゲート５に負のサイドゲート電圧Ｖｓｇを印加した場合には、トンネリングによって電子９がサイドゲート５から細線４の表面に供給される。この細線４の表面の負の帯電によって、細線４中のホール密度が増加しＩｄが増加する。従って、図４（ｂ）の矢印で示したように、Ｖｓｇ＜０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が正電圧方向へシフトする。
【００２３】
図５は、ｐ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図である。図５（ａ）はサイドゲートに正のＶｓｇを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、図５（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＞０の場合の、読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。
図５（ａ）に示すように、サイドゲート４に正のＶｓｇを印加した場合には、トンネリングによって電子９が細線４の表面から取り去られ、細線４の表面が正に帯電する。この正の帯電によって、細線４中のホール濃度が減少し、Ｉｄが減少する。従って、図５（ｂ）の矢印で示すように、Ｖｓｇ＞０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が負電圧方向へシフトする。
このように、ｐ型可塑特性細線素子の読み出しゲート電圧−細線電流特性は、読み出しゲート電圧Ｖｔｇの負方向の増大に応じて指数関数的に増大する特性を有するが、サイドゲートＶｓｇ＜０とすることによって、この特性が正電圧方向にシフトし、サイドゲートＶｓｇ＞０とすることによって、この特性が負電圧方向にシフトする。
【００２４】
次に、ｎ型可塑特性細線素子の読み出しゲート電圧−細線電流特性について説明する。
図６は、ｎ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Ｖｓｇによるシフトを説明する図である。図６（ａ）はサイドゲートに負のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示し、図６（ｂ）はサイドゲートに正のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。なお、サイドゲート電圧Ｖｓｇの正負による電子のトンネリング作用は図４，図５と同様であるので説明を省略する。
ここで用いるｎ型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図６（ａ）及び（ｂ）のＶｓｇ＝０のグラフに示しているように、読み出しゲート電圧Ｖｔｇ＞０の領域においては、ｎ型細線の電子濃度が熱平衡状態の電子濃度よりも増大するので、ＩｄはＶｔｇが増大するに従って指数関数的に増大する。Ｖｔｇ＜０の領域では、ｎ型細線中の電子濃度が熱平衡状態の電子濃度よりも減少するので零である。このように、ｎ型細線の場合のＩｄは、Ｖｔｇの正方向の増大に応じて指数関数的に増加する。
【００２５】
図６（ａ）に示すように、負のサイドゲート電圧Ｖｓｇを印加した場合には、ｎ型細線表面の負の帯電によって、ｎ型細線中の電子濃度が減少し、Ｉｄが減少する。従って、右方向の矢印で示したように、Ｖｓｇ＜０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が正電圧方向へシフトする。
図６（ｂ）に示すように、正のサイドゲート電圧Ｖｓｇを印加した場合には、ｎ型細線表面の正の帯電によって、ｎ型細線中の電子濃度が増加し、Ｉｄが増加する。従って、左方向の矢印で示したように、Ｖｓｇ＞０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が負電圧方向へシフトする。
このように、本発明の素子を用いれば、サイドゲートまたは読み出しゲート電圧により細線を流れる電流を制御でき、所望の読み出しゲート電圧−細線電流特性を実現することができる。
【００２６】
また、本可塑特性細線素子は、図１の（ｃ）に示したように、細線４またはサイドゲート５の端面に、または細線４及びサイドゲート５の端面の両方に、曲率半径の小さい角８、すなわち、鋭い角度の凸形状の角８を有する。この構造により、細線４とサイドゲート５との間に電圧を印加した際、電界集中効果により、細線４とサイドゲート５間を電子がより低い電圧でトンネリングし、細線４の表面準位から電子を取り出し、または、細線４の表面準位に電子を供給することができる。
【００２７】
次に、本発明の可塑特性細線素子の他の実施の形態である、細線表面に絶縁膜を有する構成について説明する。この実施の形態は、図１に示した本発明の可塑特性細線素子１、及び図２に示した本発明の可塑特性細線素子２１の細線及びサイドゲート表面に酸化膜を設けた構成である。
図７は、本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す図であり、図７（ａ）は本発明の可塑特性細線素子１の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、図７（ｂ）は本発明の可塑特性細線素子２１の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
本素子においては、図に示すように、細線４の表面が電子を捕獲する絶縁膜１０で覆われている。絶縁膜１０は、例えば、ナノメーター・オーダーの厚さのＳｉＯ2 、Ｓｉ3 Ｎ4 でも良い。この構成によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜１０中のトラップ準位に対して行われ、絶縁膜１０中のトラップ準位は活性化エネルギーが大きいので、絶縁膜１０中のトラップ準位に電子がトラップされて負に帯電した状態またはトラップ準位から電子が取り出されて正に帯電した状態は、しばらくその状態が保持される。従って、一度、細線４とサイドゲート５との間に電圧を印加して、トンネリングにより電子を供給または取り出してやれば、その後、細線４とサイドゲート５との間に電圧を印加しなくとも、その状態は維持される。すなわち、可塑特性を示すのでメモリー機能を有している。なお、図においては、サイドゲート５の表面も絶縁膜１０で覆われている場合を示しているが、細線４表面のみでも、細線４とサイドゲート５の両方の表面が覆われていても良い。
さらにまた、細線４の表面またはサイドゲート５の表面、または、細線４の表面及びサイドゲート５の表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定し、他の機能を付加することも可能である。
【００２８】
次に、本発明の相補型可塑特性細線素子の実施の形態を説明する。
図８は、本発明の相補型可塑特性細線素子の構成を示す図であり、図８（ａ）は斜視図で、図８（ｂ）は読み出しゲート７及び絶縁膜６を取り除いて示した平面図、図８（ｃ）は図８（ａ）の一点鎖線部分の要部断面図である。
本相補型可塑特性細線素子３１は、図１に示した構成の可塑特性細線素子１において、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１と、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２とを絶縁層３上に並列に配置し、ｐ型可塑特性細線素子１１とｎ型可塑特性細線素子１２上に絶縁膜６を配設し、絶縁膜６上に読み出しゲート７を配設して構成する。下記に説明するように、細線１１ａ，１２ａを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をＬＳＩの基本素子として使用する場合には、パッドは必要無い。この素子の構成は読み出しゲートを細線及びサイドゲートの上部に配置した構成である。
【００２９】
次に、読み出しゲートを、細線及びサイドゲートの下部に配設した相補型可塑特性細線素子の実施の形態を説明する。
図９は本発明の相補型可塑特性細線素子の他の構成を示す図で、図９（ａ）は透過斜視図、図９（ｂ）は図９（ａ）の一点鎖線部分の要部断面図である。本素子４１は、絶縁層３上に読み出しゲート７を配設し、読み出しゲート７上に絶縁膜６を配設し、絶縁膜６上に、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１と、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２とを並列に配設して構成する。下記に説明するように、細線１１ａ，１２ａを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をＬＳＩの基本素子として使用する場合には、パッドは必要無い。この素子は、図７の素子と比べると、読み出しゲートを細線及びサイドゲートの上部に配置した点が異なり他は同様である。
【００３０】
次に、本素子の作用を説明する。
図１０は、本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。本素子について、図８及び図９にて２つの構成を示したが、動作原理は同じであるので、同一の図１０を用いて説明する。
図に示すように、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１の細線１１ａと、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２の細線１２ａの一端同士を電気的に接続して電源Ｖｓｄに抵抗を介して接続する。また、細線１１ａ及び１２ａの他端同士を電気的に接続して接地する。この並列接続した細線を流れる電流をＩｄとする。細線にｐ型半導体を用いたｐ型可塑特性細線素子１１のサイドゲート１１ｂ、及び細線にｎ型半導体を用いたｎ型可塑特性細線素子１２のサイドゲート１２ｂは、それぞれ、入力電圧Ｖｓｇｐ、Ｖｓｇｎを有する独立の入力端子として用いる。読み出しゲート７は、点線で示し、図８及び図９の素子の両方に対応するものとする。本素子の出力電圧Ｖｏｕｔは、図に示すように、電源Ｖｓｄと細線の間に接続した抵抗の細線側の電圧である。
【００３１】
図１１は、本発明の相補型可塑特性細線素子の動作特性を示す図であり、図１１（ａ）の縦軸は並列に接続した細線を流れる電流Ｉｄを示し、横軸は共通の読み出しゲート電圧Ｖｔｇを示し、Ｉｄ−Ｖｔｇ特性を示している。図１１（ｂ）の縦軸は出力電圧Ｖｏｕｔを示し、横軸は読み出しゲート電圧Ｖｔｇを示し、Ｖｏｕｔ−Ｖｔｇ特性を示している。
ｐ型およびｎ型細線１１ａ，１２ａがともに室温でその伝導度が無視できるレベルのドーパント濃度を有するものとする。Ｖｔｇ＝０においては、図４、図５及び図６で説明したように、本発明の細線１１ａ，１２ａが共に非道通であるので、図１１（ａ）に示すようにＩｄは零である。また、Ｖｔｇ＜０の領域では、図４、図５及び図６で説明したように、Ｖｔｇの負方向への増大に応じて、ｐ型細線１１ａを流れるＩｄが指数関数的に増大するが、ｎ型細線１２ａにはＩｄが流れない。また、Ｖｔｇ＞０の領域では、図４、図５及び図６で説明したように、Ｖｔｇの正方向への増大に応じて、ｎ型細線１２ａを流れるＩｄが指数関数的に増大するが、ｐ型細線１１ａにはＩｄが流れない。従って、本素子の、Ｉｄ−Ｖｔｇ特性は、図１１（ａ）に示すように、Ｖｔｇ＝０を中心として、Ｖｔｇの正方向及び負方向への増大に対応してＩｄが指数関数的に増大する特性を示す。このようなＩｄ−Ｖｔｇ特性を有するので、Ｖｏｕｔ−Ｖｔｇ特性は、図１１（ｂ）に示すように、Ｖｔｇ＝０でＶｏｕｔが共鳴的に大きく、Ｖｔｇ＝０を中心として左右対称に減衰する特性を示す。
【００３２】
このように、本発明の相補型可塑特性細線素子を用いれば、読み出しゲート電圧が０Ｖｏｌｔのときに、共鳴的に大きな出力電圧Ｖｏｕｔが得られる。従って、本素子は、読み出しゲート電圧Ｖｔｇを入力値とし、比較値を０Ｖｏｌｔとした比較回路として使用することができる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００３３】
次に、本発明の共鳴特性素子の実施の形態を説明する。
本共鳴素子は、図８または図９に示した相補型可塑特性細線素子の２つのサイドゲートに印加する電圧により、共鳴電圧、共鳴幅（共鳴の選択性）が任意に設定可能な共鳴素子である。
図１２は、本共鳴素子の共鳴電圧選択の動作原理を示す図であり、図１２（ａ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに負の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、図１２（ｂ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに正の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示している。図１２（ｃ）は、図１２（ａ）及び（ｂ）の状態におけるＶｏｕｔ−Ｖｔｇ特性を示し、縦軸は出力電圧Ｖｏｕｔ、横軸は共通の読み出しゲート電圧Ｖｔｇを示す。
【００３４】
図４、図５及び図６で説明したように、ｐ型及びｎ型可塑特性細線素子１１，１２のサイドゲート１１ｂ，１２ｂに同極性の電圧を印加すると、ｐ型及びｎ型可塑特性細線素子１１，１２の読み出しゲート電圧−細線電流特性、すなわち、Ｉｄ−Ｖｔｇ特性は同じ方向にシフトする。図１２（ａ）において、点線のグラフは、サイドゲート１１ｂ，１２ｂに印加する電圧Ｖｓｇが０の場合のＩｄ−Ｖｔｇ特性を示し、実線のグラフは負の同極性のサイドゲート電圧（Ｖｓｇ＜０）を印加した場合のＩｄ−Ｖｔｇ特性を示している。矢印で示したように、ｐ型及びｎ型可塑特性細線素子１１，１２のＩｄ−Ｖｔｇ特性は、Ｖｓｇの絶対値の大きさに応じて、Ｖｔｇの正方向に向かって同じだけシフトする（ただし、ｎ型及びｐ型細線のドーパント量がほぼ等しいとする）。Ｖｓｇ＞０を印加した場合には、図１２（ｂ）に示したように、ｎ型及びｐ型可塑特性細線素子１１，１２のＩｄ−Ｖｔｇ特性は、Ｖｓｇの絶対値の大きさに応じて、Ｖｔｇの負方向に向かって同じだけシフトする。従って、図１２（ｃ）において黒矢印で示すように、負の同極性Ｖｓｇを印加した場合には、Ｖｏｕｔ−Ｖｔｇ特性はＶｔｇの正方向にシフトし、白矢印で示すように、正の同極性Ｖｓｇを印加した場合には、Ｖｏｕｔ−Ｖｔｇ特性はＶｔｇの負方向にシフトする。
このように、Ｉｄが０になるＶｔｇ、すなわち、共鳴電圧を同極性のサイドゲート電圧Ｖｓｇによって任意に設定できる。
【００３５】
図１３は、本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、図１３（ａ）は、相補型可塑特性細線素子の２つのサイドゲートに互いに逆極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性図で、縦軸はＩｄ、横軸はＶｔｇを示してイル。図１３（ｂ）は出力電圧Ｖｏｕｔ−Ｖｔｇ特性図で、縦軸はＶｏｕｔを示し、横軸はゲート電圧Ｖｔｇを示す。
図４、図５及び図６で説明したように、ｐ型及びｎ型可塑特性細線素子１１，１２のサイドゲート１１ｂ，１２ｂに互いに逆極性の電圧を印加すると、ｎ型及びｐ型可塑特性細線素子１１，１２の読み出しゲート電圧・細線トランジスタ特性、すなわち、Ｉｄ−Ｖｔｇ特性は互いに逆方向にシフトする。図１３（ａ）において、点線のグラフは、両サイドゲートに印加する電圧が０の場合のＩｄ−Ｖｔｇ特性を示し、実線のグラフは、負のサイドゲート電圧（Ｖｓｇｐ＜０）をｐ型可塑特性細線素子１１のサイドゲート１１ｂに印加し、正のサイドゲート電圧（Ｖｓｇｎ＞０）をｎ型可塑特性細線素子１２のサイドゲート１２ｂに印加した場合のＩｄ−Ｖｔｇ特性を示している。矢印で示したように、ｐ型可塑特性細線素子１１のＩｄ−Ｖｔｇ特性はＶｔｇの正方向にシフトし、ｎ型可塑特性細線素子１２のＩｄ−Ｖｔｇ特性はＶｔｇの負方向にシフトするので、Ｖｔｇ＝０を中心としたＩｄ−Ｖｔｇ特性の半値幅が狭まる。従って、図１３（ｂ）に示すように、Ｖｏｕｔ−Ｖｔｇ特性の半値幅、すなわち、共鳴幅が狭まる。
このように、ｐ型及びｎ型可塑特性細線素子のサイドゲートに、逆極性のＶｓｇを印加することによって、任意に共鳴幅を選択することができる。
【００３６】
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、本素子一個で、共鳴電圧、または、共鳴の選択性（共鳴幅）を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００３７】
なお、本発明の素子は、周知の材料、例えば、Ｓｉ半導体を用いて形成することができる。また、周知の半導体プロセス技術、例えば、半導体エピタキシャル成長技術、フォトリソグラフ、電子線リソグラフで製造可能である。
【００３８】
【発明の効果】
上記説明から理解されるように、本発明の可塑特性細線素子は細線を流れる電流をサイドゲート及び読み出しゲートで独立に制御でき、また、メモリー機能を有するので、従来極めて多くのトランジスタを必要とした機能を、本素子１個で実現することができる。また、本素子は微細であるので高集積ＬＳＩの基本素子として最適である。
また、本発明の相補型可塑特性細線素子は、素子１個で比較回路機能を実現できる。また、本発明の共鳴特性素子は、素子１個で比較回路機能を実現でき、かつ、共鳴電圧、または、共鳴幅を任意に選択することができる。
これらの機能素子は、ＬＳＩの飛躍的な高機能化に資することができる。
【図面の簡単な説明】
【図１】本発明の可塑特性細線素子の構成を示す図であり、（ａ）は斜め上方より見た等視図、（ｂ）は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、（ｃ）は（ａ）のＡ−Ａ線要部断面を示す図である。
【図２】本発明の可塑特性細線素子の他の構成を示す図であり、（ａ）は斜め上方より見た等視図、（ｂ）は（ａ）のＡ−Ａ線要部断面を示す図である。
【図３】本素子の電気的接続及び動作を説明する図である。
【図４】ｐ型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Ｖｓｇによるシフトを説明する図であり、（ａ）はサイドゲートに負のＶｓｇを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＜０の場合の、読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図５】ｐ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図であり、（ａ）はサイドゲートに正のＶｓｇを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＞０の場合の、読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図６】ｎ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Ｖｓｇによるシフトを説明するもので、（ａ）はサイドゲートに負のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示し、（ｂ）はサイドゲートに正のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図７】本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示すもので、（ａ）は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、（ｂ）は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
【図８】本発明の相補型可塑特性細線素子の構成を示すもので、（ａ）は斜視図、（ｂ）は読み出しゲート７及び絶縁膜６を取り除いて示した平面図、（ｃ）は（ａ）の一点鎖線部分の要部断面図である。
【図９】本発明の相補型可塑特性細線素子の他の構成を示すもので、（ａ）は透過斜視図、（ｂ）は（ａ）の一点鎖線部分の要部断面図である。
【図１０】本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。
【図１１】本発明の相補型可塑特性細線素子の動作特性を示すもので、（ａ）の縦軸は並列に接続した細線を流れる電流Ｉｄを示し、横軸は共通の読み出しゲート電圧Ｖｔｇを示し、Ｉｄ−Ｖｔｇ特性を示している。また、（ｂ）の縦軸は出力電圧Ｖｏｕｔを示し、横軸は読み出しゲート電圧Ｖｔｇを示し、Ｖｏｕｔ−Ｖｔｇ特性を示している。
【図１２】本共鳴素子の共鳴電圧選択の動作原理を示すもので、（ａ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに負の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、（ｂ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに正の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示している。（ｃ）は、（ａ）及び（ｂ）の状態におけるＶｏｕｔ−Ｖｔｇ特性を示し、縦軸は出力電圧Ｖｏｕｔ、横軸は共通の読み出しゲート電圧Ｖｔｇを示す。
【図１３】本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、（ａ）は、相補型可塑特性細線素子の２つのサイドゲートに互いに逆極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示しており、（ｂ）は出力電圧Ｖｏｕｔ−Ｖｔｇ特性を示し、縦軸はＶｏｕｔを示し、横軸はゲート電圧Ｖｔｇを示している。
【符号の説明】
１ 可塑特性細線素子
２ 基板
３ 絶縁層
４ 細線
５ サイドゲート
６ 絶縁膜
７ 読み出しゲート
８ 曲率の小さい角
９ 電子
１０ 絶縁膜
１１ ｐ型可塑特性細線素子
１１ａ ｐ型可塑特性細線素子の細線、ｐ型細線
１１ｂ ｐ型可塑特性細線素子のサイドゲート
１２ ｎ型可塑特性細線素子
１２ａ ｎ型可塑特性細線素子の細線、ｎ型細線
１２ｂ ｎ型可塑特性細線素子のサイドゲート
２１ 可塑特性細線素子
３１ 相補型可塑特性細線素子
４１ 相補型可塑特性細線素子
【発明の属する技術分野】
この発明は、パターン認識等の高度な情報処理をつかさどる集積回路の要素素子に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ（集積回路）の高機能化は、トランジスタのサイズを縮小し、より多数のトランジスタを集積する、すなわち高集積化により果たしてきている。現在、高集積化は、ＭＯＳトランジスタの場合、ＭＯＳトランジスタのチャネル長が数十ナノメーターを下まわるナノ領域に突入しようとしている。しかしながら、チャネル長がこの領域に至ると、所謂短チャネル効果が顕著になり、トランジスタとして動作しなくなるという動作原理上の限界、すなわち、微細化限界に直面している。また、高集積化に伴うトランジスタ数の増加による、ＬＳＩの消費電力の増加も、無視できない課題となっている。
このため、従来のＬＳＩの高機能化は、微細加工技術の進歩に比例して達成されてきたが、現時点で、重大な暗礁に乗り上げ、停滞を見せている。
【０００３】
ところで、近年の高機能ＬＳＩには、信号処理技術（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）を用いた、各種の認識用ＬＳＩ、例えば、パターン認識処理ＬＳＩといったものがある。パターン認識処理ＬＳＩは、ある一定の参照値に対する入力に対してのみ出力値が発生する、いわば、共鳴機能を有する基本ブロックを多数組み合わせて実現される。しかしながら、入力のｏｎ、ｏｆｆに対して、出力がｏｎ，ｏｆｆするという単純なスイッチ機能しか有していないトランジスタを組み合わせて実現しているため、１個の共鳴機能基本ブロックを構成するために極めて多くのトランジスタを必要とし、高機能ＬＳＩは必然的に高集積化を必要としている。
【０００４】
【発明が解決しようとする課題】
しかしながら、共鳴機能を、１個の素子で実現できれば、すなわち共鳴機能素子を実現できれば、大幅に素子数を減らすことができ、従って、現在、高機能ＬＳＩが直面している、微細化限界の課題、消費電力増大の課題を克服できる。
【０００５】
上記課題に鑑み本発明は、単なるスイッチ機能しか有さない従来の素子に代えて、ナノ領域において発現する物性を利用した高機能素子を提供し、もって、ＬＳＩの飛躍的な高機能化に資することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の相補型可塑特性細線素子は、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｐ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、細線とサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｐ型可塑特性細線素子と、単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｎ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｎ型可塑特性細線素子と、を備え、ｐ型可塑特性細線素子における細線とｎ型可塑特性細線素子における細線とが並列に接続され、ｐ型可塑特性細線素子の読み出しゲートと上記ｎ型可塑特性細線素子の読み出しゲートが互いに接続され、この接続された共通の読み出しゲート、ｐ型可塑特性細線素子のサイドゲート及びｎ型可塑特性細線素子のサイドゲートを、それぞれ信号の入力端子とし、この並列に接続された細線を流れる電流を制御することを特徴とする。
請求項２に記載の相補型可塑特性細線素子は、細線の側面及び前記サイドゲートの側面の何れかまたは両方の側面が曲率半径の小さい角を有する。
請求項３に記載の相補型可塑特性細線素子は、細線の表面が電子を捕獲する絶縁膜で覆われている。
【０００７】
請求項４に記載の共鳴型特性素子は、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御することを特徴とする。
請求項５に記載の共鳴型特性素子は、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、逆極性電圧を印加して共鳴幅を制御することを特徴とする。
請求項６に記載の集積回路は、請求項１乃至５の何れかに記載の素子を用いたことを特徴とする。
【０００８】
可塑特性細線素子は、単位長さ当たりに含まれるドーパントの数が単位長さ当たりの表面準位数以下である半導体からなる細線と、細線の側面に近接して設けたサイドゲートと、細線及びサイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、から成る。
細線とサイドゲートの間に印加する電圧によって電子が細線とサイドゲート間をトンネリングし、細線表面の表面準位に捕獲され、細線表面が帯電する。細線表面の帯電によって細線中のキャリア密度が制御される。例えば、細線の表面に電子を供給すれば、細線表面が負に帯電し、細線がｎ型半導体の場合には伝導電子であるキャリアが減少し、ｐ型半導体の場合には、ホールであるキャリアが増える。逆に、細線の表面準位から電子を取り出せば、細線表面が正に帯電し、細線がｎ型半導体の場合には伝導電子であるキャリアが増加し、ｐ型半導体の場合には、ホールであるキャリアが減少する。細線の単位長さ当たりに含まれるドーパントの数が細線の単位長さ当たりの表面準位数以下であるので、細線全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧によって、細線を流れる電流が導通から非導通まで変化するという、サイドゲート電圧・細線トランジスタ特性が得られる。
さらに、読み出しゲートへの電圧印加によって、細線中のポテンシャルを変化させることができ、ポテンシャル変化に応じて細線中のキャリア密度が増減するので、読み出しゲートへの電圧印加によっても、細線の導電性が変化する。即ち、読み出しゲート電圧によって細線を流れる電流が変化するという、読み出しゲート電圧・細線トランジスタ特性が得られる。
読み出しゲート電圧・細線トランジスタ特性は、サイドゲート電圧によってシフトすることができる。例えば、細線の表面準位に存在する電子を取り出した場合には、空になった表面準位が正に帯電する。細線中のキャリア密度は正の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を負方向にシフトさせる。細線の表面準位に電子を供給した場合には、細線の表面が負に帯電する。細線中のキャリア密度は負の表面帯電の影響を受け、読み出しゲート電圧・細線トランジスタ特性を正方向にシフトさせる。
このように、可塑特性細線素子では、細線を流れる電流を、サイドゲートまたは読み出しゲートの電圧で独立に制御できるので、高機能である。
【０００９】
請求項１に記載の相補型可塑特性細線素子によれば、ｎ型およびｐ型細線がともに非導通となる読み出しゲート電圧（共鳴電圧と呼ぶ）に対して、ｎ型およびｐ型細線がともに非導通となる。共鳴電圧以外の読み出しゲート電圧に対しては、ｎ型またはｐ型細線のどちらかが導通状態となる。従って、並列に接続した細線を流れる電流を検出すれば、読み出しゲートに印加された電圧が共鳴電圧かあるいはそれ以外の電圧であるか識別できる。この機能を用いれば、比較回路として使用できる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば１個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えばパターン認識集積回路を構成することが可能である。
【００１０】
請求項２に記載の相補型可塑特性細線素子によれば、細線の側面またはサイドゲートの側面に、または、細線及びサイドゲートの側面の両方に、曲率半径の小さい凸形状の角を有する。この構造により、サイドゲートと細線間に電圧を印加した際、電界集中効果により、細線とサイドゲート間を電子が、より低い電圧でトンネリングし、細線の表面準位から電子を取り出し、または、細線の表面準位に電子を供給・捕獲させることができる。
【００１１】
請求項３に記載の相補型可塑特性細線素子によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜中のトラップ準位に対して行われ、絶縁膜中のトラップ準位は活性化エネルギーが大きいので、絶縁膜中のトラップ準位に電子がトラップされた状態またはトラップ準位から電子が取り出された状態は、しばらくその状態が保持される。従って、一度、細線とサイドゲートとの間に電圧を印加して、トンネリングにより電子を供給または引き出してやれば、その後、細線とサイドゲートとの間に電圧を印加しなくとも、その状態は維持される。
さらにまた、細線表面またはサイドゲート表面、または、細線表面及びサイドゲート表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定させることが可能である。
【００１４】
請求項４又は５に記載の共鳴型特性素子では、請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、ｎ型及びｐ型可塑特性細線素子のサイドゲート、すなわち、ｎ型細線のサイドゲート及びｐ型細線のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御し、逆極性電圧を印加して共鳴幅、すなわち共鳴特性の選択性・許容度を制御することを特徴とする。相補型可塑特性細線素子において、サイドゲート入力端子は２種類の機能を果たす。
【００１５】
第１には、サイドゲートに同極性の適切な電圧を印加することによって、共鳴電圧を任意に設定することができる。すなわち、ｎ型及びｐ型細線のサイドゲートに対し、同極性の電圧を印加すると、ｎ型及びｐ型細線の読み出しゲート電圧・細線トランジスタ特性は同じ方向にシフトする。この結果、両細線が同時に非導通となる共鳴電圧の値も同じ方向に変化することになる。すなわち、ｎ型細線及びｐ型細線のサイドゲートへ同極性信号電圧印加により、共鳴電圧を任意に設定可能である。
【００１６】
第２には、サイドゲートに逆極性の適切な電圧を印加することによって、共鳴する電圧範囲を任意に設定することができる。すなわち、ｎ型細線及びｐ型細線のサイドゲートに対し、逆極性の電圧を印加すると、ｎ型およびｐ型細線の読み出しゲート電圧・細線トランジスタの特性も、互いに逆方向にシフトする。ｎ型細線の読み出しゲート電圧・トランジスタの特性を負方向、ｐ型細線の読み出しゲート電圧・細線トランジスタの特性を正方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲は狭くなる。逆に、ｎ型細線の読み出しゲート電圧・トランジスタの特性を正方向、ｐ型細線の読み出しゲート電圧・細線トランジスタの特性を負方向にシフトさせた場合、両細線が同時に非導通となる読み出しゲート電圧の範囲が広くなる。すなわち、逆極性電圧を適切に選択して両サイドゲートに入力することにより、共鳴特性の選択性・許容度を任意に設定可能である。
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、共鳴特性素子一個で、共鳴電圧、または、共鳴幅を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子相を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実質的に同一の部材には、同一の符号を付して説明する。
初めに、本発明の可塑特性細線素子の実施の形態を説明する。
図１は、本発明の可塑特性細線素子の構成を示す図であり、図１（ａ）は斜め上方より見た等視図、（ｂ）は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、（ｃ）は（ａ）のＡＡ要部断面を示す図である。
図に示すように、本発明の可塑特性細線素子１は、基板２と、基板２上に積層した絶縁層３と、絶縁層３上に配設した、細線４と細線４の側壁に近接させて配設したサイドゲート５と、細線４とサイドゲート５の一部を覆って配設した絶縁膜６と、絶縁膜６上に細線４とサイドゲート５の一部を覆って配設した読み出しゲート７とからなる。細線の単位長さ当たりのドーパント数、すなわち、キャリア数は細線の単位長さ当たりの体積に比例し、細線の単位長さ当たりの表面準位数は細線の単位長さ当たりの表面積に比例するから、細線を細くすれば、細線の単位長さあたりに含まれるドーパントの数を細線の単位長さ当たりの表面準位数以下にすることができる。細線４は、細線４の単位長さあたりに含まれるドーパントの数が、単位長さ当たりの表面準位数以下であるｎ型、またはｐ型半導体から構成されている。
【００１８】
サイドゲート５及び読み出しゲート７は導電性を有する媒体であれば良く、金属、または、導電性半導体である。細線４及びサイドゲート５との間隔は、電子がトンネリングし易いように、できるだけ狭く形成する。また、細線４及びサイドゲート５は、その表面に、薄い絶縁膜を有していても良く、また、図１（ｃ）に示すように、互いに向かい合った面に、曲率半径の小さい角８を有していても良い。
【００１９】
図２は、本発明の可塑特性細線素子の他の構成を示す図であり、図２（ａ）は斜め上方より見た等視図、図２（ｂ）は図２（ａ）のＡ−Ａ線沿いの要部断面を示す図である。図に示すように、本発明の可塑特性細線素子２１は、基板２と、基板２上に積層した絶縁層３と、絶縁層３上に配設した読み出しゲート７と、読み出しゲート７の一部を覆って配設した絶縁膜６と、絶縁膜６上に配設した細線４と細線４の側壁に近接させて配設したサイドゲート５とから構成される。
本発明の可塑特性細線素子２１は、図１に示した本発明の可塑特性細線素子１と比べて、絶縁膜６及び読み出しゲート７を細線４及びサイドゲート５の下部に配設したことが異なるが、他の構成は同様である。
【００２０】
次に、本可塑特性細線素子の作用を説明する。
図３は、本可塑特性細線素子の電気的接続及び動作を説明する図である。なおこの図においては、説明をわかりやすくするため、絶縁膜６を省略し、かつ、読み出しゲート７を点線で示し、読み出しゲート７が細線４及びサイドゲート５の上部または下部にある場合の両方を示すものとする。
図３において、細線４に印加する電圧をＶｓｄ、細線４に流れる電流をＩｄ、サイドゲート５に印加する電圧をＶｓｇ、読み出しゲート７に印加する電圧をＶｔｇとする。サイドゲート電圧Ｖｓｇを負にすることによって、電子がサイドゲート５から細線４にトンネリングし、電子が細線４の表面の表面準位に供給・捕獲され、または、サイドゲート電圧Ｖｓｇを正にすることによって、細線４の表面準位から電子が取り出され、細線４の表面が負または正に帯電する。細線４の表面の帯電量によって細線４中のキャリア密度が制御される。例えば、細線４の表面に電子を供給すれば、細線４の表面が負に帯電し、細線４がｎ型半導体の場合には伝導電子であるキャリアが減少し、ｐ型半導体の場合には、ホールであるキャリアが増える。逆に、細線４の表面準位から電子を取り出せば、細線４の表面が正に帯電し、細線４がｎ型半導体の場合には伝導電子であるキャリアが増加し、ｐ型半導体の場合にはホールであるキャリアが減少する。細線４の単位長さ当たりに含まれるドーパントの数が細線４の単位長さ当たりの表面準位数以下であるので、細線４全体のキャリア密度を蓄積状態から空乏状態まで制御でき、従って、サイドゲート電圧Ｖｓｇによって、細線４を流れる電流Ｉｄが導通から非導通まで変化する、すなわち、サイドゲート電圧−細線電流特性が得られる。
さらに、読み出しゲート７への印加電圧Ｖｔｇによって、細線４中のポテンシャルが変化するので、ポテンシャル変化に応じて細線４中のキャリア密度が増減し、読み出しゲート印加電圧Ｖｔｇによっても細線４を流れる電流が変化する、すなわち、読み出しゲート電圧−細線電流特性が得られる。
このように、細線４を流れる電流は、サイドゲート電圧Ｖｓｇ及び読み出しゲート電圧Ｖｔｇによって制御できるので、読み出しゲート電圧−細線電流特性をサイドゲート電圧Ｖｓｇによってシフトすることができる。
【００２１】
図４は、ｐ型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Ｖｓｇによるシフトを説明する図である。図４（ａ）はサイドゲートに負のＶｓｇを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、図４（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＜０の場合の、読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。
ここで用いるｐ型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図４（ｂ）のＶｓｇ＝０のグラフに示しているように、Ｖｓｇ＝０の場合には、読み出しゲート電圧Ｖｔｇ＞０の領域においては、ｐ型細線のホールが熱平衡状態のホール濃度よりも減少するので、Ｉｄは零であり、Ｖｔｇ＜０の領域では、ｐ型細線中のホール濃度が熱平衡状態のホール濃度よりもＶｔｇの絶対値の大きさに応じて指数関数的に増加するので、ＩｄはＶｔｇが負方向に増大するに従って指数関数的に増大する。
【００２２】
図４（ａ）に示すように、サイドゲート５に負のサイドゲート電圧Ｖｓｇを印加した場合には、トンネリングによって電子９がサイドゲート５から細線４の表面に供給される。この細線４の表面の負の帯電によって、細線４中のホール密度が増加しＩｄが増加する。従って、図４（ｂ）の矢印で示したように、Ｖｓｇ＜０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が正電圧方向へシフトする。
【００２３】
図５は、ｐ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図である。図５（ａ）はサイドゲートに正のＶｓｇを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、図５（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＞０の場合の、読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。
図５（ａ）に示すように、サイドゲート４に正のＶｓｇを印加した場合には、トンネリングによって電子９が細線４の表面から取り去られ、細線４の表面が正に帯電する。この正の帯電によって、細線４中のホール濃度が減少し、Ｉｄが減少する。従って、図５（ｂ）の矢印で示すように、Ｖｓｇ＞０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が負電圧方向へシフトする。
このように、ｐ型可塑特性細線素子の読み出しゲート電圧−細線電流特性は、読み出しゲート電圧Ｖｔｇの負方向の増大に応じて指数関数的に増大する特性を有するが、サイドゲートＶｓｇ＜０とすることによって、この特性が正電圧方向にシフトし、サイドゲートＶｓｇ＞０とすることによって、この特性が負電圧方向にシフトする。
【００２４】
次に、ｎ型可塑特性細線素子の読み出しゲート電圧−細線電流特性について説明する。
図６は、ｎ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Ｖｓｇによるシフトを説明する図である。図６（ａ）はサイドゲートに負のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示し、図６（ｂ）はサイドゲートに正のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示しており、縦軸はＩｄ、横軸はＶｔｇを示している。なお、サイドゲート電圧Ｖｓｇの正負による電子のトンネリング作用は図４，図５と同様であるので説明を省略する。
ここで用いるｎ型細線は、室温における導電度が無視できるレベルのドーパント濃度を有するものとする。図６（ａ）及び（ｂ）のＶｓｇ＝０のグラフに示しているように、読み出しゲート電圧Ｖｔｇ＞０の領域においては、ｎ型細線の電子濃度が熱平衡状態の電子濃度よりも増大するので、ＩｄはＶｔｇが増大するに従って指数関数的に増大する。Ｖｔｇ＜０の領域では、ｎ型細線中の電子濃度が熱平衡状態の電子濃度よりも減少するので零である。このように、ｎ型細線の場合のＩｄは、Ｖｔｇの正方向の増大に応じて指数関数的に増加する。
【００２５】
図６（ａ）に示すように、負のサイドゲート電圧Ｖｓｇを印加した場合には、ｎ型細線表面の負の帯電によって、ｎ型細線中の電子濃度が減少し、Ｉｄが減少する。従って、右方向の矢印で示したように、Ｖｓｇ＜０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が正電圧方向へシフトする。
図６（ｂ）に示すように、正のサイドゲート電圧Ｖｓｇを印加した場合には、ｎ型細線表面の正の帯電によって、ｎ型細線中の電子濃度が増加し、Ｉｄが増加する。従って、左方向の矢印で示したように、Ｖｓｇ＞０の場合には、Ｖｓｇ＝０の読み出しゲート電圧−細線電流特性が負電圧方向へシフトする。
このように、本発明の素子を用いれば、サイドゲートまたは読み出しゲート電圧により細線を流れる電流を制御でき、所望の読み出しゲート電圧−細線電流特性を実現することができる。
【００２６】
また、本可塑特性細線素子は、図１の（ｃ）に示したように、細線４またはサイドゲート５の端面に、または細線４及びサイドゲート５の端面の両方に、曲率半径の小さい角８、すなわち、鋭い角度の凸形状の角８を有する。この構造により、細線４とサイドゲート５との間に電圧を印加した際、電界集中効果により、細線４とサイドゲート５間を電子がより低い電圧でトンネリングし、細線４の表面準位から電子を取り出し、または、細線４の表面準位に電子を供給することができる。
【００２７】
次に、本発明の可塑特性細線素子の他の実施の形態である、細線表面に絶縁膜を有する構成について説明する。この実施の形態は、図１に示した本発明の可塑特性細線素子１、及び図２に示した本発明の可塑特性細線素子２１の細線及びサイドゲート表面に酸化膜を設けた構成である。
図７は、本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す図であり、図７（ａ）は本発明の可塑特性細線素子１の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、図７（ｂ）は本発明の可塑特性細線素子２１の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
本素子においては、図に示すように、細線４の表面が電子を捕獲する絶縁膜１０で覆われている。絶縁膜１０は、例えば、ナノメーター・オーダーの厚さのＳｉＯ2 、Ｓｉ3 Ｎ4 でも良い。この構成によれば、トンネリングにより供給される電子、または、トンネリングにより取り出される電子は、絶縁膜１０中のトラップ準位に対して行われ、絶縁膜１０中のトラップ準位は活性化エネルギーが大きいので、絶縁膜１０中のトラップ準位に電子がトラップされて負に帯電した状態またはトラップ準位から電子が取り出されて正に帯電した状態は、しばらくその状態が保持される。従って、一度、細線４とサイドゲート５との間に電圧を印加して、トンネリングにより電子を供給または取り出してやれば、その後、細線４とサイドゲート５との間に電圧を印加しなくとも、その状態は維持される。すなわち、可塑特性を示すのでメモリー機能を有している。なお、図においては、サイドゲート５の表面も絶縁膜１０で覆われている場合を示しているが、細線４表面のみでも、細線４とサイドゲート５の両方の表面が覆われていても良い。
さらにまた、細線４の表面またはサイドゲート５の表面、または、細線４の表面及びサイドゲート５の表面の限定した部分を適切なトラップ準位密度を持つ絶縁膜で覆うことにより、上記の電子供給および取り出しによる細線の帯電箇所を制御性良く限定し、他の機能を付加することも可能である。
【００２８】
次に、本発明の相補型可塑特性細線素子の実施の形態を説明する。
図８は、本発明の相補型可塑特性細線素子の構成を示す図であり、図８（ａ）は斜視図で、図８（ｂ）は読み出しゲート７及び絶縁膜６を取り除いて示した平面図、図８（ｃ）は図８（ａ）の一点鎖線部分の要部断面図である。
本相補型可塑特性細線素子３１は、図１に示した構成の可塑特性細線素子１において、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１と、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２とを絶縁層３上に並列に配置し、ｐ型可塑特性細線素子１１とｎ型可塑特性細線素子１２上に絶縁膜６を配設し、絶縁膜６上に読み出しゲート７を配設して構成する。下記に説明するように、細線１１ａ，１２ａを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をＬＳＩの基本素子として使用する場合には、パッドは必要無い。この素子の構成は読み出しゲートを細線及びサイドゲートの上部に配置した構成である。
【００２９】
次に、読み出しゲートを、細線及びサイドゲートの下部に配設した相補型可塑特性細線素子の実施の形態を説明する。
図９は本発明の相補型可塑特性細線素子の他の構成を示す図で、図９（ａ）は透過斜視図、図９（ｂ）は図９（ａ）の一点鎖線部分の要部断面図である。本素子４１は、絶縁層３上に読み出しゲート７を配設し、読み出しゲート７上に絶縁膜６を配設し、絶縁膜６上に、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１と、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２とを並列に配設して構成する。下記に説明するように、細線１１ａ，１２ａを互いに並列に接続して用いる。なお、作用を説明しやすくするため、電極パッドを設けた構成を示しているが、勿論、本素子をＬＳＩの基本素子として使用する場合には、パッドは必要無い。この素子は、図７の素子と比べると、読み出しゲートを細線及びサイドゲートの上部に配置した点が異なり他は同様である。
【００３０】
次に、本素子の作用を説明する。
図１０は、本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。本素子について、図８及び図９にて２つの構成を示したが、動作原理は同じであるので、同一の図１０を用いて説明する。
図に示すように、細線にｐ型半導体を用いたｐ型可塑特性細線素子１１の細線１１ａと、細線にｎ型半導体を用いたｎ型可塑特性細線素子１２の細線１２ａの一端同士を電気的に接続して電源Ｖｓｄに抵抗を介して接続する。また、細線１１ａ及び１２ａの他端同士を電気的に接続して接地する。この並列接続した細線を流れる電流をＩｄとする。細線にｐ型半導体を用いたｐ型可塑特性細線素子１１のサイドゲート１１ｂ、及び細線にｎ型半導体を用いたｎ型可塑特性細線素子１２のサイドゲート１２ｂは、それぞれ、入力電圧Ｖｓｇｐ、Ｖｓｇｎを有する独立の入力端子として用いる。読み出しゲート７は、点線で示し、図８及び図９の素子の両方に対応するものとする。本素子の出力電圧Ｖｏｕｔは、図に示すように、電源Ｖｓｄと細線の間に接続した抵抗の細線側の電圧である。
【００３１】
図１１は、本発明の相補型可塑特性細線素子の動作特性を示す図であり、図１１（ａ）の縦軸は並列に接続した細線を流れる電流Ｉｄを示し、横軸は共通の読み出しゲート電圧Ｖｔｇを示し、Ｉｄ−Ｖｔｇ特性を示している。図１１（ｂ）の縦軸は出力電圧Ｖｏｕｔを示し、横軸は読み出しゲート電圧Ｖｔｇを示し、Ｖｏｕｔ−Ｖｔｇ特性を示している。
ｐ型およびｎ型細線１１ａ，１２ａがともに室温でその伝導度が無視できるレベルのドーパント濃度を有するものとする。Ｖｔｇ＝０においては、図４、図５及び図６で説明したように、本発明の細線１１ａ，１２ａが共に非道通であるので、図１１（ａ）に示すようにＩｄは零である。また、Ｖｔｇ＜０の領域では、図４、図５及び図６で説明したように、Ｖｔｇの負方向への増大に応じて、ｐ型細線１１ａを流れるＩｄが指数関数的に増大するが、ｎ型細線１２ａにはＩｄが流れない。また、Ｖｔｇ＞０の領域では、図４、図５及び図６で説明したように、Ｖｔｇの正方向への増大に応じて、ｎ型細線１２ａを流れるＩｄが指数関数的に増大するが、ｐ型細線１１ａにはＩｄが流れない。従って、本素子の、Ｉｄ−Ｖｔｇ特性は、図１１（ａ）に示すように、Ｖｔｇ＝０を中心として、Ｖｔｇの正方向及び負方向への増大に対応してＩｄが指数関数的に増大する特性を示す。このようなＩｄ−Ｖｔｇ特性を有するので、Ｖｏｕｔ−Ｖｔｇ特性は、図１１（ｂ）に示すように、Ｖｔｇ＝０でＶｏｕｔが共鳴的に大きく、Ｖｔｇ＝０を中心として左右対称に減衰する特性を示す。
【００３２】
このように、本発明の相補型可塑特性細線素子を用いれば、読み出しゲート電圧が０Ｖｏｌｔのときに、共鳴的に大きな出力電圧Ｖｏｕｔが得られる。従って、本素子は、読み出しゲート電圧Ｖｔｇを入力値とし、比較値を０Ｖｏｌｔとした比較回路として使用することができる。
従来の信号処理技術による比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、極めて多くのトランジスタを必要とする。一方、本発明の相補型可塑特性細線素子を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を使用する集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００３３】
次に、本発明の共鳴特性素子の実施の形態を説明する。
本共鳴素子は、図８または図９に示した相補型可塑特性細線素子の２つのサイドゲートに印加する電圧により、共鳴電圧、共鳴幅（共鳴の選択性）が任意に設定可能な共鳴素子である。
図１２は、本共鳴素子の共鳴電圧選択の動作原理を示す図であり、図１２（ａ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに負の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、図１２（ｂ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに正の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示している。図１２（ｃ）は、図１２（ａ）及び（ｂ）の状態におけるＶｏｕｔ−Ｖｔｇ特性を示し、縦軸は出力電圧Ｖｏｕｔ、横軸は共通の読み出しゲート電圧Ｖｔｇを示す。
【００３４】
図４、図５及び図６で説明したように、ｐ型及びｎ型可塑特性細線素子１１，１２のサイドゲート１１ｂ，１２ｂに同極性の電圧を印加すると、ｐ型及びｎ型可塑特性細線素子１１，１２の読み出しゲート電圧−細線電流特性、すなわち、Ｉｄ−Ｖｔｇ特性は同じ方向にシフトする。図１２（ａ）において、点線のグラフは、サイドゲート１１ｂ，１２ｂに印加する電圧Ｖｓｇが０の場合のＩｄ−Ｖｔｇ特性を示し、実線のグラフは負の同極性のサイドゲート電圧（Ｖｓｇ＜０）を印加した場合のＩｄ−Ｖｔｇ特性を示している。矢印で示したように、ｐ型及びｎ型可塑特性細線素子１１，１２のＩｄ−Ｖｔｇ特性は、Ｖｓｇの絶対値の大きさに応じて、Ｖｔｇの正方向に向かって同じだけシフトする（ただし、ｎ型及びｐ型細線のドーパント量がほぼ等しいとする）。Ｖｓｇ＞０を印加した場合には、図１２（ｂ）に示したように、ｎ型及びｐ型可塑特性細線素子１１，１２のＩｄ−Ｖｔｇ特性は、Ｖｓｇの絶対値の大きさに応じて、Ｖｔｇの負方向に向かって同じだけシフトする。従って、図１２（ｃ）において黒矢印で示すように、負の同極性Ｖｓｇを印加した場合には、Ｖｏｕｔ−Ｖｔｇ特性はＶｔｇの正方向にシフトし、白矢印で示すように、正の同極性Ｖｓｇを印加した場合には、Ｖｏｕｔ−Ｖｔｇ特性はＶｔｇの負方向にシフトする。
このように、Ｉｄが０になるＶｔｇ、すなわち、共鳴電圧を同極性のサイドゲート電圧Ｖｓｇによって任意に設定できる。
【００３５】
図１３は、本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、図１３（ａ）は、相補型可塑特性細線素子の２つのサイドゲートに互いに逆極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性図で、縦軸はＩｄ、横軸はＶｔｇを示してイル。図１３（ｂ）は出力電圧Ｖｏｕｔ−Ｖｔｇ特性図で、縦軸はＶｏｕｔを示し、横軸はゲート電圧Ｖｔｇを示す。
図４、図５及び図６で説明したように、ｐ型及びｎ型可塑特性細線素子１１，１２のサイドゲート１１ｂ，１２ｂに互いに逆極性の電圧を印加すると、ｎ型及びｐ型可塑特性細線素子１１，１２の読み出しゲート電圧・細線トランジスタ特性、すなわち、Ｉｄ−Ｖｔｇ特性は互いに逆方向にシフトする。図１３（ａ）において、点線のグラフは、両サイドゲートに印加する電圧が０の場合のＩｄ−Ｖｔｇ特性を示し、実線のグラフは、負のサイドゲート電圧（Ｖｓｇｐ＜０）をｐ型可塑特性細線素子１１のサイドゲート１１ｂに印加し、正のサイドゲート電圧（Ｖｓｇｎ＞０）をｎ型可塑特性細線素子１２のサイドゲート１２ｂに印加した場合のＩｄ−Ｖｔｇ特性を示している。矢印で示したように、ｐ型可塑特性細線素子１１のＩｄ−Ｖｔｇ特性はＶｔｇの正方向にシフトし、ｎ型可塑特性細線素子１２のＩｄ−Ｖｔｇ特性はＶｔｇの負方向にシフトするので、Ｖｔｇ＝０を中心としたＩｄ−Ｖｔｇ特性の半値幅が狭まる。従って、図１３（ｂ）に示すように、Ｖｏｕｔ−Ｖｔｇ特性の半値幅、すなわち、共鳴幅が狭まる。
このように、ｐ型及びｎ型可塑特性細線素子のサイドゲートに、逆極性のＶｓｇを印加することによって、任意に共鳴幅を選択することができる。
【００３６】
このように、本発明の相補型可塑特性素子を用いた共鳴特性素子は、本素子一個で、共鳴電圧、または、共鳴の選択性（共鳴幅）を任意に設定可能である。
従来の信号処理技術による共鳴電圧値、及び共鳴幅が可変な比較回路は、単純なスイッチの役割しか果たさないトランジスタを用いて構成するため、さらに多くのトランジスタを必要とする。一方、本発明の共鳴特性素子を用いれば、１個ですみ、従って、格段に少ない素子数で、各種の比較回路を用いる集積回路、例えば、パターン認識集積回路を構成することが可能である。
【００３７】
なお、本発明の素子は、周知の材料、例えば、Ｓｉ半導体を用いて形成することができる。また、周知の半導体プロセス技術、例えば、半導体エピタキシャル成長技術、フォトリソグラフ、電子線リソグラフで製造可能である。
【００３８】
【発明の効果】
上記説明から理解されるように、本発明の可塑特性細線素子は細線を流れる電流をサイドゲート及び読み出しゲートで独立に制御でき、また、メモリー機能を有するので、従来極めて多くのトランジスタを必要とした機能を、本素子１個で実現することができる。また、本素子は微細であるので高集積ＬＳＩの基本素子として最適である。
また、本発明の相補型可塑特性細線素子は、素子１個で比較回路機能を実現できる。また、本発明の共鳴特性素子は、素子１個で比較回路機能を実現でき、かつ、共鳴電圧、または、共鳴幅を任意に選択することができる。
これらの機能素子は、ＬＳＩの飛躍的な高機能化に資することができる。
【図面の簡単な説明】
【図１】本発明の可塑特性細線素子の構成を示す図であり、（ａ）は斜め上方より見た等視図、（ｂ）は上部構造を除いて図示した細線とサイドゲートの位置関係を示す平面図、（ｃ）は（ａ）のＡ−Ａ線要部断面を示す図である。
【図２】本発明の可塑特性細線素子の他の構成を示す図であり、（ａ）は斜め上方より見た等視図、（ｂ）は（ａ）のＡ−Ａ線要部断面を示す図である。
【図３】本素子の電気的接続及び動作を説明する図である。
【図４】ｐ型可塑特性細線素子の読み出しゲート電圧・細線電流特性の負のサイドゲート電圧Ｖｓｇによるシフトを説明する図であり、（ａ）はサイドゲートに負のＶｓｇを印加した場合の、サイドゲートから細線への電子のトンネリングを模式的に示しており、（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＜０の場合の、読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図５】ｐ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性の正のサイドゲート電圧印加によるシフトを説明する図であり、（ａ）はサイドゲートに正のＶｓｇを印加した場合の、細線からサイドゲートへの電子のトンネリングを模式的に示しており、（ｂ）は、サイドゲート電圧Ｖｓｇが零、及びＶｓｇ＞０の場合の、読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図６】ｎ型可塑特性細線素子の読み出しゲート電圧・細線トランジスタ特性のサイドゲート電圧Ｖｓｇによるシフトを説明するもので、（ａ）はサイドゲートに負のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示し、（ｂ）はサイドゲートに正のＶｓｇを印加した場合の読み出しゲート電圧−細線電流特性を示すもので、縦軸はＩｄ、横軸はＶｔｇを示している。
【図７】本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示すもので、（ａ）は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図、（ｂ）は本発明の可塑特性細線素子の細線及びサイドゲート表面に絶縁膜を設けた構成を示す要部断面図である。
【図８】本発明の相補型可塑特性細線素子の構成を示すもので、（ａ）は斜視図、（ｂ）は読み出しゲート７及び絶縁膜６を取り除いて示した平面図、（ｃ）は（ａ）の一点鎖線部分の要部断面図である。
【図９】本発明の相補型可塑特性細線素子の他の構成を示すもので、（ａ）は透過斜視図、（ｂ）は（ａ）の一点鎖線部分の要部断面図である。
【図１０】本発明の相補型可塑特性細線素子の電気的接続及び動作を説明する図である。
【図１１】本発明の相補型可塑特性細線素子の動作特性を示すもので、（ａ）の縦軸は並列に接続した細線を流れる電流Ｉｄを示し、横軸は共通の読み出しゲート電圧Ｖｔｇを示し、Ｉｄ−Ｖｔｇ特性を示している。また、（ｂ）の縦軸は出力電圧Ｖｏｕｔを示し、横軸は読み出しゲート電圧Ｖｔｇを示し、Ｖｏｕｔ−Ｖｔｇ特性を示している。
【図１２】本共鳴素子の共鳴電圧選択の動作原理を示すもので、（ａ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに負の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、（ｂ）は相補型可塑特性細線素子３１または４１の２つのサイドゲート１１ｂ，１２ｂに正の同極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示している。（ｃ）は、（ａ）及び（ｂ）の状態におけるＶｏｕｔ−Ｖｔｇ特性を示し、縦軸は出力電圧Ｖｏｕｔ、横軸は共通の読み出しゲート電圧Ｖｔｇを示す。
【図１３】本発明の共鳴素子の共鳴幅の選択の動作原理を示すもので、（ａ）は、相補型可塑特性細線素子の２つのサイドゲートに互いに逆極性の電圧を印加した場合のＩｄ−Ｖｔｇ特性を示し、縦軸はＩｄ、横軸はＶｔｇを示しており、（ｂ）は出力電圧Ｖｏｕｔ−Ｖｔｇ特性を示し、縦軸はＶｏｕｔを示し、横軸はゲート電圧Ｖｔｇを示している。
【符号の説明】
１ 可塑特性細線素子
２ 基板
３ 絶縁層
４ 細線
５ サイドゲート
６ 絶縁膜
７ 読み出しゲート
８ 曲率の小さい角
９ 電子
１０ 絶縁膜
１１ ｐ型可塑特性細線素子
１１ａ ｐ型可塑特性細線素子の細線、ｐ型細線
１１ｂ ｐ型可塑特性細線素子のサイドゲート
１２ ｎ型可塑特性細線素子
１２ａ ｎ型可塑特性細線素子の細線、ｎ型細線
１２ｂ ｎ型可塑特性細線素子のサイドゲート
２１ 可塑特性細線素子
３１ 相補型可塑特性細線素子
４１ 相補型可塑特性細線素子
Claims (6)
- 単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｐ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｐ型可塑特性細線素子と、
単位長さあたりに含まれるドーパントの数が単位長さ当たりの表面準位数以下であるｎ型半導体でなる細線と、この細線の側面に近接して配置されたサイドゲートと、上記細線と上記サイドゲートの上部または下部に絶縁膜を介して配置された読み出しゲートと、からなるｎ型可塑特性細線素子と、
を備え、
上記ｐ型可塑特性細線素子における細線と上記ｎ型可塑特性細線素子における細線とが並列に接続され、
上記ｐ型可塑特性細線素子の読み出しゲートと上記ｎ型可塑特性細線素子の読み出しゲートが互いに接続され、
この接続された共通の読み出しゲート、上記ｐ型可塑特性細線素子のサイドゲート及び上記ｎ型可塑特性細線素子のサイドゲートを、それぞれ信号の入力端子とし、この並列に接続された細線を流れる電流を制御することを特徴とする、相補型可塑特性細線素子。 - 前記細線の側面及び前記サイドゲートの側面の何れかまたは両方の側面が、曲率半径の小さい角を有することを特徴とする、請求項１に記載の相補型可塑特性細線素子。
- 前記細線の表面が、電子を捕獲する絶縁膜で覆われていることを特徴とする、請求項２に記載の相補型可塑特性細線素子。
- 請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、前記ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、同極性信号電圧を印加して共鳴電圧を制御することを特徴とする、共鳴型特性素子。
- 請求項１乃至３の何れかに記載の相補型可塑特性細線素子を用い、前記ｎ型及びｐ型可塑特性細線素子のサイドゲートへ、逆極性電圧を印加して共鳴幅を制御することを特徴とする、共鳴型特性素子。
- 請求項１乃至５の何れかに記載の素子を用いたことを特徴とする、集積回路。
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