KR20100023804A - 금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스 - Google Patents

금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스 Download PDF

Info

Publication number
KR20100023804A
KR20100023804A KR1020097023952A KR20097023952A KR20100023804A KR 20100023804 A KR20100023804 A KR 20100023804A KR 1020097023952 A KR1020097023952 A KR 1020097023952A KR 20097023952 A KR20097023952 A KR 20097023952A KR 20100023804 A KR20100023804 A KR 20100023804A
Authority
KR
South Korea
Prior art keywords
substrate
vias
forming
sidewall
metal substrate
Prior art date
Application number
KR1020097023952A
Other languages
English (en)
Inventor
마이클 내쉬너
제프리 하우어톤
Original Assignee
일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 filed Critical 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드
Publication of KR20100023804A publication Critical patent/KR20100023804A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H05K3/445Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K5/00Casings, cabinets or drawers for electric apparatus
    • H05K5/02Details
    • H05K5/0247Electrical details of casings, e.g. terminals, passages for cables or wiring
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0179Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09581Applying an insulating coating on the walls of holes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0315Oxidising metal
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0323Working metal substrate or core, e.g. by etching, deforming
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107Using laser light
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

금속 기판을 통해 분리된 전기적으로 도전성의 콘택트를 형성하는 방법은 기판을 통해 적어도 하나의 비아를 생성하는 단계를 포함한다. 각 비아의 측벽(들)은 세정되고 비도전성 층으로 코팅된다. 비도전성 층은 산화 피막 처리, 또는 유전체의 박막 증착에 의해 형성된다. 도전성 잉크, 또는 에폭시와 같은 전기적으로 도전성의 충진제는 비도전성 층으로 코팅된 후에 비아로 위치된다. 상기 방법에 의해 생성된 하우징 요소가 또한 제시된다.

Description

금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스{PROCESS FOR FORMING AN ISOLATED ELECTRICALLY CONDUCTIVE CONTACT THROUGH A METAL PACKAGE}
본 발명은 일반적으로 금속 기판에 전기적으로 분리된 콘택트(contact)를 형성하기 위한 방법, 및 본원에 기재된 방법에 의해 형성된 전기적으로 분리된 콘택트를 포함하는 장치에 관한 것이다.
금속은 가전제품을 포함하는 폭넓은 다양한 제품들에 대한 하우징(housing)으로서 자주 사용된다. 알루미늄은 종종 사용되는 금속 중 하나이며, 이 경우에 알루미늄은 산화 피막 처리(anodize)된다. 알루미늄 패키지들의 경우 기계가공되거나 압출 성형될 수 있다. 화학적 및 기계적 강건성(robustness)을 향상시키기 위해, 알루미늄은 산화 피막 처리되어, 산화알루미늄을 절연하는 수 미크론 두께의 경성 층(tough layer)을 형성할 수 있다. 산화 피막 처리부는 알루미늄의 산화를 방지하는 경성 면을 제공한다. 패키지에 색상을 제공하기 위해 산화 피막 처리부에는 염료가 주입될 수 있다.
전기적으로 분리된 콘택트를 생성하는 방법은 금속 기판에 비아를 형성하는 단계에 의해 시작한다. 상기 비아는 전기적 절연층이 형성된 측벽을 포함한다. 상기 비아는 도전성 충진제로 충진된다.
상기 전기적 절연층이 형성되는 방법의 일 예시는 산화 피막 처리이다. 다른 예시는 박막 증착이다.
일 예시에서 상기 비아는 상기 전기적 절연층을 형성하기 전에 세정될 수 있다.
또한 복수의 분리된 도전성 콘택트들을 포함하는 하우징부(housing portion)와 같은 패키지가 제공된다. 상기 하우징부는 금속 기판으로부터 형성된 부분을 포함할 수 있다. 분리된 도전성 콘택트는 기판에 비아를 형성하는 것에 의해 상기 기판에 형성된다. 상기 비아의 측벽은 전기적으로 절연 물질로 코팅된다.
본 발명의 이들 및 다른 예시들이 이하 더 상세히 기재된다.
본원의 설명은 첨부된 도면을 참조하여 이루어지며, 동일한 도면 부호는 여러 도면에서의 동일한 부분을 가리킨다.
도 1은 금속 기판에 분리된 전기적 콘택트를 생성하기 위한 동작들의 시퀀스의 예시를 도시한 흐름도이다.
도 2는 금속 기판에 분리된 전기적 콘택트를 생성하기 위한 동작들의 시퀀스의 제2의 예시를 도시한 흐름도이다.
도 3a는 기판에 비아를 형성하는 단계를 도시하는 개략도이다.
도 3b는 기판에 비아를 세정하는 단계를 도시하는 개략도이다.
도 3c는 기판에 비아의 측벽을 산화 피막 처리하는 단계를 도시하는 개략도이다.
도 3d는 도전성 물질로 도 3c의 비아를 충진하는 단계를 도시하는 개략도이다.
도 4a는 기판의 포켓 영역의 복수의 비아들을 형성하는 단계를 도시하는 개략도이다.
도 4b는 기판의 포켓 영역의 복수의 비아들을 세정하는 단계를 도시하는 개략도이다.
도 4c는 복수의 비아들의 측벽들을 산화 피막 처리하는 단계를 도시하는 개략도이다.
도 4d는 도전성 물질로 복수의 비아들을 충진하는 단계를 도시하는 개략도이다.
도 4e는 도전성 물질로 복수의 비아들을 충진하는 단계를 도시하는 개략도이다.
도 4f는 포켓이 도전성 물질로 충진된 비아들과 함께 도전성 물질로 충진되는 단계를 도시하는 개략도이다.
도 5는 내부에 비아가 형성되어 있는 산화 피막 처리된 금속 패키지의 개략도이다.
금속 기판에 하나 이상의 분리된 전기적 콘택트를 형성하기 위한 방법이 기 재된다. 비아(via)는 금속 기판에 천공(drill)된다. 비아의 측벽(들)은 식각(etch)을 사용하여 세정될 수 있다. 비도전성(non-conductive) 코팅은 비아 측벽 상에 형성된다. 일 예시에서, 비아 측벽들은 산화 피막 처리된다. 다른 예시에서, 비아 측벽들은 박막 증착 프로세스를 사용하여 유전체로 코팅된다. 이후에 도전성 물질은 비아 내로 삽입된다. 일 예시에서, 도전성 물질은 도전성 잉크이다. 다른 예시에서, 도전성 물질은 도전성 에폭시이다. 비아 측벽들이 비도전성이기 때문에, 전기 신호 및/또는 전류는 기판의 본체에 접지되거나 누설되지 않고 도전성 물질을 통과할 수 있다.
도 1을 참조하면, 분리된 전기적 콘택트를 형성하는 일 실시예와 연관된 동작들을 도시한 개략적 흐름도가 도시된다. 동작 2를 참조하면, 금속 기판이 제공된다. 이 예시에서, 금속은 알루미늄이며, 그 이유는 알루미늄은 쉽게 산화 피막 처리가 될 수 있기 때문이지만, 티타늄 및 니오븀(Niobium)과 같은 다른 금속들도 또한 쉽게 산화 피막 처리될 수 있다. 동작 3에서, 적어도 하나의 비아가 기판에 형성된다. 비아(들)은 레이저, 펄스형 레이저, 드릴, EDM 등을 사용하여 형성될 수 있다. 비아가 형성된 후에, 비아의 측벽들(또는 예컨대 하나의 연속적인 벽이 형성될 때의 측벽)은 동작 4에서 세정된다. 동작 4에서, 전체 기판이 또한 세정될 수 있다. 세정 기술의 예시들은 고압 공기 스프레이, 초음파 세정, 미세 그릿 샌딩(fine grit sanding) 및/또는 화학적 식각을 포함하지만 이에 제한되지 않는다. 화학적 식각의 예시는 수산화나트륨 알칼리 식각(Sodium Hydroxide Alkaline Etch)일 수 있다. 동작 5에서, 비아의 측벽은 산화 피막 처리된다. 동작 5에서, 만일 기 판이 산화 피막 처리되지 않았다면, 역시 산화 피막 처리될 수 있다. 유형 Ⅰ 또는 유형 Ⅱ의 산화 피막 처리가 사용될 수 있다. 본원에 도시된 예시에서, 전체 기판은 비아가 형성된 후에 산화 피막 처리된다. 그러나, 기판은 임의의 비아를 형성하기 전에 산화 피막 처리될 수 있다. 동작 6에서, 비아들은 도전성 물질로 충진된다. 도전성 물질들의 예시들은 Anapro의 상품명으로 거래되는 전기적으로 도전성인 잉크들, 또는 Masterbond의 상품명으로 거래되는 전기적으로 도전성인 에폭시를 포함한다. Anapro의 상품명으로 거래되는 에폭시는 비교적 낮은 점도를 갖는 솔벤트로 분산된 은 나노(silver nano) 입자들을 포함한다.
도 1에 도시된 방법에 의해 형성된 분리된 전기적 콘택트들은 안테나 및 터치 센서에 제한되지 않지만 이를 포함하는 폭넓은 다양한 응용들에 사용될 수 있다.
도 2를 참조하면, 분리된 전기적 콘택트를 형성하는 다른 예시와 연관된 동작들을 도시한 개략적 흐름도가 도시된다. 동작 2 및 동작 3은 도 1과 관련하여 기재된 것과 동일하다. 비아가 동작 3에서 형성된 후에, 동작 4에서 비아의 측벽들 상에서 실행되는 종래의 박막 증착 처리를 허용하기 위한 방법으로 비아의 측벽들이 세정된다. 동작 7에서, 비아는 유전체로 코팅된다. 임의의 수의 박막 증착 기술들이 비아 측벽들 상에서 유전체를 증착하기 위해 사용될 수 있다. 예를 들면, CVD(chemical vapor deposition; 화학 기상 증착)이 비아 측벽들 상에 이산화규소의 층을 증착하기 위해 사용될 수 있다. 동작 6에서, 비아들은 도 1과 관련하여 전술된 것과 같이 도전성 물질로 충진된다.
도 3a 내지 도 3d를 참조하면, 분리된 전기적 콘택트를 갖는 금속 기판(14)이 도시되고, 상기 콘택트는 상기 금속 기판에 형성되어 있다. 도시된 바와 같이, 기판(14)은 산화 피막 처리되지 않고, 유전체 물질로 코팅되지 않는다. 본원에 도시되지 않은 다른 예시에서, 기판(14)은 산화 피막 처리되거나 유전체로 코팅될 수 있다. 흔히, 이러한 기판들은 가전제품 패키지를 위해 사용될 수 있으며, 알루미늄으로 형성된다. 기판(14)은 제 1 면(16), 및 제 2 면(18)을 포함한다. 기판(14)은 이 예시에서 0.3 내지 1.0 mm 사이일 수 있는 두께를 갖는다. 도시된 바와 같이, 레이저(46)는 비아(30)를 형성하기 위해 사용될 수 있다. 일 유형의 레이저(46)는 원형 또는 나선형 패턴을 사용하는 DPSS(diode-pumped solid-state) 펄스형 레이저이다. 30 kHz의 펄스 반복율과 60 나노초 이하의 펄스폭을 갖는 Nd:YAG 355 nm 스폿(spot) 22가 원뿔형 비아를 기계가공하는 데 유용한 것으로 나타났다. 다른 레이저들이 사용될 수 있고, 다른 기술들이 비아(30)를 형성하기 위해 사용될 수 있다. 비아(30)가 형성될 수 있는 다른 방법들의 예시들은 전술한 내용을 참조한다.
비아(30)는 원뿔형일 수 있다. 비아(30)는 측벽(34), 제 1 개구부(opening)(40), 및 제 2 개구부(44)를 포함한다. 개구부들(40, 44) 각각은 20 내지 200 마이크로미터(μm) 사이에 있을 수 있다. 일 예시에서, 개구부(40)는 대략 90 내지 100 마이크로미터(μm) 사이의 직경을 갖고, 개구부(44)는 대략 30 내지 40 마이크로미터(μm)의 직경을 갖는다. 예시적으로 말하면, 다수의 비아들이 예컨대 100 미크론 간격을 갖고서 도 5에 도시된 것과 같이 패터닝되어 이격된 배열들을 형성할 수 있다. 개구부(44)는 시각적 검사로 탐지하기 어려울 수 있다. 개구 부(44)는 측벽(18)을 예컨대 다양한 표면 마감 처리[예, 비드 블래스팅(bead-blasting)]로 처리하는 것에 의해 추가적으로 위장될 수 있다.
비아 측벽(34)은 세정될 수 있다. 전술된 바와 같이, 폭넓은 다양한 세정 방법이 사용될 수 있다. 측벽(34)이 산화 피막 처리되는 예시에서, 측벽(34)의 세정은 측벽(34)의 산화 피막 처리를 개선한다.
도 3b를 참조하면, 측벽(34)은 유전체 물질로 산화 피막 처리되거나 코팅된다. 도 3b에서, 요소(49)는 동작 4와 관련하여 기재된 세정을 위한 어플리케이터(applicator), 및 동작 7에 따른 증착이 일어날 때 동작 7의 유전체 물질을 위한 어플리케이터 모두를 개략적으로 나타낸다.
측벽(34)이 산화 피막 처리되는 경우, 도 3c에서 예시적으로 도시한 바와 같이 측벽(34)이 산화 피막 처리되는 동시에 전체 기판(14)을 산화 피막 처리하는 것이 더 효율적일 수 있다. 이 경우, 비아 측벽(34)을 포함하여 전체 기판(14)이 또한 한 번에 세정될 수 있다. 상술된 바와 같이, 유형 Ⅰ 또는 유형 Ⅱ의 산화 피막 처리가 사용될 수 있다. 측벽(34)을 산화 피막 처리하는 것에 의해, 여기서는 슬리브(sleeve; 48))인 절연층은 측벽(34) 상에 형성된다. 도 2의 예시에서, 비아(30)를 형성하기 전에 산화 피막 처리된 금속 기판을 제공하고, 이후에 비아 측벽(34) 상에 박막을 증착하는 것이 더 효율적일 수 있다.
기판(14)이 비아(30)를 형성하기 전에 산화 피막 처리되지 않은 경우, 제 1 면(16) 및 제 2 면(18)은 측벽(34)과 동시에 산화 피막 처리될 수 있다. 기판(14)이 알루미늄으로 형성된 예시에서, 산화 피막 처리 프로세스는 5 미크론 내지 75 미크론 사이의 두께의 산화알루미늄의 표면(60)을 형성할 수 있다. 절연 슬리브(48)를 형성하는 산화 피막 처리 층의 두께는 대략 5 미크론일 수 있고, 개구부(44)를 완전히 막아서는 안 된다.
도 3d를 참조하면, 전기적으로 도전성인 충진제(filler) 물질(50)은 비아(30)로 충진된다. 전기적으로 도전성인 충진제 물질(50)의 일 예시는 비아(30) 내에서 건조시키는 Anapro의 상품명으로 거래되는 은 나노 입자 액상 도전성 잉크이다. 비아(30)는 다양한 충진 방법 형태를 사용하여 충진 물질(50)로 충진될 수 있다. Anapro의 경우, 잉크젯(ink jet) 방법이 사용될 수 있다. 사용될 수 있는 다른 충진 물질은 Masterbond의 상품명으로 거래되며, 이는 비아(30)를 통해 주입될 수 있는 2부분의 도전성 에폭시이다. Masterbond는 액체이며, 주입된 이후에 비아(30) 내에서 양생한다. 충진 물질(50)이 도전성이고 측벽(34)은 언급한 바와 같이 비도전성이기 때문에, 분리된 도전성 콘택트가 형성된다. 전기적 신호들은 기판(14)으로 누전되지 않고 충진 물질(50)을 통과할 수 있다. 또한, 다수의 비아들이 제공될 때, 비아들의 집합들이 서로 분리되어 있을 수 있고, 이에 따라 다른 전기적 신호들이 다른 충진된 비아들을 통해 통과될 수 있다.
도 4a 내지 도 4e는 분리된 전기적 콘택트를 생성하기 위한 다른 실시예를 도시한다. 도시된 바와 같이, 기판(14)은 기판(14)의 두께(20)에 미치는 포켓(pocket; 24)을 포함하고, 이에 따라 포켓(24)에서 기판은 두께(22)를 갖는다. 포켓(24)은 방법의 일부로서 기판(14) 내에 형성될 수 있고, 또는 기판(14)은 그 위에 미리 형성된 포켓(24)을 가질 수 있다. 도시된 예시에서, 포켓(24)은 기 판(14)에 형성되고, 도전성 기판(14)에 노출된 포켓(24)의 측벽(26) 및 기저부(base; 28)를 둔다. 도 4a 내지 4e에 도시된 예시에서, 비아들(30)은 포켓(24)의 기저부(28)에서 기판(14)에 형성된다. 또한 이 예시에서, 비아들(30)은 도 3a 내지 3d의 예시와 유사한 방식으로 어플리케이터(48)에 의해 세정된다. 포켓(24)의 측벽(26)은 비아 측벽(34)과 동시에 세정될 수 있다.
도 4c에 도시된 것과 같이, 측벽(26), 기저부(28), 및 비아 측벽(34)은 산화 피막 처리될 수 있다. 이 경우, 측벽(26), 기저부(28), 및 비아 측벽(34)이 산화 피막 처리될 때 전체 기판(14)을 산화 피막 처리하는 것이 더 효율적일 수 있다. 대안적으로, 알루미늄을 사용하는 다른 예시에서, 기판은 포켓(24) 및/또는 비아(30)를 형성하기 전에 산화 피막 처리될 수 있다. 이 대안적인 예시에서, 측벽(26), 기저부(28), 및 비아 측벽(34)은 예컨대 CVD 기술을 사용하여 유전체 물질로 코팅될 수 있다.
도 4d 및 4e를 참조하면, 전기적으로 도전성인 충진제(50)는 비아(30) 내에 위치된다. 도전성 충진제는 도 4d에 도시된 것과 같이 비아(30)에 개별적으로 위치될 수 있고, 또는 도 4e와 같이 전체로 비아(30)에 위치될 수 있다. 도 4f에 도시된 바와 같이, 포켓(24)은 추가적으로 도전성 물질(52)로 충진될 수 있다. 도전성 물질(52)은 도전성 물질(50)과 동일하거나 다른 물질일 수 있다.
도 5는 분리된 전기적 콘택트들을 포함하는 영역(64)을 갖는 하우징 요소(62)일 수 있는 산화 피막 처리된 금속 패키지를 도시한다. 영역(64)은 분리된 전기적 콘택트들을 나타내기 위해 일련의 점들을 포함하는 것으로서 도시되지만, 응용에서 분리된 전기적 콘택트들은 영역(64)에 도시된 점들보다 눈에 보이기가 더 어려울 수 있다. 영역(64)은 셀룰러 전화에 대한 안테나로서 사용될 수 있거나, 또는 다른 예시에서 영역(64)과의 물리적 접촉은 전자 장치를 켜거나 끄기 위한 기능을 할 수 있다. 또한, 알파벳과 숫자의 조합 심볼들은 키 센서(key sensor)로서 동작하기 위해 분리된 전기적 콘택트들와 연관될 수 있다. 상기 키 센서들은 패키지 또는 하우징 요소(62)의 일부분으로 나타날 수 있지만, 사실 하나 이상의 분리된 전기적 콘택트들에 접촉한다.
상기 언급된 실시예들은 본 발명의 용이한 이해를 허용하기 위해 기재된 것이며, 본 발명을 제한하지 않는다. 반대로, 본 발명은 첨부된 청구항의 원리 및 범위 내에 포함되는 다양한 수정 및 등가적 배치를 포함하도록 의도되며, 상기 범위는 법에서 허용하는 대로 모든 수정 및 등가적 구조를 포함하도록 광의적인 해석이 허용된다.

Claims (12)

  1. 금속 기판에 전기적으로 분리된 콘택트(contact)를 생성하는 방법에 있어서,
    적어도 하나의 측벽(sidewall)을 포함하는 비아(via)를 상기 금속 기판에 형성하는 단계;
    상기 비아의 상기 적어도 하나의 측벽 상에 유전체 슬리브(sleeve)를 형성하는 단계; 및
    상기 유전체 슬리브를 형성한 후에, 전기적으로 도전성의 물질로 상기 비아를 충진하는 단계
    를 포함하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  2. 제1항에 있어서, 상기 유전체 슬리브를 형성하기 전에, 식각(etching) 처리로 상기 비아의 상기 적어도 하나의 측벽을 세정하는 단계를 더 포함하는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 유전체 슬리브는 산화 피막 처리(anodization) 또는 화학 기상 증착(chemical vapor deposition)을 통해 형성되는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판은 알루미늄으로 이루 어지고, 상기 유전체 슬리브를 형성하도록 상기 비아가 형성된 후에 상기 알루미늄이 산화 피막 처리되는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기판은 그 위에 형성된 포켓(pocket)을 포함하고, 상기 포켓은 적어도 하나의 측벽 및 기저부(base)를 포함하고, 상기 비아는 상기 포켓의 상기 기저부에 형성되는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  6. 제5항에 있어서, 상기 포켓은 상기 전기적으로 도전성의 물질로 충진되는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전기적으로 도전성의 물질은 도전성 잉크, 또는 은 나노 입자 액상 도전성 에폭시(silver nano particle liquid conductive epoxy)인 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 비아는 90 내지 200 마이크로미터 사이의 제 1 직경을 갖는 제 1 단부(end), 및 20 내지 50 마이크로미터 사이의 제 2 직경을 갖는 제 2 단부를 포함하는 것을 특징으로 하는 금속 기판에 전 기적으로 분리된 콘택트를 생성하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 비아는 레이저 천공(laser drilling)에 의해 형성되는 것을 특징으로 하는 금속 기판에 전기적으로 분리된 콘택트를 생성하는 방법.
  10. 제1항 내지 제9항 중 어느 한 항의 방법을 사용하여 형성되는 전기적으로 분리된 콘택트(contact)를 복수로 포함하는 하우징(housing) 요소.
  11. 제10항에 있어서, 복수의 상기 전기적으로 분리된 콘택트들을 사용하는 안테나 부재(antenna portion)를 포함하는 것을 특징으로 하는 하우징 요소.
  12. 제10항에 있어서, 상기 복수의 전기적으로 분리된 콘택트들 중 적어도 하나는 온(on)/오프(off) 스위치로서 동작하는 것을 특징으로 하는 하우징 요소.
KR1020097023952A 2007-05-25 2008-05-14 금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스 KR20100023804A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/753,996 US7886437B2 (en) 2007-05-25 2007-05-25 Process for forming an isolated electrically conductive contact through a metal package
US11/753,996 2007-05-25

Publications (1)

Publication Number Publication Date
KR20100023804A true KR20100023804A (ko) 2010-03-04

Family

ID=40071052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097023952A KR20100023804A (ko) 2007-05-25 2008-05-14 금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스

Country Status (6)

Country Link
US (2) US7886437B2 (ko)
JP (2) JP2010528491A (ko)
KR (1) KR20100023804A (ko)
CN (1) CN101681818B (ko)
TW (1) TWI435679B (ko)
WO (1) WO2008147695A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016047927A1 (ko) * 2014-09-23 2016-03-31 주식회사 포인트엔지니어링 안테나 패턴을 지지하는 기판 및 이를 이용한 안테나
KR20190038655A (ko) * 2016-09-28 2019-04-08 후아웨이 테크놀러지 컴퍼니 리미티드 모바일 장치의 금속 인클로저, 금속 인클로저의 제조 방법, 및 모바일 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7886437B2 (en) * 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package
US8220142B2 (en) * 2007-10-03 2012-07-17 Apple Inc. Method of forming a housing component
US8687359B2 (en) * 2008-10-13 2014-04-01 Apple Inc. Portable computer unified top case
KR20100045857A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
CH704884B1 (fr) * 2011-04-29 2015-04-30 Suisse Electronique Microtech Substrat destiné à recevoir des contacts électriques.
TWI454320B (zh) * 2011-08-19 2014-10-01 Jieng Tai Internat Electric Corp 填補穿孔的方法
JP2013045804A (ja) * 2011-08-22 2013-03-04 Shinko Electric Ind Co Ltd 基材
US8894868B2 (en) 2011-10-06 2014-11-25 Electro Scientific Industries, Inc. Substrate containing aperture and methods of forming the same
CN104685456A (zh) 2012-07-12 2015-06-03 伊雷克托科学工业股份有限公司 交互控制系统、其制造方法以及并入交互控制系统的装置
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
WO2015076802A1 (en) * 2013-11-21 2015-05-28 Hewlett Packard Development Company, L.P. Oxidized layer and light metal layer on substrate
US10989640B2 (en) 2015-03-24 2021-04-27 Bell Helicopter Textron Inc. Method for defining threshold stress curves utilized in fatigue and damage tolerance analysis
US10732085B2 (en) 2015-03-24 2020-08-04 Bell Helicopter Textron Inc. Notch treatment methods for flaw simulation
EP3428955A1 (en) * 2017-07-10 2019-01-16 Murata Manufacturing Co., Ltd. Substrates employing surface-area amplification, for use in fabricating capacitive elements and other devices

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3296099A (en) * 1966-05-16 1967-01-03 Western Electric Co Method of making printed circuits
US4155972A (en) 1977-09-06 1979-05-22 Keystone Consolidated Industries, Inc. Multiple-shot method of molding plastic products
JPS59159595A (ja) * 1983-03-03 1984-09-10 オ−ケ−プリント配線株式会社 金属プリント基板の製造方法
US5293025A (en) 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
JPH07201260A (ja) 1993-12-29 1995-08-04 Yamatake Honeywell Co Ltd 電子スイッチの表示窓形成方法
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5614114A (en) 1994-07-18 1997-03-25 Electro Scientific Industries, Inc. Laser system and method for plating vias
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
TW309654B (ko) * 1995-03-29 1997-07-01 Olin Corp
US5699613A (en) 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
US5757079A (en) 1995-12-21 1998-05-26 International Business Machines Corporation Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages and the resulting MLTF structure
US6631558B2 (en) 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
WO1997046349A1 (en) 1996-06-05 1997-12-11 Burgess Larry W Blind via laser drilling system
US5787578A (en) 1996-07-09 1998-08-04 International Business Machines Corporation Method of selectively depositing a metallic layer on a ceramic substrate
US5718326A (en) 1996-07-22 1998-02-17 Delco Electronics Corporation Backlit button/switchpad assembly
US6541709B1 (en) 1996-11-01 2003-04-01 International Business Machines Corporation Inherently robust repair process for thin film circuitry using uv laser
WO1998020557A1 (en) 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for reducing via inductance in an electronic assembly and device
DE19717636A1 (de) 1997-04-25 1998-11-12 Trw Fahrzeugelektrik Verfahren zur Herstellung eines Blendenteils, Betätigungsteils oder dergleichen Teile mit Funktionssymbolen für die Beleuchtung mit Durchlicht
JPH11298104A (ja) * 1998-04-16 1999-10-29 Sumitomo Metal Electronics Devices Inc 半導体搭載用回路基板
GB9811328D0 (en) 1998-05-27 1998-07-22 Exitech Ltd The use of mid-infrared lasers for drilling microvia holes in printed circuit (wiring) boards and other electrical circuit interconnection packages
US6400018B2 (en) 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
US6235544B1 (en) 1999-04-20 2001-05-22 International Business Machines Corporation Seed metal delete process for thin film repair solutions using direct UV laser
JP2003511240A (ja) 1999-09-30 2003-03-25 シーメンス アクチエンゲゼルシヤフト 積層体をレーザー穿孔する方法及び装置
JP2001237512A (ja) * 1999-12-14 2001-08-31 Nitto Denko Corp 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法
JP3330925B2 (ja) 2000-04-05 2002-10-07 株式会社日鉱マテリアルズ レーザー穴開け用銅箔
DE10125397B4 (de) * 2001-05-23 2005-03-03 Siemens Ag Verfahren zum Bohren von Mikrolöchern mit einem Laserstrahl
JP2003101177A (ja) * 2001-09-25 2003-04-04 Hitachi Aic Inc メタルコア配線板とその製造方法、及び、かかるメタルコア配線板を利用した回路部品
US20030066679A1 (en) 2001-10-09 2003-04-10 Castro Abram M. Electrical circuit and method of formation
US6627844B2 (en) 2001-11-30 2003-09-30 Matsushita Electric Industrial Co., Ltd. Method of laser milling
US6541712B1 (en) 2001-12-04 2003-04-01 Teradyhe, Inc. High speed multi-layer printed circuit board via
US6863926B2 (en) * 2002-01-15 2005-03-08 David Mark Lynn Corrosive-resistant coating over aluminum substrates for use in plasma deposition and etch environments
TW558823B (en) 2002-04-10 2003-10-21 Via Tech Inc Through-hole process of integrated circuit substrate
US20040112881A1 (en) 2002-04-11 2004-06-17 Bloemeke Stephen Roger Circle laser trepanning
TWI271131B (en) 2002-04-23 2007-01-11 Via Tech Inc Pattern fabrication process of circuit substrate
TW561803B (en) 2002-10-24 2003-11-11 Advanced Semiconductor Eng Circuit substrate and manufacturing method thereof
TW587322B (en) 2002-12-31 2004-05-11 Phoenix Prec Technology Corp Substrate with stacked via and fine circuit thereon, and method for fabricating the same
US6867121B2 (en) 2003-01-16 2005-03-15 International Business Machines Corporation Method of apparatus for interconnecting a relatively fine pitch circuit layer and adjacent power plane(s) in a laminated construction
US20050137942A1 (en) * 2003-09-17 2005-06-23 Lafleur Bernard B. Rapid depolyment portable interactive kiosk
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7402758B2 (en) 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
US8084866B2 (en) * 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7018219B2 (en) 2004-02-25 2006-03-28 Rosenau Steven A Interconnect structure and method for connecting buried signal lines to electrical devices
US20050189656A1 (en) 2004-02-26 2005-09-01 Chun Yee Tan Micro-vias for electronic packaging
US20060091023A1 (en) 2004-10-28 2006-05-04 Ahsan Bukhari Assessing micro-via formation PCB substrate manufacturing process
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
US7884315B2 (en) 2006-07-11 2011-02-08 Apple Inc. Invisible, light-transmissive display system
US7527872B2 (en) * 2005-10-25 2009-05-05 Goodrich Corporation Treated aluminum article and method for making same
US20070275540A1 (en) * 2006-05-24 2007-11-29 Hackitt Dale A Backside via formation prior to die attachment
US7968820B2 (en) * 2006-06-02 2011-06-28 Electro Scientific Industries, Inc. Method of producing a panel having an area with light transmissivity
US8394301B2 (en) * 2006-06-02 2013-03-12 Electro Scientific Industries, Inc. Process for forming panel with an optically transmissive portion and products related thereto
US7655292B2 (en) * 2007-04-11 2010-02-02 Kaylu Industrial Corporation Electrically conductive substrate with high heat conductivity
US8134235B2 (en) * 2007-04-23 2012-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional semiconductor device
US7886437B2 (en) * 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016047927A1 (ko) * 2014-09-23 2016-03-31 주식회사 포인트엔지니어링 안테나 패턴을 지지하는 기판 및 이를 이용한 안테나
US10193207B2 (en) 2014-09-23 2019-01-29 Point Engineering Co., Ltd. Substrate for supporting antenna pattern and antenna using same
KR20190038655A (ko) * 2016-09-28 2019-04-08 후아웨이 테크놀러지 컴퍼니 리미티드 모바일 장치의 금속 인클로저, 금속 인클로저의 제조 방법, 및 모바일 장치
US11178785B2 (en) 2016-09-28 2021-11-16 Huawei Technologies Co., Ltd. Metal enclosure of mobile device, production method for metal enclosure, and mobile device

Also Published As

Publication number Publication date
CN101681818B (zh) 2011-11-23
TW200913850A (en) 2009-03-16
US20080289178A1 (en) 2008-11-27
CN101681818A (zh) 2010-03-24
US20110131807A1 (en) 2011-06-09
TWI435679B (zh) 2014-04-21
WO2008147695A1 (en) 2008-12-04
US8117744B2 (en) 2012-02-21
US7886437B2 (en) 2011-02-15
JP2014143423A (ja) 2014-08-07
JP2010528491A (ja) 2010-08-19

Similar Documents

Publication Publication Date Title
KR20100023804A (ko) 금속 패키지를 통해 분리되고 전기적으로 도전성인 콘택트를 형성하기 위한 프로세스
JP5123185B2 (ja) 半導体ウエハの貫通ホールめっき方法
JP4996096B2 (ja) 発光装置及びその製造方法
US3967000A (en) Riser protection for anodes
TW201121378A (en) Metal deposition
TW200934325A (en) Method for forming circuit
JP3779745B2 (ja) プリント回路基板とフィルム回路基板の製造方法
JP4199206B2 (ja) 半導体装置の製造方法
JP2012146800A (ja) 半導体装置及び半導体装置の製造方法
EP1100096B1 (en) Electronic device and manufacture thereof
US20230345642A1 (en) Asymmetrical electrolytic plating for a conductive pattern
US20140014401A1 (en) Circuit device and method for making the same
WO2017129933A1 (en) Droplet deposition head
JP3778895B2 (ja) コンデンサー体の端子形成方法
US7479670B2 (en) Organic electronic component with high resolution structuring, and method of the production thereof
JP2008016507A (ja) 電気配線の製造方法
KR20100023805A (ko) 전도성 비아 형성
KR20210097757A (ko) 캡핑된 금속화된 비아를 형성하는 방법
JP2003318501A (ja) 配線基板
JP2000068653A (ja) 多層基板のスミア除去方法
JP4914796B2 (ja) 配線基板の製造方法および配線基板
JP2008198794A (ja) 固体電解コンデンサ及びその製造方法
JP2004140403A (ja) 電子部品の製造方法
KR101913842B1 (ko) 비아 콘택 형성 방법
KR100490756B1 (ko) 캡을 이용한 양극 접합 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right