KR20100012865A - 열 순환이 가능한 연결 - Google Patents

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KR20100012865A
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존 트레자
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쿠퍼 에셋 엘티디. 엘.엘.씨.
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Abstract

전기적 연결 생성 방법은, 2개의 다른 칩들 중 하나의 칩 위에 한 쌍의 콘택을 제공하는 단계로, 상기 한 쌍의 콘택은 콘택들 사이의 볼륨을 획정하며, 상기 볼륨은 용융점을 각각 가지는 적어도 2개의 조성물을 함유하고, 상기 조성물들은 제1 온도로의 가열이 적어도 2개의 조성물들 중 적어도 하나의 조성 변화를 야기하고, 그 조성 변화는 상기 제1 온도와 상기 적어도 2개의 조성물들 중 적어도 제1 조성물의 용융점보다 높은 제2 온도의 새로운 조성물 용융점을 가지는 새로운 조성물로 되도록 하는, 한 쌍의 콘택을 제공하는 단계와; 상기 한 쌍의 콘택과 적어도 2개의 조성물을 제1 온도로 가열하는 단계를 포함한다.
전기적 연결, 택 앤드 퓨즈 공정, 조성 변화

Description

열 순환이 가능한 연결{HEAT CYCLE-ABLE CONNECTION}
본 발명은 반도체, 보다 상세하게는 그러한 다바이스용 전기적 연결에 관한 것이다.
칩들을 적층할 때에, 칩과 칩을 연결하는 방식으로는 본래 2가지 방식이 있다. 하나는, 칩을 완전하게 적층하고 나서, 전기 전도성 접합 재료가 전도 패스를 형성하는 데에 필수적인 조건으로 스택 전체를 동시에 가열 및 냉각시키는 것이다. 다른 하나는, 2개의 부재들의 연결 부위를 가열 및 냉각하여 순차적으로 2개의 부재를 연결하고, 그런 다음 동일한 방식으로 다음 칩을 순차적으로 부착시킴으로써 스택을 완성하는 것이다.
첫 번째 "동시 처리"(concurrent) 방식은 실제 경우에서 스택 부재들 간의 정렬 상태를 유지하기가 어렵다는 단점을 가지고 있다. 또한, 각 연결부들 모두가 스택의 구성 부재들 간에 신뢰성 있는 상호연결부를 형성하는 데에 필수적인 적당한 조건상태를 겪게 하는 것을 보증하기도 어렵다. 따라서, 연결부 근방의 조건상태가 요구되는 상태보다 불충분하거나 지나치게 과잉인 경우에는 특정한 연결이 형성되지 않을 위험이 있다.
두 번째, "순차 처리"(sequential) 방식에는 위와 같은 정렬 문제는 없다. 그러나, 이 방식 역시 단점을 갖는데, 이는 첫 번째 연결 후에 칩들을 접합하는 데에 사용되는 열이 이전에 접합된 칩들의 연결부에 악영향을 미칠 수 있기 때문이다.
따라서, 종래의 동시적 또는 순차적 접합 기법 사용 시에 발생하는 문제들을 감소시키거나 이들 문제들이 나타나지 않으면서 스택을 형성하는, 칩들의 개선된 접합 방식이 요구된다.
본 출원인은 전술한 문제점들이 나타나지 않는 순차적 기법 또는 동시적 기법을 통해 (칩, 다이 또는 웨이퍼 베이스 위에) 칩들로 이루어진 스택을 생성하는 방법을 고안하였다.
일 태양은 전기적 연결을 생성하는 방법을 포함한다. 상기 방법은, 2개의 다른 칩들 중 하나의 칩 위에 한 쌍의 콘택을 제공하는 단계로, 상기 한 쌍의 콘택은 콘택들 사이의 볼륨을 획정하며, 상기 볼륨은 각각이 용융점을 가지는 적어도 2개의 조성물을 함유하고, 상기 조성물들은 제1 온도로의 가열이 적어도 2개의 조성물들 중 적어도 하나의 조성 변화를 야기하고, 그 변화는 상기 제1 온도와 상기 적어도 2개의 조성물들 중 적어도 제1 조성물의 용융점보다 높은 제2 온도의 새로운 조성물 용융점을 가지는 새로운 조성물로 되도록 하는, 한 쌍의 콘택을 제공하는 단계와; 상기 한 쌍의 콘택과 적어도 2개의 조성물을 제1 온도로 가열하는 단계를 포함한다.
또 다른 태양은 칩들로 이루어진 스택을 포함한다. 칩들로 이루어진 스택은, 제1 용융점을 가지는 제1 재료 조성물을 사용하여 2개의 칩들을 서로 전기적으로 접합하는 쌍으로 이루어진 제1 콘택 세트와; 상기 제1 용융점보다 낮은 제2 용융점을 가지는 접합 성분 조성물을 포함하는 2개의 칩들 중 어느 하나의 칩 위에 있는 한 세트의 콘택들로서, 상기 한 세트의 콘택들이 제3 칩 위의 대응하는 콘택 세트와 정합되고, 상기 콘택 세트와 그에 대응하는 콘택 세트가 상기 제1 및 제2 용융점 사이에 대응하는 온도로 가열될 때에, 상기 접합 성분 조성물이 제1 재료 조성물로 되는, 한 세트의 콘택들을 포함한다.
또 다른 태양은 전기적 콘택 상에서 수행되는 방법을 포함한다. 상기 방법은, 연결 지점에서 위치하는 적어도 2개의 전도성 재료를 제1 온도로 가열하는 단계로, 상기 제1 온도는 상기 적어도 2개의 전도성 재료들 중 제1 재료의 적어도 일부가 상기 적어도 2개의 전도성 재료들 중 제1 재료의 용융점보다는 높지만 상태도 상에서 상기 적어도 2개의 전도성 재료들 중 제1 재료의 액상 상태에 대응하는 액상선 보다는 낮은, 연결 지점에서 위치하는 적어도 2개의 전도성 재료를 제1 온도로 가열하는 단계와; 상기 연결 지점이 상기 적어도 2개의 전도성 재료들 중 제1 재료의 적어도 일부가 고 용융점을 가지는 상태로 변화하는 데에 필요한 온도 미만으로 냉각되는 단계를 포함한다.
본 명세서에 개시된 장점들과 특징들은 대표적인 실시 형태로부터 얻을 수 있는 많은 장점들과 특징들로서, 본 발명의 이해를 보조하는 데에만 사용된다. 이들 장점들과 특징들은 청구항에 규정된 본 발명 또는 청구항의 균등물에 대해서만 한정되는 것으로 간주되어서는 안 된다는 점을 이해해야 한다. 예를 들어, 이들 장점들의 일부는 이들 장점들이 단일의 실시 형태 내에 동시에 존재할 수 없다는 점에서 서로 모순될 수도 있다. 이와 유사하게, 어떤 장점들은 본 발명의 일 태양에만 적용될 수 있으며, 다른 태양에는 적용되지 못할 수도 있다. 따라서 이러한 모든 특징들과 장점들이 등가물을 결정하는 지표로 간주되어서는 안 된다. 본 발명의 다른 특징 및 장점들은 아래의 발명의 상세한 설명, 도면 및 청구범위로부터 명백해질 것이다.
도 1은 금과 주석으로 이루어진 이원합금의 상태도이다.
도 2는 본 명세서에 개시된 방법의 변형례에 따른 콘택(200)의 단면 사진이다.
도 3은 도 2에 도시한 것과 같은, 유사한 오리지널 성분 콘택이 메이팅 콘택과 접합한 후의 단면 사진이다.
도 4는 콘택의 단면 사진이다.
도 5는 다른 콘택과 접합한 후에 찍은, 도 4와 유사한 콘택의 단면 사진이다.
도 6은 고온 노출을 종료한 후에 찍은, 도 5와 유사한 콘택의 단면 사진다.
도 7은 Pb와 Sn 이원합금의 상태도이다.
도 8a 내지 도 8h는 상기 방법의 변형례를 사용하는 스택 생성을 도시한다.
본 명세서에 기재된 기법들은, 개시되어 있는 바와 같이, 칩들의 스택을 매 우 컴팩트하게 형성하는 데에 특히 적합하다. 또한, 이러한 기법들은 본 명세서에 기재되어 있는 많은 기술과는 다른 추가의 장점을 제공하는 "택 앤드 퓨즈"(tack and fuse) 공정을 사용할 수 있다.
또한, 현재 본 출원과 함께 출원되었으며 그 내용이 본 출원에 참고문헌으로 통합되어 있는, 발명의 명칭이 "전자 연결부 내의 이동형 접합"(mobile binding in an electronic connection)인 미국 특허 공개 공보는 연결부에서의 상 편석이 일어나는 문제를 감소시키거나 없애는 방법을 개시하고 있다. 다음에서 명확해지는 바와 같이, 상기 방법은 본 명세서에 개시된 기법과 완전히 병용할 수 있으며, 병용하는 경우에는 이들 중 어느 하나만을 사용해서는 얻을 수 없는 추가의 장점을 달성할 수가 있다.
특히, 본 발명자들은 전술한 문제점들이 나타나지 않는 순차 처리 또는 동시 처리를 통해 (칩, 다이 또는 웨이퍼 베이스 위에) 칩들의 스택을 생성할 수 있도록 하는 기법들을 추가로 개선하였다. 또한, 일부 실시 형태에서, 이동 원자들이 상 편석이나 공극(void)을 생성하지 않도록 특정 접합 재료와 함께 특정 장벽층을 사용한다. 이는, 접합 재료가 유동하는 온도를 기초로 해서, 종전에 이미 형성되어 있는 연결부에 치명적인 영향을 미치지 않으면서 복수의 고온 가공 스텝이 이루어지도록, 사용되는 접합 재료를 특별히 선택함으로써 달성될 수 있다.
이는 다른 방식으로도 달성될 수 있다. 그러나 일반적으로 본 방법은, 전기 전도성을 갖는 연결부들의 초기 형성이 특정 온도 "T1"에서 일어나도록 하기 위해, 전기적 연결 형성의 일부를 구성하는 특정 재료(순수 금속, 실질적으로 순수한 금 속 또는 합금이든 간에)를 선택하는 단계를 포함한다. 그러나, 그러한 형성의 결과로, 전도성 연결부를 형성하는 재료들은 원재료의 용융점보다 높은 용융점을 갖는 조성으로 변하게 된다. 그 결과, 동일한 재료를 사용하여 생성되는 후속 연결부는 오리지널 연결부가 용융되지 않도록(또는 새로운 용융점이 T1보다 높거나, T1에 매우 근접하여도, 최소로 존재하는 오리지널 재료의 용융이 인지되지 않도록) 한다.
선택적으로는, 더 높은 온도 "T2"로의 후속 상승이 더 높은 용융점을 갖는 조성으로의 추가 변화를 야기하도록, 상기 재료들이 선택될 수 있다. 이러한 방식으로, 온도를 T1으로 후속 상승시키는 것은 아무런 영향을 미치지 않게 된다.
유리하게는, 상기 방법은 택 앤드 퓨즈 연결 공정과 함께 연계되기에 특히 유용한데, 이는 낮은 온도에서의 "택"(tack) 단계와 후속하는 고온에서의 "퓨즈"(fuse) 단계를 포함하기 때문이다.
상기 방법의 일례가 도 1 내지 도 3에 도시되어 있다.
본 실시예에서, 합금이 콘택 위에 적층된다. 본 실시예에서, 적층된 합금은 금과 주석 합금인데, 특정하게는 80%Au와 20%Sn이다. 도 1은 금과 주석으로 된 이원합금의 상태도(100)이다(여기서는 정확하게 축척에 맞추어 도시한 것은 아님). 상태도(100)에서 알 수 있듯이, 80/20 AuSn 합금의 공정점이 102로 지시되어 있다. 공정점(102)은 상기 성분으로 된 합금에서 가장 낮은 용융점을 나타낸다. 그러나 상기 합금이 더 고온으로 됨에 따라서, 그 합금은 존재하고 있는 일부 다른 재료들, 일례로 콘택 재료 또는 바람직하게는 ⅰ) 콘택과 합금 사이와 ⅱ) 합금의 상부 위 중 어느 하나에 증착되어 있는 재료와 반응하여 그 합금의 성분 조성의 변화를 야기한다. 상기 반응과 재료에 따라, 상기 조성 변화는 성분 조성의 중량%가 감소하거나 증가하는 것에 따라서 상태도 상에서 우측으로 또는 좌측으로 이동한다. 상태도에서 성분 조성이 용융점이 더 낮은 성분으로 이동되지 않는 한은, 그 성분 조성은 시작 조성보다도 용융점이 높은 조성으로 된다.
특정 실시 형태에 따라서는, 상태도 상에서의 이러한 좌측 또는 우측으로의 이동은 구성 성분 중 하나의 성분의 첨가, 제거 또는 다른 하나 또는 그 이상의 구성 성분의 첨가에 의해 이루어질 수 있다.
일례로서, 순수 주석 또는 주석 농도가 높은 금-주석 층이 상기 합금의 상부 위에 적층될 수 있다. 이에 따라서, 메인 금-주석 합금의 용융점에 도달하였을 때에, 부가된 주석 또는 금-주석 합금도 용융하고, 80/20 합금과 혼합하여 주석 함량이 높은 새로운 합금, 일례로 70/30 금-주석 합금을 형성한다. 이러한 성분 농도는 오리지널 조성보다도 우측에 있기 때문에, 용융점이 80/20 합금보다도 높다.
선택적으로, 예를 들어 금-주석 합금에서 주석을 인출하여, 합금 자체의 금 농도가 높게 하는 재료가 사용될 수 있다. 이는, 금 성분이 많아짐에 따라 상태도 상에서 좌측으로 이동하게 하여 얻어지는 합금의 용융점을 더 높게 만든다.
80/20 금-주석 합금의 경우, 상태도를 보면, 소망하는 결과를 달성하기 위한성분 조성 변화는, 주석을 첨가하거나 금을 감소시켜 상태도 상에서 조성 변화가 우측으로 이동하게 하거나 또는 주석을 감소시키거나 금을 첨가하여 상태도 상에서 조성 변화가 좌측으로 이동하게 하는 것 중 어느 하나일 수 있다.
다른 유사한 선택 실시예에서, 메인 합금의 성분 조성이 그 합금의 용융점이 높은 성분 조성으로 이동하게 하는 재료라면, 금 및 주석과 합금화하여 소량의 삼원합금을 형성하는 재료가 사용되어도 동일한 효과가 달성될 것이다.
도 2 및 도 3과 관련된 유사 실시예에서는, 전술한 바와 같은 방법과 재료(즉 80/20 Au-Sn)를 사용하지만, 예를 들어 합금과 콘택 사이의 장벽층 또는 합금 상부 위에 충분한 체적의 니켈이 캡으로 적층되어 있다. 도 2는 장벽층 재료(204)(Ni 장벽층)의 상부 위에 적층되어 있는 접합 재료(202)(80/20 Au/Sn 합금)를 구비하는, 본 명세서에 기재된 방법의 변형례에 따른 콘택(200)의 단면 사진이다. 상기 경우에서, 약 300℃의 고온 또는 그 보다 높은 온도에서, 재료는 어느 정도까지 확산된다. 그 결과로, 니켈이 이동도가 높은 주석의 일부를 포획하고, 그 나머지를 흡수하면서, 주석 원자들이 이동도가 낮은 성분(본 경우에는 금)의 함량이 높은 조성으로 되어 있는 Au-Sn 합금의 뒤쪽에 남아 있는 Ni 층에 또는 합금에 의해 흡수될 것이다.
도 3은 도 2에 도시된 것과 같은, 유사 오리지널 성분 콘택(302)의 단면 사진으로, 전술한 바와 같이 콘택이 고온에서 메이팅 콘택(304)에 접합된 후에, 2개의 콘택(302, 304) 사이에 전기 전도성 연결부가 형성되었다. 도 3에서, 전술한 방법을 사용한 결과, 상기 콘택 쌍(302, 304) 사이 부분의 새로운 조성은 오리지널 80/20 %비율과는 상이하다. 일부 영역(306)에서는 금 성분이 97%인 반면, 일부 영역(308)에서는 주석이 25%이다. 그 결과, 도 1의 상태도(100)로부터, 획득되는 다양한 재료들의 용융점이 급격하게 변한다는 것이 명백해진다. 또한, 콘택의 실질적인 부분의 금 함량이 95%를 상회하기 때문에, 콘택의 대부분의 용융점은 300℃보다 높은 1000℃에 근접한다. 주석 농도가 높은 영역일지라도 그 용융점이 300℃보다는 400℃에 근접한다.
또한, 유리하게는 니켈을 상기 성분조성 혼합물에 첨가하면 주석의 이동 경향이 작아질 것이다. 이것은 상 편석 문제의 발생 경향이 감소한다는 것을 의미한다.
유리하게는, 또한, 주석의 합금화 또는 흡수는 혼합물 전체가, 상(phase)에서 호칭되는 액상 상태(liquidus state)와는 상이한 상태로 출원인 및 상기 본 출원에 통합되어 있는 명세서에서 "액상"(liquidous 또는 liquidus)으로 호칭하는, 자기-입장(self-entering)되는 것을 예방한다.
그러나, 예를 들어 포스트 및 침투 연결 방식을 사용할 때에, 일부 실시예에서의 연결부는 연결부의 일부 부품 또는 재료의 상태도 상의 액상 상태보다 약간 연질화될 수 있다. "연성"(malleable) 재료는 고온에서 그 재료에 포스트가 침투할 수 있을 정도로 연질화될 필요가 있으나, 용융 상태는 물론이고 본 출원인이 위에서 정의한 바와 같은 "액상" 상태까지 연질화 되어서는 안 된다.
그 결과, 콘택은 상기 연결부에 어떠한 영향을 미치지 않으면서도 몇 번이고 오리지널 용융점까지 상승될 수 있다. 따라서, 상기 방식은 종전의 연결을 붕괴시키지 않으면서 새로운 연결이 형성되도록 여러 번 칩들을 스택에 부가하는 데에 사용될 수 있다는 점을 이해해야 한다.
물론, 조성 변화가 용융점을 상승시키는 한은, 초기 성분 조성이 최저 용융점에 해당하는 조성일 필요가 없다는 점도 이해해야 한다. 이는 재료가 편석된 상 태에서 시작해서 최종 상태로 되는, 다음의 실시예로부터 알 수 있다.
도 4는 100% 주석인 층(408)에 의해 덮여있는 100% 금 층(406)으로 다시 덮여 있는 디바이스 패스(404) 상부의 장벽층(402)으로 이루어져 있는, 일실시 형태에 따른 콘택(400)의 단면 사진이다. 여기서 장벽층(402)은 니켈이다.
도 4와 유사한 콘택은 또 다른 콘택과 접합되어(도 4에서는 도시되어 있지 않음) 전기 연결부를 형성한다. 본 실시예에서, 그 다른 콘택은 니켈 층으로 덮여 있는 포스트일 수 있다.
도 5는 택 앤드 퓨즈 공정 중 택 단계에서 다른 콘택(500)과 접합된 후에 촬영된, 도 4와 유사한 콘택(400)의 단면 사진이다.
콘택을 가열하면 용융점이 낮은 주석 층(408)이 금 층(406) 내로 확산하여 니켈 장벽층(402)을 관통한다. 이는, 여전히 실질적으로 약 금 100%인 층(406)은 존재하고, 오리지널 주석 100% 층 대신 금 80% 및 주석 20%인 합금층이 존재하도록, 조성을 변화시킨다. 따라서, 오리지널 조성이 도 1의 상태도 상의 점 "C0"와 "C1"에 있는 반면에, 금 층은 점 "C0" 근방에 있으나 새로운 조성은 도 1의 상태도에서 점 "C2"에 위치하므로, 주석이 주석-합금으로 변한 본 경우에, 용융점이 약 232℃에서 약 282℃로 상승하고, 금의 용융점은 실질적으로 변하지 않는다. (물론, 실제에 있어 금의 성분 조성이 100%를 약간 밑돌아서 용융점이 약간 낮아질 수는 있지만, 의미 있는 온도 범위는 232℃ 내지 282℃ 사이이므로, 이러한 변화는 의미가 적은 변화에 불과하다.) 도 5를 참조하면, 콘택 쌍(400, 500)이 일례로 택 앤드 퓨즈 공정에서 퓨즈 단계를 통해 적당한 고온으로 된다면, 조성 변화가 추가로 발 생할 것이다.
도 6은 일례로 퓨즈 공정에 의해 고온 노출 공정이 종료된 후에 찍은, 도 5와 유사한 콘택의 단면 사진이다. 도 6에서 알 수 있듯이, 연결부의 최종 성분 조성은 중앙 영역(602)이 거의 금(약 98%)이고, 측면 영역은 본 실시예에서는 약 45% 금, 35% 주석 및 20% 니켈인 금, 주석 및 니켈의 삼원 합금(604)이다. 상기 합금(604)의 용융점이 80%/20% 금-주석 합금의 용융점보다 높기 때문에, 전술한 것과 동일한 효과를 얻을 수가 있다. 따라서, 상기 연결부가 붕괴될 위험이 없으면서 상기 콘택이 상기 삼원 합금(604)이 형성되도록 하는 온도까지 열 순환될 수 있는데, 이는 그 성분 용융점이 상기 온도보다 상회하기 때문이다.
여기서 상기 방식이 순금속 또는 합금의 사용에 한정되지 않는다는 것은 당연하다. 동일한 방식이 솔더(납을 함유할 수도 있고, 함유하지 않을 수도 있음)에 대해 사용될 수 있다.
도 7은 납과 주석의 이원합금에 대한 상태도(700)를 나타낸다(여기서는 축척에 맞추어 정밀하게 도시한 것은 아님). 전술한 사항과 실시예를 기억한다면, 공정점(702)과 일치하는 초기 조성이 사용되고, 납을 추가하거나 아니면 주석을 제거하기 위해 추가의 조성이 사용되어, 조성이 상태도의 좌측으로 이동함에 따라 용융점이 상승할 것이란 점을 알 수 있을 것이다. 선택적으로, 동일한 시작점(702)에서, 납을 제거하거나 주석을 추가하도록 추가 조성이 사용된다면, 위와 반대로 조성이 상태도(700)의 우측으로 이동함에 따라 용융점이 상승할 것이다.
상태도에서 나타내고 있듯이, 약 60%Pb/40%Sn 조성으로 되어 있는 종래의 C4 솔더에도 동일한 방식이 유리하게 사용될 수 있다는 점을 이해해야 한다. 그렇게 하기 위해, C4 솔더가 가열될 때에 주석을 제거하거나 또는 납을 추가하도록 추가 조성이 사용되어야 한다는 것은 명확하다. 이러한 방식으로, 이들 조성 변화는 C4 조성의 좌측으로 되어 결과적으로 용융점이 높아진다. 연결부 형성을 위해 상기 방식이 수행되고, 최종 조성이 25%주석 및 75%납으로 되어 있다면, 용융점은 TC4 온도에서 상태도에서 "TN"으로 지시되어 있는 지점에 대응하는 온도까지 상승할 것이다. 그런 다음, 연결부의 온도는 상승하여 C4 용융점을 상회할 수 있으며, 그 온도가 TN 지점 온도를 초과하지만 않는다면 상기 연결부는 훼손되지 않을 것이다.
이제 상기 방식의 실시 형태를 통해, 순차적인 방식으로 칩의 스택(800)이 용이하게 생성될 수 있다. 본 방법은 도 8a 내지 도 8h에 매우 간단한 형태로 설명되어 있다. 도 8a 내지 도 8h는 상기 방식의 실시 형태를 사용하여 스택 생성 과정을 설명한다.
전술한 바와 같은 연결부를 사용하여, 스택(웨이퍼의 일부이거나 아니면 분리한 후)(도 8a)을 위한 2개의 칩(802, 804)을 모으고(도 8b), 연결 지점(806)의 온도를 연결부의 2개의 부품(808, 810) 중 어느 하나의 용융점보다 상회하게 상승시킨다. 여기서 부품(808, 810)은 본 명세서에 개시되어 있는 방식에 적합한 재료로 되어 있다. 이는 각 연결 지점(806)에서 전기 연결부가 형성되도록 하고, 전기적 전도성 접합 재료의 조성을 연결부를 생성하는 데에 사용되는 온도보다 높은 용융점을 가지는 새로운 조성(812)으로 변화시킨다. 그런 후에, 접합된 칩들(802, 804)은 연결부가 "세트"되도록 하는 온도 미만의 온도까지 냉각된다. 그런 다음, 추가의 칩(814)을 새로이 형성된 스택(도 8c)에 가지고 와서, 그 콘택들(본 명세서에 개시되어 있는 실시 형태들을 사용하며, 이상적으로는 첫 번째 2개의 칩을 접합하는 데에 사용되는 실시 형태와 동일한 실시 형태를 사용)이 각 연결 지점에서 스택 상의 메이팅 콘택들과 접촉될 수 있다. 이들 연결 지점들에서의 온도를 연결 형성 온도까지 순차적으로 상승시키면 세 번째 칩이 스택(도 8d)에 접합되지만, 그 접합 공정에 의해 생성된 조성의 용융점이 높기 때문에, 첫 번째 2개의 칩 사이의 연결부는 영향을 받지 않게 된다. 이러한 공정이 반복(도 8e, 도 8f)되고 반복(도 8g, 도 8h)될 수 있으며, 스택을 생성하는 데에 필요한 횟수만큼 반복될 수 있다.
상세한 설명(도면 포함)은 일부 대표적인 실시 형태만을 개시하고 있다는 점을 이해해야 한다. 독자들의 편의를 위해, 상술한 상세한 설명은 일부 실시가능한 실시 형태에 초점을 맞추었으며, 그 샘플은 본 발명의 원리를 교시하고 있다. 본 명세서에서는 모든 실시 가능한 형태를 완전히 나열하려고 하지는 않았다. 본 발명의 특정 부분을 위한 다른 실시 형태들은 제시되지 않았거나, 본 발명의 일부를 위해 활용될 수 있는 다른 실시 형태도 별도로 기재하지 않았지만, 이들 기재되지 않은 실시 형태들을 본 출원에서 권리로 주장하지 않는 것으로 간주되어서는 안 된다. 당업자라면 이와 같이 개시되지 않은 실시 형태들도 본 발명의 동일한 원리와 균등한 원리 내에 속한다는 것을 이해할 것이다.

Claims (18)

  1. 전기적 연결을 생성하는 방법으로서,
    2개의 다른 칩들 중 하나의 칩 위에 한 쌍의 콘택을 제공하는 단계로, 상기 한 쌍의 콘택은 콘택들 사이의 볼륨을 획정하며, 상기 볼륨은 용융점을 각각 가지는 적어도 2개의 조성물을 함유하고, 상기 조성물들은 제1 온도로의 가열이 적어도 2개의 조성물들 중 적어도 하나의 조성 변화를 야기하고, 그 조성 변화는 상기 제1 온도와 상기 적어도 2개의 조성물들 중 적어도 제1 조성물의 용융점보다 높은 제2 온도의 새로운 조성물 용융점을 가지는 새로운 조성물로 되도록 하는, 한 쌍의 콘택을 제공하는 단계와;
    상기 적어도 2개의 조성물들 중 적어도 하나로부터 나온 한 쌍의 커넥터들 사이에 새로운 조성물을 포함하는 전기 전도성 경로가 형성되도록, 상기 한 쌍의 콘택과 적어도 2개의 조성물을 제1 온도로 가열하는 단계를 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  2. 제1항에 있어서,
    상기 가열 단계 후에, 한 쌍의 콘택의 온도를 제1 온도 미만의 온도로 냉각시키는 냉각 단계를 추가로 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  3. 제2항에 있어서,
    상기 냉각 단계 후에, 상기 2개의 다른 칩들 중 어느 한 칩 위의 메이팅 콘택들에 제3 칩의 콘택들을 위치시키는 단계와;
    상기 콘택들과 메이팅 콘택들을 적어도 상기 제1 온도보다는 높지만 제2 온도보다는 낮은 온도로 가열하는 단계와;
    상기 콘택들을 가열한 후에 그 콘택들을 제1 온도 미만의 온도로 냉각하는 단계를 추가로 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  4. 제1항에 있어서,
    상기 한 쌍의 콘택을 제공하는 단계는 콘택들 중 하나의 콘택과 상기 볼륨 사이에 장벽층을 제공하는 단계를 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  5. 제1항에 있어서,
    상기 한 쌍의 콘택을 제공하는 단계는, 상기 제1 온도를 상회하는 온도에서 상기 적어도 2개의 조성물들 중 한 조성물과 합금화되는 볼륨 내에 재료를 제공하는 단계를 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  6. 제1항에 있어서,
    상기 한 쌍의 콘택을 제공하는 단계는, 상기 볼륨 내의 층상화된 형태로 적어도 2개의 조성물들을 제공하는 단계를 포함하는 것을 특징으로 하는 전기적 연결 생성 방법.
  7. 칩들로 이루어진 스택으로서,
    제1 용융점을 가지는 제1 재료 조성물을 사용하여 2개의 칩들을 서로 전기적으로 접합하는, 쌍으로 이루어진 제1 콘택 세트와;
    상기 제1 용융점보다 낮은 제2 용융점을 가지는 접합 성분 조성물을 포함하는 2개의 칩들 중 어느 하나의 칩 위에 있는 한 세트의 콘택들로서, 상기 한 세트의 콘택들이 제3 칩 위의 대응하는 콘택 세트와 정합되고, 상기 콘택 세트와 그에 대응하는 콘택 세트가 상기 제1 및 제2 용융점 사이에 대응하는 온도로 가열될 때에, 상기 접합 성분 조성물이 제1 재료 조성물로 되는, 한 세트의 콘택들을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  8. 제7항에 있어서, 상기 제1 재료 조성물은 합금을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  9. 제7항에 있어서, 상기 접합 성분은 실질적으로 순수한 금속을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  10. 제7항에 있어서, 상기 접합 성분은 합금을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  11. 제7항에 있어서, 상기 접합 성분은 금을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  12. 제7항에 있어서, 상기 접합 성분은 주석을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  13. 제7항에 있어서, 상기 접합 성분은 니켈을 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  14. 제7항에 있어서, 상기 접합 성분은 솔더를 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  15. 제7항에 있어서, 쌍으로 이루어진 제1 콘택 세트 또는 콘택 세트 중 적어도 하나는 장벽층 재료를 추가로 포함하는 것을 특징으로 하는 칩들로 이루어진 스택.
  16. 제15항에 있어서, 상기 장벽층 재료는, 상기 접합 성분 조성물이 제1 재료 조성물로 됨에 따라 원자들을 바인드 업하는 전도성 재료인 것을 특징으로 하는 칩들로 이루어진 스택.
  17. 전기적 콘택들 상에서 수행되는 방법으로,
    연결 지점에서 위치하는 적어도 2개의 전도성 재료를 제1 온도로 가열하는 단계로, 상기 제1 온도는 상기 적어도 2개의 전도성 재료들 중 제1 재료의 적어도 일부가 상기 적어도 2개의 전도성 재료들 중 제1 재료의 용융점보다는 높지만 상태도 상에서 상기 적어도 2개의 전도성 재료들 중 제1 재료의 액상 상태에 대응하는 액상선 보다는 낮은, 연결 지점에서 위치하는 적어도 2개의 전도성 재료를 제1 온도로 가열하는 단계와;
    상기 연결 지점이 상기 적어도 2개의 전도성 재료들 중 제1 재료의 적어도 일부가 고 용융점을 가지는 상태로 변화하는 데에 필요한 온도 미만으로 냉각되는 단계를 포함하는 것을 특징으로 하는, 전기적 콘택들 상에서 수행되는 방법.
  18. 제17항에 있어서,
    상기 연결 지점이 냉각되는 단계에 이어서, 상기 연결 지점을 상기 제1 온도보다는 높지만 액상선 보다는 낮은 온도로 재가열하는 단계를 추가로 포함하는 것을 특징으로 하는, 전기적 콘택들 상에서 수행되는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008430A1 (en) * 2007-07-06 2009-01-08 Lucent Technologies Inc. Solder-bonding process
BRPI0914522B1 (pt) 2008-10-30 2019-04-02 Evogene Ltd Método para aumentar o rendimento, a biomassa, a taxa de crescimento, o vigor, oteor de óleo, e/ou a eficiência da utilização do nitrogênio de uma planta
JP6043058B2 (ja) 2011-11-07 2016-12-14 デクセリアルズ株式会社 接続装置、接続構造体の製造方法、チップスタック部品の製造方法及び電子部品の実装方法
JP6206159B2 (ja) * 2013-12-17 2017-10-04 三菱電機株式会社 半導体装置の製造方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US4465223A (en) * 1980-12-31 1984-08-14 International Business Machines Corporation Process for brazing
US4418857A (en) * 1980-12-31 1983-12-06 International Business Machines Corp. High melting point process for Au:Sn:80:20 brazing alloy for chip carriers
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4967950A (en) * 1989-10-31 1990-11-06 International Business Machines Corporation Soldering method
JPH0831617B2 (ja) 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
KR940006696B1 (ko) 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
JP2608513B2 (ja) 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
US5261593A (en) * 1992-08-19 1993-11-16 Sheldahl, Inc. Direct application of unpackaged integrated circuit to flexible printed circuit
US5603847A (en) 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5587119A (en) 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP2739855B2 (ja) 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
JP2790122B2 (ja) 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JPH10335383A (ja) 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11166935A (ja) 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US5962922A (en) 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6122187A (en) 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6316737B1 (en) 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3386029B2 (ja) 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6446317B1 (en) 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
JP2001338947A (ja) 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
TW525417B (en) 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6512300B2 (en) 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
JP3495727B2 (ja) 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6590278B1 (en) 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7135777B2 (en) 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3679786B2 (ja) 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
ITTO20030269A1 (it) 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
JP2005011838A (ja) 2003-06-16 2005-01-13 Toshiba Corp 半導体装置及びその組立方法
US20050046034A1 (en) 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7157310B2 (en) 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
JP2006179570A (ja) 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置の製造方法
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
US7400042B2 (en) 2005-05-03 2008-07-15 Rosemount Aerospace Inc. Substrate with adhesive bonding metallization with diffusion barrier
WO2006138492A2 (en) 2005-06-14 2006-12-28 Cubic Wafer, Inc. Post & penetration interconnection
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection

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