JP5702136B2 - 耐熱サイクル接続 - Google Patents

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Description

本発明は半導体に関し、特に係るデバイスの電気的接続に関する。
チップをスタック(積層)する場合、基本的には、チップ対チップ接続を形成する方法が2つある。1つはスタックを完成させ、同時に、導電性結合材料が導電性経路を形成するのに必要な加熱および冷却等の条件下にスタック全体を晒す方法である。もう1つは、接続点の加熱および冷却により順次に2つの構成要素を接続した後、同じ方法で次のチップを結合して、これを順次に続け、最終的にスタックを完成させる方法である。
第1の「同時」手法の欠点は、実際にはスタック要素間のアライメントの維持が困難なことである。さらに、スタック構成要素間の信頼できる相互接続の形成に必要な適切な条件へ、全ての接続をそれぞれ確実に適応させることは困難である。そのため、接続付近の条件が、所要範囲に達していなかったり、過剰であったりして、特定の接続が何ら得られないおそれがある。
第2の「順次」手法には、アライメントの問題はない。しかし、最初のチップの後、次々にチップを結合する際に用いる熱が、それより前に結合したチップの接続に悪影響を及ぼす可能性があり、この方法にも難点がある。
このように、従来の「同時」または「順次」の結合手法に起因する問題を軽減または排除するようにスタックを形成する、より良好なチップの結合方法が求められている。
本発明者は、上記の問題の影響を受けない同時手法または順次手法により、(チップ、ダイまたはウェハ基盤上に)チップのスタックを創成することができる方法を発明した。
一態様は、電気的接続を創成する方法を含む。この方法は、2つの異なるチップの各々に一対の接点の各々を提供することを含み、一対の接点はその間に容積部を画成し、容積部は各々が融点を有する少なくとも2つの組成物を収容し、第1温度まで加熱することにより少なくとも2つの組成物のうちの少なくとも一方に変化を生じさせ、その変化により第2温度である新しい組成物融点を有する新たな組成物が得られ、第2温度は、第1温度および少なくとも2つの組成物のうちの少なくとも第1の組成物の融点よりも高くなるように、これら組成物は選択され、さらにこの方法は、一対の接点と少なくとも2つの組成物とを第1温度まで加熱することを含む。
別の態様は、チップのスタックを含む。チップのスタックは、第1融点を有する第1材料組成物を用いて2つのチップを電気的に結合する第1ペア接点セットと、第1融点よりも低い第2融点を有する結合成分組成物を上に含む、2つのチップの一方上の接点セットとを有し、接点セットを第3チップ上の対応する接点セットと接触させて接点セットと対応する接点セットを第1融点と第2融点間の範囲の温度まで加熱するとき、結合成分組成物が第1材料組成物になる。
更なる態様は、電気接点に施す方法を含む。この方法は、接続点に位置する少なくとも2種類の導電性材料を第1温度まで加熱することを含み、第1温度は、少なくとも2種類の導電性材料のうちの第1の少なくとも一部を、少なくとも2種類の導電性材料のうちの第1の融点よりも高いが、状態図上の、少なくとも2種類の導電性材料のうちの第1の液相状態に対応する液相温度よりも低い融点を有する状態に変化させるのに必要な温度を超え、この方法はさらに、少なくとも2種類の導電性材料のうちの第1の少なくとも一部をより高い融点を有する状態に変化させるのに必要な温度より低くなるまで接続点を冷却させることを含む。
本明細書で説明する利点および特長は、代表的な実施例から得られる多くの利点および特長の内の僅かでしかなく、本発明の理解を助けるために提示するに過ぎない。言うまでもなく、それらは特許請求の範囲によって定義される本発明を制限したり、特許請求の範囲の均等物を制限したりするものと解釈すべきではない。例えば、これら利点のいくつかが相互に矛盾し、単一の実施例に同時にあてはまらないことがある。同様に、いくつかの利点が本発明の一の態様にあてはまるものの、他の態様にはあてはまらない場合がある。従って、特長および利点についてこの概要が、均等を判定する際の手掛かりになると考えるべきではない。本発明の更なる特長および利点は、以下の説明、図面、および特許請求の範囲から明らかになろう。
図1は、金とスズの二元合金の状態図を示す。
図2は、本明細書に記載する手法の変形による接点200の断面写真である。
図3は、相手接点に結合した後の、図2に類似する元の組成物の接点の断面写真である。
図4は、接点の断面写真である。
図5は、別の接点に結合した後の、図4と同様の接点の断面写真である。
図6は、昇温曝露終了後の、図5と同様の接点の断面写真である。
図7は、PbとSnの二元合金の状態図を示す。
図8A乃至図8Hは、上記手法の変形を用いたスタック創成を示す。
本明細書に記載の手法は、その記載通り、チップの非常にコンパクトなスタックの創成に特に好適である。その上、これら手法には、本明細書に記載する手法の多くとは無関係に更なる利点をもたらす「タック−融合」プロセスを含めることもできる。
さらに、引用して本出願に組み込まれる、本出願と同時に出願された米国特許出願、発明の名称「電気的接続における可動式結合(Mobile Binding In An Electronic Connection)」は、接続における相分離(Phase Segregation)の問題を軽減または排除する方法を述べている。この手法は、本明細書に記載する技術と完全に両立可能であり、両立させることにより、いずれか一方だけでは得られない追加の利点が得られることが後に明らかになる。
具体的には、本発明者は、上記問題の影響を受けない同時手法または順次手法により(チップ、ダイまたはウェハ基盤上に)チップのスタックを創成する当該技術の更なる改良を発明するに至った。さらに、実施によっては、特定の結合材料とともに特殊バリアを用いて、可動原子(mobile atom)による相分離つまりボイド(隙間)の生成を防止する。これを、結合材料の流動温度に基づいて、使用する結合材料を具体的に選択することにより行うことで、先に形成した接続に悪影響を及ぼすことなく複数の高温処理ステップを実行できる。
これは種々の方法で達成できる。しかし、概してその手法は、導電性接続の最初の形成が特定温度「T1」近傍で行われるように、電気的接続形成の一部となる(純金属、実質的に純粋な金属、または合金に拘らず)特定材料を選択することを含む。しかし、その形成の結果、導電性接続を形成する材料は、元の材料よりも高い融点を有する組成物に変化することになる。結果として、同じ材料で創成されるその後の接続が、元の接続を液化させることにはならない(または、新たな融点がT1より高くても、非常にT1に近い場合、最小限度で存在する元の材料が明らかに液化をすることはない)。
任意ではあるが、引き続き、より高い温度「T2」まで昇温することにより、一段と高い融点を有する組成物へ更なる変化をもたらすように材料を選択しておくこともできる。この場合、その後のT1への昇温は影響を及ぼすことは全くない。
好都合なことに、この方法はタック−融合接続プロセスとの関連において特に有益である。というのは、タック−融合接続プロセスには、低い方の温度での「タック」フェーズとそれに続く高い方の温度での「融合」フェーズとが既に含まれているからである。
図1乃至図3を参照して、本手法の一実施例を説明する。
この実施例では、接点上に合金を堆積させる。この実施例では、堆積合金は金とスズの合金で、具体的には80%Au、20%Snである。図1は、金とスズの二元合金の状態図100を示す(但し、正確に実寸で示されていない)。見て分かるように、この80/20Au−Sn合金は、状態図100の共融点102に位置している。この共融点102は、この組成合金の最低融点をあらわしている。しかし、合金はより高い温度に置かれると、合金はそこにある他の何らかの材料、例えば、接点材料、または、好ましくはi)接点と合金との間、もしくはii)合金の上面のいずれかに堆積した材料、と相互作用して合金の組成変化をもたらす。相互作用および材料に応じて、その組成変化は、どの成分の重量パーセント(Weight%)濃度が増減するかに基づき、状態図上での左右移動をもたらすことになる。組成物が状態図上で最初の組成物より低い融点の組成物への移行を起こさない限り、結果として生ずる組成物は、最初の組成物よりも高い融点を有する。
特定の実施にもよるが、構成成分のうちの1つを追加したり、構成成分のうちの1つを除去したり、または1つ以上の他の成分を追加したりすることにより、この状態図上での左右移動がなされる。
一例として、純スズ層または高スズ濃度の金−スズ層を合金上に堆積したとする。すると、金−スズ合金本体の融点に達した時、追加したスズまたは金−スズ合金も融解して80/20合金と混合されてスズ濃度の高い新たな濃度、例えば70/30金−スズ合金を生成したであろう。この濃度は元の組成物の右側に位置するので、80/20合金より高い融点を有する。
代替として、例えば、金−スズ合金からスズを抜き出した材料自体を金濃度が高くなったスズとの合金として使用したとする。その結果、より高い金濃度によって状態図上を左へ動き、得られる合金の融点は高くなる。
80/20金−スズ合金の場合、状態図を見ると、所望結果を得るには、組成変化は、スズを加えるか金を除くかして状態図で右方向への組成の移動を生じさせる組成変化、またはスズを除くか金を加えるかして状態図で左方向への組成の移動を生じさせる組成変化のいずれかであろう。
類似する別の代替では、金とスズの両方とともに少量の三元合金を自らが生成し、合金本体の組成がより高い融点を有するように変化する限りにおいて同じ効果が得られるような材料を使用できるであろう。
図2および図3を参照して、上と同じ方法および材料(すなわち80/20Au−Sn合金)が使用されるが、例えば、合金と接点との間で合金の下にバリアとして、または合金の上にキャップとして、十分な量のニッケルを堆積した場合を類似例として考えて見る。図2は、本明細書に記載する方法の変形による接点200の断面写真であり、バリア材料204(ニッケルバリア)上に堆積した接続材料202(80/20Au−Sn合金)を有する。この場合、約300℃の上昇温度またはそれ以上で、材料はある程度まで融解することになる。その結果、スズ原子がニッケル層に吸収される、すなわちニッケル層と合金を成し、低移動度の種(この場合は金)が高割合となるAu−Sn合金組成物を残す一方で、ニッケルが高移動度のスズの一部を捕捉しその残部を吸収する。
図3は、図2に示す類似する元の組成物接点302が、上で検討したように、昇温された温度で相手接点304に結合され、両接点302,304間に導電性接続を形成した後の断面写真である。図3では、上記手法の結果、接点ペア302,304間の容積部内の新たな組成は、元の80/20の百分比とは遥かに異なるものとなる。一部の領域306は97%金であり、また一部の領域308は25%スズである。その結果、図1の状態図から、得られた種々の材料の融点は劇的に変化したことが明らかである。さらに、ここでは接点のかなりの部分で金が95%を超えるという事実により、接点の大部分では融点が300℃よりも1000℃に近いことになる。スズ濃度の高い領域であっても、融点は300℃よりも400℃に近い。
その上さらに好都合なことに、組成混合物にニッケルを添加することにより、スズの移動性は低下する。これは、相分離問題が生ずる可能性が低くなることを意味する。
さらに好都合なことに、スズの吸収つまり合金化は、混合物全体のセルフセンタリング(self−centering)を防ぐ。セルフセンタリングとは、本発明者および本出願に組み込む上記出願での「liquidus」または「liquidus」(液相)状態を言い、相において言及される液相線(liquidus)状態とは異なる。
しかし、注目すべきことは、幾つかの実施における接続において、例えば、ポスト−ペネトレーション接続手法で用いる材料またはその何らかの成分の状態図における液相状態(すなわち融点)をいくらか下まわるまで軟化させることが可能なことであり、「展性」材料は、ある昇温温度まで高めて材料を十分に軟化させてポストをペネトレート(進入)させる必要はあるが、本発明者の定義する「液相」状態にまで、ましてや融解状態にまで軟化させる必要はない。
その結果、接続に全く影響を及ぼすことなく、接点を元の融点まで何回でも繰り返し昇温することができる。従って、当然ながら、新たな接続の形成がそれ以前の接続を分離するという心配もなく、この手法を何回となく用いてスタックにチップを加えていくことができる。
当然ながら、組成変化が融点の上方への移行だけをもたらす限り、出発組成物が最も低い融点である必要はない。そのことは、材料が分離した状態から始まり、結合して最終状態に至る次の例からも解る。
図4は、100%金層406で覆われ、順に100%スズ層408で覆われた、デバイスパッド404上の、この場合ではニッケルのバリア402で構成される一変形例による接点400の断面写真である。
図4と同様の接点が別の接点(図4には不図示)に結合されて電気的接続を形成することになる。この例では、他方の接点はニッケル層で覆われたポストである。
図5は、タック−融合プロセスのタックフェーズにおいて他方の接点500に結合された後の、図4と同様の接点400の断面写真である。
接点の加熱により、融点が低いスズの層408を金の層406に拡散させてニッケルのバリア402まで到達させる。それにより、層406は依然として相当量が約100%の金で構成されるものの、元の100%スズの層の代わりに約80%の金と約20%のスズの合金層502が生じるように組成が変化する。こうして、元の組成物が、それぞれ図1の状態図の「C0」点と「C1」点に位置していたのに対して、金層は依然としてほぼ「C0」点に位置する一方、新たな組成物は図1の状態図の「C2」点に位置することになり、スズからスズ合金へ変化する場合、融点が約232℃から約282℃まで上昇し、金の融点は実質的に変化しない。(もちろん、実際に金の組成は、100%より僅かに低くなり、それにより融点を僅かに下げることになるが、意味のある温度は約232℃から約282℃までの範囲であることから、それは実質的な変化とはならない。)図5に戻り、接点ペア400、500が、例えば、タック−融合プロセスの融合フェーズの利用により適度な高温に晒されたなら、更なる組成変化が起きるであろう。
図6は、例えば融合プロセスによる昇温曝露プロセスが終了した後の、図5と同様の接点の断面写真である。図6で分かるように、ここでの接続の最終組成物は、この例では、略45%Au、35%Sn、20%Niの金−スズ−ニッケル三元合金604で挟まれた、大部分が金(約98%)の中央領域602である。この合金604の融点は80%/20%金−スズ合金よりも高いので、先に述べたのと同じ効果が得られる。従って、全ての成分の融点が三元金属の形成温度を超えてしまうことによるこの接続の分離を心配することなく、この三元合金604を形成させる温度までの温度上昇サイクルにこの接点を晒すことができるであろう。
ここで、上記方法が、純金属または合金とともに用いることに限定されないことは注目に値する。同じ方法は、はんだ(鉛を含む含まないに拘らず)に対しても使用できる。
図7は、鉛とスズの二元合金の状態図700を示す(但し、正確なスケールで示されていない)。上記の説明および実施例を念頭に、共融点702に対応する最初の組成物を使用するとともに追加の組成物を用いて鉛を追加するかまたはスズを除去すると、組成物は状態図で左側に移動して融点は上昇することが分かる。代替として、同じ開始点702で、追加の組成物を用いて鉛を除去するかまたはスズを追加すると、組成物は状態図700で右側に移動して融点は同じく上昇することになる。
同じ手法は、状態図で示すように、ほぼ60%Pb/40%Snの組成物である従来のC4はんだ(C4Solder)に対しても有益に使用できることは言うまでもない。そのためには、加熱によりC4はんだからスズを除去するかまたは鉛を加える追加組成物を用いることは明白である。このように、組成変化がC4はんだ組成物の左側に点を移動させ、結果的に高い融点をもたらすことになる。これが接続に対して実施され、結果として得られる組成物が25%スズ75%鉛であると仮定すると、融点は温度TC4から状態図で「TN」と名付けた点に対応する温度まで上昇することになる。その後は、接続の温度をC4融点以上まで高めてもよく、TN点の温度を超えない限り、接続が分離されることはない。
この方法の変形を用いることにより、チップのスタック800を以下の順次的な方法で簡単に創成できることは言うまでもない。このプロセスは図8A乃至図8Hに非常に単純な形で示され、各図に上記方法の変形を用いるスタックの創成を図解する。
上記のような接続を利用して、2つのスタック用チップ802,804(ウェハの一部のままであるか分離後であるかに拘らず)(図8A)を合体させて(図8B)、接続点806での温度を、本明細書による方法に適した材料の一変形例を含む接続の2つの成分808,810のうちの一方の融点を超える温度まで上昇させる。それにより、接続点806の各々において電気的接続を形成するとともに、導電性結合材料の組成物を、組成物を生成するために用いる温度よりも高い融点を有する新たな組成物812へ変化させる。次に、結合されたチップ802,804を接続形成温度を下回る温度まで冷却して接続を「固める」。その次に、追加チップ814をそれまでに形成されたスタックまで近接させ(図8C)、その接点を(これもまた本明細書で説明される変形、理想的には最初の2つのチップの結合に使用したのと同じ変形を使用し)それぞれの接続点でスタック上の相手接点に接触させる。続いてこれらの接続点における温度を接続形成温度まで上げることにより第3チップをスタックに接続しても(図8D)、結合プロセスにより生成される組成物のより高い融点によって最初の2つのチップ間の接続が悪影響を受けることはない。このプロセスは、スタックを生成するのに必要なだけ何度も(図8E,8F)、何度も(図8G,8H)繰り返すことができる。
このように、ここでの記載(図含む)は、説明に役立つ代表的な実施例にすぎないと解されるべきである。読み手の便宜のため、上記記載は、あらゆる可能な実施例のうちの代表的な例に専心したものである。例は、本発明の原理を教授するものである。上記記載は、包括的にあらゆる可能な変形例を列挙しているわけではない。このような代替の実施例は、本発明の特定の部分のためには提示されていないかもしれない、もしくは、さらに不記載の代替の実施例が、(本発明の特定の)部分のためには有用であるかもしれないが、これらの代替の実施例についての権利の放棄とみなされるものではない。当業者は、こうした不記載の実施例の多くが、本発明および他の均等物の原理と同一の原理を包含していることを認識するであろう。

Claims (9)

  1. 第1チップ上の第1電気的接点と第2チップ上の第2電気的接点との間に電気的接続を形成する方法であって、
    前記第1および第2電気的接点を互いに近付ける工程であって、第1融点を有する第1組成物が、前記第1電気接点上に堆積され、第2融点を有する第2組成物が、前記第2電気接点上に堆積される、工程と、
    前記第1および第2電気的接点を第1温度に加熱してそれらの間に第3組成物を有する電気的接続を形成する工程であって、前記第3組成物は、前記第1および第2融点より高い第3融点を有する、工程と、
    前記加熱する工程の後、前記第1および第2電気的接点を前記第1温度より低い温度に冷却する工程と、
    前記冷却する工程の後、第3チップ上の第3電気的接点を前記第1または第2チップの一方上の相手電気的接点に近付ける工程と、
    前記第3電気的接点および前記相手電気的接点を、少なくとも前記第1温度であるが前記第3融点より低い温度に加熱する工程と、
    前記第3電気的接点および前記相手電気的接点を加熱する工程の後、前記第3電気的接点および前記相手電気的接点を、前記第1温度より低い温度に冷却する工程と、
    を備える、方法。
  2. 前記第1および第2電気的接点間にバリア材料を提供する工程をさらに備える、請求項1に記載の方法。
  3. 前記第1および第2電気的接点間に材料を提供する工程をさらに備え、前記材料は、前記第1温度より高い温度に加熱されると、前記第1または第2組成物の一方と合金を成す、請求項1に記載の方法。
  4. 前記第1および第2組成物は層状構成に配置され、前記第3融点は前記第1温度より高い、請求項1に記載の方法。
  5. 前記第1または第2電気的接点の少なくとも一方上に合金を配置する工程をさらに備える、請求項1に記載の方法。
  6. 前記第1および第2電気的接点間にバリア材料を提供する工程をさらに備え、前記バリア材料は、前記合金、前記第1電気的接点、または前記第2電気的接点の1つからの可動成分と結合するように構成される、請求項に記載の方法。
  7. 前記バリア材料はニッケルを備え、前記可動成分はスズを備える、請求項に記載の方法。
  8. 前記第3組成物は、約70パーセントの金と30パーセントのスズを備える、請求項1に記載の方法。
  9. 前記電気的接続を、前記第1温度より低くなるように冷却する工程と、
    前記電気的接続を冷却する工程の後、前記電気的接続を、前記第1温度より高いが前記第3融点より低い再加熱温度に加熱する工程と、
    をさらに備える、請求項1に記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008430A1 (en) * 2007-07-06 2009-01-08 Lucent Technologies Inc. Solder-bonding process
EP2347014B1 (en) 2008-10-30 2016-09-21 Evogene Ltd. Isolated polynucleotides and polypeptides and methods of using same for increasing plant yield, biomass, growth rate, vigor, oil content, abiotic stress tolerance of plants and nitrogen use efficieny
JP6043058B2 (ja) * 2011-11-07 2016-12-14 デクセリアルズ株式会社 接続装置、接続構造体の製造方法、チップスタック部品の製造方法及び電子部品の実装方法
JP6206159B2 (ja) * 2013-12-17 2017-10-04 三菱電機株式会社 半導体装置の製造方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) * 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US4418857A (en) * 1980-12-31 1983-12-06 International Business Machines Corp. High melting point process for Au:Sn:80:20 brazing alloy for chip carriers
US4465223A (en) * 1980-12-31 1984-08-14 International Business Machines Corporation Process for brazing
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4967950A (en) * 1989-10-31 1990-11-06 International Business Machines Corporation Soldering method
JPH0831617B2 (ja) * 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
KR940006696B1 (ko) * 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US5308784A (en) * 1991-10-02 1994-05-03 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
US5261593A (en) * 1992-08-19 1993-11-16 Sheldahl, Inc. Direct application of unpackaged integrated circuit to flexible printed circuit
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5587119A (en) * 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) * 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JPH10335383A (ja) * 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11166935A (ja) * 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US5962922A (en) * 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6316737B1 (en) * 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6740576B1 (en) * 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) * 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6512300B2 (en) * 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US7218349B2 (en) * 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) * 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6590278B1 (en) * 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7135777B2 (en) * 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) * 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
ITTO20030269A1 (it) * 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
JP2005011838A (ja) * 2003-06-16 2005-01-13 Toshiba Corp 半導体装置及びその組立方法
US20050046034A1 (en) * 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) * 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7157310B2 (en) * 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
JP2006179570A (ja) * 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置の製造方法
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
US7400042B2 (en) * 2005-05-03 2008-07-15 Rosemount Aerospace Inc. Substrate with adhesive bonding metallization with diffusion barrier
WO2006138492A2 (en) 2005-06-14 2006-12-28 Cubic Wafer, Inc. Post & penetration interconnection
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection

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