CN104112729B - 用于制造具有玻璃衬底的半导体器件的方法 - Google Patents

用于制造具有玻璃衬底的半导体器件的方法 Download PDF

Info

Publication number
CN104112729B
CN104112729B CN201410156717.5A CN201410156717A CN104112729B CN 104112729 B CN104112729 B CN 104112729B CN 201410156717 A CN201410156717 A CN 201410156717A CN 104112729 B CN104112729 B CN 104112729B
Authority
CN
China
Prior art keywords
glass substrate
semiconductor chip
semiconductor
metallized area
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410156717.5A
Other languages
English (en)
Other versions
CN104112729A (zh
Inventor
G.拉克纳
M.奥托维茨
K.施雷特林格
C.冯科布林斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/865,579 external-priority patent/US8865522B2/en
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN104112729A publication Critical patent/CN104112729A/zh
Application granted granted Critical
Publication of CN104112729B publication Critical patent/CN104112729B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Abstract

本发明涉及用于制造具有玻璃衬底的半导体器件的方法。公开了一种用于将半导体芯片连接到载体衬底的金属层的方法。提供半导体芯片，其具有第一侧、与第一侧相对的第二侧、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖。将具有接合的玻璃衬底的半导体芯片带到载体衬底的金属层上。在载体衬底的金属层与金属化区之间形成牢固的机械和电连接。

Description

用于制造具有玻璃衬底的半导体器件的方法
相关申请的交叉引用
本发明专利申请是2012年6月13日递交的、序列号为No. 13/495,603的美国申请的部分继续申请，该美国申请是2010年7月15日递交的、序列号为No. 12/837,155的、现在为2012年6月19日授权的美国专利No. 8,202,786的美国申请的分案申请，通过引用将这两个美国申请并入本文。
背景技术
本描述涉及具有玻璃衬底的半导体器件的实施例。后文也是对用于制造具有玻璃衬底的半导体器件的方法的实施例的描述。一个或多个实施例涉及功率半导体器件。
为了改进半导体器件的器件特性，已经做出尝试来减小特别是用于功率半导体器件的半导体材料的最终厚度。期望此类器件的半导体芯片具有的厚度刚好足够用于容纳该器件或电路。
薄半导体芯片和晶片的制造和操控是复杂的，因为脆性半导体材料一旦变薄就易于断裂。为了改进变薄的半导体材料的机械稳定性，已经开发出了载体系统，其可以分类为可逆和不可逆载体系统。
不可逆载体系统包括不可逆地附着到半导体材料的载体。可逆载体系统包括可逆地连接到半导体材料的载体，即，可以在不被损坏的情况下将芯片从载体分离，使得载体将不是完成后的半导体器件的一部分。不管使用哪种载体系统，其都将至少一定程度地与半导体材料一起经受各种工艺。一些工艺是在高温下执行的。载体与半导体材料之间的接合连接必须经得起此类高温。
可逆载体系统典型地包括仅能耐受适中温度的键连接，例如短时间内高至250℃。不可逆载体系统可以经得起更高的温度。
然而，通常已知的载体系统仅仅机械支撑易碎的半导体材料并促进操控。此外，当在薄半导体衬底上形成厚金属化区时，该厚金属化可能使衬底变形。
出于这些及其他原因，存在对本发明的需要。
附图说明
附图被包括来提供对实施例的进一步的理解，并且被并入和构成本说明书的一部分。这些图示出了实施例并且与本描述一起用来解释实施例的原理。将容易意识到其他实施例和实施例的许多预期的优点，因为通过参照以下详细描述，它们变得更好理解。图中的元件不一定是相对于彼此按比例的。类似的参考数字指明对应的类似部分。
图1A至1E示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图2A至2H示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图3示出了根据一个实施例的诸如功率半导体器件的半导体器件。
图4示出了图2F的细节的放大视图。
图5A至5D示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图6A至6C示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图7A至7B示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图8A至8B示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图9A至9C示出了根据一个实施例的用于制造半导体器件的方法的工艺。
图10A至10D示出了根据一个实施例的用于将半导体芯片连接到载体衬底的金属层的方法的工艺。
图11A至11B示出了用于将半导体芯片连接到载体衬底的金属层的工艺的比较示例。
图12A至12D示出了根据一个实施例的用于将半导体芯片连接到载体衬底的金属层的方法的工艺。
图13A至13B示出了用于将半导体芯片连接到载体衬底的金属层的工艺的比较示例。
具体实施方式
在下面的详细描述中参考了附图，附图形成了详细描述的一部分，并且在附图中借助图示示出了在其中可以实践本发明的具体的实施例。就此方面，方向术语，例如“顶部”、“底部”、“前部”、“后部”、“居先”、“尾部”等，参考被描述的附图的取向来使用。因为实施例的部件可以在多个不同的取向上被定位，所以是出于说明的目的而绝非限制性的目的来使用方向术语。应当理解的是，可以在不脱离本发明的范围的情况下使用其它实施例并进行结构或逻辑变化。因此，下面的详细描述不是在限制的意义上进行的，并且本发明的范围由所附的权利要求限定。所描述的实施例使用了特定语言，这不应解释为限制所附权利要求的范围。
应当理解的是，除非另外特别指出，否则本文中描述的各种实施例的特征可以互相组合。例如，被示为或描述为一个实施例的一部分的特征可以结合其他实施例的特征来使用以产生又一实施例。本描述意图包括这类修改和变型。
本说明书中所使用的术语“横向”意图描述平行于半导体衬底的主表面的取向。
本说明书中所使用的术语“垂直”意图描述垂直于半导体衬底的主表面而布置的取向。
在本说明书中，半导体衬底的第二表面被认为是由下表面或背侧表面形成的，而第一表面被认为是由半导体衬底的上表面、前表面或主表面形成的。因此，如本说明书中所使用的术语“之上”和“之下”描述了在考虑该取向的情况下的一个结构特征与另一结构特征的相对位置。
本说明书中所使用的术语“半导体部件”意图描述在半导体晶片之中和之上被至少部分地加工的半导体器件。被部分地加工意指半导体器件未被完全完成，并且需要诸如形成掺杂区、接触区和金属化以及切割的进一步工艺来获得可操作的半导体器件。
半导体器件至少是二端子器件，一个示例是二极管。半导体器件还可以是三端子器件，诸如场效应晶体管（FET）、绝缘栅双极晶体管（IGBT）、结型场效应晶体管（JFET）以及晶闸管，举几个例子。半导体器件还可以包括多于三个的端子。
本文描述的特定实施例关于功率半导体器件但不限于其，并且具体地涉及通过场效应来控制的器件。
根据一个或多个实施例，一种用于将半导体芯片连接到载体衬底的金属层的方法包括：提供具有第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；提供具有金属层的载体衬底；将导电接合材料带到载体衬底的金属层和玻璃衬底的开口中的金属化区中的至少一个上；使用布置在金属化区和金属层之间的导电接合材料来将具有接合的玻璃衬底的半导体芯片放置在载体衬底的金属层上；以及通过导电接合材料在金属层与金属化区之间形成牢固的机械和电连接。
根据一个或多个实施例，一种用于将半导体芯片连接到载体衬底的金属层的方法包括：提供具有第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖，金属化区被活性金属层覆盖；将具有接合的玻璃衬底的半导体芯片压在载体衬底的金属层的区上，使得活性金属层与所述金属层接触；以及加热压在金属层上的半导体芯片。
根据一个或多个实施例，一种用于将半导体芯片连接到载体衬底的金属层的方法包括：提供具有第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；将具有接合的玻璃衬底的半导体芯片带到载体衬底的金属层上；以及在载体衬底的金属层与金属化区之间形成牢固的机械和电连接。
根据一个或多个实施例，一种半导体器件包括：具有第一侧和与第一侧相对的第二侧的半导体芯片；接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区；具有金属层的载体衬底；以及在载体衬底的金属层与金属化区之间的牢固的机械和电连接。
根据一个或多个实施例，提供了一种用于制造半导体器件的方法。提供具有第一表面和与第一表面相对的第二表面的半导体晶片，其中半导体晶片包括多个掺杂区和金属焊盘，其被布置在第一表面上或在第一表面处。提供具有接合表面以及在接合表面处的开口和腔中的至少一个的第一玻璃衬底。利用其接合表面将第一玻璃衬底接合到半导体晶片的第一表面，使得金属焊盘布置在第一玻璃衬底的相应腔或开口内。对半导体晶片的第二表面进行机器加工以减小半导体晶片的厚度。在半导体晶片的经机器加工的第二表面上形成至少一个金属化区，并切割半导体晶片和第一玻璃衬底以获得单独的半导体器件。
根据一个或多个实施例，提供了一种用于制造半导体器件的方法。提供半导体晶片和玻璃衬底。沿着预定断裂线在玻璃衬底中形成沟槽。将玻璃衬底接合到半导体晶片，以及通过沿沟槽断裂来切割半导体晶片和玻璃衬底。
参照图1A至1E，描述了用于制造半导体器件的方法的第一实施例。提供了半导体晶片10，其包括第一表面11和布置为与第一表面11相对的第二表面12。半导体晶片10包括未在图1A中示出的多个掺杂区。示出了完成后的半导体器件的放大细节的图2H和3包括掺杂区。掺杂区例如形成在第一表面11处，并且形成例如二极管的阳极区。在FET的情况下，掺杂区可以是体区和/或源极区。
半导体衬底10可以由适于制造半导体器件的任何半导体材料制成。此类材料的示例包括诸如硅（Si）的基本半导体材料，诸如碳化硅（SiC）或锗化硅（SiGe）的IV族化合物半导体材料，二元、三元或四元III-V族半导体材料以及二元或三元II-VI族半导体材料，举几个例子，但不限于此，所述二元、三元或四元III-V族半导体材料诸如砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、氮化镓（GaN）、氮化铝镓（AlGaN）、磷化铟镓（InGaP）或铟镓砷磷（InGaAsP），所述二元或三元II-VI族半导体材料诸如碲化镉（CdTe）和碲镉汞（HgCdTe）。以上提到的半导体材料也称为同质结半导体材料。当组合两个不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括硅（SixC1-x）和SiGe异质结半导体材料，但是不限于此。对于功率半导体应用，当前主要使用Si、SiC和GaN。
金属焊盘14、15布置在第一表面11上。金属焊盘14可以例如是栅极焊盘结构，而金属焊盘15可以例如是源极焊盘结构。
半导体晶片10包括多个被通常工艺的半导体部件，即，还未完成的半导体器件。图1A通过指示在半导体晶片10中形成的几个半导体部件31、32、33和34对此进行了例示。在该实施例中，每个半导体部件31、32、33和34包括一个金属焊盘14和一个金属焊盘15。金属焊盘14、15可以由相同的金属或不同的金属构成。此外，金属焊盘14、15可以具有不同的高度和结构。例如，用作源极金属化的金属焊盘将典型地比用作栅极金属化的金属焊盘更大。
根据一个或多个实施例，完成用于形成在第一表面11处的半导体部件31、32、33和34的结构的工艺。这典型地包括形成稍后用作接合线连接的着落焊盘（landing pad）的金属焊盘14、15。
根据一个或多个实施例，半导体部件31、32、33和34也可以是半完成的。典型地，包括位于第一表面11处或接近于第一表面11的掺杂区的大部分结构已经形成。
如图1B中所示，提供第一玻璃衬底20，其具有接合表面22。第一玻璃衬底20在接合表面处包括腔和开口中的至少一个。在本实施例中，第一玻璃衬底20包括在接合表面22处形成的多个腔21。在其他实施例中，例如参见图5A至5D，玻璃衬底包括开口。
在本说明书中，腔仅向玻璃衬底的接合表面敞开，而开口对玻璃衬底的接合表面敞开并且对与接合表面相对的表面敞开。因此，腔是单侧敞开的，而开口是双侧敞开的。
腔21的尺寸适于容纳相应半导体部件31、32、33和34的金属焊盘14、15。在该实施例中，每个腔21被定尺寸为容纳金属焊盘14、15二者。在其他实施例中，例如参见图6A和6D，腔被定尺寸为容纳仅其中一个金属焊盘。
第一玻璃衬底20用其接合表面22接合到半导体晶片20的第一表面11，使得金属焊盘14、15布置在第一玻璃衬底20的相应腔21内。
在进一步的工艺中，如图1C中所示，半导体晶片10的第二表面12被机器加工以减小半导体晶片10的厚度。机器加工可以包括任何合适的工艺来减小半导体晶片10的厚度。示例是机械磨削、化学机械抛光、研磨和蚀刻。对半导体晶片10的第二表面12进行机器加工将半导体晶片10的初始厚度d1减小到小于初始厚度的目标厚度d2。目标厚度d2可以在从约20μm到约100μm的范围中。在一个或多个实施例中，目标厚度d2可以从约20μm到约50μm。
对半导体晶片10的第二表面12进行机器加工产生如图1C中所示的经机器加工的第二表面12’。
在图1D中示出的进一步的工艺中，在半导体晶片10的经机器加工的第二表面12’上形成至少一个金属化区17、18。金属化区的形成可以包括形成薄金属种子层17和随后形成厚金属层18。金属种子层17可以为约0.1μm至约2μm厚，而金属层18可以具有高至100μm的厚度。金属种子层17可以通过诸如金属溅射或蒸发的任何合适工艺来形成。用于金属种子层17的合适材料为银（Ag）、钛（Ti）或铝（Al），举几个例子。
金属化18可以例如通过喷镀或印刷来形成。种子层17在经机器加工的第二表面12’上能够实现金属喷镀。实际上，可以在经机器加工的第二表面12’上形成任何类型的金属化。
在进一步的工艺中，如图1E中所示，半导体晶片10与第一玻璃衬底20一起被切割以获得单独半导体器件。沿其切割半导体晶片10和玻璃衬底20的分离线在图1E中由垂直短划线示出。
下面将结合图2A至2H来描述根据一个或多个实施例的更详细的工艺顺序。
与上面描述的实施例类似，提供了具有第一表面11和第二表面12的半导体晶片10，如图2A中所示。此外，多个部分完成的半导体器件，即半导体部件31、32、33、34，形成在半导体晶片10之中和之上，具体地形成在第一表面11处。半导体部件31、32、33、34中的每一个包括至少一个掺杂区和布置在第一表面11上并且与掺杂区电接触的至少一个金属焊盘14、15。典型地，半导体部件31、32、33、34具有相同的类型。例如，所有半导体部件31、32、33、34都是功率FET，即三端器件。
在进一步的工艺中，预结构化的第一玻璃衬底20用其接合表面22接合到半导体晶片10的第一表面11。第一玻璃衬底20可以由诸如纯石英的任何合适玻璃材料或任何类型的商业上可获得的浮法玻璃构成。
腔21形成在第一玻璃衬底20的接合表面22上。腔21具有相应的尺寸，即深度和宽度，所述相应的尺寸足够大以容纳在半导体晶片10的第一表面11上形成的半导体部件31、32、33、34的结构。
例如，腔21可以通过蚀刻预先形成。为此，限定腔的尺寸和位置的掩模可以形成在接合表面22上。可以使用任何合适的蚀刻工艺，例如基于氢氟酸（HF）的湿法化学蚀刻工艺。
为了将第一玻璃衬底20接合到半导体晶片10，可以采用任何合适的接合工艺。例如，可以使用阳极接合来将第一玻璃衬底20直接接合在半导体晶片10上。
当半导体晶片20的第一表面21例如被薄绝缘层覆盖时，其他接合工艺更为合适。例如，玻璃浆料接合提供可靠的接合连接。玻璃浆料接合使用具有低于第一玻璃衬底20的熔化温度的熔化温度的玻璃焊料。可熔玻璃焊料被熔化并且提供可以经得起高达500℃的温度的粘合剂接合。合适的玻璃焊料是铅玻璃，其具有足够高的氧化铅含量以减小玻璃的粘度和熔化温度。玻璃焊料可以例如沉积为在第一玻璃衬底20或半导体晶片10上的薄玻璃层并且被预上釉。然后在玻璃焊料的设计熔化温度下使半导体晶片10和第一玻璃衬底20接触。还施加压力以保持半导体晶片10与第一玻璃衬底20紧密接触。
另一选择是融合接合。融合接合通过将半导体晶片10与第一玻璃衬底20结合在一起来执行。为此，半导体晶片10的第一表面11和第一玻璃衬底20的接合表面22被制成为疏水性的或亲水性的，并且然后在高温下使它们接触和退火。
阳极接合、玻璃浆料接合以及融合接合产生可以经得起大于500℃的非常高的温度的接合连接。阳极接合和融合接合通常产生可以耐受甚至更高温度的接合连接。
还可以施加使用玻璃粘合剂的粘合剂接合。例如，可以使用例如可从Dow Corning商业上获得的硅酸盐粘合剂。取决于玻璃粘合剂的性质，粘合剂接合连接可以在惰性气氛中在短时间内经得起高达250℃至300℃的温度。对于半导体晶片经受的完成半导体部件的许多制造工艺而言，这是足够的。
玻璃粘合剂还有玻璃焊料当期望结构化时也可以是光可构造的。
进一步的选择包括在半导体晶片10上形成金刚石类的碳层（DLC）以促进阳极接合。
在接合后所得到的结构在图2B中示出。
在接合第一玻璃衬底20之后，半导体晶片10变薄为目标厚度d2。变薄工艺可以包括对第二表面12的磨削、蚀刻和抛光，但不限于这些工艺，以获得经机器加工的第二表面12’。
在第一表面11上和在第一表面11处的半导体部件31、32、33、34的结构在半导体晶片20的变薄期间受玻璃衬底20保护，因为腔未完全延伸通过玻璃衬底20。因此，在该加工期间，半导体部件31、32、33、34的结构被预结构化的玻璃衬底20密封。
在进一步的工艺中，薄金属种子层17形成在半导体晶片20的第二表面22上。金属种子层17可以形成在整个第二表面12上。金属种子层17用于在随后的工艺中喷镀金属化。当使用其他工艺来形成金属化时，可以省略金属种子层。此外，如果需要的话，也可以在随后的阶段形成种子层17。可以根据具体需要来选择金属种子层17的厚度。还有可能向金属种子层17提供变化的厚度。例如，金属种子层17的材料可以是银（Ag）、钛（Ti）或铝（Al）。
提供预结构化的第二玻璃衬底40，其具有形成在接合表面42处的多个腔41。腔41被定尺寸为小于最终半导体器件的尺寸。图2A至2H的实施例示出了具有小于第一玻璃衬底20的腔21的尺寸的尺寸的腔41。
第二玻璃衬底40用其接合表面42在半导体衬底10的第二表面12’处接合到半导体衬底10。当半导体衬底10的第二表面12’被薄金属种子层17覆盖时，使用如上所述的玻璃浆料接合或粘合剂接合来接合第二玻璃衬底40。当未使用金属种子层17时，可以使用任何类型的上述接合工艺。所得到的结构在图2C中示出。
为了获得足够的接合强度，相应的玻璃衬底20、40与半导体晶片10之间的接触区域应当足够大。因为玻璃衬底20、40的相应的接合表面22、42被结构化，所以接触区域也被结构化。对于许多应用，当相邻腔之间的壁厚度为约50μm或更大时，足以提供具有50μm或更大尺寸的接触区。
第一和第二玻璃衬底20、40在接合之前与半导体晶片10对齐，使得相应的腔21、41与相应的半导体部件31、32、33、34对齐。布置在相应的玻璃衬底20、40的外围区域中的对齐结构和半导体晶片10促进该对齐。
图2D示出进一步的工艺。第二玻璃衬底40在其与接合表面42相对的表面处被机器加工以暴露腔41。典型地，减小第二玻璃衬底40的厚度，直到腔41被暴露，其然后在第二玻璃衬底40中形成开口41’。可以根据具体需要选择第二玻璃衬底40的最终厚度。经机器加工的第二玻璃衬底40应当足够厚以为薄半导体晶片10提供足够的机械稳定。第二玻璃衬底10可以被磨削或抛光，或者首先被磨削并且然后被抛光。
图2E示出用于在半导体晶片10的第二表面22上制造金属化区的工艺。经机器加工的第二玻璃衬底40用作掩模，其具有限定金属化区的尺寸和位置的暴露的腔或开口41’。在实施例中，每个半导体部件31、32、33、34可以被提供有完全填充开口41’的一个大金属化区19。通过将第二玻璃衬底40用作掩模，形成结构化的金属化，其具有彼此分离的金属化区19。
金属化区19可以例如通过喷镀、印刷或糊状涂覆（pasting）来形成。典型地，用金属、金属化合物或金属合金来填充暴露的腔或开口41’。形成在半导体晶片的整个第二表面12’上的金属种子层17促进喷镀，所述喷镀可以是电镀或无电极电镀。典型地，以足够的厚度来喷镀铜以提供良好的电连接，并且铜也是用于在半导体器件的操作期间散热的手段。另一选择是印刷或喷镀，其中导电膏剂被带到第二玻璃衬底20上并且利用刮板或刮刀被均匀分布。然后将膏剂退火以形成导电金属化区。退火温度应当小于第一和第二玻璃衬底20、40与半导体晶片10之间的相应的接合连接能耐受的温度。印刷和糊状涂覆是节省成本的工艺。由于铜良好的电和热属性，铜或铜化合物典型地用于印刷或糊状涂覆。
在进一步的工艺中，第一玻璃衬底20被机器加工以暴露腔21和布置在腔21内的金属焊盘14、15。图2F中示出的所得到的结构包括具有小于腔21的深度的厚度的第一玻璃衬底20，使得形成横向围绕金属焊盘14、15的开口21’。
在一个或多个实施例中，第一和/或第二玻璃衬底20、40为半导体晶片10提供机械支撑并且形成不可逆载体系统。该玻璃衬底或多个玻璃衬底仍然附着到半导体晶片10并且形成最终半导体器件的整合部分。该玻璃衬底或多个玻璃衬底的最终厚度不限于具体值，并且可以根据具体需要而改变。如本文所描述的不可逆载体系统还允许操控非常薄的半导体晶片10。当使用第一和第二玻璃衬底20、40时，每个玻璃衬底可以制得相当薄。在半导体晶片的两侧提供玻璃衬底还改进了机械属性，因为形成了对称支撑。
此外，该玻璃衬底或多个玻璃衬底可以用作器件钝化。这允许省略常用的聚酰亚胺钝化。由于玻璃的比聚酰亚胺更好的介电特性，玻璃钝化改进电绝缘。
第二玻璃衬底40提供掩模，其允许对金属化的结构化，而无需进一步的掩模。这还促进如将在下文描述的后续器件分离。
当沿图2F中通过短划线指示的分离线来分离电子部件31、32、33、34时，分离通过具有类似机械属性的材料发生。图2F示出分离线延伸通过第一和第二玻璃衬底20、40的壁，并且还通过半导体晶片10。分离线不延伸通过金属化的厚部分（即，该实施例中的金属化区19），并且仅通过可选的薄金属种子层17。玻璃衬底20、40和半导体晶片10具有类似的机械属性，因为两种材料均为脆性的。与此不同的是，厚金属化由韧性金属构成，该韧性金属具有与半导体晶片10和玻璃衬底20、40的机械属性不同的机械属性。这种机械属性的差异可能导致在切割期间的困难，这些困难可以通过如本文所描述的途径来减小或避免。
根据一个或多个实施例，在半导体晶片10的第二表面12’上形成的背面金属化被结构化为具有单独的厚金属区，这些单独的厚金属区彼此横向地间隔开。单独的金属化区之间的空间用于切割；由此，分离线沿着这些空间延伸但是不通过金属化区。这允许甚至进一步增加金属化区的厚度以改进热消散。金属化区可以具有与玻璃衬底的厚度类似的厚度。例如，有可能提供高达100μm厚或者甚至更厚的金属化区。半导体晶片10的第二表面12上的金属化的结构化还减小了半导体晶片10的翘曲。因为分离不通过厚金属化，所以诸如锯的分离工具在分离期间也不与金属一起被加载，这改进了分离工艺。
切割通过玻璃衬底20、40和半导体晶片10而切割不通过厚金属化甚至允许通过断裂来进行分离。对于切割，可以使用任何合适的切割工艺，诸如划线并断裂、激光切割和锯切。可选的薄金属种子层17不显著地干扰上述切割工艺。当切割图2F中示出的结构时，形成单独的半导体器件，每个半导体器件分别具有半导体芯片10’、第一玻璃芯片20’和第二玻璃芯片40’。
根据一个或多个实施例，玻璃衬底20、40的至少一些或所有壁沿着分离线在相邻半导体部件之间延伸。随后形成半导体器件的相邻半导体部件通过相应的玻璃衬底20、40的壁而彼此绝缘。
图2G示出在切割之后的半导体器件的3维视图。还示出将在随后阶段形成的接合线连接。如所示出的，金属焊盘14和15被具有暴露的腔或开口21’的第一玻璃芯片20’完全横向围绕。第一和第二玻璃芯片20’、40’与半导体芯片10’一起具有共同的横向分离表面69，金属种子层17当存在时在表面69处被暴露。由此，半导体器件的横向面69主要由半导体芯片10’的半导体材料和第一与第二玻璃芯片20’、40’的玻璃材料形成，而非由在此未示出的厚金属化区19形成。
图2H示出最终的半导体器件。该半导体器件附着到由绝缘材料制成的载体衬底50。载体衬底50包括引线结构51、52、53。引线结构51和53包括布置在载体衬底50的上侧的接合焊盘51’和53’，而引线结构52包括大焊盘52’，半导体器件用其在半导体芯片10’的第二表面上形成的金属化区19附着到大焊盘52’。金属焊盘14与接合焊盘51’之间以及金属焊盘15与接合焊盘53’之间的电连接分别由接合线55提供。
图2H还示出半导体器件的进一步结构。金属焊盘14在该实施例中形成栅极电极，栅极电极通过栅极介电层60与芯片10’的半导体材料绝缘。还示出了掺杂区。61表示源极区，而62表示与源极区61和与芯片10’的半导体材料相反掺杂的体区。漏极区63形成在芯片10’的第二表面处。漏极区63通过金属化区19电连接到焊盘52’，而源极区61电连接到金属焊盘15。
最后，半导体器件可以封装在诸如环氧树脂的绝缘材料65中以形成半导体模块。
尽管图2H示出了诸如FET或IGBT的三端子器件，但是图3示出了根据一个或多个实施例的诸如功率二极管的二端子器件。
该半导体器件包括在该实施例中由引线结构56和57形成的至少两个端子。这些引线结构从载体衬底58横向延伸。半导体器件还包括在该实施例中由具有第一表面11和第二表面12的半导体芯片10’形成的半导体衬底。半导体芯片10’具有至少一个掺杂区62和金属焊盘15。掺杂区62形成在第一表面11处并且与安置在第一表面11上的金属焊盘15电接触。金属焊盘15在该实施例中形成功率二极管的阳极。掺杂区62与半导体芯片10’的材料相反地掺杂，在功率器件的情况下，所述材料通常具有低n掺杂浓度。另一掺杂区63形成在第二表面12处，并且具有与芯片10’的半导体材料相同的掺杂类型，但是具有更高的掺杂浓度。
具有至少一个开口21’的第一玻璃衬底或玻璃芯片20’接合到半导体衬底10’的第一表面11，使得金属焊盘15布置在第一玻璃衬底20’的开口21’内。具有至少一个开口41’的第二玻璃衬底或玻璃芯片40’接合到半导体衬底10’的第二表面12。至少一个金属化区19安置在半导体衬底或半导体芯片10’的第二表面12上。金属化区19填充第二玻璃衬底40’的开口41’，并且在掺杂区67与引线结构56的焊盘结构56’之间提供欧姆接触。金属化区19在该实施例中形成功率二极管的阴极。金属种子层在该实施例中未被示出，但是如果期望的话可以被提供。
金属焊盘15通过接合线55电连接到引线结构57的焊盘结构57’。半导体器件被封装在诸如环氧树脂的绝缘材料65中。
半导体器件具有由第一和第二玻璃衬底20’和40’以及半导体衬底10’形成的公共横向分离面69。
图4示出来自图2F的由点划线框在那里指示的放大细节。半导体晶片10包括安置在第一表面11上的薄氧化层70。第一玻璃衬底20通过可以采用光可构造的粘合剂71的粘合剂接合、玻璃浆料接合或融合接合而接合到该氧化层70。在一个实施例中，氧化层70可以被金刚石类的碳层替换。在该情况下，阳极接合将也是可能的。
因此，根据一个或多个实施例，氧化层70或一般地绝缘层70在接合第一玻璃衬底20之前形成在第一表面11上。
第二玻璃衬底40通过使用玻璃粘合层72的粘合剂接合通过半导体晶片10接合在薄金属种子层17上。针对第一和第二玻璃衬底20、40所选的接合工艺取决于玻璃衬底接合到的表面的特性。因为半导体晶片10的第一和第二表面11、12可以被不同地加工，所以相应的表面可以展示不同的顶层并且因此展示不同的特性，从而将使用不同的接合工艺。
接合可以包括热退火工艺。当将第二玻璃衬底40接合到半导体晶片时，应当将退火温度调整到在半导体部件的热预算内并且还在半导体晶片10与第一玻璃衬底20之间的接合连接的可耐受范围内。
参照图5A至5D，描述进一步的实施例。与上文描述的结构特征类似的结构特征用相同的参考数字来表示。此外，对类似工艺的描述被省略并且对应参考被包括。
与上文描述的实施例类似，提供具有第一表面11和第二表面12的半导体晶片10。半导体晶片10包括多个半导体部件31、32、33、34，每个半导体部件包括安置在第一表面11上的至少一个金属焊盘14、15。本实施例针对每个半导体部件31、32、33、34示出了两个金属焊盘14、15。此外，每个半导体部件31、32、33、34包括至少一个掺杂区。
如图5B中所示，提供预结构化的第一玻璃衬底25，其具有延伸通过第一玻璃衬底25的多个开口26。第一玻璃衬底25包括接合表面27。可以通过诸如蚀刻的合适工艺来预先形成开口26。开口26的尺寸适于允许容纳金属焊盘14、15，如下文所描述的。
第一玻璃衬底25用其接合表面27接合到半导体晶片10的第一表面11，使得一个半导体部件31、32、33、34的金属焊盘14、15布置在第一玻璃衬底25的一个开口26内。出于对齐的目的，使用布置在半导体晶片10和第一玻璃衬底上的对齐标记。第一玻璃衬底25可以通过上文描述的接合工艺中的任何一个来接合到半导体晶片10。
第一玻璃衬底25具有对应于金属焊盘14、15的高度或者大于金属焊盘的高度的厚度。随后，第一玻璃衬底25的开口26可以被可选的箔35覆盖以在后续工艺期间保护半导体部件31、32、33、34和布置在半导体晶片10的第一表面11上的结构。
在进一步的工艺中，半导体衬底10如上所述那样变薄为目标厚度d2。半导体衬底10然后具有经加工的第二表面12’。如上所述的，薄金属种子层17形成在整个经机器加工的第二表面12’上。
提供第二玻璃衬底45，其具有延伸通过第二玻璃衬底45的多个开口46。第二玻璃衬底45具有接合表面47，第二玻璃衬底45用接合表面47通过上文描述的合适接合工艺中的任何一个接合在半导体晶片10上，具体地，接合到金属种子层17。第一和第二玻璃衬底25、45彼此对齐。可以在该或随后的阶段去除箔35。所得到的结构在图5C中示出。
在进一步的工艺中，如上文所描述的那样通过诸如喷镀、糊状涂覆或印刷的任何合适工艺来在开口46中形成相应的金属化区19。随后，沿着在图5D中用虚线指示的预定分离线来切割半导体晶片10。如上文所描述的，分离通过半导体晶片10和相应的玻璃衬底25、45的壁、但是不通过厚金属化区19发生。
图5A至5D中示出的实施例与上文描述的实施例的不同之处在于预结构化的玻璃衬底25、45包括开口26、46。不需要用于使玻璃衬底25、45变薄的工艺，但是如果需要的话可以执行这些工艺。
还有可能组合来自不同实施例的工艺。例如，如上文进一步描述的具有腔21的玻璃衬底20可以用作第一玻璃衬底并且接合到半导体晶片10。作为第二玻璃衬底，具有开口46的玻璃衬底45可以被使用并接合到半导体晶片10的经机器加工的第二表面12’。在该变型中，当使半导体晶片10变薄时，半导体晶片10的第一表面11处的结构受第一玻璃衬底20保护，因为腔21还未被暴露。此外，因为第一玻璃衬底20相当厚，所以其在更大程度上稳定变薄的半导体晶片10。第一玻璃衬底20可以例如在将金属化区19形成在经机器加工的第二表面12’上之后被机器加工，以暴露半导体部件的结构，具体地，暴露金属焊盘的结构。
图6A至6C示出进一步的实施例。与上文所述的结构特征类似的结构特征用相同的参考数字来表示。此外，类似工艺的描述被省略，并且对应参考被包括。
提供具有第一表面11、第二表面12以及半导体部件31、32、33、34的半导体晶片10，每个半导体部件包括安置在第一表面11上的至少两个金属焊盘14、15。半导体部件31、32、33、34中的每一个还包括至少一个掺杂区，典型地包括多个掺杂区。
提供了玻璃衬底70，其包括形成在玻璃衬底70的接合表面73处的多个腔71、72。每个腔71、72被定尺寸以允许容纳仅一个金属焊盘14、15。每个半导体部件31、32、33、34的金属焊盘14、15可以具有不同尺寸，具体地，具有不同的横向程度。因此，相应的腔71、72也可以具有不同的尺寸。在该具体实施例中，腔71被定尺寸以允许容纳金属焊盘14，并且腔72被定尺寸以允许容纳金属焊盘15。在该实施例中，腔72大于腔71。
玻璃衬底70被对齐，并且然后通过使用如上文所描述的任何合适接合工艺被接合。所得到的结构在图6A中示出。每个金属焊盘14、15被相应的腔71、72容纳和封装，使得相同半导体部件31、32、33、34的相邻金属焊盘14、15通过玻璃衬底70，并且具体地，通过玻璃衬底70的壁彼此绝缘，所述壁安置在相邻金属焊盘14、15之间。
在进一步的工艺中，半导体晶片10可以变薄。此外，玻璃衬底70可以被机器加工以暴露腔71、72并形成开口71’、72’，以允许通向半导体部件31、32、33、34的金属焊盘14、15。相邻金属焊盘14、15仍然通过玻璃衬底70的壁彼此绝缘，如图6B中所示。在进一步的工艺中，沿如上文描述的分离线来切割半导体晶片10以形成具有半导体芯片10’和玻璃芯片70’的半导体器件。
在图6C中示出此类半导体器件的3维图示。例如分别形成功率FET的栅极焊盘和源极焊盘的金属焊盘14和15通过玻璃衬底70彼此绝缘。其他结构元件可以与上文描述的元件类似。半导体器件可以具体包括接合到半导体器件10’的第二表面的另一玻璃衬底或玻璃芯片40’。
结合图7A和7B来描述进一步的实施例。与上文所述的结构特征类似的结构特征用相同的参考数字来表示。此外，类似工艺的描述被省略，并且对应参考被包括。
在该实施例中，提供半导体晶片10和接合到半导体晶片10的玻璃衬底40。玻璃衬底40包括多个开口41’以暴露半导体晶片10的表面部分。开口限定了将随后形成的金属化区的尺寸和位置。玻璃衬底40用其接合表面42接合到半导体晶片10的第二表面12’。如上文所描述的，接合的玻璃衬底40可以包括在其接合表面处的腔，随后通过磨削或抛光接合的玻璃衬底来暴露所述腔。在其他实施例中，玻璃衬底40可以与已经暴露的腔（即，开口）接合。可以使用如上文所描述的任何合适的接合工艺。
多个半导体部件31、32、33、34的金属焊盘14、15可以安置在半导体晶片10的第一表面11上。如上文所描述的，半导体晶片10还可以包括多个掺杂区。此外，在接合玻璃衬底40之前，金属种子层17可以形成在第二表面12’上。
玻璃衬底40的开口41’被填充有金属或金属化合物以形成金属化区19，如图7B中所示。用于形成金属化区19的合适工艺为喷镀、印刷和糊状涂覆，但是不限于此。如上文所描述的，当形成金属化区19时，玻璃衬底40充当掩模。
在进一步的工艺中，沿如上文所描述的分离线来切割半导体晶片10以获得单独的半导体器件。
结合图8A和8B来描述进一步的实施例。与上文所述的结构特征类似的结构特征用相同的参考数字来表示。此外，类似工艺的描述被省略，并且对应参考被包括。
提供了半导体晶片10，其包括第一表面11和第二表面12以及接合到半导体衬底10的第一表面11的玻璃衬底70。半导体晶片10包括掺杂区以形成多个半导体部件31、32、33、34。玻璃衬底70包括多个开口71’、72’，其暴露半导体晶片10的第一表面11的相应的部分。开口71’、72’限定随后形成的焊盘区的尺寸和位置。
玻璃衬底70可以通过上述接合工艺中的任何一个来接合到第一表面11。典型地，金属种子层可以在接合之前形成在第一表面上。当期望针对相同半导体部件31、32、33、34形成单独的焊盘区时，金属种子层典型地不形成在整个第一表面11上以避免短路。在接合玻璃衬底70之后，金属种子层可以形成在每个开口71’、72’内。
当如上文所描述的那样接合时，玻璃衬底70可以已经包括开口71’、72’。在一个实施例中，玻璃衬底70可以包括多个腔，通过在如上文所描述的那样接合之后对玻璃衬底机器加工来暴露所述多个腔。
在进一步的工艺中，开口71’、72’被填充有金属或诸如金属合金的金属化合物以提供多个单独的金属焊盘区14’、15’，如图8B中所示的。可以通过喷镀、糊状涂覆或印刷来形成金属焊盘结构14’、15’以获得厚金属焊盘结构。可能需要退火工艺来完成金属焊盘区14’、15’的制造。如上文所描述的，厚金属焊盘区14’、15’可以用作接合线连接的着落焊盘。由于它们的厚度，金属焊盘区14’、15’保护底层的结构不受在接合期间发生的机械应力的影响。金属焊盘区14’、15’的厚度可以由玻璃衬底70的厚度来限定。例如，当使用100μm厚的玻璃衬底70时，金属焊盘区14’、15’在通过糊状涂覆形成时将具有类似的厚度。还有可能形成具有其他厚度的金属焊盘区14’、15’。
在进一步的工艺中，沿着如上文所描述的分离线来切割半导体晶片10以获得单独的半导体器件。
可以组合上面描述的实施例。例如，如图8A和8B中所示的在半导体晶片10的第一表面11上的金属焊盘区14’、15’的形成可以与如图7A和7B中所示的在半导体晶片10的第二表面12’上的金属化区19的形成进行组合。此外，在如上文所描述的那样将玻璃衬底接合到第一表面11之后，可以使半导体晶片10变薄。
结合图9A至9C来描述进一步的实施例。与上文所述的结构特征类似的结构特征用相同的参考数字来表示。此外，类似工艺的描述被省略，并且对应参考被包括。
该实施例具体地示出了促进半导体部件的分离以形成单独的半导体器件的选择。如图9A中所示，提供半导体晶片10，其具有第一表面11和第二表面12’。例如在第一表面11上提供至少一个玻璃衬底。在一个实施例中，在第二表面12’上提供玻璃衬底。还有可能在第一表面11上提供第一玻璃衬底80和在第二表面12’上提供第二玻璃衬底90。
沟槽83沿着预定断裂线形成在第一和第二玻璃衬底80、90的一个或二者中。图9A示出沟槽83形成在第一玻璃衬底80中，而沟槽93形成在第二玻璃衬底90中。沟槽83和93基本上彼此对齐。
可以在将玻璃衬底80、90接合到相应的表面11、12之前或者在将玻璃衬底80、90接合到相应的表面11、12之后形成沟槽83、93。沟槽83、93的深度可以例如等于相应的玻璃衬底80、90的厚度的至少一半或者甚至比一半更大。在接合之后形成沟槽83、93允许形成深沟槽，因为否则的话，玻璃衬底将变得在机械上非常易碎。例如，可以通过锯切或通过任何其他合适工艺来形成沟槽83、93。
如上文所描述的，半导体晶片10可以包括多个半导体部件31、32、33、34，每个半导体部件可以包括布置在第一表面11上的至少一个金属焊盘14、15。相应的半导体部件的金属焊盘14、15容纳在第一玻璃衬底80的开口81内。
在第二表面12’上，可以如上文所描述的那样形成金属化区19。
在进一步的工艺中，通过沿沟槽83、93断裂，将半导体晶片10和玻璃衬底80、90分离成管芯。这在图9B和9C中示出，其示出了来自图9A的通过点划线指示的放大细节。沟槽83、93促进断裂，因为半导体晶片10和第一与第二玻璃衬底80、90的总材料强度沿着沟槽83、93显著减小。应当注意，开口81和91被相应的玻璃衬底的壁85、95横向围绕，如在图2G和6C中所示的3维图示中所示的。因此，这些开口81、91不提供断裂线。因此，沟槽83、93形成规定的断裂线。
上面描述的分离工艺可以称为“划线并断裂”。再次，分离通过类似机械属性的材料并且不通过在第二表面12’处形成的厚金属化区发生。这避免了与通常已知的分离工艺相关联的困难，所述通常已知的分离工艺通过切通脆性半导体晶片和厚韧性金属层来分离半导体器件。因为上述实施例主要切通类似机械属性的材料，该切割工艺可以更好地适于所述材料属性。
结合图9A至9C描述的实施例可以与任何其他的上文描述的实施例进行组合。例如，有可能接合具有腔的玻璃衬底，并且然后对玻璃衬底进行机器加工以暴露这些腔。此外，如上文所描述的，可以通过将相应的玻璃衬底用作掩模来将金属化区形成在第二表面和/或第一表面上。此外，如上文所描述的，可以使半导体晶片变薄。
上面描述了不可逆载体系统，其中，将一个或两个结构化的玻璃衬底接合到半导体晶片以在第一表面上或第二表面上或者在这两个表面上机械支撑半导体。该玻璃衬底或多个玻璃衬底即使在切割之后仍然为器件的一部分，并且可以用作钝化。此外，结构化的玻璃衬底可以用作掩模以形成分离的和间隔开的金属化区，使得对于切割而言不需要切通金属化区。玻璃衬底可以被结构化，使得它们允许容纳例如在第一表面上的金属焊盘。此外，玻璃衬底可以被结构化，使得它们可以用作掩模以例如在第一和/或第二表面上形成金属化区。
在第一表面上或第二表面上或者在这两个表面上的金属化区的厚度可以不同并根据具体需要来选择。本文描述的载体系统允许操控非常薄的半导体晶片。
可以使通过玻璃衬底在单侧被支撑的半导体晶片变薄为期望的目标厚度。随后，可以将另一结构化的玻璃衬底接合到在其上使半导体晶片变薄的侧以获得双侧支撑的半导体晶片。当被结构化时，该另一玻璃衬底可以用于形成各种厚度的分离和间隔开的金属化区。
参照图10A至10D来描述进一步的实施例。该实施例涉及用于将半导体芯片连接到载体衬底的金属层的方法。半导体芯片可以根据上面描述的实施例的任何一个来制造并且参考在切割之后的情形。
图10A示出了包括半导体芯片110和玻璃衬底140的半导体器件100。半导体芯片110具有第一侧111和与第一表面111相对的第二侧112。在第一侧111处，可以形成掺杂区130。掺杂区130的数量和掺杂类型取决于半导体器件100的具体类型。例如，作为二端子器件的功率二极管典型地包括在第一侧111处的一个大阳极区。作为三端子器件的功率FET典型地包括多个基本上相同的单元，每个单元具有源极区和体区。
这里应当注意，也可以在半导体芯片110的第二侧112处形成掺杂区。
半导体芯片110用其第二侧接合在玻璃衬底140的接合表面142上。玻璃衬底140包括至少一个开口141。可以根据上文描述的实施例中的任何一个来形成玻璃衬底140。
为了将玻璃衬底140接合到半导体芯片110，可以如上文所描述的那样采用任何合适的接合工艺。示例为在半导体芯片110上具有或不具有金刚石类的碳层（DLC）的阳极接合、玻璃浆料接合、融合接合以及使用玻璃粘合剂的粘合剂接合。
玻璃衬底140的开口141延伸通过玻璃衬底140并且暴露半导体芯片110的第二侧112的区域。金属化区119布置在玻璃衬底140的开口141中，并且电接触半导体芯片110的第二侧112。典型地，半导体芯片110的第二侧112形成半导体器件的背侧，其中，在功率FET的情况下形成漏极区，或者在功率二极管的情况下形成阴极区。可替代地，在所谓的“源极在下（source-down）”器件中，源极形成在背侧处，或者用于源极的电连接形成在背侧。
如上文所描述的，例如通过喷镀、印刷或糊状涂覆来形成金属化区119。典型地，还形成阻挡层的种子层117形成在半导体芯片110的金属化区119与第二侧112之间。金属化区119可以是铜或包括铜作为主要成分的合金。种子层117典型地由与金属化区119的材料不同的材料制成。例如，种子层117可以是铝、钛和银的层堆叠或合金。种子层117还充当阻挡层和助粘剂。
典型地，种子层117与半导体芯片100的半导体材料直接接触以提供与掺杂区的良好欧姆接触，所述掺杂区形成在或延伸到半导体芯片100的第二侧。
在进一步的实施例中，金属化区119也可以通过溅射或蒸发沉积来形成。
典型地，金属化区119在玻璃衬底140的开口141内完全覆盖半导体芯片110的暴露的第二侧112，如图10A中所示。
如图10A中所示，玻璃衬底140具有厚度dG，并且金属化区119具有厚度dM。厚度dM以及厚度dG二者可以基本相同。在实施例中，dM ≤ dG，这意味着金属化区119未完全填充开口114，如图10B中所示。该部分填充可以通过部分去除金属化区119或通过在形成金属化区119时部分填充开口141来获得。提供具有小于玻璃衬底140的厚度dG的厚度dM的金属化区119对于使用软焊料或导电液体粘合剂的连接工艺是尤其有益的。这将结合图10C和10D来解释。
图10C示出了包括金属层151的载体衬底150。载体衬底150可以例如是引线框架或直接铜接合（DCB）衬底。将给定量的导电接合材料152带到金属层151上，使得通过导电接合材料152来覆盖金属层151的给定区。如上面所解释的，导电接合材料152可以是焊料或导电液体粘合剂。
在焊料的情况下，焊料152可以以糊料的形式施加在金属层151上。可替代地，金属层151已经被凝固的焊料覆盖，所述凝固的焊料是预先施加在金属层151上的。焊料然后典型地被加热以使焊料液化，然后，由于表面张力，所述焊料形成具有弯月面形状的平坦的滴状物，如图10C中所示。
在导电液体粘合剂的情况下，可以通过诸如印刷的任何合适工艺来施加粘合剂。合适的导电液体粘合剂例如是银或铜粒子填充的环氧树脂胶。
尽管图10C示出将导电接合材料152施加在载体衬底150的金属层151上，但是也可以将导电接合材料152施加到金属化区119。
在进一步的工艺中，如图10D中所示，利用布置在金属化区119与金属层115之间的导电接合材料152将具有接合到其的玻璃衬底140的半导体芯片110放置在半导体衬底150的金属层151上。当导电接合材料152是焊料时，可以在将金属化区119与焊料152接触之前加热焊料。然后在足以熔化焊料的升高的温度下执行该聚集。可替代地，例如当焊料152被施加为糊料时，在将金属化区119与焊料糊料接触之后加热焊料。
当导电接合材料152是导电液体粘合剂时，该粘合剂在使金属化区119与导电液体粘合剂接触时仍然是液体的。
当利用布置在其间的导电接合材料152聚集金属化区119和金属层151时，可以施加压力以确保使具有其金属化区119的半导体芯片110与导电接合材料152和金属层151紧密接触。如图10D中所示，导电接合材料152的一部分可能被挤压出接触区域，该接触区域由玻璃衬底140和金属化区119的横向延伸来限定。该挤压也称为渗出。导电接合材料152的被挤压出接触区域的部分也部分地接触玻璃衬底140的外部横向侧。然而，玻璃衬底140提供导电接合材料152的非可湿表面，使得玻璃衬底140的外部横向侧典型地不被导电接合材料152弄湿。作为结果，导电接合材料152不向上移动到半导体芯片110。除此之外，玻璃衬底140充当金属层151与半导体芯片110之间的间隔物，还使得导电接合材料152保持与半导体芯片110间隔开。
这里应当注意，应当选择施加在金属化区119或金属层151上的导电接合材料152的量，使得导电接合材料152不被施加得太过量。典型地，针对给定半导体芯片110施加的导电接合材料152的量基本上对应于由玻璃衬底140中剩余腔限定的体积，如图10B中所示。在实施例中，导电接合材料152的量超过由玻璃衬底140中剩余腔限定的体积不多于30%。导电接合材料152的主要部分保持在形成在玻璃衬底140中的金属化区119之下的腔中。
玻璃衬底140的存在防止了以下情况：作为焊料或导电液体粘合剂的导电接合材料152可能到达半导体芯片110的横向边缘，并且可能弄湿半导体芯片110的在第二侧112之上的横向边缘。在没有支撑玻璃衬底140的情况下，半导体芯片110可能经历此类弄湿。这结合图11A和11B来描述。
图11A示出半导体器件200，其包括具有第一侧211和第二侧212的半导体芯片210。如结合图10A至10D的实施例所描述的，掺杂区230形成在第一侧211处。种子层217形成在第二侧212上并且被金属化区219覆盖。当如上所描述的那样使半导体器件200与载体衬底150接触时，诸如熔化的焊料的液体导电接合材料152可能如上所描述的那样被挤压出半导体器件200与载体衬底150之间的接触区域。“挤压出的”或“渗出的”导电接合材料152可能容易弄湿金属化区219的横向表面，并且可能朝半导体芯片210蔓延。当导电接合材料152还弄湿半导体芯片210时，导电接合材料152可能蔓延直到半导体芯片210的第一侧211，这可能导致短路的器件。这在由圆圈205标记的区中示出。
除了短路之外，与半导体芯片210的半导体材料的横向边缘直接接触的焊料的焊料成分还可能扩散到半导体材料中。这可能影响半导体芯片210的掺杂区的掺杂特性或者可能导致机械断裂。例如，当铜扩散到硅中时，形成CuSi相，由于它们的体积膨胀，其导致半导体芯片210的半导体材料中的破裂。
尽管金属化区219在图11A中被示出为相当薄，但是对于较厚金属化区219而言仍存在弄湿半导体芯片210的横向边缘的该风险，因为导电接合材料152不经历任何蔓延阻挡。与此不同的是，玻璃芯片140提供此类阻挡，因为玻璃衬底140未被导电接合材料152弄湿。此外，玻璃衬底140提供在金属化区119之下的腔，其中，导电接合材料152的主要部分被保持和防止渗出。非可湿玻璃衬底140确保被挤压出接触区的导电接合材料152不接触玻璃衬底140的横向表面，并因此不能朝半导体芯片110蔓延。
即使当半导体芯片110横向移动时，例如在聚集期间，玻璃衬底140也可靠地防止导电接合材料152与半导体芯片110的横向边缘之间的接触。玻璃衬底140确保在导电接合材料152与半导体芯片110之间保留有足够空间。
如上文所描述的，利用布置在其间的导电接合材料152将半导体芯片110与载体衬底150聚集典型地包括升高温度以熔化焊料或者固化导电液体粘合剂。在冷却之后，焊料凝固。作为结果，金属层151与金属化区119之间的牢固的机械和电连接通过凝固的导电接合材料152来形成。
在图10D中示出了最终结构，其包括半导体芯片110、接合到半导体芯片110的第二侧112的玻璃衬底140，并且玻璃衬底140包括暴露半导体芯片110的第二侧112的区域的至少一个开口141，在该意义上，该区域不被玻璃衬底140覆盖。金属化区119布置在玻璃衬底140的开口141中，并且以玻璃衬底140面对载体衬底150的方式来电接触半导体芯片110的第二侧112。金属化区119典型地仅部分填充开口141。开口141的剩余部分由导电接合材料152来填充。玻璃衬底140具有厚度dG，而金属化区119具有厚度dM，其中dG ≥ dM。通过载体衬底150的金属层151与金属化区119之间的导电接合材料152来形成牢固的机械和电连接。导电接合材料152还可以与玻璃衬底140的下侧接触，并且与玻璃衬底140的横向侧面部分接触，如图10D中所示。
参照图12A至12D，描述了进一步的实施例。与图10A至10D的实施例类似，半导体器件101包括具有第一和第二侧111、112的半导体芯片110，掺杂区130形成在第一侧111处。半导体芯片110利用其第二侧接合在包括至少一个开口141的玻璃衬底140的接合表面142上。开口141使半导体芯片110的第二侧112的区域不被覆盖，即，该区域被暴露。开口141填充有金属化区119，金属化区119覆盖有活性金属层120。在金属化区119与半导体芯片110的第二侧112之间，可以形成种子或阻挡层117。金属化区119可以包括铜或包括铜作为主要成分的合金。活性金属层120可以包括锡或包括锡作为主要成分的合金。
玻璃衬底140具有厚度dG，并且金属化区119和活性金属层120一起具有厚度dM。在该实施例中，厚度dG和dM服从以下关系dG ≤ dM，即，金属化区119和活性金属层120一起的厚度至少与玻璃衬底140的厚度一样大。根据实施例，dG < dM。
使半导体器件101与包括金属层251的载体衬底250接触。金属层251可以由铜或包括铜作为主要成分的铜合金制成。当聚集半导体器件101和载体衬底250时，活性金属层120与载体衬底250的金属层251接触。在施加压力和热以将活性金属层120、金属层251和金属化区119带到足够高的温度时，活性金属层120、金属层251和金属化区119经受扩散焊接，其产生典型的共晶（eutective）金属间相（IMP）121。在铜作为金属层251和金属化区119的主要成分并且锡作为活性金属层120的主要成分的情况下，金属间相121是CuSn。
图12C示出了其中Sn到金属层251中的扩散仅在玻璃衬底140的开口141内发生的情况。在该情况下，通过玻璃衬底140来限制金属间相121。
图12D示出了其中Sn还扩散到金属层251的与开口141横向相邻的区的情况。由于Sn的扩散，这些区中的熔化温度下降（共晶），并且这些区熔化。因此，遵守与在图10A至10D的软焊料情况下类似的焊接轮廓。然而，即使在该情况下，玻璃衬底140也可靠地防止金属间相121的熔化的区与半导体芯片110之间的接触。
还是在扩散焊接的情况下，玻璃衬底140的厚度dG大于最终结构中的金属化区119的厚度。
图13A和13B示出了其中在没有接合到半导体器件201的半导体芯片210的玻璃衬底的情况下执行扩散接合的情况。半导体芯片210也具有第一侧211和掺杂区230在其处形成的第二侧212。种子层217、金属化区219和活性金属层220以该顺序形成在半导体芯片210的第二侧212上。
当在压力下并且在升高的温度下利用其活性金属层220使半导体芯片210与载体衬底250的金属层251接触时，扩散接合发生，这导致金属间相221，如图13B中所示。因为不存在非可湿的玻璃衬底，所以金属间相221的熔化的区可以与半导体芯片210的横向边缘接触，如上文所描述的并且如在206处所指示的。
可以通过将玻璃衬底140用作半导体芯片110的载体材料来提供上面的问题。玻璃衬底140保持接合在半导体芯片110的第二侧上。
因此，提供了一种方法，其包括提供半导体芯片110，半导体芯片110具有第一侧111、与第一侧111相对的第二侧112、接合到半导体芯片110的第二侧112并且包括暴露半导体芯片110的第二侧112的区域的至少一个开口141的玻璃衬底140、以及布置在玻璃衬底140的开口141中并且电接触半导体芯片110的第二侧112的金属化区119。金属化区119典型地完全覆盖在开口141中暴露的第二侧112。
在进一步的工艺中，利用接合的玻璃衬底140将半导体芯片110带到载体衬底150的金属层151上。载体衬底150的金属层151与金属化区119之间的牢固的机械和电连接被形成。
这导致产生半导体器件，其包括半导体芯片110、接合到半导体芯片110的第二侧112并且包括至少一个开口141的玻璃衬底140，该至少一个开口141使半导体芯片110的第二侧112的区域未被玻璃衬底140覆盖。金属化区119布置在玻璃衬底140的开口141中并且电接触半导体芯片110的第二侧112。在载体衬底150的金属层151与金属化区119之间形成牢固的机械和电连接121、152。可以通过焊料、导电粘合剂以及共晶金属间相中的一个来形成载体衬底150的金属层151与金属化区119之间的牢固的机械和电连接121、152。此外，主要在玻璃衬底140的开口141内形成载体衬底150的金属层151与金属化区119之间的牢固的机械和电连接121、152。
在下文中，一般地描述进一步的实施例。
根据实施例，一种用于制造半导体器件的方法包括：提供具有第一表面和与第一表面相对的第二表面的半导体晶片，半导体晶片包括多个掺杂区和金属焊盘，其被布置在第一表面上或在第一表面处；提供具有接合表面以及在接合表面处的腔和开口中的至少一个的第一玻璃衬底；利用其接合表面将第一玻璃衬底接合到半导体晶片的第一表面，使得一个或多个金属焊盘布置在第一玻璃衬底的相应的腔或开口内；对半导体晶片的第二表面进行机器加工；在半导体晶片的经机器加工的第二表面上形成至少一个金属化区；以及切割半导体晶片和第一玻璃衬底以获得单独的半导体器件。
根据实施例，所述方法还包括通过阳极接合、粘合剂接合、融合接合以及玻璃浆料接合中的至少一个来将第一玻璃衬底接合到半导体晶片的第一表面。
根据实施例，所述方法还包括对第一玻璃衬底进行机器加工以暴露所述腔。
根据实施例，所述方法还包括在形成金属化区之前，在半导体晶片的第二表面上形成金属种子层。
根据实施例，所述方法还包括提供具有开口的第二玻璃衬底；将第二玻璃衬底接合到半导体晶片的第二表面；以及用金属或金属化合物来填充第二玻璃衬底的开口以形成相应的金属化区。
根据实施例，所述方法还包括提供具有接合表面和在接合表面处的腔的第二玻璃衬底；利用其接合表面将第二玻璃衬底接合到半导体晶片的第二表面；对第二玻璃衬底进行机器加工以暴露所述腔；以及用金属或金属化合物来填充第二玻璃衬底的所暴露的腔以形成相应的金属化区。
根据实施例，通过喷镀、糊状涂覆和印刷中的至少一个来形成金属化。
根据实施例，所述方法还包括：沿着预定断裂线在第一玻璃衬底中提供沟槽；以及沿着沟槽通过断裂来切割半导体晶片和第一玻璃衬底。
根据实施例，所述方法还包括：沿着预定断裂线在第二玻璃衬底中提供沟槽；以及沿着沟槽通过断裂来切割半导体晶片、第一玻璃衬底和第二玻璃衬底。
根据实施例，所述方法还包括：将单独的半导体器件固定在具有至少一个接合焊盘的相应的载体衬底上；在金属焊盘与载体衬底的相应的接合焊盘或多个接合焊盘之间形成相应的线接合；以及将固定到相应的载体衬底的半导体器件封装在绝缘材料中。
根据实施例，一种用于制造半导体器件的方法包括：提供具有第一表面和与第一表面相对的第二表面的半导体晶片，半导体晶片包括多个掺杂区和金属焊盘，其被布置在第一表面上或在第一表面处；提供具有接合表面以及在接合表面处形成的腔的第一玻璃衬底；利用其接合表面将第一玻璃衬底接合到半导体晶片的第一表面，使得金属焊盘布置在第一玻璃衬底的相应的腔内；提供具有接合表面以及在接合表面处形成的腔的第二玻璃衬底；利用其接合表面将第二玻璃衬底接合到半导体晶片的第二表面；对第二玻璃衬底进行机器加工以暴露所述腔；通过喷镀、糊状涂覆和印刷中的至少一个来在第二玻璃衬底的所暴露的腔内形成金属化区；以及切割半导体晶片、第一玻璃衬底和第二玻璃衬底以获得单独的半导体器件。
根据实施例，所述方法还包括在接合第二玻璃衬底之前对半导体晶片的第二表面进行机器加工以减小半导体晶片的厚度。
根据实施例，所述方法还包括在接合第二玻璃衬底之后对第一玻璃衬底进行机器加工以暴露所述腔。
根据实施例，一种用于制造半导体器件的方法包括：提供半导体晶片和接合到半导体晶片的玻璃衬底，其中，玻璃衬底具有多个开口以暴露半导体晶片的表面部分，所述开口限定金属化区；用金属或金属化合物来填充玻璃衬底的开口以形成金属化区；以及切割半导体晶片和玻璃衬底以获得单独的半导体器件。
根据实施例，半导体衬底包括第一表面、第二表面、多个掺杂区以及金属焊盘，其中，金属焊盘布置在第一表面上，并且其中，玻璃衬底接合到半导体晶片的第二表面。
根据实施例，玻璃衬底包括接合表面和在接合表面处形成的多个腔，并且其中，玻璃衬底利用其接合表面接合到半导体晶片。所述方法还包括：对玻璃衬底进行机器加工以暴露所述腔来在玻璃衬底中形成开口；以及用金属或金属化合物来填充玻璃衬底中的开口以形成金属化区。
根据实施例，所述方法还包括沿着预定断裂线在玻璃衬底中提供沟槽；以及通过沿沟槽断裂来切割半导体晶片和玻璃衬底。
根据实施例，一种用于制造半导体器件的方法包括：提供半导体晶片；提供玻璃衬底；沿着预定断裂线在玻璃衬底中形成沟槽；将玻璃衬底接合到半导体晶片；以及通过沿沟槽断裂来切割半导体晶片和玻璃衬底。
根据实施例，沟槽是在玻璃衬底接合到半导体晶片之后形成的。
根据实施例，玻璃衬底包括暴露半导体晶片的部分的开口，其中，金属化区形成在开口中。
根据实施例，玻璃衬底包括面对半导体晶片的腔。所述方法还包括：对玻璃衬底进行机器加工以暴露所述腔来在玻璃衬底中形成开口；以及用金属或金属化合物来填充由此形成的开口以形成金属化区。
根据实施例，一种半导体器件包括：至少两个端子；半导体衬底，其具有第一表面和第二表面，半导体衬底包括至少一个掺杂区和布置在第一表面上的金属焊盘；第一玻璃衬底，其具有至少一个开口，第一玻璃衬底接合到半导体衬底的第一表面，使得金属焊盘布置在第一玻璃衬底的开口中；第二玻璃衬底，其具有至少一个开口，第二玻璃衬底接合到半导体衬底的第二表面；在半导体衬底的第二表面上的至少一个金属化区，所述金属化区填充第二玻璃衬底的开口。
根据实施例，第一玻璃衬底、第二玻璃衬底以及半导体衬底形成共同的横向表面。
根据实施例，半导体器件还包括载体衬底，其具有至少一个接合焊盘和接合线连接，所述接合线连接将半导体衬底的第一表面上的金属焊盘与载体衬底的接合焊盘电连接。
应当理解，除非另外特别指出，否则本文描述的各种示例实施例的特征可以彼此组合。
尽管已经在本文图示和描述了特定实施例，但是本领域技术人员将意识到的是，多种替代和/或等效实施方式可以替换所图示和描述的特定实施例，而不会脱离本发明的范围。本申请意图涵盖对本文讨论的特定实施例的任何修改或变型。因此，本发明意图仅由权利要求及其等同物来限定。

Claims (23)

1.一种用于将半导体芯片连接到载体衬底的金属层的方法，包括：
提供包括第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；
提供包括金属层的载体衬底；
将导电接合材料带到载体衬底的金属层和玻璃衬底的开口中的金属化区中的至少一个上；
使用布置在金属化区和金属层之间的导电接合材料来将具有接合的玻璃衬底的半导体芯片放置在载体衬底的金属层上；以及
通过导电接合材料在金属层与金属化区之间形成牢固的机械和电连接。
2.如权利要求1所述的方法，其中，玻璃衬底具有大于金属化区的厚度的给定厚度，使得玻璃衬底中的开口未完全填充有金属化区。
3.如权利要求1所述的方法，其中，金属化区包括铜或包括铜作为主要成分的合金。
4.如权利要求1所述的方法，其中，由与金属化区的材料不同的材料制成的种子层被形成在金属化区与半导体芯片的第二侧之间。
5.如权利要求1所述的方法，其中，导电接合材料是焊料，其中，所述方法还包括：
将焊料带到金属层的区上；
加热焊料直到焊料熔化以覆盖金属层的区为止；以及
冷却熔化的焊料以在金属层与金属化区之间提供牢固的机械和电连接。
6.如权利要求1所述的方法，其中，导电接合材料是导电液体粘合剂，其中，所述方法还包括：
将导电粘合剂带到金属层的区上；以及
将导电粘合剂固化以在金属层与金属化区之间提供牢固的机械和电连接。
7.如权利要求6所述的方法，其中，将导电粘合剂固化包括加热导电粘合剂。
8.如权利要求1所述的方法，其中，玻璃衬底具有厚度dG，并且金属化区具有厚度dM，其中dM ≤ dG。
9.如权利要求1所述的方法，其中，提供半导体芯片包括：
提供半导体晶片，其包括多个半导体区，每个半导体区限定半导体芯片，半导体晶片包括第一侧和与第一侧相对的第二侧，并且提供包括接合表面和多个开口的玻璃晶片，其中，玻璃晶片使用其接合表面接合到半导体晶片的第二侧，使得玻璃晶片中的开口中的相应的一个开口与半导体晶片的半导体区中的相应的一个半导体区对齐，以暴露半导体晶片的第二侧的相应区域；
用金属至少部分地填充玻璃衬底中的开口以形成相应的金属化区；以及
切割半导体晶片和玻璃晶片以获得单独的半导体芯片。
10.如权利要求9所述的方法，还包括：
在使用金属填充玻璃晶片的开口之前，在半导体晶片的第二侧上形成由与金属化区不同的材料制成的种子层。
11.如权利要求9所述的方法，其中，填充开口包括：
通过喷镀、印刷和糊状涂覆中的至少一个来使用金属填充开口。
12.一种用于焊接半导体芯片的方法，包括：
提供包括第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖，所述金属化区被活性金属层覆盖；
将具有接合的玻璃衬底的半导体芯片压在载体衬底的金属层的区上，使得活性金属层与所述金属层接触；以及
加热压在金属层上的半导体芯片。
13.如权利要求12所述的方法，其中，玻璃衬底具有厚度dG，并且金属化区和活性金属层一起具有厚度dM，其中dG≤ dM。
14.如权利要求12所述的方法，其中，金属化区包括铜或包括铜作为主要成分的合金。
15.如权利要求12所述的方法，其中，活性金属层包括锡或包括锡作为主要成分的合金。
16.如权利要求12所述的方法，其中，由与金属化区的材料不同的材料制成的种子层被形成在金属化区与半导体芯片的第二侧之间。
17.一种用于将半导体芯片连接到载体衬底的金属层的方法，包括：
提供包括第一侧、与第一侧相对的第二侧的半导体芯片、接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，以及布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；
将具有接合的玻璃衬底的半导体芯片带到载体衬底的金属层上；以及
在载体衬底的金属层与金属化区之间形成牢固的机械和电连接。
18.如权利要求17所述的方法，其中，形成牢固的机械和电连接包括将金属化区焊接到载体衬底的金属层。
19.如权利要求17所述的方法，其中，载体衬底是引线框架和直接铜接合衬底之一。
20.一种半导体器件，包括：
包括第一侧和与第一侧相对的第二侧的半导体芯片；
接合到半导体芯片的第二侧并且包括至少一个开口的玻璃衬底，所述至少一个开口使半导体芯片的第二侧的区域不被玻璃衬底覆盖；
布置在玻璃衬底的开口中并且电接触半导体芯片的第二侧的金属化区；
包括金属层的载体衬底；以及
在载体衬底的金属层与金属化区之间的牢固的机械和电连接。
21.如权利要求20所述的半导体器件，其中，载体衬底是引线框架和直接铜接合衬底之一。
22.如权利要求20所述的半导体器件，其中，在载体衬底的金属层与金属化区之间的牢固的机械和电连接是通过焊料、导电粘合剂以及共晶金属间相之一来形成的。
23.如权利要求20所述的半导体器件，其中，玻璃衬底具有厚度dG，并且金属化区具有厚度dM，其中dG ≥ dM。
CN201410156717.5A 2013-04-18 2014-04-18 用于制造具有玻璃衬底的半导体器件的方法 Active CN104112729B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/865,579 US8865522B2 (en) 2010-07-15 2013-04-18 Method for manufacturing semiconductor devices having a glass substrate
US13/865579 2013-04-18

Publications (2)

Publication Number Publication Date
CN104112729A CN104112729A (zh) 2014-10-22
CN104112729B true CN104112729B (zh) 2017-06-13

Family

ID=51629046

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410156717.5A Active CN104112729B (zh) 2013-04-18 2014-04-18 用于制造具有玻璃衬底的半导体器件的方法

Country Status (2)

Country Link
CN (1) CN104112729B (zh)
DE (1) DE102014105077B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10750621B2 (en) * 2017-08-02 2020-08-18 Sumitomo Electric Device Innovations, Inc. Process of assembling semiconductor device
DE102018132447B4 (de) * 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825092A (en) * 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
US6492705B1 (en) * 1996-06-04 2002-12-10 Intersil Corporation Integrated circuit air bridge structures and methods of fabricating same
US5798557A (en) * 1996-08-29 1998-08-25 Harris Corporation Lid wafer bond packaging and micromachining
DE10030697C2 (de) 2000-06-23 2002-06-27 Infineon Technologies Ag Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat
US6982470B2 (en) * 2002-11-27 2006-01-03 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, cover for semiconductor device, and electronic equipment
US7393758B2 (en) * 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
JP2007158212A (ja) * 2005-12-08 2007-06-21 Matsushita Electric Ind Co Ltd 電子部品とその切断方法
JP2009008210A (ja) * 2007-06-29 2009-01-15 Kirin Brewery Co Ltd 軸受装置、及び軸受装置用アダプタ、並びに軸受装置用カバー
US9029200B2 (en) 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
US8202786B2 (en) 2010-07-15 2012-06-19 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a glass substrate

Also Published As

Publication number Publication date
DE102014105077A1 (de) 2014-10-23
DE102014105077B4 (de) 2024-01-18
CN104112729A (zh) 2014-10-22

Similar Documents

Publication Publication Date Title
US8865522B2 (en) Method for manufacturing semiconductor devices having a glass substrate
CN102339757B (zh) 用于制造具有玻璃衬底的半导体器件的方法
JP5384913B2 (ja) 半導体装置およびその製造方法
US7362580B2 (en) Electronic assembly having an indium wetting layer on a thermally conductive body
EP0704895B1 (en) Process for manufacturing semiconductor device and semiconductor wafer
JP5250193B2 (ja) ヒートシンクへの熱伝導を向上させるための冶金的接合を含む集積回路デバイス
CN103972159B (zh) 三维封装结构及其形成方法
EP2157605B1 (en) Electronic part apparatus and process for manufacturing the same
CN104167389B (zh) 带有玻璃基板的半导体器件及其制造方法
US8637379B2 (en) Device including a semiconductor chip and a carrier and fabrication method
US20080258277A1 (en) Semiconductor Device Comprising a Semiconductor Chip Stack and Method for Producing the Same
TW200829361A (en) Connecting material, method for manufacturing connecting material, and semiconductor device
CN104332441B (zh) 生产半导体器件的方法
TWI433279B (zh) 半導體封裝及其形成方法
TW200820360A (en) Method for mounting electronic component on substrate and method for forming solder surface
CN104112729B (zh) 用于制造具有玻璃衬底的半导体器件的方法
CN112786469A (zh) 批量扩散焊接和通过批量扩散焊接生产的电子器件
WO2019116910A1 (ja) 半導体装置および半導体装置の製造方法
EP0186585A2 (en) Die bonding process
US11935824B2 (en) Integrated circuit package module including a bonding system
US20230223367A1 (en) Semiconductor structure and method for manufacturing semiconductor structure
CN116913790A (zh) 制造封装体的方法和封装体
JP2005252127A (ja) 半導体装置および半導体装置接合方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant