CN104167389B - 带有玻璃基板的半导体器件及其制造方法 - Google Patents

带有玻璃基板的半导体器件及其制造方法 Download PDF

Info

Publication number
CN104167389B
CN104167389B CN201410204303.5A CN201410204303A CN104167389B CN 104167389 B CN104167389 B CN 104167389B CN 201410204303 A CN201410204303 A CN 201410204303A CN 104167389 B CN104167389 B CN 104167389B
Authority
CN
China
Prior art keywords
glass substrate
opening
semiconductor
semiconductor devices
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410204303.5A
Other languages
English (en)
Other versions
CN104167389A (zh
Inventor
C·冯克布林斯基
U·法斯特纳
P·佐恩
M·奥托维茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104167389A publication Critical patent/CN104167389A/zh
Application granted granted Critical
Publication of CN104167389B publication Critical patent/CN104167389B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/1624—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种带有玻璃基板的半导体器件及其制造方法。一种制造半导体器件的方法，该方法包括：提供一个堆叠，该堆叠包括半导体晶圆和玻璃基板，该玻璃基板包括开口和附着到该半导体晶圆的至少一个沟槽。该半导体晶圆包括多个半导体器件。该玻璃基板的开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖，该沟道连接该开口。至少在该沟槽和该开口暴露的侧壁和该半导体晶圆的半导体器件的未被覆盖的区域上，形成金属层。通过在该开口和该沟槽中电镀金属，随后研磨该玻璃基板除去该沟槽，形成金属区域。该半导体晶圆和所附着的玻璃基板的堆叠被切割以分离该半导体器件。

Description

带有玻璃基板的半导体器件及其制造方法
技术领域
本文描述的实施例涉及半导体器件和制造半导体器件的方法。
背景技术
在半导体材料上形成金属层是为了为半导体材料提供好的欧姆接触，以及消散在集成于半导体材料中的半导体器件工作过程中在半导体材料中产生的热量。基于半导体器件的工作情况，会产生需要有效消散的热脉冲。
厚金属层的制造可能产生问题是，因为常用的沉积技术只允许低速率沉积，这样会导致制造时间过长。此外，需要对沉积的金属层进行图形化，这包括了额外的制造工艺。
综上所述，有需要改进的地方。
发明内容
根据一个实施例，一种制造半导体器件的方法，该方法包括提供一个堆叠，该堆叠包括半导体晶圆和附着到该半导体晶圆的玻璃基板，其中该半导体晶圆包括多个半导体器件，且其中该玻璃基板包括多个开口，和在所述玻璃基板远离所述半导体晶圆的一侧形成的至少一个沟槽，每个所述开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖，所述沟槽连接所述开口，其中所述沟槽的深度小于所述玻璃基板的厚度。该方法进一步包括至少在所述沟槽和所述开口暴露的侧壁和所述半导体晶圆的半导体器件的未被覆盖的区域上形成金属层；通过在所述开口和所述沟槽中电镀金属，随后研磨所述玻璃基板除去所述沟道以形成金属区域；并且切割所述堆叠以分离所述半导体器件，所述堆叠包括所述半导体晶圆和所附着的所述玻璃基板。
根据一个实施例，一种制造半导体器件的方法，该方法包括：提供玻璃基板，所述玻璃基板包括第一侧，第二侧和多个开口，所述玻璃基板具有一个初始厚度；在所述玻璃基板的第二侧形成沟槽，所述沟槽连接所述开口，且所述沟槽的深度小于所述玻璃基板的初始厚度；将所述玻璃基板的第一侧附着到所述半导体晶圆的第一侧，所述半导体晶圆包括多个半导体器件，这样所述玻璃基板的所述开口使得所述半导体器件的相应区域在所述半导体晶圆的第一侧未被覆盖；至少在所述沟槽和所述开口的侧壁和所述半导体晶圆的所述半导体器件的未被覆盖的区域上形成金属层；通过在所述开口和所述沟槽中电镀金属，随后研磨所述玻璃基板除去所述沟槽以形成金属区域；且切割所述堆叠以分离该些半导体器件，所述堆叠包括所述半导体晶圆和所附着的所述玻璃基板。
根据一个实施例，一种制造半导体模组的方法，该方法包括：提供半导体器件，该半导体器件包括半导体基板和附着到所述半导体基板的玻璃基板，所述玻璃基板包括至少一个开口，该开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；在所述半导体器件未被覆盖的区域上，在所述玻璃基板的开口中形成至少一个锡突；且利用所述锡突将所述半导体器件焊接在引线框架上，所述玻璃基板被置于所述引线框架和所述半导体基板之间。
根据一个实施例，一种制造半导体模组的方法，该方法包括：提供一个堆叠，所述堆叠包括半导体晶圆和附着到该半导体晶圆的玻璃基板，该半导体晶圆包括多个半导体器件，该玻璃基板包括多个开口，每个开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；在所述半导体器件未被覆盖的区域上，在所述玻璃基板的开口中形成锡突；且切割所述堆叠以形成分离的半导体器件。
根据一个实施例，一种半导体器件，该半导体器件包括：半导体基板和附着到该半导体基板的玻璃基板，该玻璃基板包括至少一个开口，该开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖。金属层，该金属层位于所述玻璃基板的开口侧壁上和所述半导体器件的未被覆盖区域上，以及在所述金属层上的金属区域，该金属区填充所述开口，其中，该金属区域的上表面与所述玻璃基板的上表面持平。
根据一个实施例，一种半导体器件，该半导体器件包括半导体基板和附着到该半导体基板的玻璃基板，该玻璃基板包括至少一个开口，该开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖。位于所述半导体器件未被覆盖的区域上所述玻璃基板的开口中的至少一个锡突。
在阅读以下的详细描述并查看附图的基础上，本领域技术人员可以认识到本申请额外的特点和优势。
附图说明
图中的组件不一定是按照实际比例绘制的，而是重点放在展示本申请的原理。此外，图中如附图标记代表相应的部分。在图中：
图1所示为根据实施例制造半导体器件方法的过程；
图2所示为根据实施例制造半导体器件方法的过程；
图3A至3C所示为根据实施例制造半导体器件方法的过程；
图4A至4B所示为根据实施例制造半导体器件方法的过程；
图5A至5B所示为根据实施例制造半导体器件方法的过程；
图6所示为根据实施例制造半导体器件方法的过程；
图7所示为根据实施例制造半导体器件方法的过程；
图8所示为根据实施例制造半导体器件方法的过程；
图9所示为根据实施例制造半导体器件方法的过程；
图10A至10B所示为根据实施例制造半导体器件方法的过程；
图11A至11B所示为根据实施例制造半导体器件方法的过程；
图12A至12B所示为根据实施例制造半导体器件方法的过程；
图13A至13B所示为根据实施例制造半导体器件方法的过程；
图14A至14C所示为根据实施例制造半导体器件方法的过程；
图15所示为根据实施例制造半导体器件方法的过程。
具体实施方式
以下的详细描述是参照作为本申请一部分的附图来进行的，并对可以实施本申请的具体的实施例加以示意。在这方面，方向术语，如“顶(top)”，“底(bottom)”，“前(front)”，“后(back)”，“头(leading)”，“尾(tailing)”等，是参照附图的方向来描述的。因为实施例的各组件可以位于不同的方向，方向术语仅是用于说明而不作限制。可以理解的是，在不脱离本申请的范围的前提下，可以采用其它实施例以及结构或逻辑的变化。因此，下面的详细描述并不是限制性的，且本申请的范围是由所附的权利要求定义的。
本说明书中所采用的术语“横向(lateral)”用于描述平行于半导体基板主表面的方向。
本说明书中所采用的术语“垂直(vertical)”用于描述垂直于半导体基板主表面的方向。
在本说明书中，半导体基板的第二表面被看做由底部或背部表面形成，而第一表面被看做由半导体基板的顶部、前部或主表面形成。因此，本说明书中的术语“上方”和“下方”用于描述考虑上述方向的情况下一个结构特征相对于另一个结构特征的位置。
术语“电连接”和“被电连接”描述了两个元件之间的欧姆连接。
接下来参照附图1到13对实施例进行描述。此实施例包括通过电镀在半导体晶圆的前侧形成一个厚金属区，利用结构化的玻璃基板作为掩膜，该玻璃基板被稳定地键合到半导体晶圆。
参照附图1，玻璃基板200具有第一侧201和第二侧202，该第二侧202与该第一侧201相反。接着开口205在该玻璃基板200中形成。
根据实施例，如图2所示，通过利用形成于该玻璃基板200的第一侧201的第一掩膜211和形成于该玻璃基板200的第二侧202的第二掩膜212，形成该开口205。第一和第二掩膜211,212包括定义将形成于该玻璃基板200的开口205的尺寸和位置的开口。第一和第二掩膜211,212互相对齐，这样第一和第二掩膜211,212的相应开口互相重叠和覆盖。接着使用该第一和第二掩膜211,212作为蚀刻掩膜以蚀刻该玻璃基板200。
图3A到3C所示为形成开口205的另一个方法。掩膜213只形成于该玻璃基板200的一侧，例如，如图3A所示在第一侧201。该掩膜213定义形成在该玻璃基板200的开口205的尺寸和位置。在随后的过程，使用该掩膜213作为蚀刻掩膜以蚀刻该玻璃基板200，形成如图3A所示的凹槽204。该凹槽204的深度可以是该玻璃基板200厚度的约50％或更多。
在进一步的过程中，带有形成于其中的凹槽204的玻璃基板200被可逆地或可释放地(暂时地)连接到载体基板100，带有凹槽204的第一侧201面对基板100。如图3B所示，由此凹槽204被载体基板100盖合以形成腔。
在进一步的过程中，凹槽204反面的玻璃基板200的第二侧202被加工，例如，机械地抛光或研磨，直到凹槽204露出，如图3C所示。因此，通过露出凹槽204在载于载体基板100的玻璃基板200中形成了开口205。
该载体基板100可以是任何适合的载体晶圆，例如半导体晶圆或玻璃晶圆。载体基板100可以与玻璃基板200具有同样的尺寸，或比玻璃基板200更大或更小。典型地，玻璃基板200被附着到载体基板100的第一侧101。载体基板100的第二侧102与第一侧101的相反。
可以采用不同的键合过程将玻璃基板200可逆或可释放地附着于该载体基板100。例如，玻璃载体基板100上设有紫外线辐射固化的抗蚀剂层，如丙烯酸层。面对载体基板100的玻璃基板200的侧面设有释放层，如光热转换层。玻璃基板200的该释放层位于抗蚀剂层上，且抗蚀剂层通过紫外线辐射被固化。这样提供了玻璃基板200和载体基板100之间的临时键合。去除载体晶圆100到玻璃基板200的键合，可通过激光加热释放层，从而释放层释放玻璃基板200。可固化的抗蚀剂层和该释放层是市面有售的，例如，3MTM。另外，双面胶带市面上也有售，如NITTOTM RevalphaTM的产品，双面胶带可被用于暂时地将玻璃基板200键合到载体基板100上。
凹槽204以及开口205可通过任何适合的蚀刻工艺形成。例如，图2和和3A中的掩膜211,212,213可由非晶硅制成以形成硬掩膜。这样的掩膜可通过等离子蚀刻构建，利用光刻胶作为掩膜构建该硅掩膜。
例如利用HF的湿化学方法，蚀刻玻璃基板200。可使用碱性溶液从玻璃基板移除掩膜211,212,213。
在抛光该玻璃基板200以减少其厚度的过程中，图3A到3C所示的实施例使用载体基板100作为载体，这样凹槽204底部露出。通过任何上述技术去除第一和第二掩膜211，212后，如图2所示的玻璃基板200也可暂时地键合到载体基板100上。另外，当该玻璃基板200对于处理足够机械稳定时，可忽略载体基板100。
除了开口205，如图3A到3C所示，可在该玻璃基板200中形成环结构或台阶208。例如，掩膜213的区域213a可被移除或不形成，这样形成更大的凹槽，延伸到玻璃基板200的横向边缘。这种结构如图3A和3B中虚线所示。在这种情况下，玻璃基板200没有形成在图3C中虚线的区域。
相邻开口205之间的区域被称为坝(bar)222，为开口205之间划界。如图2所示，这些坝222将覆盖半导体晶圆的分离线。
在进一步的过程中，如图4A所示，沟槽(trench)206形成于玻璃基板200所露出的第二侧202，而玻璃基板200被载体晶圆100支撑和承载。沟槽206通过例如锯切割形成。沟槽206的宽度大约在50到150μm之间，但不限于此。沟槽206的功能是提供开口205之间的连接，以允许在电镀过程中，形成连接开口205的电连接。
沟槽206深度为d3，小于玻璃基板200的厚度d1。玻璃基板200的厚度d1也被称为初始厚度。通常深度d3小于厚度d1的50％。典型地，如图6所示d1和d3的差值是剩余厚度d2，等于或大于该初始厚度的50％，且等于或大于所形成的金属区的最终厚度。
另外，沟槽206可在玻璃基板200中形成，不需要载体基板100的支撑，例如，玻璃基板200结构上如果足够稳定，能够承受在锯或切割过程中产生的机械应力。采用其他工艺例如蚀刻形成沟槽206也是可能的。然而，切割是相对简单和节省成本的工艺。
如图12所示，环状结构208可以与沟槽206一起形成。该环状结构208围绕所有的开口205，且作为接触区并形成环状导体以在电镀过程中分配电流。然而，该环状结构208也可如上所述通过蚀刻与开口205一起形成。
在进一步的实施例中，在仍有凹槽204的阶段，沟槽206可在玻璃基板200的第一侧201中形成。第一侧201随后形成沟槽206，且在研磨或抛光以露出凹槽204以形成开口205后，第二侧202接着形成如下所述的接触半导体晶圆300的一侧。
根据进一步的实施例，玻璃基板200可如图5A所示被稳定地键合到半导体晶圆300，接着如图5B所示，移除载体基板100，且在玻璃基板200随后露出的第二侧202中形成沟槽206。
半导体晶圆300包括多个半导体器件310。在相邻的半导体器件310之间，示出了分离或切割架的分离线(刻划度)320。沿着这些分离线320，半导体晶圆300被切割以将半导体器件310彼此分离。
半导体晶圆300可由适合制造半导体器件的任何半导体材料制成。这样材料的例子包括，但不限于此，基本的半导体材料如硅(Si)，IV族化合物半导体材料，如碳化硅(SiC)或硅锗(SiGe)，二元，三元和四元的III-V族半导体材料如砷化镓(GaAs)，磷化镓(GaP)，磷化铟(InP)，氮化镓(GaN)，氮化铝镓(InGaN)，磷化铟镓(InGaPa)或磷化铟镓砷(InGaAsP)，和二元或三元II-VI族半导体材料，如碲化镉(CdTe)和碲镉汞(HgCdTe)等。上述提到的半导体材料也被称为同质结半导体材料。当键合两种不同半导体材料时，就形成异质结半导体材料。异质结半导体材料的例子包括，但不限于此，硅(SixC1-x)和硅锗(SiGe)异质结半导体材料。功率半导体应用当前主要使用Si,SiC和GaN材料。
半导体器件310可以是，例如，如两端器件和三端器件的功率半导体器件。两端器件的例子是PN二极管和肖特基二极管，而三端器件的例子是FETs和IGBT。通常，这些器件是立式器件，至少一个电极在半导体晶圆300的第一侧301，至少另一个电极在半导体晶圆300的第二侧302。第一侧301可以是，例如，半导体器件的前侧，例如，FET的源区所在的位置。在这个例子中，所形成的该金属区作为源区金属化(metallization)。
当放置玻璃基板200到半导体晶圆300上时，邻近开口205之间的坝222被置于切割架320的分离线320的上面并沿分离线320放置，如图5B所示。图8更加明显地示出玻璃基板200键合到半导体晶圆300的俯视图。图8也示出，坝222形成网状结构，且开口205以二维方式整齐排列。
开口205的尺寸可对应于形成半导体器件310接触区的掺杂区尺寸。例如，通常该源极区域在半导体器件前侧的重n掺杂区形成。该源极区域可延伸到最终半导体区的横向边缘，即，延伸到分离线320，但通常隔开以留下空间给边缘终止区。
而且，源极结构可在半导体晶圆300的第一侧301形成，该源极结构与分离线320之间具有横向间隔，从而为边缘终止区提供足够的空间。该源极结构例如可由重掺杂的多晶硅形成。
对开口205的尺寸进行选择，使得坝222足够宽以确保半导体器件310的最后分离可以沿着分离线320和坝222，给被分离的半导体器件310的外侧边缘留下足够的玻璃材料，以保护各半导体器件310，以及形成横向电绝缘。
例如，坝222的宽度至少是分离线320宽度的两倍，通常至少是三倍，例如分离线320的宽度是70μm，坝的宽度是200μm，然而，分离线320的宽度通常由切割方法决定，例如锯片的宽度，或通过激光切割技术获得更窄的宽度，或基于玻璃网格–硅晶圆化合物的稳定原因。
根据一个实施例，开口205留下半导体器件310的有源区，或至少多数有源区未被覆盖，以露出源区或源极结构。该有源区可以是，例如，功率半导体器件的有源单元形成的区域。围绕该有源区和容纳该边缘终止区的外围区可被玻璃基板200的坝222覆盖。
当沟槽206在玻璃基板200中形成时，玻璃基板200被载体晶圆100支撑，玻璃基板200在键合到半导体晶圆300前要先被去键合。当玻璃基板200不被载体晶圆100支撑时，玻璃基板200可直接被键合到半导体晶圆300。
因此，根据一个实施例，该方法包括图1,2，4A,4B和5B的过程。根据另一个实施例，该方法包括图1,2，4B和5B的过程。而根据另一个实施例，该方法包括图1，3A,3B,3C,4A,4B和5B的过程。根据进一步的实施例，该方法包括图1,3A,3B,3C,5A和5B的过程。而根据进一步的实施例，该方法包括图1,2,3C,4A,4B和5B的过程。还根据进一步的实施例，该方法包括图1,2,3C,5A和5B的过程。
不论上述任意实施例，玻璃基板200被牢固地键合到该半导体晶圆300。玻璃基板200的第一侧201形成一个键合面，而第二侧202载有沟槽206。开口205从第一侧201延伸到第二侧202。
为了稳定地键合玻璃基板200到半导体晶圆300，可使用任何适合的键合工艺。例如，特别地，在半导体晶圆300的半导体材料在分离架320的区域中露出的情况下，可使用阳极键合直接地键合玻璃基板200到半导体晶圆300。
当半导体晶圆300的第一侧301被覆盖时，例如被分离线320区域中的薄绝缘层覆盖，更加适合采用其他键合工艺。例如，玻璃介质(glass-frit)键合提供了可靠的键合连接。玻璃介质键合使用玻璃焊剂，该玻璃焊剂的熔点温度低于玻璃基板200的熔点温度。可熔玻璃焊剂被熔化，且提供可承受高达500℃的粘着键合。合适的玻璃焊剂是市面有售的铅玻璃或带有铋氧化物的无铅玻璃焊料，其中，该铅玻璃具有足够高的氧化铅含量以降低玻璃的粘度和熔化温度。该玻璃焊剂可以，通过例如通过丝网印刷和预上釉(pre-glaze)的方式，在玻璃基板200或半导体晶圆300上沉积为薄玻璃层。接着使半导体晶圆300和玻璃基板200在设计的玻璃焊剂(密封)熔点温度相互接触。另外还施压以保持半导体晶圆300和玻璃基板200的紧密接触。
另一个选择是热键合(fusion bonding)。通过将半导体晶圆300和玻璃基板200结合在一起以实行热键和。为此，半导体晶圆300的第一侧或表面301和玻璃基板200的第一侧或键合面201被制成疏水性或亲水性，接着彼此接触且在高温下退火。
阳极键合，玻璃介质键合和热键合产生承受超过500℃的高温键合连接。阳极键合和热键合通常产生的键合连接能够承受更高的温度。
也可应用使用玻璃粘合剂的粘着键合。例如，使用如Dow Corning公司所售的硅酸盐粘合剂，以及使用如Epotek公司所售的基于环氧树脂胶的粘合剂。根据玻璃粘合剂的性质，该粘性键合连接在惰性氛围中短时间可承受高达250℃到300℃的温度。这对于该半导体晶圆300完成半导体器件的许多制作过程是足够的。
当需要结构化时，玻璃粘合剂和玻璃焊剂也可是光构型(photo-structurable)的。进一步的选择包括在半导体晶圆300上形成类金刚石(diamond-like-carbon,简称DLC)，以辅助阳极键合。
在进一步的过程中，在玻璃基板200，开口205和沟槽206的暴露表面202，205a，206a，207a上形成粘着层。该粘着层可以是，如非晶硅。通常，该粘着层形成于沟槽206形成以后，且键合玻璃基板200到半导体晶圆300以前。然而，也可能在任何其他阶段形成该粘着层。例如，当沟槽206在凹槽204和沟槽206被形成于的第一侧201形成，可以在抛光玻璃基板200的第二侧202之前，该粘着层可在第一侧201沉积而成。而且，该粘着层可在玻璃基板200被键合到半导体基板300后沉积而成。
沟槽206所形成于的玻璃基板200的侧面，包括开口205的侧壁，并且沟槽206被该粘着层覆盖以增强后面形成的金属层和区域的粘着性，这样的安排是有益的。
键合玻璃基板200到半导体晶圆300所得到的架构如图5B所示。因此，根据一个实施例，提供一个堆叠，该堆叠包括半导体晶圆300和附着到半导体晶圆300的玻璃基板200，其中，半导体晶圆300包括多个半导体器件310，且其中玻璃基板200包括多个开口205，每个开口留有未被玻璃基板200覆盖的半导体器件310的各区域。在背向半导体晶圆300的玻璃基板200的一侧202形成的至少一个沟槽206，沟槽206连接开口205。沟槽206深度d3小于玻璃基板200的厚度d1，如图6所示。
图6所示为进一步的实施例，除了开口205，进一步包括开口207。接下来，开口205被称为第一开口，开口207被称为第二开口。第一开口205可被提供形成源极金属。第二开口207可被提供形成栅极金属。第一和第二开口205,207在尺寸和/或形状上彼此不同，例如，源极金属需要比栅极金属承载更大的电流。
如上所述，该粘着层可形成于所有暴露的侧壁和表面，例如，第一开口205的表面205a，第二开口207的表面207a，沟槽206的表面206a和半导体晶圆300的未覆盖区。
沟槽206连接每个半导体器件310的第一开口205和第二开口207和相邻半导体器件310的第一开口205和第二开口207。图7所示为包括半导体晶圆300和键合到半导体晶圆300的玻璃基板200的堆叠的三维视图。以有序的方式对应于半导体器件310各个区域位置在玻璃基板200内形成多个第一和第二开口205、207，该半导体器件将被金属化。多个沟槽206，彼此并行排列，连接有序排列相应行的第一和第二开口205,207。对每个开口205,207还可能提供多余一个沟槽206，比如两个，通过提供额外的沟槽以形成沟槽206的网络，额外的沟槽可垂直于图7中的沟槽206。
沟槽206延伸到外围的环结构208，环结构在此形成环绕沟槽，具有比沟槽206更大的宽度。当环绕沟槽208随后被填满金属的时，环结构208为每个沟槽206提供电接触。当第一和第二开口205,207的每个被连接到沟槽206中的至少一个时，每个第一和第二开口205,207与环结构208之间也存在电接触。
图8所示为玻璃基板200的俯视图。相邻开口205之间的坝222覆盖和沿着如上所述的分离架的分离线320并位于其上。沟槽206穿过坝222以连接给定行的相邻开口205。图8所示的实施例中，在玻璃基板200中每个半导体器件310只提供一个开口205。
在进一步的工艺中，金属层410至少在沟槽206，和开口205暴露的侧壁上，以及在半导体晶圆300的半导体器件310未被覆盖区的表面形成。图9所示为图8中沿着线AA的横断面视图。当参照图6时，金属薄膜410形成于所有暴露的侧壁和表面，如第一开口205的表面205a，第二开口207的表面207a，沟槽206的表面206a，半导体晶圆300的未被覆盖区，以及玻璃基板200的第二侧。
金属薄膜410可被统一地沉积，这样金属薄膜410覆盖玻璃基板200的所有未被覆盖表面，以及开口205内半导体晶圆留下的未被覆盖区。形成金属薄膜410的合适方法为，例如，溅射或气相沉积。
根据一个实施例，金属层410是层堆叠，包括至少两层，或至少三层的不同金属或金属合金。例如，通过沉积不同的金属，可形成三层金属薄膜410。典型的组合是Al-Ti-Ag堆叠，既对半导体晶圆300的未覆盖区提供良好的欧姆连接，也对随后的电镀提供良好的籽晶层，或者由于Ti对玻璃表面良好的粘着性，在空玻璃表面205采用只有Ti-Ag的堆叠。
根据一个实施例，至少在玻璃基板200的开口205的侧壁上，金属薄膜410的材料不同于所形成的粘着层的材料。如上所述，该粘着层可以是非晶硅层。
沉积金属薄膜410，这样其可以将沟槽206的侧壁和底部以及环状结构208与开口205的侧壁以及暴露在开口205中的半导体晶圆300的未被覆盖区进行电连接。金属薄膜410也应该足够厚以确保充分的电接触。根据一个实施例，金属薄膜约具有2μm，或小于2μm的厚度。
在进一步的工艺中，如图10A和10B所示，金属薄膜410被从玻璃基板200的上表面或侧面202移除，保留玻璃基板200在沟槽206和开口205的侧壁，以及没有被玻璃基板200覆盖的半导体晶圆300上的覆盖区上保留金属膜410。例如，金属薄膜410可通过机械研磨或抛光被移除，如湿法抛光。从玻璃基板200的第二侧移除金属薄膜410以阻止随后金属被沉积在玻璃基板200的第二侧202上，否则还会需要被从玻璃基板200移除。
在沟槽206和开口205的表面，以及半导体晶圆300未被该玻璃基板200覆盖的区域上留下的金属薄膜410剩余部分被称为金属层410，金属层410提供需要的电连接。
图10A所示为沿着图8中线AA的横断面视图，且沿着图10B所示为图8中线BB的横断面视图。
在进一步的工艺中，如图11A和11B所示，金属401通过电镀沉积在在金属层410所覆盖区。例如，可以镀Cu和/或Ni。在电镀过程中，沟槽206和环状结构208为这些区域提供电接触。典型地，电镀金属401以至于至少部分填充开口205。被电镀形成的金属401的厚度约在10μm和150μm之间。厚度的示例性范围从小于10μm到厚达50μm，或100μm，或甚至厚达150μm。电镀金属401的厚度依赖于该金属以后作为散热片和电接触的功能。
因为在电镀时玻璃基板200被用做对金属401进行结构化的掩膜，通常玻璃基板200的厚度大于金属401的最终厚度。玻璃基板200的掩膜作用是通过以下方式实现的，结构化玻璃基板200以形成开口205，在玻璃基板200的开口205的侧壁形成金属层410，而留下玻璃基板200的上侧或表面202未覆盖，这样阻止在玻璃基板200的上表面202电镀金属401。
图11B是电镀金属401后结构的三维展示，金属401填充了开口205和沟槽206，而图11A是玻璃基板200的俯视图。电镀金属401也可填满开口205和沟槽206。通常，更可能填满沟槽206，因为相比开口205，沟槽206的更深度更浅。
在进一步的工艺中，如图12A和12B所示，将玻璃基板200的上部去除一定深度，这样沟槽被移除，且相邻开口之间没有保留电连接。参照图6，玻璃基板200以及电镀金属401被抛光到低于沟槽206底部的水平，即比d3更大的深度。背面研磨或背面抛光后，因此玻璃基板200低于沟槽206的深度d2至少等于，通常大于所需的电镀金属401的最终厚度。作为该研磨和抛光过程的结果，电镀金属401的上表面与玻璃基板200的上表面持平。经如此处理的电镀金属401被称作金属区402。
根据实施例，金属区402的最终厚度在大约50μm和350μm之间。
玻璃基板200横向地使金属区402彼此电绝缘，且使间隔金属区402对后面半导体器件310的分离是有用的。
通常，玻璃基板200和电镀金属401在同一过程中被抛光或研磨。由于这些材料具有不同的特性，典型地可使用粗磨工具。为了有效移除该磨掉的玻璃和金属，该研磨工具包括通道以可以输送磨掉材料。例如，金刚石磨盘具有中空通道可以用于此目的。
所得结构如图12B所示，其中是为形成该金属区402的背面抛光电镀金属401的三维展示，而图12A为背面抛光玻璃基板200的俯视图。
针对包括第一开口205和第二开口207的实施例，图13A和13B示出了相应于图11B和12B过程的过程。在图13A中，在第一和第二开口205,207的电镀金属401仍然通过被电镀金属401填充的沟槽206彼此电连接，图13B所示在背面抛光后留下的彼此分离的金属区402和403。
因此，根据一个实施例，通过在开口205,207和沟槽206内电镀金属401，接着研磨或抛光玻璃基板200和电镀金属401以移除包括电镀到沟槽206中的金属401以及沟槽206，至少形成金属区402,403.
根据一个实施例，用作电连接和籽晶层的金属层410由不同于金属区402,403的材料组成。
在进一步的工艺中，根据一个实施例，堆叠被切割以分离半导体器件310，堆叠包括该半导体晶圆300和所附着的玻璃基板200。通常，切割沿着分离线320和，由于玻璃基板200的坝222在分离线320上并沿着分离线320排列，因此切割也可以沿着坝222进行。
当沿着分离线320分离半导体器件310时，分离采用具有相似机械性质的陶瓷材料进行。图8所示的分离线320穿过并沿着玻璃基板200的坝222的纵向延伸，并且也穿过半导体晶圆300。分离线320不穿过开口205,207，因此也不穿过金属区402,403。玻璃基板200和半导体晶圆300具有相似的机械特性，两种材料都是易碎的。与此不同的是，金属区402,403由易延展金属构成，具有不同于半导体晶圆300和玻璃基板200的机械特性。当分离在半导体晶圆300和金属区402,403中进行时，机械特性的差异导致切割即分离过程中的难度。通过在此所述的方法这些难度可以被降低或避免。
根据一个或多个实施例，分开的金属化区402,402之间的空间被用于切割。因此，分离线320沿着空间进行，而不穿过金属化区402,403。这就允许进一步增加金属化区402,403的的厚度以改善散热性能。通过利用被结构化的玻璃基板来对半导体晶圆300上的电镀金属进行结构化也减少了半导体晶圆300的变形。
玻璃基板200的坝222应该足够宽以提供充足的空间给切割工具，以允许相邻的每个金属区402,403在分离后留下足够的玻璃材料。切割的玻璃接着可提供横向的电绝缘，以及该半导体材料的机械稳定性。可以采用例如锯进行切割。
例如，图13B所示为切割后的最终结构。玻璃基板200仍然完全地横向围绕金属区402,403，也提供在金属区402和403之间的横向电绝缘。
此外，玻璃基板200可作为器件的钝化层。这样可以不必采用常用的聚酰胺钝化钝化层。由于玻璃比聚酰亚胺具有更好的介电特性，玻璃钝化可改善电绝缘性能。
因此，在此公开了一种制造半导体器件的方法，该方法包括：提供一个玻璃基板200，玻璃基板200包括第一侧201，第二侧202和多个开口205，207，其中玻璃基板200具有一个初始厚度d1。在玻璃基板200的第二侧202形成沟槽206，沟槽206连接开口205，207，且沟道的深度d3小于玻璃基板200的初始厚度d1。玻璃基板200的第一侧201被附着或稳定的键合到半导体晶圆300的第一侧301，半导体晶圆300包括多个半导体器件310，这样玻璃基板200的开口205,207并没有覆盖在半导体晶圆300第一侧的半导体器件310的相应区域。至少在沟槽206和开口205，207的露出表面，以及半导体晶圆300的半导体器件的未被覆盖区域上，形成金属层410。通过在开口205,207和沟槽206电镀金属401，随后研磨玻璃基板200除去沟槽206以形成金属区402。切割堆叠以分离半导体器件310，堆叠包括半导体晶圆300和所附着的玻璃基板200。
因此，根据一个实施例，半导体器件310包括半导体基板300和连接到半导体基板300的玻璃基板200。玻璃基板200包括至少一个开口205，留有未被玻璃基板200覆盖的半导体器件310的相应区域。在玻璃基板300的开口205的表面，以及半导体器件的未被覆盖区域上，形成金属层410。在金属层410上形成金属区402，且填充开口205，其中金属区402的上表面与玻璃基板200的上表面202持平。
上述实施例允许即使在半导体器件310的上表面形成较厚的金属区402,403，而不需要随后对金属区402,403进行结构化处理。金属区402,403可以是，例如至少10μm厚且可以厚达150μm。此外，保留在金属区402,403之间的玻璃基板200可对于高压功率器件提供可靠地横向电绝缘。而且，在每个半导体器件310上表面可形成一个以上的金属区，例如栅极金属和源极属。
此外，电镀可以比通常的沉积过程以更高的沉积速率形成金属区。而且，通过只在应该形成金属区的区域提供籽晶层，可对沉积进行控制。因此，通过电镀进行的金属沉积可以实现图形化的电镀。此外，不需要对金属区的后续结构化。
一种制造半导体器件的方法，该方法包括：提供一个堆叠，该堆叠包括半导体晶圆300和所附着的玻璃基板200，玻璃基板200带有开口205和至少一个沟槽206。半导体晶圆300包括多个半导体器件310。玻璃基板200的开口205半导体器件310的相应区域未被玻璃基板200所覆盖，而沟槽206连接开口205。至少在沟槽206和开口205,207的表面，以及半导体晶圆300的半导体器件的未被覆盖区域上，形成金属层410。通过在开口205,207和沟槽206电镀金属401，随后研磨玻璃基板200除去沟槽206以形成金属区域402。包括半导体晶圆300和所附着的玻璃基板200的堆叠被切割以分离半导体器件310。
参照图14A到14B，描述制造半导体模组的方法。此方法包括图1,2,3A到3C,5B和6中的任何过程。形成沟槽206的过程可省略。而且，没有形成金属层410，以及没有电镀金属401。
因此，提供一个堆叠，该堆叠包括半导体晶圆300和玻璃基板200，玻璃基板200附着到该半导体晶圆300。半导体晶圆300包括多个半导体器件310，且玻璃基板200包括多个开口205，每个开口205使得半导体器件310相应的区域未被玻璃基板200覆盖。
在进一步的过程中，在半导体器件310的未被覆盖的区域上的玻璃基板200的开口205中形成锡突450。锡突450的数量不限制在两个，可以是两个，三个，四个或更多。进一步，可如图14A所示提供一些带有锡突450的开口205，和其他不带有锡突地开口205。
在进一步的过程中，该堆叠被切割以形成分离的半导体器件310，例如，如图14B和14C所示。
该切割过程也可在提供锡突450之前进行。因此，该方法包括提供半导体器件310，该半导体器件包括半导体基板300和玻璃基板200，玻璃基板200附着到该半导体基板300。玻璃基板200包括至少一个开口205,207，使得半导体器件310的相应区域未被玻璃基板200覆盖。半导体器件310随后或者在以下的过程后被分离。在进一步的过程中，至少在半导体器件310未被覆盖区上玻璃基板200的开口205中形成和排列至少一个锡突450。
因此，半导体器件310包括半导体基板300和玻璃基板200，玻璃基板200附着到该半导体基板300。玻璃基板200包括至少一个开口205，使得半导体器件310的相应区域没有被玻璃基板200所覆盖。在半导体器件310未被覆盖区上玻璃基板200的开口205中至少有一个锡突450。
在进一步的过程中，如图15所示，半导体器件310通过锡突450被焊接引线架上，且玻璃基板200被置于引线架500和半导体基板300之间。
上述过程特别适合半导体器件310倒装键合的情况，由于形成中空框架的玻璃基板200阻止了融化的焊剂的横向流动，且阻止焊接过程中锡突的融化焊剂材料漂移(bleach-out)。而且，甚至当熔融焊剂可以在玻璃基板或框架200下面流动到半导体器件的横向边缘，玻璃基板200形成难润湿的间隔，以隔开半导体材料和焊剂，因为融化的焊剂不能润湿玻璃表面。
开口205的几何形状，尺寸和位置，以及锡突的数量可根据特定需要而变化。
空间相对的术语如“下面(under)”，“以下(below)”，“下(lower)”，“上方(over)”，“上(upper)”等，用于方便描述相对于第二单元的一个单元位置。这些术语意于包括器件的不同方向，除了图中所述的不同方向。进一步，术语如“第一”，“第二”等也用于描述不同的单元，区域，部分等，也不是为了限制。在本说明书中类似的术语用来描述类似的单元。
本文所用的术语“具有”，“包含”，“包括”，“构成”，这样的开放术语表明所记载的单元或特征的存在，但不排除其他单元或特征。冠词“一个”，和“该”的目的是包括复数以及单数，除非上下文另有明确的指示。
在考虑上述变化和应用的情况下，应当理解，本发明不受前面描述的限制，也不受附图的限制。相反的，本发明仅受以下权利要求和其合法等同的限制。

Claims (23)

1.一种制造半导体器件的方法，所述方法包括：
提供一个堆叠，所述堆叠包括半导体晶圆和附着到所述半导体晶圆的玻璃基板，所述半导体晶圆包括多个半导体器件，所述玻璃基板包括多个开口，以及在所述玻璃基板远离所述半导体晶圆的一侧形成的至少一个沟槽，每个所述开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖，所述沟槽连接所述开口，其中所述沟槽的深度小于所述玻璃基板的厚度；
至少在所述沟槽和所述开口暴露的侧壁和在所述半导体晶圆的半导体器件的未被覆盖的区域上形成金属层；
通过在所述开口和所述沟槽中电镀金属，随后研磨所述玻璃基板除去所述沟道以形成金属区域；以及
切割所述堆叠以分离所述半导体器件，所述堆叠包括所述半导体晶圆和所附着的所述玻璃基板。
2.根据权利要求1所述的方法，其中，提供所述堆叠的步骤进一步包括：
提供所述玻璃基板；且
键合所述玻璃基板到所述半导体晶圆。
3.根据权利要求2所述的方法，其中，提供所述玻璃基板的步骤包括：
形成延伸穿过所述玻璃基板的所述开口；且
在所述键合所述玻璃基板到所述半导体晶圆的步骤前形成所述沟槽。
4.根据权利要求3所述的方法，进一步包括：
在所述玻璃基板上形成掩膜，所述掩膜定义所述开口的尺寸和位置；且
利用所述掩膜作为蚀刻掩膜蚀刻所述开口。
5.根据权利要求3所述的方法，进一步包括：
在所述玻璃基板的第一侧形成一个掩膜，所述掩膜定义所述开口的尺寸和位置；
利用所述掩膜作为蚀刻掩膜在所述玻璃基板中蚀刻凹槽；
将所述玻璃基板的第一侧附着到载体基板，使得所述载体基板覆盖所述凹槽；且
抛光所述玻璃基板的第二侧以暴露所述凹槽，其中所述被暴露的凹槽形成所述玻璃基板的所述开口。
6.根据权利要求3所述的方法，进一步包括：
在所述玻璃基板的第一侧形成第一掩膜，所述第一掩膜定义所述开口的尺寸和位置；
在所述玻璃基板的第二侧形成第二掩膜，所述第二掩膜定义所述开口的尺寸和位置；
利用所述第一和第二掩膜作为蚀刻掩膜蚀刻所述玻璃基板以形成所述开口。
7.根据权利要求3所述的方法，进一步包括：通过锯割形成所述沟槽。
8.根据权利要求1所述的方法，其中，形成所述金属层的步骤包括：
沉积金属薄膜；且
研磨或抛光所述金属薄膜以从所述玻璃基板远离所述半导体晶圆的上侧移除所述金属薄膜。
9.根据权利要求1所述的方法，进一步包括：将所述金属和所述玻璃基板一起研磨以形成所述金属区域。
10.根据权利要求1所述的方法，进一步包括：在所述玻璃基板，所述开口和所述沟槽的表面形成粘着层。
11.根据权利要求1所述的方法，其中所述玻璃基板进一步包括相邻所述开口之间的坝，且其中所述坝覆盖所述半导体晶圆的分离架。
12.根据权利要求1所述的方法，其中所述玻璃基板进一步包括相邻所述开口之间的坝，且其中所述切割所述堆叠的步骤包括沿着所述坝切割所述玻璃基板。
13.一种制造半导体器件的方法，所述方法包括：
提供玻璃基板，所述玻璃基板包括第一侧，第二侧和多个开口，所述玻璃基板具有一个初始厚度；
在所述玻璃基板的第二侧形成沟槽，所述沟槽连接所述开口，且所述沟槽的深度小于所述玻璃基板的初始厚度；
将所述玻璃基板的第一侧附着到所述半导体晶圆的第一侧，所述半导体晶圆包括多个半导体器件，从而所述玻璃基板的所述开口使得所述半导体器件的相应区域在所述半导体晶圆的第一侧未被覆盖；
至少在所述沟槽和所述开口暴露的侧壁和所述半导体晶圆的所述半导体器件的未被覆盖的区域上形成金属层；
通过在所述开口和所述沟槽中电镀金属，及随后研磨所述玻璃基板除去所述沟槽以形成金属区域；且
切割所述堆叠以分离该些半导体器件，所述堆叠包括所述半导体晶圆和所附着的所述玻璃基板。
14.根据权利要求13所述的方法，进一步包括：
可释放地键合所述玻璃基板到载体晶圆；且
通过锯割形成所述沟槽。
15.根据权利要求13所述的方法，进一步包括：
在所述玻璃基板的第一侧形成掩膜，所述掩膜定义所述开口的尺寸和位置；
利用所述掩膜作为蚀刻掩膜蚀刻所述玻璃基板上的凹槽；
可释放地键合所述玻璃基板的第一侧到载体晶圆，所述载体晶圆覆盖所述凹槽；且
抛光所述玻璃基板的第二侧以暴露所述凹槽，其中所述被暴露的凹槽形成所述玻璃基板的所述开口。
16.一种制造半导体模组的方法，所述方法包括：
提供半导体器件，所述半导体器件包括半导体基板和附着到所述半导体基板的玻璃基板，所述玻璃基板包括至少一个开口，所述开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；
在所述半导体器件未被覆盖的区域上，在所述玻璃基板的开口中形成至少一个锡突；且
利用所述锡突将所述半导体器件焊接在引线框架上，所述玻璃基板被置于所述引线框架和所述半导体基板之间。
17.一种制造半导体模组的方法，所述方法包括：
提供一个堆叠，所述堆叠包括半导体晶圆和附着到所述半导体晶圆的玻璃基板，所述半导体晶圆包括多个半导体器件，所述玻璃基板包括多个开口，每个开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；
在所述半导体器件未被覆盖的区域上，在所述玻璃基板的开口中形成锡突；且
切割所述堆叠以形成分离的所述半导体器件。
18.一种半导体器件，所述半导体器件包括：
半导体基板和附着到所述半导体基板的玻璃基板，所述玻璃基板包括至少一个开口，所述开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；
金属层，所述金属层位于所述玻璃基板的开口的侧壁和所述半导体器件的未被覆盖区域上；以及
在所述金属层上的金属区域，所述金属区填充所述开口，其中，所述金属区域的上表面与所述玻璃基板的上表面持平。
19.根据权利要求18所述的半导体器件，其中所述金属层由不同于所述金属区的材料制成。
20.根据权利要求19所述的半导体器件，其中，所述金属层是包括至少两层不同的金属或金属合金的层堆叠。
21.根据权利要求18所述的半导体器件，其中，进一步包括至少在位于所述玻璃基板中的所述开口的侧壁上的粘着层，所述粘着层由不同于所述金属层的材料制成。
22.一种半导体器件，所述半导体器件包括：
半导体基板和附着到所述半导体基板的玻璃基板，所述玻璃基板包括至少一个开口，所述开口使得所述半导体器件的相应区域未被所述玻璃基板覆盖；以及
位于所述半导体器件未被覆盖的区域上所述玻璃基板的开口中的至少一个锡突。
23.根据权利要求22所述的半导体器件，进一步包括位于所述半导体器件未被覆盖区域上的所述玻璃基板的开口中的至少两个锡突。
CN201410204303.5A 2013-05-15 2014-05-14 带有玻璃基板的半导体器件及其制造方法 Active CN104167389B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/894,682 US9117801B2 (en) 2013-05-15 2013-05-15 Semiconductor devices having a glass substrate, and method for manufacturing thereof
US13/894,682 2013-05-15

Publications (2)

Publication Number Publication Date
CN104167389A CN104167389A (zh) 2014-11-26
CN104167389B true CN104167389B (zh) 2017-06-09

Family

ID=51831513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410204303.5A Active CN104167389B (zh) 2013-05-15 2014-05-14 带有玻璃基板的半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9117801B2 (zh)
CN (1) CN104167389B (zh)
DE (1) DE102014106823B9 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9981844B2 (en) * 2012-03-08 2018-05-29 Infineon Technologies Ag Method of manufacturing semiconductor device with glass pieces
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
US9847235B2 (en) 2014-02-26 2017-12-19 Infineon Technologies Ag Semiconductor device with plated lead frame, and method for manufacturing thereof
DE102016116499B4 (de) * 2016-09-02 2022-06-15 Infineon Technologies Ag Verfahren zum Bilden von Halbleiterbauelementen und Halbleiterbauelemente
NL2019623B1 (en) * 2017-09-25 2019-04-01 Suss Microtec Lithography Gmbh Wafer support system, wafer support device, system comprising a wafer and a wafer support device as well as mask aligner
DE102017127089B4 (de) 2017-11-17 2022-05-25 Infineon Technologies Austria Ag Multi-Die-Gehäuse und Leistungswandler
CN111524819B (zh) * 2020-04-29 2021-12-14 绍兴同芯成集成电路有限公司 一种2.5d、3d封装中的玻璃载板开窗及双面金属化工艺
CN111524820B (zh) * 2020-04-29 2021-08-31 绍兴同芯成集成电路有限公司 晶圆双面铅锡合金凸块形成工艺
CN112234016B (zh) * 2020-10-19 2023-06-23 绍兴同芯成集成电路有限公司 一种晶圆厚膜金属层、pad金属图案的制作工艺
DE102022207835A1 (de) 2022-07-29 2024-02-01 Robert Bosch Gesellschaft mit beschränkter Haftung Halbleiterwafer zur Waferlevelmessung und Verfahren zur Waferlevelmessung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1496951A (zh) * 2002-10-17 2004-05-19 三星电子株式会社 用于底切的金属布线方法
US7691726B2 (en) * 2003-10-31 2010-04-06 Micron Technology, Inc. Reduced footprint packaged microelectronic components and methods for manufacturing such microelectronic components
CN102339757A (zh) * 2010-07-15 2012-02-01 英飞凌科技奥地利有限公司 用于制造具有玻璃衬底的半导体器件的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008070A (en) * 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
US20050095835A1 (en) 2003-09-26 2005-05-05 Tessera, Inc. Structure and method of making capped chips having vertical interconnects
US9029200B2 (en) 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
US8552829B2 (en) 2010-11-19 2013-10-08 Infineon Technologies Austria Ag Transformer device and method for manufacturing a transformer device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1496951A (zh) * 2002-10-17 2004-05-19 三星电子株式会社 用于底切的金属布线方法
US7691726B2 (en) * 2003-10-31 2010-04-06 Micron Technology, Inc. Reduced footprint packaged microelectronic components and methods for manufacturing such microelectronic components
CN102339757A (zh) * 2010-07-15 2012-02-01 英飞凌科技奥地利有限公司 用于制造具有玻璃衬底的半导体器件的方法

Also Published As

Publication number Publication date
DE102014106823B4 (de) 2015-11-26
DE102014106823B9 (de) 2017-03-09
US20140339694A1 (en) 2014-11-20
CN104167389A (zh) 2014-11-26
DE102014106823A1 (de) 2014-11-20
US9117801B2 (en) 2015-08-25

Similar Documents

Publication Publication Date Title
CN104167389B (zh) 带有玻璃基板的半导体器件及其制造方法
JP5944359B2 (ja) ガラス基板を有する半導体デバイスの製造方法
US9887152B2 (en) Method for manufacturing semiconductor devices having a metallisation layer
CN104051337B (zh) 立体堆叠集成电路系统芯片封装的制造方法与测试方法
US10748787B2 (en) Semiconductor device with plated lead frame
US9397022B2 (en) Semiconductor device having a locally reinforced metallization structure
CN104332441B (zh) 生产半导体器件的方法
KR102234785B1 (ko) 복수의 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩
CN104836118A (zh) 具有限制区域的含镓和氮的激光装置
CN105336718A (zh) 源极向下半导体器件及其制造方法
WO2021176833A1 (ja) 半導体装置およびそれを含む半導体パッケージならびに半導体装置の製造方法
CN104112729B (zh) 用于制造具有玻璃衬底的半导体器件的方法
US11923234B2 (en) Method for singulating chips with laterally insulated flanks
US20170170357A1 (en) Method for preventing an electrical shortage in a semiconductor layer stack, thin substrate cpv cell, and solar cell assembly

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant