KR20090130836A - 패터닝 캡을 이용한 에어 갭 형성 및 집적 - Google Patents

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Abstract

필름을 패터닝하는 방법들과 그 결과의 구조들이 여기에 기술된다. 일 실시예에서, 본 방법은 기판 위로 비정질 탄소 마스크를 형성하는 단계; 상기 비정질 탄소 마스크 위로 스페이서 층을 증착하는 단계; 스페이서를 형성하고 상기 비정질 탄소 마스크를 노출하기 위해 상기 스페이서 층을 에칭하는 단계; 상기 스페이서에 대해 선택적으로 상기 비정질 탄소 마스크를 제거함으로써 이 기판 층을 노출하는 단계; 상기 기판 층을 덮되 상기 스페이서를 노출하기 위해 상기 스페이서 주위로 갭 충진 층을 증착하는 단계; 상기 기판 위로 갭 충진 층을 형성하기 위해 상기 갭 충진 층에 대해 선택적으로 상기 스페이서를 제거하는 단계; 상기 갭 충진 마스크를 상기 기판 내로 전달하는 단계를 포함한다.

Description

패터닝 캡을 이용한 에어 갭 형성 및 집적 {AIR GAP FORMATION AND INTEGRATION USING A PATTERNING CAP}
본 발명의 실시예들은 일반적으로 마이크로일렉트로닉 제조, 보다 상세하게는 필름 패터닝 방법에 관한 것이다.
집적 회로에서 피쳐 스케일링(feature scaling)은 보다 고성능 전자 소자(electronic device)들을 가능케 한다. 더 작은 피쳐로의 스케일링은 주어진 폼 팩터(form factor)에서 기능적 유닛들의 밀도를 증가시키는 것은 물론 소자의 처리 속도를 증가시킨다. 그러나, 소자 스케일링에 문제가 없는 것은 아니다. 예를 들어, 소형 소자의 성능의 최적화는 점차 어려워지고 있다. 인터커넥트 패러시틱(interconnect parasitics)의 스케일링에 있어서 특히 그러한데, 이 인터커넥트 패러시틱은 소자들이 32 nm 테크놀로지 노드 또는 그 이상(beyond)으로 스케일링됨에 따라 성능제한적이다.
인터커넥트 기술의 연속하는 세대 동안 패러시틱 커패시턴스(parasitic capacitance)는 전통적으로 낮은 유전 상수의 재료의 채택에 의해 감소해 왔다. 처음에는 약 3.9의 유전 상수를 갖는 실리콘 이산화물, 그 다음엔 불소 도핑된 유리 가 채택되었고, 다음으로 다양한 스핀-온(spin-on) 절연막들, 다음으로 탄소 도핑된 실리콘 유리, 그리고 마지막으로 다공성 탄소 도핑된 실리콘 유리에 이르러, 고용적(high volume) 제조에서에서 현재의 기술에 와 있다.
그러나, 가장 개선된 다공성, 도핑된 유리 조차도 2.3 이상의 유전 상수를 가지며 현재의 많은 회로 설계에서 인터커넥트 패러시틱 커패시턴스는 여전히 성능 제한적이고, 미래의 설계에서 더욱 그러할 것을 예견하고 있다.
이에 따라, 당 업계는 32 nm 또는 그 이상(beyond)까지 스케일링을 낮추기 위해 라인-대-라인 커패시턴스 및 크로스-토크(corss-talk)를 감소하기 위한 방법으로서 에어 갭이라고도 불리는 매크로스케일 공극(macroscale void)들(소위 다공성 필름에서의 공극들에 비해 상당히 큰 공극들)의 형성에 점차 관심을 보이고 있다. 인터커넥트 층(interconnect layer) 내의 에어 갭들에 관한 실험이 수 년간 행해지는 동안, 이들은 아직까지 인터커넥트 기술의 주류로 채택되지 못하고 있다. 그 이유는 일부 방법들이 신뢰성 문제를, 다른 일부 방법들이 낮은 재현 가능성 및 수율 문제를 겪는 반면, 기존 방법들은 단지 비용 제한적이기 때문이다.
에어 갭 인터커넥트 기술의 당면 과제들 중 하나는 제거용(sacrificial) 층간 절연막(inter-metal dielectric : IMD)을 제거하고 밀봉된 공극(sealed void)을 형성하는 방법이다. 여기에 기술된 방법들의 구현은 이러한 목적을 위해 시행될 수 있다.
필름을 패터닝하는 방법들과 그 결과의 구조들이 여기에 기술된다. 일 실시예에서, 본 방법은 기판 위로 비정질 탄소 마스크를 형성하는 단계; 상기 비정질 탄소 마스크 위로 스페이서 층을 증착하는 단계; 스페이서를 형성하고 상기 비정질 탄소 마스크를 노출하기 위해 상기 스페이서 층을 에칭하는 단계; 상기 스페이서에 대해 선택적으로 상기 비정질 탄소 마스크를 제거함으로써 이 기판 층을 노출하는 단계; 상기 기판 층을 덮되 상기 스페이서를 노출하기 위해 상기 스페이서 주위로 갭 충진 층을 증착하는 단계; 상기 기판 위로 갭 충진 층을 형성하기 위해 상기 갭 충진 층에 대해 선택적으로 상기 스페이서를 제거하는 단계; 상기 갭 충진 마스크를 상기 기판 내로 전달하는 단계를 포함한다.
일 실시예에서, 10 nm의 임계 치수를 갖는 기판 필름 내로 구멍들을 형성하기 위해 본 방법이 사용될 수 있다.
일 실시예에서, 교번적인 층간 절연막(IMD)과 금속 인터커넥트를 갖는 다마신 층(damascene layer) 위로 패시베이션 또는 "캡(cap)" 층을 포함하는 기판에 있어서, 에어 갭 인터커넥트 구조를 형성하기 위해 본 방법이 사용될 수 있다. 이러한 실시예에서, 캡 층 위로 비정질 탄소 마스크가 형성된다. 갭 충진 마스크에 대해 선택적으로 캡 층을 에칭한 다음 패터닝된 캡 층에 대해 선택적으로 다마신 층으로부터 IMD의 적어도 일부를 에칭하여 패터닝된 캡 층을 언더컷함으로써 갭 충진 층의 패턴이 기판 내로 전달된다. 다음으로 이 방법에 의해 가능해진 작은 배열(small geometry)들이 밀봉된다. 일 실시예에서, 캡 층 내의 구멍들은 절연막(dielectric)을 같은 형태로(conformally) 증착하여 IMD가 제거된 공극을 밀봉함으로써 폐쇄될 수 있다. 다른 실시예에서, 패터닝된 캡 층은 실리콘 탄소 질화물을 포함하는 층으로 밀봉된다.
특정 실시예에서, 상기 스페이서가 실리콘 질화물, 비정질 실리콘 또는 다결정질 실리콘이고, 상기 갭 충진 층이 실리콘 이산화물 또는 탄소 도핑된 실리콘 산화물이고, 상기 캡 층이 실리콘 탄소 질화물이고 상기 IMD가 비정질 탄소, 탄소 도핑된 실리콘 이산화물 또는 폴리머 절연막이다.
특정 실시예에서, 상기 캡 층이 갭 충진 층에 대해 선택적으로 스페이서를 제거하기 위해 사용되는 에치 프로세스와 실질적으로 동일하게 에칭된다.
일 실시예에서, IMD의 에칭은 수소(H2), 암모니아(NH3) 또는 성형 가스(forming gas, H2, N2) 같은 환원 가스들, 탄소 테트라플루오르화물(CF4)과 같은 수소화된(hydrogenated) 탄화플루오르, 산소(O2)와 같은 산화제를 포함하는, 그러나 이에 국한되지 않는, 가스를 사용한 건식 에치 프로세스를 포함한다. 대안적 실시예에서, IMD의 에칭은 플루오르화 수소산(HF) 또는 이소프로필 알콜(IPA)을 포함하는, 그러나 이에 국한되지 않는, 케미스트리를 사용한 습식 에치 프로세스를 포함한다.
한 가지 구현(implementation)에서, IMD의 제거는 캡 층을 노출하도록 갭 충진 마스크도 제거한다.
한 구현에서, 에어 갭 인터커넥트 구조를 형성하기 위해 공극을 밀봉하기 전에, IMD의 제거시 노출된 금속 인터커넥트의 측벽들에 캡 층이 같은 형태로(conformally) 증착된다. 이 캡 층은 실리콘 탄소 질화물, 실리콘 질화물, 실리콘 탄화물 및 티타늄 질화물을 포함할 수 있으나, 이에 국한되지 않는다.
대안적 구현에서, 다마신 층 형성에 있어, 금속 인터커넥트를 위해 탄탈륨 질화물(TaN), 루테늄(Ru), 코발트(Co)와 같은 배리어 층이 증착되기 전에, IMD가 제거되어 에어 갭이 형성될 때 인터커넥트에 후속적으로 보호 층을 제공하기 위해 IMD의 측벽에 같은 형태의(conformal) 절연막 라이너 층이 증착된다. 보호 층은 실리콘 탄소 질화물, 실리콘 질화물, 실리콘 탄화물 및 티타늄 질화물과 같은 재료를 포함할 수 있으나 이에 국한되지 않는다. 이러한 실시예에서, 다마신 층으로부터 IMD의 적어도 일부가 제거되어 패터닝된 캡 층을 언더컷할 때, IMD는 다마신 층의 금속 인터커넥트에 인접한 보호 측벽 층을 형성하는 패시베이션 절연막에 대해 선택적으로 에칭된다.
다른 실시예는 각각 라인 폭보다 상당히 긴 길이를 가지고 약 65 nm 또는 그 미만만큼 이격된 라인을 가지는 두 개의 금속 인터커넥트 라인들 사이에서 층간 절연막(IMD)을 포함하는 다마신 층 내에 에어 갭들을 형성하기 위한 방법을 제공한다. 금속 인터커넥트 라인들을 패시베이트하기 위해 다마신 층 위로 캡 층을 형성한 후에 비정질 탄소 마스크가 캡 층 위로 형성된다. 이 비정질 탄소 마스크는 폭보다 상당히 길고 두 개의 금속 인터커넥트 라인들의 길이에 대략 수직인 길이를 갖는 라인을 형성한다. 그런 다음, 비정질 탄소 마스크 라인의 대향하는 측벽들에 스페이서가 형성된다. 비정질 탄소 마스크 라인은 스페이서에 대해 선택적으로 제거되어 한 쌍의 스페이서를 형성하는데, 각 스페이서는 폭 보다 상당히 길며 두 개의 금속 인터커넥트 라인들의 길이에 대략 수직인 길이를 갖는다. 그런 다음, 캡 층을 덮되 스페이서들을 노출시키기 위해 한 쌍의 스페이서 주위로 갭 충진 층이 증착되고 한 쌍의 스페이서는 채널 폭보다 상당히 긴 길이의 채널 또는 트랜치(trench)를 갖는 갭 충진 마스크를 형성하기 위해 갭 충진 층에 선택적으로 제거된다. 기판 위로 두 개의 금속 인터커넥트 라인들에 대략 수직인 채널 길이는 그렇지 않을 경우 요구되었을 매우 타이트한 오버레이 허용도(overlay tolerance)에 의존하지 않고서 채널이 IMD 위로 연장하는 것을 보장한다. 채널은 두 개의 인터커넥트 라인들 사이에 IMD를 노출하기 위해 캡 층 내로 에칭되고 두 개의 인터커넥트 라인들 사이로부터 IMD의 적어도 일부가 제거되어, 캡 층을 언터컷한다. 그런 다음 채널은 같은 형태의 절연막 증착으로 밀봉될 수 있다.
하기의 설명에서, 본 발명의 완전한 이해를 돕기 위해 작업의 순서와 같은 수많은 특정 세부사항들이 개시된다. 이러한 특정 세부사항들 없이 본 발명이 실시될 수 있다는 것은 이 분야의 숙련자에게 명백할 것이다. 다른 예들에서, 본 발명을 불필요하게 불명료하게 하지 않도록 하기 위해 특정 증착 및 에칭 기술들과 같은 주지의 특징들은 기술하지 않았다. 본 명세서에서 "실시예"는 그 실시예에 관해 기술된 특정 피쳐(feature), 구조, 재료, 또는 특징이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 곳곳에서 "실시예에서"라는 문구가 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특정 피쳐, 구조, 재료, 또는 특징이 하나 또는 그 이상의 실시예에 임의의 적절한 방식으로 병합될 수 있다. 또한, 도면에 나타난 다양한 예시적 실시예들은 단지 예시적 표현이고 반드시 치수를 나타내게 도시될 필요는 없다.
여기 사용된 용어들 "위로", "아래에", "사이에", 및 "상에(on)"는 한 층의 다른 층들에 대한 상대 위치를 지칭한다. 이와 같이, 예를 들어, 다른 층의 위로 또는 아래에 증착 또는 배열된 한 층은 상기 다른 층과 집적 접촉할 수 있고 중간에 하나 또는 그 이상의 층을 가질 수도 있다. 또한, 층들 사이에 증착 또는 배열된 한 층은 상기 층들과 직접 접촉할 수도 있고 하나 또는 그 이상의 중간 층들을 가질 수도 있다. 대조적으로, 제 2층 "상의" 제 1층은 제 2층과 접촉하고 있다. 또한, 다른 층들에 대한 한 층의 상대 위치는 시작 기판에 대해 상대적으로, 이 기판의 절대 배향(absolute orientation)의 고려 없이, 필름을 증착, 변형 및 제거하는 작업들을 감안하여 제공된다.
도 1은 본 발명의 실시예에 따라, 다마신 구조(100)를 나타낸 단면도이다. 다마신 구조(100)는 교번적인 금속간 절연막(IMD)과 금속 인터커넥트를 포함하는 다마신 층을 포함하는 공지된 임의의 다마신 구조일 수 있는데, 절연막 스택(stack)이 증착되고, 비아(via)들 및 라인들로 연속적으로 패터닝되고, 트렌치와 비아를 형성하도록 에칭되고, 금속 인터커넥트 비아들과 와이어들 또는 라인들로 충진되고, 평탄화(planarized)되고 그런 다음 캡 층으로 밀봉된다.
도시된 바와 같이, 층간 절연막(ILD, 105)이 저층(underlayer, 101) 위로 형성된다. 저층(101)은 저층(underlying) 반도체 구조 또는 저층 인터커넥트 층일 수 있다. ILD(105)는 임의의 종래의 절연막, 예를 들어, 비제한적으로, Advanced Patterning FilmTM(APF)이라는 상품명으로 미국 캘리포니아 소재 어플라이드 머티리 얼스로부터 구입할 수 있는 비정질 탄소, 실리콘 이산화물, 어플라이드 머티리얼스로부터 구입할 수 있는 Black Diamond I 및 Black Diamond II와 같은 탄소 도핑된 산화물, 미국 미시간주 다우 케미칼로부터 구입할 수 있는 SiLK®와 같은 스핀-온 폴리머 절연막일 수 있다.
ILD(105) 위로는 금속간 절연막(IMD, 110)이 있다. IMD(110)는 앞서 ILD(105)에 관해 기술한 바와 같이 임의의 종래의 절연막일 수 있다. IMD(110)와 ILD(105) 사이에 다마신 구조(100)의 형성에 유용한 하나 또는 그 이상의 에치 스톱 층(etch stop layer, 미도시)이 있을 수 있다. ILD(105)를 통해 금속 비아들(115)이 연장하여 저층(101)과 접촉을 형성한다. 금속 인터커넥트 라인(120)이 IMD(110)를 통해 연장하고 ILD(105)(또는 중간에 낀 에치 스톱 층)상에서 중단한다.
금속 인터커넥트 라인(120) 및 금속 비아들(115)은 당 업계에 알려진 다양한 재료들을 포함할 수 있다. 도시된 예에서, 배리어 층(121) 예를 들어 탄탈륨 질화물(TaN)이 충진 금속(fill metal, 123)을 둘러싼다. 충진 금속(123)은 구리와 같이 당 업계에서 흔히 사용되는 임의의 것일 수 있다. 다른 다양한 층들, 예를 들어 시드(seed) 층도 다마신 층에 포함될 수 있다.
금속 인터커넥트 라인(120)의 상단에 노출된, 충진 금속(123)은 통상적으로 금속 인터커넥트들의 전자이동(electromigration) 성능을 향상시키기 위해 캡 층(125)으로 덮혀 있다. 특정 실시예에서, 캡 층(125)은 예를 들어 어플라이드 머 티리얼스로부터 BLOk®이라는 상품명으로 구입할 수 있는 실리콘 탄소 질화물이다. 이러한 실시예에서, 실리콘 탄소 질화물은 플라즈마 강화 화학 기상 증착(PECVD)에 의해 약 5 nm 내지 약 50 nm, 바람직하게는 약 10 nm 내지 약 20 nm의 두께로 증착될 수 있다. 대안적 실시예에서, 캡 층(125)은 ILD(105)에 관해 기술된 재료들 중 임의의 것일 수 있고 약 10 nm 내지 약 50 nm의 두께로 종래의 방법들에 의해 증착될 수 있다.
도 2는 본 발명의 실시예에 따라, 다마신 구조(100)의 캡 층(125) 위로 비정질 탄소 층(230)이 증착되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 여기에 사용된 바와 같이, 비정질 탄소는 한 번 증착되면 250℃, 바람직하게는 300℃를 넘는 온도에서 안정적으로 남아 있는 50 원자%를 초과하는 탄소를 갖는 재료이다. 고온에 대한 저항은, 아래에 더 설명되는, 후속하는 캡 층들이 적어도 250℃의 바람직한 절연막 증착 온도에서 비정질 탄소 층(230) 상에 증착될 수 있도록 한다.
한 특정 실시예에서, 비정질 탄소 층(230)은 열적(thermal) 프로세스 또는 플라즈마 강화 프로세스, 즉 PECVD에 의해 형성될 수 있다. 일반적으로, CVD 탄소 재료는 sp1, sp2 및 sp3 결합 상태의 탄소를 포함하여 열분해성(pyrolyltic), 흑연성(graphitic), 다이아몬드형(diamond-like) 탄소의 특성의 하이브리드인 특성을 필름에 제공한다. CVD 탄소 재료는 다수의 결합 상태를 다양한 비율로 포함할 수 있으므로, 오래 울리는 질서(order)를 결여하고 따라서 흔히 "비정질 탄소"로 지칭 된다.
후속적으로 캡 층(125)을 패터닝하는데 이용되는 프로세스에 대한 재료의 저항 및 (비정질 탄소 층의 종횡비(aspect ratio)를 제한하는) 탄소 재료의 구조 완결성(integrity)에 의존하는 두께로 비정질 탄소 층(230)이 형성된다. 일 실시예에서, 비정질 탄소 층은 5:1의 종횡비를 위해 이 층 내로 후속적으로 에칭될 피쳐의 임계 치수보다 대략 5배 큰 두께로 CVD에 의해 증착된다. 다른 실시예에서, 피쳐 치수에 대한 CVD 탄소 층 두께의 비는 1:1 내지 1:5이다. 이러한 범위의 비는 적절한 구조 완결성을 제공할 것이어서 패터닝된 비정질 탄소 피쳐들이 후속 프로세싱 도중에 무너지지(collapse) 않을 것이다. 최소 비정질 탄소 피쳐 치수(dimension)가 약 50 nm인, 이러한 한가지 실시예에서, 비정질 탄소 층(230)의 두께가 대략 100 nm 내지 약 500 nm이다. 피쳐 치수가 약 25 nm인 다른 실시예에서, 예를 들어, 비제한적으로, 메탄(CH4), 프로필렌(C3H6), 프로핀(C3H4), 프로판(C3H8), 부탄(C4H10), 부틸렌(C4H8), 부타디엔(C4H6), 아세틸렌(C2H2), 톨루엔(C7H8) 및 이들의 혼합물과 같은 탄화수소 전구체(precursor)들을 이용한 PECVD 프로세스에 의해 형성되는 비정질 탄소 층의 두께가 약 50 nm 내지 약 250 nm이다. CVD 탄소 재료는 질소 또는 다른 첨가물을 포함할 수도 있다.
대안적 실시예에서, 종래의 절연막 층, 예를 들어, 비제한적으로, 실리콘 질화물, 실리콘 산질화물(oxy-nitride)이 비정질 탄소 층(230) 대신 하드마스크로 사용될 수 있다.
도 3a는 본 발명의 일 실시예에 따라, 비정질 탄소 층(230) 위로 패터닝된 포토 레지스트 마스크가 형성되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 레지스트 코팅, 노출 및 디벨로핑(develop)을 포함하는 종래의 포토리소그래피 프로세스가 이용될 수 있다. 바닥 반사방지 코팅(BARC)도 코팅 프로세스의 부분으로서 포토 레지스트 이전에 비정질 탄소 층(230)에 적용될 수 있다. 본 발명의 실시예에 따르면, 리소그래픽/디벨롭먼트 프로세스, 예를 들어, 비제한적으로, 248 nm 리소그래피/디벨롭먼트, 193 nm 리소그래피/디벨롭먼트, 157 nm 리소그래피/디벨롭먼트, 극자외선(EUV) 리소그래피/디벨롭먼트 및 직접 묘사(direct-write) 리소그래피/디벨롭먼트에 의해 포토 레지스트 마스크(332)를 형성하도록 포토 레지스트가 패터닝된다.
도 3b는 본 발명의 실시예에 따라, 다마신 구조(100)의 금속 인터커넥트 라인들(120)과 중첩하는 비정질 탄소 층(230) 위로 라인들을 제공하는 포토 레지스트 마스크(332)를 나타낸 평면도이다. a-a'선은 도 3a에 제공된 단면도가 취해진 선이다. 도 3b에 도시된 실시예에서, 금속 인터커넥트 라인들(120)이 라인의 길이보다 실질적으로 좁은 폭(WI)을 갖는다. 마찬가지로, 포토 레지스트 마스크(332)는 마스크 라인의 길이보다 실질적으로 좁은 폭(WM)을 갖는 라인을 형성한다. 포토 레지스트 마스크(332)의 라인 길이들은 금속 인터커넥트 라인들(120)의 길이에 대략 수직이다. 이러한 포토 레지스트 마스크(332)의 라인과 금속 인터커넥트 라인들(120) 간의 비-평행 배열은 그렇지 않았으면 필요하였을 매우 작은 오버레이 허용도를 요 하지 않고 포토 레지스트 라인의 에지가 비정질 탄소 층(230) 위로 연장하는 것을 보장하도록 도울 수 있다. 예를 들어, 이러한 비-평행 실시예는 금속 인터커넥트 라인들(120)이 서로 간격(S)을 두고 밀접하게 이격되어 있을 때 유리하다. 공간(S) 내에서 비정질 탄소 층(230) 위로 에지(333)를 제공하는 상층(overlaying) 레지스트 마스크(332)는 레지스트 마스크(332)가 금속 인터커넥트 라인들(120)의 길이들에 비-평행인 길이들을 갖는 라인들을 포함하지 않으면 비실용적일 수 있다. 특정 실시예에서, 인접한 금속 인터커넥트 라인들 사이의 공간(S)이 대략 65 nm 또는 그 미만이고 레지스트 마스크(332)가 공간(S) 위에서 비정질 탄소 층(230) 위로 에지를 형성한다. 그러나, 다른 실시예에서, 임의의 종래의 포지티브 또는 네가티브 톤 마스크가 사용되어 포스트들 또는 구멍들 내로 레지스트 마스크(332)를 형성할 수 있다.
또한 도 3b에 도시된 바와 같이, 영역(334)은 소자 수율 또는 신뢰성 문제를 야기할 수 있는 인공물(artifacts)의 후속적 생성을 피하기 위해 포토 레지스트 마스크(332)를 포함하지 않는다. 예를 들어, 비아 오정렬이 발생하기 쉬운 영역들 또는 다마신 층으로부터 IMD의 일부를 후속적으로 제거하는 것이 기계적 결함을 초래할 수 있는 영역들이다. 이러한 기계적 결함은 금속 인터커넥트 라인들(120)이 없는 넓은 면적을 갖는 영역(334)에서 발생할 수 있다.
도 4는 본 발명의 실시예에 따라, 비정질 탄소 마스크(435) 내로 비정질 탄소 층(230)이 패터닝되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 비정질 탄소 마스크(435)는 상층 포토 레지스트 마스크(332)의 패턴을 고충실도(high fidelity)로 재생성하기 위해 이방성 에치에 의해 형성될 수 있다. 특정 실시예는 예를 들어, 비제한적으로, O2 및 N2, 기타 질소 산화물 및 CH4와 같은 가스들을 사용하는 플라즈마 에치 프로세스를 제공한다. 그러한 일 실시예에서, 비정질 탄소 마스크(435)를 형성하기 위한 비정질 탄소 층(230)의 에칭은 동시에 포토 레지스트 마스크(332)를 제거한다. 그러한 일 실시예에서, 비정질 탄소 층(230)의 두께는 비정질 탄소 마스크(435)의 형성 동안에 이미 증착된 두께의 적어도 15%만큼 감소한다. 예를 들어, 대략 200 nm 두께의 비정질 탄소 층(230)이 증착되는 실시예에서, O2계 플라즈마 에치가 포토 레지스트 마스크(332)를 통해 비정질 탄소 층(230) 내로 적어도 30 nm만큼 에칭하면서 비정질 탄소 마스크(435)를 형성하여 캡 층(125) 위로 대략 170 nm 두께의 비정질 탄소 마스크(435)를 제공한다.
도 5는 본 발명의 실시예에 따라, 패터닝된 비정질 탄소 마스크(435)의 측벽들에 인접하게 스페이서(540)가 형성되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 먼저, 스페이서 재료 층(미도시)가 비정질 탄소 마스크(435) 위로 이와 같은 형태로 증착된다. 스페이서-형성 재료는 비정질 탄소 마스크(435)와 캡 층(125)이 허용가능한 선택도(selectivity)로 제거될 수 있는 임의의 재료일 수 있다. 필요한 선택도의 양은 비정질 탄소 마스크(435)의 두께와 캡 층(125)의 두께에 의존한다. 일반적으로, 비정질 탄소 마스크(435)가 두꺼울수록, 가능한 스페이서(540)가 높아서, 캡 층(125)과 스페이서(540) 간에 선택도의 필요성를 경감시킨다. 비정질 탄소 마스크(435)는 산화 환경에서 쉽게 제거되므로, 대부분의 임의의 종래의 스페이서 층 재료, 예를 들어, 비제한적으로, 다결정질 실리콘, 비정질 실리콘, 다결정질 실리콘 게르마늄, 실리콘 이산화물, 실리콘 탄소 질화물 및 실리콘 질화물이 사용될 수 있다. 스페이서 층은 고도로 같은 형태의 균일한 증착을 상당한(appreciable) 속도로 달성하기 위해 약 300℃ 위의 온도에서 종래의 CVD 또는 PECVD 프로세스에 의해 증착될 수 있다.
스페이서 층 증착의 두께는 궁극적으로 비정질 탄소 마스크(435)의 측벽상에 형성되는 스페이서(540)의 가로 두께를 결정하고 이 두께는 비정질 탄소 마스크(435)의 후속 제거시 스페이서의 자유롭게 서 있는 능력에 의해 제한된다. 자유롭게 서는 능력은 재료의 기계적 강도와 필름 내의 응력에 의존한다. 실시예에서, 스페이서 층 증착 두께에 대한 비정질 탄소 마스크(435)의 두께의 비는 10:1 보다 작다. 특정 실시예에서, 실리콘 질화물을 포함하는 스페이서 층이 100 nm 내지 500 nm의 두께를 갖는 비정질 탄소 마스크(435) 위로 10 nm 내지 50 nm의 두께로 증착된다.
스페이서 층이 형성된 후, 이는 도 5에 도시된 바와 같이 이방성으로(anisotropically) 에칭되어 스페이서(540)를 형성한다. 종래의 플라즈마 건식 에치 프로세스가 선택된 스페이서 재료에 의존한 케미스트리로 사용될 수 있다. 특정 실시예에서, 예를 들어, 비제한적으로, C4F8, CH2F2 및 CHF3과 같은 가스로 건식 에치 프로세스가 사용될 수 있다.
도 6은 본 발명의 실시예에 따라, 캡 층(125)을 노출시키기 위해 스페이서(540)로부터 비정질 탄소 마스크(435)가 제거되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 비정질 탄소 마스크(435)는 예를 들어 산화제 및/또는 환원제를 포함하는 플라즈마 에치 프로세스로, 탄소 마스크 층을 패터닝하는 것에 대해 앞서 설명한 건식 에치 프로세스로 유리하게 제거될 수 있다. 추가의 마스크 제거 작업이 요구되지 않기 때문에, 전통적인 하드 마스크 프로세스에 비해 프로세스의 복잡성이 감소된다. 또한, 스페이서(540)의 기계적 취약성 때문에, 건식 에치 프로세스 실시예는 스페이서(540)의 형성에 후속하는 높은 표면 장력의 습식 프로세스를 유리하게 피할 수 있다.
도 7은 본 발명의 실시예에 따라, 스페이서(540) 주위로 갭-충진 층(750)이 증착되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 임의의 종래의 갭-충진 증착 프로세스가 사용되어 캡 층(125) 위로 그리고 스페이서(540) 주위로 재료를 증착할 수 있다. 이러한 프로세스들은 통상적으로 튜닝된 증착 및 스퍼터 속도를 갖는 고밀도 플라즈마(HDP)를 사용하여, 증착 프로세스가 초미세-길이(micro-length) 스케일 토포그래피(topography)로 갭들을 충진시키고 스퍼터링하는 경향이 되도록 한다. 재료의 HDP 증착은 스페이서(540)의 토포그래피를 평탄화하는 경향이 있고, 그럼으로써, 스페이서를 노출시킨다. 스페이서(540)가 스퍼터링되어 갭-충진 층(750)과 평탄하게 되기 전에 증착 프로세스가 중단된 동안, 갭-충진 층(750)은 스페이서(540) 주위로 형성될 것이나 그 위로는 형성되지 않을 것이다. 갭-충진 층(750)은 스페이서(540)와 캡 층(125)의 후속 에칭을 견딜 수 있는 임의의 절연막 재료를 포함할 수 있다. 따라서, 스페이서(540)와 캡 층(125)의 성 분에 따라, 갭-충진 층(750)은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄소 질화물, 다결정질 실리콘(poly-slicon), 비정질 실리콘 또는 낮은-k 절연막을 포함할 수 있다. 실리콘 질화물 스페이서(540) 및 실리콘 탄화 질화물 캡 층(125)을 이용한 특정 구현에서, 갭-충진 층(750)은 실리콘 이산화물이다. 실리콘 질화물 스페이서(540)와 실리콘 탄소 질화물 캡 층(125)이 실리콘 이산화물 갭-충진 층(750)에 대해 선택적으로 에칭될 수 있고 또한 실리콘 이산화물의 HDP 프로세스가 잘 특성화될 수 있기 때문에 실리콘 이산화물이 유리하다.
대안적 구현에서, 비-갭-충진 증착(예컨대, HDP가 아닌 경우) 또는 갭-충진 증착이 다마신 인터커넥트를 위해 사용된 종래의 평탄화 프로세스와 같은 화학 기계적 폴리싱(CMP)와 병합된다. 폴리싱 작업은 스페이서(540)를 노출하는 동안 갭-충진 층(750)을 형성하기 위해 갭-충진 프로세스를 보완하거나 대체하기 위해 사용될 수 있다. 그러나 이러한 폴리싱 프로세스는 비용 증가로 인해 HDP 갭-충진 기술만을 이용한 실시예에 비해 덜 바람직할 수 있다.
도 8은 본 발명의 실시예에 따라, 갭-충진 층(750)이 에치 마스크인 동안 IMD를 노출시키기 위해 스페이서(540)이 제거되고 캡 층(125)이 에칭되는 반도체 구조의 형성에서 작업들을 나타내는 단면도이다. 스페이서(540)가 금속 인터커넥트 라인들(120)에 비-평행한 길이를 갖는 라인들을 형성하는, 이러한 실시예들에서 캡 층(125)의 에칭은 캡 층(125) 내에 채널(851)을 형성하되, 채널(851) 아래에 IMD(110)가 노출된다. 따라서 채널(851) 또한 특정 실시예에서 금속 인터커넥트 라인들(120)에 비평행하다. 스페이서(540)의 제거는 갭-충진 층(750)에 선택적으로 스페이서(540)를 에칭함으로써 수행될 수 있다. 스페이서(540), 캡 층(125) 및 갭-충진 층(750)에 대한 재료의 알맞은 선택에 의해, 스페이서(540) 아래쪽 캡 층(125)의 제거 후에 갭-충진 층(750) 두께의 적어도 일부가 남아 있도록, 스페이서(540) 및 캡 층(125)이 갭-충진 층(750)에 대해 충분한 선택도로 에칭될 수 있다. 특정 실시예에서, 건식 에치 프로세스가 사용되어 연속 레시피(recipe) 단계들로 스페이서(540) 및 캡 층(125)을 에칭한다. 캡 층(125)이 실리콘 탄소 질화물을 포함하고 스페이서(540)가 실리콘 질화물을 포함하는, 이러한 한 실시예에서, 예를 들어, 비제한적으로, C4F8, CH2F2 및 CHF3와 같은 가스로 건식 에치 프로세스가 사용될 수 있다. 실시예에 따라, IMD(110)가 캡 층(125)의 에치를 위한 에치 스톱으로 이용될 수도, 이용되지 않을 수도 있다.
IMD(110)는 자외선(UV) 또는 전자빔 처리를 필요로 할 수 있다. 특정 실시예에서, 이러한 IMD의 처리는 캡 층(125)의 에칭 이전에 수행된다. 다른 실시예에서, 이러한 처리는 캡 층(125)이 에칭된 후에 수행될 수도 있다.
도 9는 본 발명의 실시예에 따라, IMD(110)의 일부가 캡 층(125)에 대해 선택적으로 에칭되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. IMD(110) 일부의 제거는 금속 인터커넥트 라인들(120) 사이에 에어 갭(955)을 형성하고 유전 상수가 IMD(110)의 유전 상수로부터 공극이 후속적으로 밀봉된 때 달성되는 진공 레벨의 유전 상수로 감소하게 해준다. 특정 실시예에서, IMD(110)는 캡 층(125)을 언더컷하기 위해 등방성으로 제거된다.
특정 실시예에서, IMD(110)의 특정 재료 성분들의 등방성 에칭을 위해 종래로부터 채용되어 온 임의의 가스 케미스트리를 포함하는 건식 플라즈마 에치에 의해 IMD(110)의 일부가 제거된다. IMD(110)가 탄소 도핑된 실리콘 이산화물(SiCOH), 비정질 탄소, 또는 스핀-온 폴리머 절연막을 포함하는 예시적 실시예에서, 가스 케미스트리가, 비제한적으로, O2, H2, NH3 또는 성형 가스(H2/N2)를 포함할 수 있다. 다른 플라즈마 에치 실시예는 종래의 수소화된 할로겐 가스를 이용할 수 있다. 또 다른 실시예에서, 습식 화학적 에치 프로세스가 IMD(110)의 일부를 제거하는데 사용되어 에어 갭(955)을 형성할 수 있다. 습식 케미스트리는, 비제한적으로, 플루오르화 수소산(HF)계 에치 케미스트리, 암모니아 플루오르화물(NH4OH)계 케미스트리, 또는 이소프로필 알콜(IPA) 및 아세톤 또는 N-메틸피롤리돈(NMP)와 같은 용매(solvent) 케미스트리를 포함할 수 있다.
도 9에 도시된 예시적 실시예에서, 갭-충진 층(750)은 IMD(110)의 일부를 에칭하는 프로세스에 의해서도 제거된다. 이러한 실시예에서, 갭-충진 층은 희생 마스킹 층(sacrificial masking layer)으로서만 기능하고 IMD(110)의 에치는 캡 층(125)에 의해서만 마스킹된다. IMD(110)와 함께 갭-충진 층(750)의 제거는 갭-충진 층(750)이 불필요하게 높은 유전 상수를 갖는 경우에 유리할 수 있다. 갭-충진 층(750)이 실리콘 이산화물이고 IMD(110)가 탄소 도핑된 실리콘 이산화물인 특정 구현에서, 탄화플루오르계 건식 플라즈마 에치가 O2와 같은 산화제와 함께 또는 산화제 없이 사용되어 실리콘 탄소 질화물 캡 층(125)에 선택적으로 갭-충진 층(750) 및 IMD(110)의 일부를 제거한다. 이 구현에서, 캡 층(125)의 상단 표면이 노출되는 한편 캡 층(125)의 하단면이 또한 언더컷된다.
도 9에 도시된 특정 실시예에서, IMD(110)의 제거는 ILD(105)에 대해 선택적이거나 IMD(110)과 ILD(105) 사이의 스톱 층에 대해 선택적이다. 예를 들어, 실리콘 질화물 또는 실리콘 탄소 질화물의 스톱 층이 도핑된 실리콘 산화물 IMD(110)의 에치를 중단하는데 사용될 수 있다. IMD(110)가 ILD(105)에 대해 선택적으로 에칭되는 실시예는 비아(115)가 오정렬되거나 저층(101)이 ILD(105) 에칭 프로세스에 민감한 경우에 유리할 수 있다. 도 9에 도시된 바와 같이, 금속 인터커넥트 라인들(120) 사이에서 ILD(105)에 선택적으로 IMD(110)를 제거하는 것은 라인 길이가 비아들(115)이 이동하는 수직 거리보다 훨씬 길기 때문에 인터커넥트의 커패시턴스 및 크로스토크를 크게 감소시킬 수 있다. 그러나, 대안적 실시예에서, ILD(105)의 적어도 일부가 ILD(105)에 비-선택적인 에치 프로세스에 의해 IMD(110)와 함께 에칠될 수 있다. 다른 실시예에서, 스페이서(540), 갭-충진 층(750), 및 IMD(110)의 에치가 단일 챔버 또는 단일 에치 플랫폼 내의 일련의 챔버들 내의 에치 레시피의 연속 단계들로 인시츄(in-situ)로 수행된다.
도 10a는 본 발명의 실시예에 따라, 캡 층(125) 내의 구멍 또는 채널이 밀봉되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 일반적으로, 채널(1061)과 같은 금속 인터커넥트 라인들(120) 위로 캡 층 개구들 내에 공극을 형성하는 가능성을 감소시키기 위해 밀봉 캡 층(1060)이 같은 형태로 증착되어야 한다. 노출된 금속 인터커넥트 라인들(120)은 캡 층(125)이 금속 인터커넥트 라인 들(120)의 다른 표면들을 보호하는 것과 마찬가지로 밀봉 캡 층(1060)에 의해 보호되어야 한다. 이러한 목적을 위해, 밀봉 캡 층(1060)을 증착하는 프로세스는 세정 단계를 더 포함함으로써 채널(1061)에 의해 노출된 금속 인터커넥트 라인들(120)상의 임의의 산화(oxidation) 등이 제거될 수 있다. 밀봉 캡 층(1060)은 예를 들어 캡 층(125), IMD(110) 또는 ILD(105)에 대해 앞서 기술한 바와 같은 임의의 종래의 절연막 재료를 포함할 수 있다. 캡 층(125)이 실리콘 탄소 질화물을 포함하는 특정한 한 실시예에서, 실리콘 탄소 질화물 밀봉 캡 층(1060)이 증착되어 다마신 층 위로 연장하는 연속적인 캡 층을 재형성함으로써, 금속 인터커넥트 라인들(120)을 보호하고 IMD(110)가 제거되는 캡 층(125) 내의 구멍들을 밀봉한다.
도 10b는 본 발명의 실시예에 따라, 캡 층(125)이 밀봉되기 전에 IMD(110)의 제거시 노출된 금속 인터커넥트 라인들(120)이 패시베이트되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 도시된 바와 같이, 금속 인터커넥트 라인들(120)은 IMD(110)이 제거된 후(도 9 참조) 노출된 배리어 층(1070)을 갖는다. 한 실시예에서, 노출된 배리어 층(1070)은 TaN과 같은 종래의 재료 또는 루테늄(Ru), 코발트(Co), 등에 기초한 금속간 화합물(intermetallics)을 포함할 수 있다. 이러한 배리어 층(1070)은 인터커넥트 패시베이션 층(1075)으로부터 혜택을 받을 수 있다. 일 실시예에서, 인터커넥트 패시베이션 층(1075)이 캡 층(125)의 밀봉 전에 배리어 층(1070) 위로 형성된다. 이러한 한 실시예에서, 인터커넥드 패시베이션 층(1075)이 원자 층 증착(ALD) 또는 CVD와 같은 같은 형태의(conformal) 증착 프로세스로 증착된다. 인터커넥트 패시베이션 층(1075)은 캡 층(125), IMD(110) 또는 ILD(105)에 대해 앞서 설명한 재료들 중 임의의 것을 포함할 수 있다. 한 특정 실시예에서, 인터커넥트 패시베이션 층(1075)이 실리콘 탄소 질화물을 포함하고 5 nm 내지 20 nm의 두께를 갖는다.
대안적 실시예에서, IMD(110)가 제거된 후에 인터커넥트 라인들을 패시베이팅하지 않고, 금속 인터커넥트 라인들(120)의 형성 이전에 라이너 층이 형성되고 IMD(110)의 제거는 캡 층에 선택적이다. 도 11은 본 발명의 방법이 병합될 수 있는 다마신 층을 형성하는 대안적 방법이다. 예를 들어, 도 11은 본 발명의 실시예에 따라, 다마신 금속 인터커넥트의 배리어 층이 형성되기 전에 보호 절연막 라이너가 증착되는 반도체 구조의 형성에서 작업들을 나타내는 단면도이다. 다마신 층에 대한 트랜치들 및 비아 구멍들의 형성 후에 라이너 층(1180)이 IMD(110) 위로 증착된다. 라이너 층(1180)은 캡 층(125), 인터커넥트 패시베이션 층(1075), IMD(110) 또는 ILD(105)에 대해 설명된 재료들 중 어느 것을 포함할 수 있다.
라이너 층(1180)이 증착된 후, 건식 플라즈마 에치로 이방성 에치가 수행되어 라이너 스페이서(1185)를 형성할 수 있다. 건식 에치는 IMD(110)에 선택적으로 라이너 스페이서(1185)를 형성할 수 있다. 예를 들어, 실리콘 탄소 질화물 라이너 층(1180)을 갖는 실시예에서, 스페이서(540)를 형성하는데 설명된 에치 프로세스가 사용될 수 있다. 라이너 스페이서(1180)의 형성에 의해, 도 12에 도시된 것과 같이, 다마신 층이 완성될 수 있다. 배리어 층(121) 및 충진 금속(123)은 라이너 스페이서(1185)에 인접하게 형성되어 금속 인터커넥트 라인(120)을 완성하고, 도 1에 도시된 교번적인 다마신 구조를 형성한다. 도 2 내지 9를 참조하여 다른 부분에 서 설명한 작업들을 적용하면 도 13에 도시된 에어 갭 구조를 형성한다.
도 13은 본 발명의 실시예에 따라, IMD(110)가 캡 층(125) 및 라이너 스페이서(1185)에 대해 선택적으로 에칭되어 에어 갭(1390)을 형성하는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 다마신 인터커넥트의 부분으로 형성된 라이너 스페이서(1185)는 다음으로 IMD(110)의 제거 동안 에치 스톱으로 작용한다. 특정 실시예에서, 금속 인터커넥트 라인(120)의 3면을 둘러싸기(encapsulate) 위해 라이너 스페이서(1185) 및 캡 층(125)이 동일한 재료를 포함한다. 다른 실시예에서, 금속 인터커넥트 라인(120)의 4면을 둘러싸기 위해 IMD(110)와 ILD(105) 사이의 에치 스톱(미도시)이 라이너 스페이서(1185) 및 캡 층(125)과 동일한 재료를 포함한다. 이러한 한 실시예에서, IMD(110)와 ILD(105) 사이의 에치 스톱 층, 캡 층(125) 및 라이너 스페이서(1185)가 모두 실리콘 탄소 질화물을 포함한다.
캡 층(125) 내에 형성된 채널들을 밀봉함으로써 다마신 인터커넥트 프로세스의 부분으로 보호 절연막 라이너를 병합한 대안적 실시예가 완성된다. 도 14는 본 발명의 실시예에 따라, 캡 층(125)이 패시베이션 밀봉 층(1495)으로 밀봉된 반도체 구조의 형성에서 작업들을 나타낸 단면도이다. 도 10a를 참조하여 다른 부분에 기술된 프로세스들 또는 재료들 중 어느 것이라도 사용될 수 있다.
도 10a 및 도 14는 필름을 패터닝하는 본 방법의 특정 예시적 인터커넥트 에어 갭 실시예들의 완성을 표시한다. 도시된 구조들에 이 분야에 알려진 추가의 프로세스가 수행될 수 있다.
비록 본 발명이 구조적 특징 및/또는 방법론적 작업들에 특정적인 언어로 기 술되었으나, 아래 특허청구범위에 정의된 발명은 이러한 특정적 특징이나 작업들에 제한되는 것은 아니라는 것을 이해하여야 한다. 기술된 특정적 특징 및 작업들은 본 발명을 제한하는 것이 아니라 설명하려는 목적에서, 청구된 발명의 특히 바람직한 구현으로서 이해되어야 한다.
본 발명의 실시예들은 첨부된 도면들에서 예시적이고 비제한적으로 도시되어 있다.
도 1은 본 발명의 일 실시예에 따른 다마신 구조를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따라, 다마신 구조의 캡 층 위로 비정질 탄소 층이 증착되는 반도체 구조(structure)의 형성(formation)에서 작업들을 나타낸 단면도이다.
도 3a는 본 발명의 일 실시예에 따라, 비정질 탄소 층 위로 패터닝된 포토 레지스트 마스크가 형성되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 3b는 본 발명의 일 실시예에 따라, 다마신 구조의 금속 인터커넥트 라인들과 중첩되는 비정질 탄소 층 위로 패터닝된 포토 레지스트 마스크가 라인들을 제공하는 것을 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따라, 패터닝된 비정질 탄소 마스크가 형성되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따라, 패터닝된 비정질 탄소 마스크의 측벽들에 인접하게 스페이서가 형성되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따라, 패터닝된 비정질 탄소 마스크가 제거되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따라, 갭-충진 절연막이 스페이서 주위로 증 착되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따라, 스페이서 및 캡 층이 에칭되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따라, 금속간 절연막(IMD)이 캡 층에 선택적으로 에칭되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 10a는 본 발명의 일 실시예에 따라, 캡 층이 밀봉되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 10b는 본 발명의 일 실시예에 따라, 캡 층이 밀봉되기 전에 IMD 제거와 함께 노출된 금속 인터커넥트들이 패시베이트되는 반도체 구조의 형성에서 작업을 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따라, 다마신 금속 인터커넥트의 배리어 층이 형성되기 전에 절연막 라이너가 증착되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따라, 절연막 라이너가 다마신 금속 인터커넥트의 배리어 층에 인접하게 스페이서 측벽들을 형성하는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따라, 금속간 절연막(IMD)이 캡 층 및 보호 측벽들에 선택적으로 에칭되는 반도체 구조의 형성에서 작업들을 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따라, 캡 층이 밀봉되는 반도체 구조의 형성 에서 작업들을 나타낸 단면도이다.

Claims (15)

  1. 필름을 패터닝하기 위한 방법으로서,
    기판 위에 비정질 탄소 마스크를 형성하는 단계;
    상기 비정질 탄소 마스크 위에 스페이서 층을 증착시키는 단계;
    상기 스페이서 층을 에칭하여 스페이서를 형성하고 상기 비정질 탄소 마스크를 노출시키는 단계;
    기판 층을 노출시키도록 상기 스페이서에 대해서 선택적으로 상기 비정질 탄소 마스크를 제거하는 단계;
    상기 기판 층을 덮되 상기 스페이서를 노출시키도록 상기 스페이서 주위로 갭 충진 층을 증착시키는 단계;
    상기 기판 위에 갭 충진 마스크를 형성하도록 상기 갭 충진 층에 대해 선택적으로 상기 스페이서를 제거하는 단계; 및
    상기 기판으로 상기 갭 충진 마스크의 패턴을 전달하는 단계를 포함하는,
    필름을 패터닝하기 위한 방법.
  2. 제 1항에 있어서,
    상기 기판이,
    교번적인 금속간 절연막(inter-metal dielectric; IMD) 및 금속 인터커넥트 를 포함한 다마신 층(damascene layer); 및
    상기 비정질 탄소 마스크 아래의 그리고 상기 다마신 층 위의 캡 층을 포함하는,
    필름을 패터닝하기 위한 방법.
  3. 제 2항에 있어서,
    상기 스페이서 층이 실리콘 질화물을 포함하고;
    상기 갭 충진 층이 실리콘 이산화물을 포함하며;
    상기 캡 층이 실리콘 탄소 질화물(silicon carbon nitride)을 포함하고;
    상기 IMD가 비정질 탄소, 탄소 도핑된 이산화규소, 또는 폴리머 절연체(polymer dielectrics) 중 하나 이상을 포함하는,
    필름을 패터닝하기 위한 방법.
  4. 제 2항에 있어서,
    상기 기판으로 상기 갭 충진 마스크의 패턴을 전달하는 단계는,
    상기 갭 충진 마스크에 대해서 선택적으로 상기 캡 층을 에칭함에 의해 상기 캡 층을 패터닝하는 단계; 및
    상기 패터닝된 캡 층을 언더컷(undercut)하도록 상기 패터닝된 캡 층에 대해 서 선택적으로 상기 다마신 층으로부터 상기 IMD의 적어도 일부를 에칭하는 단계를 더 포함하는,
    필름을 패터닝하기 위한 방법.
  5. 제 4항에 있어서,
    상기 캡 층은 상기 갭 충진 층에 대해 선택적으로 상기 스페이서를 제거하도록 이용된 것과 실질적으로 동일한 에칭 프로세스로 에칭되는,
    필름을 패터닝하기 위한 방법.
  6. 제 4항에 있어서,
    상기 IMD를 에칭하는 단계는 상기 캡 층을 노출시키도록 상기 갭 충진 마스크를 제거하는,
    필름을 패터닝하기 위한 방법.
  7. 제 4항에 있어서,
    상기 IMD가 제거된 에어 갭을 밀봉하도록 그리고 상기 패터닝된 캡 층의 구멍을 폐쇄하도록 절연체를 같은 형태로(conformally) 증착시키는 단계를 추가로 포 함하는,
    필름을 패터닝하기 위한 방법.
  8. 제 7항에 있어서,
    상기 패터닝된 캡 층이 실리콘 탄소 질화물을 포함한 층으로 밀봉되는,
    필름을 패터닝하기 위한 방법.
  9. 제 7항에 있어서,
    상기 에어 갭을 밀봉하기 이전에, 상기 IMD의 제거로 노출된 상기 금속 인터커넥트의 측벽 상에 패시베이션 층(passivation layer)을 같은 형태로 증착시키는 단계를 더 포함하고,
    상기 캡 층은 실리콘 탄소 질화물, 실리콘 질화물, 실리콘 탄화물, 및 티타늄 질화물로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함하는,
    필름을 패터닝하기 위한 방법.
  10. 제 4항에 있어서,
    상기 패터닝된 캡 층을 언더컷하도록 상기 다마신층으로부터 상기 IMD의 적 어도 일부를 에칭하는 단계는,
    상기 다마신 층의 금속 인터커넥트의 측벽에 인접한 절연막 라이너에 대해 선택적으로 상기 IMD를 에칭하는 단계를 더 포함하고,
    상기 절연막 라이너는 실리콘 탄소 질화물, 실리콘 질화물, 실리콘 탄화물 및 티타늄 질화물로 이루어진 그룹으로부터 선택된 하나 이상의 재료를 포함하는,
    필름을 패터닝하기 위한 방법.
  11. 제 1항에 있어서,
    상기 IMD를 에칭하는 단계가 H2, NH3, 또는 성형 가스(forming gas) 중 하나 이상을 이용하는 건식 에칭 프로세스를 포함하는,
    필름을 패터닝하기 위한 방법.
  12. 제 1항에 있어서,
    상기 IMD를 에칭하는 단계가 HF 또는 IPA를 포함한 습식 에칭 프로세스를 포함하는,
    필름을 패터닝하기 위한 방법.
  13. 다마신 구조에서 에어 갭을 형성하기 위한 방법으로서,
    각각 라인 폭보다 상당히 긴 라인 길이를 가진 두 금속 인터커넥트 라인 사이의 금속간 절연막(IMD)을 포함한 다마신 층을 형성하는 단계;
    상기 다마신 층 위에 캡 층을 형성하는 단계;
    상기 캡 층 위에 라인을 형성하는 비정질 탄소 마스크를 형성하는 단계로서, 비정질 탄소 마스크 라인은 폭보다 상당히 긴 길이를 갖고 두 금속 인터커넥트 라인의 길이에 평행하지 않은 길이를 갖는, 비정질 탄소 마스크를 형성하는 단계;
    상기 비정질 탄소 마스크 라인의 대향 측벽 상에 스페이서를 형성하는 단계;
    스페이서의 쌍을 형성하도록 상기 스페이서에 대해 선택적으로 상기 비정질 탄소 마스크 라인을 제거하는 단계로서, 각각이 폭보다 상당히 긴 길이를 가지며 두 금속 인터커넥트 라인의 길이에 평행하지 않은 길이를 갖는, 비정질 탄소 마스크 라인을 제거하는 단계;
    상기 캡 층을 덮되 상기 스페이서를 노출시키도록 상기 스페이서의 쌍 주위로 갭 충진 층을 증착시키는 단계;
    폭보다 상당히 긴 길이를 가진 채널을 구비한 갭 충진 마스크를 형성하도록 상기 갭 충진 층에 대해 선택적으로 상기 스페이서의 쌍을 제거하는 단계로서, 상기 채널의 길이가 기판 위의 두 금속 인터커넥트 라인에 평행하지 않은, 스페이서의 쌍을 제거하는 단계;
    상기 두 금속 인터커넥트 라인 사이에서 IMD를 노출시키도록 상기 캡 층으로 채널을 전달하는 단계; 및
    상기 두 금속 인터커넥트 라인 사이로부터 IMD의 적어도 일부를 제거하고 상기 캡 층을 언더컷하여 에어 갭을 형성하는 단계를 포함하는,
    다마신 구조에서 에어 갭을 형성하기 위한 방법.
  14. 제 13항에 있어서,
    상기 두 금속 인터커넥트 라인은 65 nm 이하로 이격되어 있고, 상기 채널은 이 공간의 길이에 대해 대략 직교하는 캡 층으로 전달되며, 상기 채널은 약 10 nm 내지 약 20 nm의 폭을 갖는,
    다마신 구조에서 에어 갭을 형성하기 위한 방법.
  15. 제 13항에 있어서,
    상기 캡 층이 약 5 nm 내지 약 50 nm의 두께를 가진 실리콘 탄소 질화물을 포함하고,
    상기 스페이서 층은 10 nm 내지 50 nm의 두께를 가지며 실리콘 질화물, 비정질 실리콘 또는 다결정질 실리콘 중 하나 이상을 포함하며,
    상기 갭 충진 층은 실리콘 이산화물 또는 탄소 도핑된 실리콘 산화물 중 하나 이상을 포함하는,
    다마신 구조에서 에어 갭을 형성하기 위한 방법.
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