KR20090119716A - 좌표 검출 장치의 제조 방법 - Google Patents

좌표 검출 장치의 제조 방법 Download PDF

Info

Publication number
KR20090119716A
KR20090119716A KR1020090041704A KR20090041704A KR20090119716A KR 20090119716 A KR20090119716 A KR 20090119716A KR 1020090041704 A KR1020090041704 A KR 1020090041704A KR 20090041704 A KR20090041704 A KR 20090041704A KR 20090119716 A KR20090119716 A KR 20090119716A
Authority
KR
South Korea
Prior art keywords
resistive film
region
common electrode
potential
manufacturing
Prior art date
Application number
KR1020090041704A
Other languages
English (en)
Other versions
KR101077731B1 (ko
Inventor
고이치 곤도
Original Assignee
후지쯔 콤포넌트 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 콤포넌트 가부시끼가이샤 filed Critical 후지쯔 콤포넌트 가부시끼가이샤
Publication of KR20090119716A publication Critical patent/KR20090119716A/ko
Application granted granted Critical
Publication of KR101077731B1 publication Critical patent/KR101077731B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/045—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means using resistive elements, e.g. a single continuous surface or two parallel surfaces put in contact
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04113—Peripheral electrode pattern in resistive digitisers, i.e. electrodes at the periphery of the resistive sheet are shaped in patterns enhancing linearity of induced field

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Position Input By Displaying (AREA)

Abstract

본 발명은 정밀도가 높은 좌표 검출 장치의 제조 방법을 제공하는 것을 목적으로 한다.
저항막과, 저항막에 전압을 인가하는 공통 전극을 구비하며, 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 저항막에 전위 분포를 발생시키고, 저항막의 접촉 위치의 전위를 검출함으로써, 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서, 절연체로 이루어진 기판 상에 형성되어 있는 저항막 상에 포토레지스트를 도포하는 공정과, 소정의 마스크를 통해 노광광을 조사하고, 그 후 현상함으로써 레지스트 패턴을 형성하는 공정과, 레지스트 패턴이 형성되어 있지 않은 영역의 저항막을 제거하여, 저항막 제거 영역을 형성하는 공정과, 레지스트 패턴을 제거하는 공정과, 저항막 제거 영역 상에 상기 공통 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 좌표 검출 장치의 제조 방법을 제공함으로써 상기 과제를 해결한다.

Description

좌표 검출 장치의 제조 방법{METHOD OF MANUFACTURING A COORDINATE DETECTOR}
본 발명은 좌표 검출 장치의 제조 방법에 관한 것으로서, 특히 입력 위치의 좌표를 검출하고, 입력 위치 좌표에 대응하는 출력을 행하는 좌표 검출 장치의 제조 방법에 관한 것이다.
예컨대, 컴퓨터 시스템의 입력 디바이스로서, 터치 패널이 있다. 터치 패널은 디스플레이 상에 탑재되어 디스플레이 상의 좌표 위치를 검출하고, 좌표 위치에 대응하는 검출 신호를 취득할 수 있다. 직접 입력을 가능하게 하여, 간단하면서 직감적인 입력이 가능해지는 것이다.
터치 패널에는 저항막 방식, 광학 방식, 용량 결합 방식 등 여러 가지 방식이 제안되어 있다. 터치 패널로서는 구조가 심플하고, 제어계도 간단한 저항막 방식의 것이 일반적이다. 저저항 방식의 터치 패널에는, 저항막 상에의 전극의 배치 방법에 따라 4선식, 5선식, 8선식 등이 있다.
이 중, 5선식의 터치 패널은, 4선식이나 8선식의 저항막 방식의 터치 패널과 비교해 보면, 조작면측에 배치되는 상부 기판의 도전막은, 단순히 전위 판독 전용 으로 되어 있기 때문에, 4선식이나 8선식의 결점인 엣지 슬라이드의 문제가 없다. 이 때문에, 가혹한 사용 환경이나 장기간에 걸친 내구년수가 요구되는 시장에서 사용되고 있다.
도 15에 5선식 저항막 방식 터치 패널의 구성도를 나타낸다. 5선식 저항막 방식 터치 패널(1)은, 상부 기판(11)과 하부 기판(12)으로 구성되어 있다. 하부 기판(12)에는, 유리 기판(21) 상에 투명 저항막(22)이 일면에 형성되어 있고, 투명 저항막(22) 상에 X축 좌표 검출용 전극(23, 24) 및 Y축 좌표 검출용 전극(25, 26)이 형성되어 있다. 상부 기판(11)에는, 필름 기판(31) 상에 투명 저항막(32)이 형성되어 있고, 투명 저항막(32) 상에 좌표 검출용 전극(33)이 형성되어 있다.
먼저, X축 좌표 검출용 전극(23, 24)에 전압을 인가함으로써, 하부 기판(12)에 있어서 투명 저항막(22)의 X축 방향으로 전위 분포가 발생한다. 이때, 하부 기판(12)의 투명 저항막(22)에 있어서 전위를 검출함으로써, 상부 기판(11)의 하부 기판(12)에 대한 접촉 위치의 X좌표를 검출하는 것이 가능해진다. 다음으로, Y축 좌표 검출용 전극(25, 26)에 전압을 인가함으로써, 하부 기판(12)에 있어서의 투명 저항막(22)의 Y축 방향으로 전위 분포가 발생한다. 이때, 하부 기판(12)의 투명 저항막(22)에 있어서 전위를 검출함으로써, 상부 기판(11)의 하부 기판(12)에 대한 접촉 위치의 Y좌표를 검출할 수 있다.
이때, 이러한 종류의 터치 패널에서는, 하부 기판(12)의 투명 저항막(22)에 있어서, 어떻게 균일하게 전위 분포를 발생시킬지가 과제로 되어 있다. 하부 기판(12)의 투명 저항막(22)에서의 전위 분포를 균일하게 하기 위해서, 특허 문헌 1 에서는, 전위 분포 보정 패턴을 주변으로 복수 단(段)에 걸쳐 마련하는 방법이 개시되어 있다.
또한, 특허 문헌 2에서는, 입력면의 주위를 둘러싸도록 공통 전극을 마련하는 방법이 개시되어 있고, 특허 문헌 3에서는, 투명 저항막 상에 마련된 절연막에 개구부를 형성하고, 그 부분으로부터 전위를 공급하는 방법이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평성 제10-83251호 공보
[특허 문헌 2] 일본 특허 공개 제2001-125724호 공보
[특허 문헌 3] 일본 특허 공개 제2007-25904호 공보
좌표 입력 장치에는, 탑재 장치 등의 소형화 등으로 인해 사이즈의 축소가 요구되고 있다. 그러나, 특허 문헌 1에 기재되어 있는 좌표 입력 장치는, 전위 분포 패턴을 주변에 복수 단에 걸쳐 마련할 필요가 있기 때문에, 사이즈의 축소가 곤란하였다.
또한, 특허 문헌 2에 기재되어 있는 입력면 주위를 둘러싸도록 공통 전극을 마련하는 방법에서는, 투명 저항막과 패턴 저항의 저항비를 크게 취하지 않으면 투명 저항막의 전위 분포가 흐트러지는 등의 문제점이 있었다.
또한, 특허 문헌 3에 기재되어 있는 형성된 절연막에 개구부를 마련하는 방법에서는, 상기한 2가지 문제점을 해결할 수 있지만, 제조 프로세스가 복잡해지고, 특히 재료나 제조상의 저항치의 변동에 의해, 제품 성능의 수율을 저하시키는 요인이 되는 경우가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로서, 사이즈가 축소되어 좌표 위치의 검출 정밀도를 향상시킨 좌표 검출 장치를 높은 수율로 제조할 수 있는 제조 방법을 제공하는 것을 목적으로 하는 것이다.
본 발명은, 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서, 절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 포토레지스트를 도포하는 공정과, 도포된 레지스트에 대하여, 소정의 마스크를 통해 노광광을 조사하고, 그 후 현상함으로써 레지스트 패턴을 형성하는 공정과, 레지스트 패턴이 형성되어 있지 않은 영역의 상기 저항막을 제거하여, 저항막 제거 영역을 형성하는 공정과, 상기 저항막 제거 영역을 형성한 후, 레지스트 패턴을 제거하는 공정과, 상기 레지스트 패턴을 제거한 후, 저항막 제거 영역 상에 상기 공통 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서, 절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 포토레지스트를 도포하는 공정과, 도포된 레지스트에 대하여, 소정의 마스크를 통해 노광광을 조사하고, 그 후 현상함으로써 레지스트 패턴을 형성하는 공정과, 레지스트 패턴이 형성되어 있지 않은 영역의 상기 저항막을 제거하여, 저항막 제거 영역을 형성하는 공정을 포함하며, 상기 저항막 제거 영역의 외측에는 상기 공통 전극이 형성되어 있고, 상기 공통 전극의 단부와, 상기 저항막 제거 영역의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하인 것을 특징으로 한다.
또한, 본 발명은, 상기 저항막을 제거하는 공정은, 산을 이용한 웨트 에칭인 것을 특징으로 한다.
또한, 본 발명은, 상기 저항막을 제거하는 공정은, 드라이 에칭인 것을 특징으로 한다.
또한, 본 발명은, 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서, 절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 있어서, 저항막 제거 영역이 되도록 상기 저항막이 제거되는 영역 상에 에칭 페이스트를 인쇄하는 공정과, 열처리를 행함으로써, 상기 에칭 페이스트가 형성된 영역에 있어서 저항막을 제거하는 공정과, 상기 열처리를 행한 후, 잔존하는 상기 에칭 페이스트를 제거하는 공정과, 상기 저항막 제거 영역 상에 상기 공통 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서, 절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 있어서, 저항막 제거 영역이 되도록 상기 저항막이 제거되는 영역 상에 에칭 페이스트를 인쇄하는 공정과, 열처리를 행함으로써, 상기 에칭 페이스트가 형성된 영역에 있어서의 저항막을 제 거하는 공정과, 상기 열처리를 행한 후, 잔존하는 상기 에칭 페이스트를 제거하는 공정을 포함하며, 상기 저항막 제거 영역의 외측에는 상기 공통 전극이 형성되어 있고, 상기 공통 전극의 단부와, 상기 저항막 제거 영역의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하인 것을 특징으로 한다.
또한, 본 발명은, 저항막 제거 영역은 상기 저항막 제거 영역 주위의 저항막을 제거한 부분과, 상기 부분의 내측에 형성되는 저항막 잔존부에 의해 형성되는 것이고, 상기 저항막 잔존부는 상기 저항막과는 전기적으로 절연된 구조인 것을 특징으로 한다.
본 발명에 따르면, 투명 저항막의 일부를 제거함으로써, 투명 저항막의 전위 분포를 균일하게 하는 것이 가능한 좌표 검출 장치를 높은 수율로 제조할 수 있게 된다.
다음으로, 본 발명을 실시하기 위한 가장 바람직한 형태에 대해서 이하에 설명한다.
[제1 실시형태]
본 발명에 따른 제1 실시형태에 대해서 설명한다. 본 실시형태는 좌표 검출 장치의 제조 방법에 관한 것이다. 먼저, 본 실시형태에 의해 제조되는 좌표 검출 장치에 대해서 설명한다.
(시스템 구성)
도 1은 본 실시형태에 따른 좌표 검출 장치에서의 시스템의 구성을 나타낸다. 본 실시형태에서는, 좌표 입력 시스템(100)으로서, 소위 5선식 아날로그 저항막 방식의 터치 패널에 대해 설명한다. 본 실시형태에서의 좌표 입력 시스템(100)은, 패널부(111)와 인터페이스 보드(112)로 구성되어 있다.
패널부(111)는, 하부 기판(121), 상부 기판(122), 스페이서(123), FPC 케이블(124)로 구성되어 있다. 하부 기판(121)과 상부 기판(122)은 스페이서(123)를 사이에 두고서 접착되어 있다. 스페이서(123)는 절연성의 양면 테이프 등으로 구성되고, 하부 기판(121)과 상부 기판(122) 사이에 소정의 간극을 갖게 하면서, 하부 기판(121)과 상부 기판(122)을 접착한다. 또한, FPC 케이블(124)은, 플렉시블 프린트 기판 상에 제1∼제5 배선을 형성한 구성으로 되어 있고, 하부 기판(121)에, 예컨대 이방성 도전막 등을 열압착함으로써 접속되어 있다.
(하부 기판(121))
다음으로, 하부 기판(121)의 구성을 도 2에 기초하여 설명한다. 도 2의 (A)는 하부 기판(121)의 평면도이고, 도 2의 (B)는 A-A선을 따라 절단한 단면도이며, 도 2의 (C)는 B-B선을 따라 절단한 단면도이고, 도 2의 (D)는 C-C선을 따라 절단한 단면도이며, 도 2의 (E)는 D-D선을 따라 절단한 단면도이다.
하부 기판(121)은, 유리 기판(131), 투명 저항막(132), 저항막 제거 영역(133), 공통 전극(134), 제1 절연막(135), 배선(136), 제2 절연막(137)으로 구성되어 있다. 유리 기판(131)에는, 투명 저항막(132)이 거의 전체면에 걸쳐 형성되어 있다. 투명 저항막(132)으로서는, 예컨대 ITO(인듐 주석 산화물) 등을 진공 증 착 등의 방법에 의해 형성한 것이며, 가시 영역의 광을 투과시키고, 소정의 저항을 갖는 막이다. 또한, 본 실시형태에서는, 저항막 제거 영역(133)에 있어서의 투명 저항막(132)의 전부를 제거한 구성이 아니라, 저항막 제거 영역(133)의 주위의 투명 저항막(132)을 제거함으로써, 저항막 제거 영역(133)에 잔존하는 저항막과, 저항막 제거 영역(133)의 외측에 있는 투명 저항막(132)을 전기적으로 절연한 구성이다. 이와 같이, 저항막 제거 영역(133) 내의 투명 저항막과, 이 저항막 제거 영역(133) 이외의 투명 저항막(132)을 절연함으로써, 저항막 제거 영역(133) 내의 투명 저항막을 전부 제거한 경우와 동일한 효과를 얻을 수 있는 것으로서, 제거하는 투명 저항막(132)이 적기 때문에 작업 처리량이 향상된다.
(저항막 제거 영역(133))
저항막 제거 영역(133)은, 유리 기판(131)의 둘레 가장자리부로서, 공통 전극(134)이 형성되는 영역에 마련되어 있다. 구체적으로는, 투명 저항막(132)에 있어서 저항막 제거 영역(133)이 형성된 것 위에, 공통 전극(134)이 형성된다. 이에 따라, 인접하는 저항막 제거 영역(133) 사이의 투명 저항막(132)과 공통 전극(134)이 접속되어, 전위 공급부(141)가 형성된다. 본 실시형태에서는, 도 3의 (a)에 도시된 바와 같이, 서로 인접한 저항막 제거 영역(133) 사이의 간격(W), 즉 후술하는 바와 같이, 이 사이에 형성되는 전위 공급부(141)의 폭은 동일 폭으로 형성되어 있고, 패널부(121)에 있어서의 제1 변(171-1), 제2 변(171-2), 제3 변(171-3), 제4 변(171-4)의 양단 주변에 있어서는, 형성되는 저항막 제거 영역(133)의 피치가 넓고, 중심부에 근접함에 따라 좁아지도록 형성되어 있다. 구체적으로는, 양단으로 부터 중심부를 향해서, 저항막 제거 영역(133)의 피치 P1, P2, P3, P4 … 가, (P1＞P2＞P3＞P4 … 로 되도록 형성되어 있다.
(전위 공급부(141))
전위 공급부(141)는 서로 인접한 저항막 제거 영역(133) 사이에 있어서의 투명 저항막(132)과 공통 전극(134)의 접촉 영역에 형성된다. 구체적으로, 도 3의 (b)에 기초하여 설명하면, 본 실시형태에 있어서, 패널부(121)에 있어서의 제1 변(171-1), 제2 변(171-2), 제3 변(171-3), 제4 변(171-4)의 양단 주변에 있어서는, 전위 공급부(141)는 넓은 피치로 형성되고, 중앙부에서는 좁은 피치로 형성되어 있다. 이러한 구성으로 함으로써, 전위 분포가 크게 내부로 왜곡되기 쉬운 부위인 제1 변(171-1), 제2 변(171-2), 제3 변(171-3), 제4 변(171-4)에 있어서의 전위 분포의 왜곡을 저감하여, 투명 저항막(132)에서의 전위 분포를 균일하게 할 수 있다. 이것에 의해, 정확한 좌표 위치 검출을 행할 수 있게 된다.
또한, 전위 공급부(141)에서의 형상은, 도 3의 (b)에 도시된 형상에 한정되지 않으며, 투명 저항막(132)의 일부를 제거함으로써, 투명 저항막(132)과 공통 전극(134)의 접촉 면적이 패널부(121)의 제1 변(171-1), 제2 변(171-2), 제3 변(171-3), 제4 변(171-4)의 양단에서 좁아지고, 중앙부에서 넓어지는 구성이어도 좋다.
(공통 전극(134))
공통 전극(134)은, 예컨대 Ag-C로 구성되어 있고, 저항막 제거 영역(133) 상에, 그리고 저항막 제거 영역(133) 사이에 있어서의 투명 저항막(132) 상에 형성된다.
(제1 절연막(135))
제1 절연막(135)은, 저항막 제거 영역(133)의 상부에 공통 전극(134)을 덮도록 적층하여 형성한다. 제1 절연막(135)에는 하부 기판(121)의 4개의 모서부에 제1 내지 제4 관통 구멍(151-1 내지 151-4)이 형성되어 있다. 제1 내지 제4 관통 구멍(151-1 내지 151-4)은 구동 전압 인가부를 구성하고 있다.
(제1 내지 제4 배선(136-1∼136-4))
제1 배선(136-1)은, 예컨대 Ag 등의 저저항 재료로 구성되어 있고, 제1 절연막(135)의 상부에, 하부 기판(121)의 제1 변(171-1)을 따라 형성되어 있다. 이때, 제1 배선(136-1)은, 제1 절연막(135)에 형성된 제1 관통 구멍(151-1)을 메우도록 형성되어 있다. 또한, 제1 배선(136-1)은, FPC 케이블(124)의 제1 배선에 접속되어 있다.
제2 배선(136-2)은, 예컨대 Ag 등의 저저항 재료로 구성되어 있고, 제1 절연막(135)의 상부에, 하부 기판(121)의 제1 변(171-1)에 대향하는 제2 변(171-2)을 따라 형성된다. 이때, 제2 배선(136-2)은, 제1 절연막(135)에 형성된 제2 관통 구멍(151-2)을 메우도록 형성되어 있다. 제2 배선(136-2)은, FPC 케이블(124)의 제2 배선에 접속되어 있다.
제3 배선(136-3)은, 예컨대 Ag 등의 저저항 재료로 구성되어 있고, 제1 절연막(135)의 상부에, 하부 기판(121)의 제1 변(171-1), 제2 변(171-2)에 직교하는 제3 변(171-3)의 제2 변(171-2)측 절반을 따라서 형성되어 있다. 제3 배선(136-3)은, 제1 절연막(135)에 형성된 제3 관통 구멍(151-3)을 메우도록 형성되어 있다. 또한, 제3 배선(136-3)은, FPC 케이블(124)의 제3 배선에 접속되어 있다.
제4 배선(136-4)은, 예컨대 Ag 등의 저저항 재료로 구성되어 있고, 제1 절연막(135)의 상부에, 하부 기판(121)의 제1 변(171-1), 제2 변(171-2)에 직교하는 제3 변(171-3)의 제1 변(171-1)측 절반을 따라서 형성되어 있다. 제4 배선(136-4)은, 제1 절연막(135)에 형성된 제3 관통 구멍(151-3)을 메우도록 형성되어 있다. 또한, 제4 배선(136-4)은, FPC 케이블(124)의 제4 배선에 접속되어 있다.
제2 절연막(137)은, 제1 절연막(135)의 상부에 제1 배선(136-1), 제2 배선(136-2), 제3 배선(136-3), 제4 배선(136-4)을 덮도록 형성되어 있다. 또한, 제2 절연막(137)의 상부에 스페이서(123)를 사이에 두고서 상부 기판(122)이 접착된다.
(상부 기판(122))
다음으로, 상부 기판(122)의 구성에 대해서 도 4에 기초하여 설명한다. 도 4의 (A)는 상부 기판(122)의 평면도이고, 도 4의 (B)는 상부 기판(122)의 단면도이다. 상부 기판(122)은, 필름 기판(211), 투명 저항막(212), 전극(213)에 의해 구성되어 있다. 필름 기판(211)은, 예컨대 PET 등의 가요성을 갖는 수지 필름으로 구성되어 있다. 필름 기판(211)의 하부 기판(121)에 대향하는 측의 면에는, 그 전체면에 걸쳐 투명 저항막(212)이 형성되어 있다. 투명 저항막(212)은, ITO 등의 투명 도전 재료에 의해 구성되어 있다. 전극(213)은, 상부 기판(122)의 투명 저항막(212) 상에서, X1 방향의 단부에 배치되어 있고, 도시되지 않은 컨택트를 통해 하부 기판(121)에 접속된 FPC 케이블(124)의 제5 배선에 접속되어 있다. 이 상부 기판(122)을 프로브로 하여 하부 기판(121)의 전위를 인터페이스 보드(112)에 의해 검출함으로써 좌표 위치가 검출된다.
(검출 절차)
다음으로, 본 실시형태의 좌표 검출 장치에 있어서 좌표 위치 검출 절차에 대해서 설명한다. 도 5는 인터페이스 보드(112)의 처리 흐름도이고, 도 6은 하부 기판(121)의 전위 분포를 나타내는 도면이다. 도 6의 (a)는 X좌표 검출시, 도 6의 (b)는 Y좌표 검출시의 전위 분포를 나타낸다.
인터페이스 보드(112)는, 단계 S1-1에서 제1 배선(136-1) 및 제2 배선(136-2)에 전압(Vx)을 인가하고, 제3 배선(136-3), 제4 배선(136-4)을 접지한다. 이것에 의해, 투명 저항막(132)에, 도 6의 (a)에 파선으로 나타낸 바와 같은 균등한 전계 분포를 발생시킬 수 있다. 또한, 종래의 전위 분포는, 도 6의 (a)에 일점 쇄선으로 나타낸 바와 같이 왜곡되어 있었다. 따라서, 본 실시예에 따르면, 정확한 X좌표 검출이 가능해진다.
다음으로, 인터페이스 보드(112)는, 단계 S1-2에서 하부 기판(121)의 전위를 검출하고, 단계 S1-3에서 하부 기판(121)의 전위에 따라 X좌표를 검출한다.
다음으로, 인터페이스 보드(112)는, 단계 S1-4에서 제1 배선(136-1) 및 제4 배선(136-4)에 전압(Vy)을 인가하고, 제2 배선(136-2), 제3 배선(136-3)을 접지한다. 이것에 의해, 투명 저항막(132)에 도 6의 (b)에 파선으로 나타낸 바와 같은 균등한 전계 분포를 발생시킬 수 있다. 또한, 종래의 전위 분포는 도 6의 (b)에 일점 쇄선으로 나타낸 바와 같이 왜곡되어 있었다. 따라서, 본 실시예에 따르면, 정확한 Y좌표 검출이 가능해진다.
다음으로, 인터페이스 보드(112)는 단계 S1-5에서 하부 기판(121)의 전위를 검출하고, 단계 S1-6에서 하부 기판(121)의 전위에 따라 Y좌표를 검출한다.
본 실시예에 따르면, 공통 전극(134) 상에 배선(136-1∼136-4)을 적층한 구성으로 되어 있기 때문에, 패널부(121)의 사이즈를 축소시킬 수 있다. 또한, 전원공급부(141)에 의해 하부 기판(121)의 투명 저항막(132)에, X좌표 검출시 또는 Y좌표 검출시에 인가되는 전위 분포를 검출 영역에서 균등하게 할 수 있기 때문에, 정확한 좌표 검출이 가능해진다.
(제조 방법)
다음으로, 본 실시형태에 따른 좌표 검출 장치의 제조 방법에 대해서 설명한다. 구체적으로는, 본 실시형태는 전술한 하부 기판(121)의 제조 방법에 관한 것이다. 본 실시형태에 대해서 도 7, 도 8에 기초하여 설명한다.
먼저, 도 7의 (a)에 도시된 바와 같이, 유리 기판(131) 상에 ITO 등으로 이루어진 투명 저항막(132)을 스퍼터링 또는 진공 증착 등에 의해 형성한다.
다음으로, 도 7의 (b)에 도시된 바와 같이, 투명 저항막(132) 상에 레지스트 패턴(138)을 형성한다. 구체적으로는, 투명 저항막(132) 상에 스핀 코터(spin coater) 등에 의해 포토레지스트를 도포한 후, 프리 베이킹(prebaking)을 행하고, 노광 장치에 의한 노광, 현상을 행함으로써 레지스트 패턴(138)을 형성한다. 이 레지스트 패턴(138)은, 투명 저항막(132)에 있어서, 투명 저항막(132)이 제거되는 영역에 개구를 갖는 것이다. 즉, 후술하는 저항막 제거 영역(133)이 되는 영역에 개구를 갖는 것이다.
다음으로, 도 7의 (c)에 도시된 바와 같이, 염산 또는 인산 등의 산 용액에 의해 화학 에칭을 행한다. 이 방법은 웨트 에칭이라고도 불리는 것으로서, 이에 의해, 레지스트 패턴(138)의 개구 영역에 있어서의 투명 저항막(132)을 제거한다. 또한, 본 실시형태에서는, 웨트 에칭에 대해서 설명하였지만, RIE 등의 드라이 에칭에 의해서도 동일한 방법으로 투명 저항막(132)을 제거할 수 있다.
다음으로, 도 7의 (d)에 도시된 바와 같이, 유기 용제 등에 의해 포토레지스트를 제거한다. 이에 의해, 유리 기판(131) 상에 저항막 제거 영역(133)이 형성된 투명 저항막(132)이 형성된다.
다음으로, 도 8의 (a)에 도시된 바와 같이 저항막 제거 영역(133)이 형성되어 있는 투명 저항막(132) 상에 Ag-C로 이루어진 공통 전극(134)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다. 이에 따라, 인접한 저항막 제거 영역(133) 사이의 투명 저항막(132) 상에 전위 공급부(141)가 형성된다.
다음으로, 도 8의 (b)에 도시된 바와 같이 제1 내지 제4 관통 구멍(151-1∼151-4)을 갖는 제1 절연막(135)을 형성한다. 구체적으로는, 절연 페이스트를 이용하여 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성한다.
다음으로, 도 8의 (c)에 도시된 바와 같이 제1 절연막(135) 상에 Ag로 이루어진 제1 내지 제4 배선(136-1∼136-4)을 형성한다. 구체적으로는, Ag을 함유한 도전 페이스트를 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성 한다.
다음으로, 도 8의 (d)에 도시된 바와 같이 제2 절연막(137)을 형성한다. 구체적으로는, 절연 페이스트를 이용하여 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성한다.
이상에 의해 하부 기판(121)을 제작할 수 있다.
또한, 상기 실시형태에서는, 5선식 저항막 방식 아날로그 터치 패널에 대해서 설명하였지만, 이것에 한정되지 않고, 4선식 저항막 방식, 7선식 저항막 방식 등의 다른 터치 패널에도 적용할 수 있다.
[제2 실시형태]
본 발명에 따른 제2 실시형태에 대해서 설명한다. 본 실시형태는, 좌표 검출 장치의 제조 방법에 관한 것이고, 구체적으로는 전술한 하부 기판(121)의 제조 방법에 관한 것으로서, 에칭 페이스트를 이용한 방법이다. 본 실시형태에 대해서 도 9, 도 10에 기초하여 설명한다.
먼저, 도 9의 (a)에 도시된 바와 같이, 유리 기판(231) 상에 ITO 등으로 이루어진 투명 저항막(232)을 스퍼터링 또는 진공 증착 등에 의해 형성한다.
다음으로, 도 9의 (b)에 도시된 바와 같이, 투명 저항막(232) 상에 에칭 페이스트(238)를 형성한다. 구체적으로는, 이 에칭 페이스트(238)는 스크린 인쇄법 등의 인쇄법에 의해 형성되는 것이며, 후술하는 저항막 제거 영역(233) 상에 형성된다.
다음으로, 도 9의 (c)에 도시된 바와 같이, 열처리를 행한 후, 에칭 페이스 트(238)를 제거한다. 구체적으로는, 열처리를 행함으로써, 에칭 페이스트(238)가 형성되어 있는 영역의 저항막(232)을 제거하고, 이 후에 세정에 의해 잔존하는 에칭 페이스트(238)를 제거함으로써, 유리 기판(231) 상에, 저항막 제거 영역(233)이 형성된 투명 저항막(232)이 형성된다.
다음으로, 도 10의 (a)에 도시된 바와 같이, 저항막 제거 영역(233)이 형성되어 있는 투명 저항막(232) 상에 Ag-C로 이루어진 공통 전극(234)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다. 이에 의해, 인접한 저항막 제거 영역(233) 사이의 투명 저항막(232) 상에 전위 공급부(241)가 형성된다.
다음으로, 도 10의 (b)에 도시된 바와 같이, 제1 내지 제4 관통 구멍(251-1∼251-4)을 갖는 제1 절연막(235)을 형성한다. 구체적으로는, 절연 페이스트를 이용하여 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성한다.
다음으로, 도 10의 (c)에 도시된 바와 같이, 제1 절연막(235) 상에 Ag로 이루어진 제1 내지 제4 배선(236-1∼236-4)을 형성한다. 구체적으로는, Ag을 함유한 도전 페이스트를 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성한다.
다음으로, 도 10의 (d)에 도시된 바와 같이 제2 절연막(237)을 형성한다. 구체적으로는, 절연 페이스트를 이용하여 스크린 인쇄법에 의해 패턴 인쇄한 후, 베이킹을 행함으로써 형성한다.
이상에 의해 하부 기판(121)을 제작할 수 있다. 이와 같이 하여 본 실시형 태에 있어서 제작된 하부 기판(121)은, 제1 실시형태의 경우와 마찬가지로, 제1 실시형태에 있어서의 좌표 검출 장치의 하부 기판(121)으로서 이용할 수 있다.
[제3 실시형태]
본 발명에 따른 제3 실시형태에 대해서 설명한다. 본 실시형태는 좌표 검출 장치의 제조 방법에 관한 것이며, 구체적으로는 전술한 하부 기판(121)의 제조 방법에 관한 것이다. 본 실시형태에 대해서, 도 11에 기초하여 설명한다. 또한, 도 11은 하부 기판(121)의 제조 공정을 도시한 평면도이다.
먼저, 도 11의 (a)에 도시된 바와 같이, 유리 기판 상에 ITO 등으로 이루어진 투명 저항막(332)이 스퍼터링 또는 진공 증착 등에 의해 형성된 것 위에, 공통 전극(334)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다.
다음으로, 도 11의 (b)에 도시된 바와 같이, 투명 저항막(332) 상에 레지스트 패턴(338)을 형성한다. 구체적으로는, 투명 저항막(332) 상에 스핀 코터 등에 의해 포토레지스트를 도포한 후, 프리 베이킹을 행하고, 노광 장치에 의한 노광, 현상을 행함으로써 레지스트 패턴(338)을 형성한다. 이 레지스트 패턴(338)은, 투명 저항막(332)에 있어서, 투명 저항막(332)이 제거되는 영역에 개구를 갖는 것이다. 즉, 후술하는 저항막 제거 영역(333)이 되는 영역에 개구를 갖는 것이다. 또한, 후술하는 저항막 제거 영역(333)은, 형성되어 있는 공통 전극(334)의 내측 영역에 형성되고, 공통 전극(334)의 단부와, 저항막 제거 영역(333)의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
다음으로, 도 11의 (c)에 도시된 바와 같이, 염산 또는 인산 등의 산 용액에 의해 화학 에칭을 행한다. 이 방법은 웨트 에칭이라고도 불리는 것으로서, 이에 의해, 레지스트 패턴(338)의 개구 영역에 있어서의 투명 저항막(332)을 제거하여, 저항막 제거 영역(333)을 형성한다. 또한, 본 실시형태에서는, 웨트 에칭에 대해서 설명하였지만, RIE 등의 드라이 에칭에 의해서도 동일한 방법으로 투명 저항막(332)을 제거할 수 있다.
다음으로, 도 11의 (d)에 도시된 바와 같이, 유기 용제 등에 의해 포토레지스트를 제거한다. 이에 의해, 유리 기판(331) 상에, 저항막 제거 영역(333)이 형성된 투명 저항막(332)이 형성된다.
이 후, 제1 실시형태와 동일한 방법에 의해, 제1 절연막, 제1 내지 제4 배선, 제2 절연막 등을 형성함으로써, 하부 기판(121)을 제작할 수 있다. 이와 같이 하여 본 실시형태에 있어서 제작된 하부 기판(121)은, 제1 실시형태의 경우와 마찬가지로, 제1 실시형태에 있어서의 좌표 검출 장치의 하부 기판(121)으로서 이용할 수 있다. 본 실시형태에 의해 제작된 하부 기판(121)은, 저항막 제거 영역(333) 상에 공통 전극(334)이 형성되지는 않지만, 공통 전극(334)의 내측에 저항막 제거 영역(333)을 형성함으로써, 제1 실시형태와 마찬가지로, 저항막(332)에 있어서의 전위의 분포를 균일한 것으로 할 수 있다. 이러한 효과를 얻기 위해서, 공통 전극(334)의 단부와 저항막 제거 영역(333)의 단부 사이의 폭(S)은 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
[제4 실시형태]
본 발명에 따른 제4 실시형태에 대해서 설명한다. 본 실시형태는 좌표 검출 장치의 제조 방법에 관한 것이며, 구체적으로는 전술한 하부 기판(121)의 제조 방법에 관한 것이다. 본 실시형태에 대해서, 도 12에 기초하여 설명한다. 또한, 도 12는 하부 기판(121)의 제조 공정을 도시한 평면도이다.
먼저, 도 12의 (a)에 도시된 바와 같이, 유리 기판 상에 스퍼터링 또는 진공 증착 등에 의해 형성된 ITO 등으로 이루어진 투명 저항막(432) 상에 레지스트 패턴(438)을 형성한다. 구체적으로는, 투명 저항막(432) 상에 스핀 코터 등에 의해 포토레지스트를 도포한 후, 프리 베이킹을 행하고, 노광 장치에 의한 노광, 현상을 행함으로써 레지스트 패턴(438)을 형성한다. 이 레지스트 패턴(438)은, 투명 저항막(432)에 있어서, 투명 저항막(432)이 제거되는 영역에 개구를 갖는 것이다. 즉, 후술하는 저항막 제거 영역(433)이 되는 영역에 개구를 갖는 것이다. 또한, 후술하는 저항막 제거 영역(433)은, 후술하는 공통 전극(434)의 내측 영역에 형성되고, 공통 전극(434)의 단부와, 저항막 제거 영역(433)의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
다음으로, 도 12의 (b)에 도시된 바와 같이, 염산 또는 인산 등의 산 용액에 의해 화학 에칭을 행한다. 이 방법은 웨트 에칭이라고도 불리는 것으로서, 이에 의해, 레지스트 패턴(438)의 개구 영역에 있어서의 투명 저항막(432)을 제거하여, 저항막 제거 영역(433)을 형성한다. 또한, 본 실시형태에서는, 웨트 에칭에 대해 설명하였지만, RIE 등의 드라이 에칭에 의해서도 동일한 방법으로 투명 저항막(432)을 제거할 수 있다.
다음으로, 도 12의 (c)에 도시된 바와 같이, 유기 용제 등에 의해 포토레지스트를 제거한 후, 공통 전극(434)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다. 이에 의해, 유리 기판(431) 상에, 저항막 제거 영역(433)이 형성된 투명 저항막(432)이 형성된다.
이 후, 제1 실시형태와 동일한 방법에 의해, 제1 절연막, 제1 내지 제4 배선, 제2 절연막 등을 형성함으로써, 하부 기판(121)을 제작할 수 있다. 이와 같이 하여 본 실시형태에 있어서 제작된 하부 기판(121)은, 제1 실시형태의 경우와 마찬가지로, 제1 실시형태에 있어서의 좌표 검출 장치의 하부 기판(121)으로서 이용할 수 있다. 본 실시형태에 의해 제작된 하부 기판(121)은, 저항막 제거 영역(433) 상에 공통 전극(434)이 형성되지는 않지만, 공통 전극(434)의 내측에 저항막 제거 영역(433)을 형성함으로써, 제1 실시형태와 마찬가지로, 저항막(432)에 있어서의 전위의 분포를 균일한 것으로 할 수 있다. 이러한 효과를 얻기 위해서, 공통 전극(434)의 단부와 저항막 제거 영역(433)의 단부 사이의 폭(S)은 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
[제5 실시형태]
본 발명에 따른 제5 실시형태에 대해서 설명한다. 본 실시형태는 좌표 검출 장치의 제조 방법에 관한 것이며, 구체적으로는 전술한 하부 기판(121)의 제조 방법에 관한 것이다. 본 실시형태에 대해서, 도 13에 기초하여 설명한다. 또한, 도 13은 하부 기판(121)의 제조 공정을 도시한 평면도이다.
먼저, 도 13의 (a)에 도시된 바와 같이, 유리 기판 상에 ITO 등으로 이루어진 투명 저항막(532)이 스퍼터링 또는 진공 증착 등에 의해 형성된 것 위에, 공통 전극(534)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다.
다음으로, 도 13의 (b)에 도시된 바와 같이, 투명 저항막(532) 상에, 에칭 페이스트(538)를 형성한다. 구체적으로는, 이 에칭 페이스트(538)는 스크린 인쇄법 등의 인쇄법에 의해 형성되는 것이며, 후술하는 저항막 제거 영역(533) 상에 형성된다. 또한, 이 에칭 페이스트(538)는, 형성되어 있는 공통 전극(534)의 내측 영역에 형성되고, 공통 전극(534)의 단부와, 저항막 제거 영역(533)의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
다음으로, 도 13의 (c)에 도시된 바와 같이, 열처리를 행함으로써, 에칭 페이스트(538)가 형성되어 있는 영역의 저항막(532)을 제거한다. 이 후, 세정에 의해 잔존하는 에칭 페이스트(538)를 제거함으로써, 유리 기판(531) 상에 저항막 제거 영역(533)이 형성된 투명 저항막(532)이 형성된다.
이 후, 제1 실시형태와 동일한 방법에 의해 제1 절연막, 제1 내지 제4 배선, 제2 절연막 등을 형성함으로써, 하부 기판(121)을 제작할 수 있다. 이와 같이 하여 본 실시형태에 있어서 제작된 하부 기판(121)은, 제1 실시형태의 경우와 마찬가지로, 제1 실시형태에 있어서의 좌표 검출 장치의 하부 기판(121)으로서 이용할 수 있다. 본 실시형태에 의해 제작된 하부 기판(121)은, 저항막 제거 영역(533) 상에 공통 전극(534)이 형성되지는 않지만, 공통 전극(534)의 내측에 저항막 제거 영 역(533)을 형성함으로써, 제1 실시형태와 마찬가지로, 저항막(532)에 있어서의 전위의 분포를 균일한 것으로 할 수 있다. 이러한 효과를 얻기 위해서, 공통 전극(534)의 단부와 저항막 제거 영역(533)의 단부 사이의 폭(S)은 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
[제6 실시형태]
본 발명에 따른 제6 실시형태에 대해서 설명한다. 본 실시형태는 좌표 검출 장치의 제조 방법에 관한 것이며, 구체적으로는 전술한 하부 기판(121)의 제조 방법에 관한 것이다. 본 실시형태에 대해서 도 14에 기초하여 설명한다. 또한, 도 14는 하부 기판(121)의 제조 공정을 도시한 평면도이다.
먼저, 도 14의 (a)에 도시된 바와 같이, 유리 기판 상에 ITO 등으로 이루어진 투명 저항막(632)이 스퍼터링 또는 진공 증착 등에 의해 형성된 것 위에, 에칭 페이스트(638)를 형성한다. 구체적으로는, 이 에칭 페이스트(638)는 스크린 인쇄법 등의 인쇄법에 의해 형성되는 것이며, 후술하는 저항막 제거 영역(633) 상에 형성된다. 또한, 이 에칭 페이스트(638)는 후술하는 공통 전극(634)의 내측 영역에 형성되고, 공통 전극(634)의 단부와, 저항막 제거 영역(633)의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
다음으로, 도 14의 (b)에 도시된 바와 같이, 열처리를 행함으로써, 에칭 페이스트(638)가 형성되어 있는 영역의 저항막(632)을 제거한다. 이 후, 세정에 의해 잔존하는 에칭 페이스트(638)를 제거함으로써, 유리 기판 상에, 저항막 제거 영역(633)이 형성된 투명 저항막(632)이 형성된다.
다음으로, 도 14의 (c)에 도시된 바와 같이, 유기 용제 등에 의해 포토레지스트를 제거한 후, 공통 전극(634)을 형성한다. 구체적으로는, Ag-C를 함유한 페이스트를 이용하여 스크린 인쇄에 의해 인쇄한 후, 베이킹을 행함으로써 형성한다. 이에 의해, 유리 기판 상에, 저항막 제거 영역(633)이 형성된 투명 저항막(632)이 형성된다.
이 후, 제1 실시형태와 동일한 방법에 의해 제1 절연막, 제1 내지 제4 배선, 제2 절연막 등을 형성함으로써, 하부 기판(121)을 제작할 수 있다. 이와 같이 하여 본 실시형태에 있어서 제작된 하부 기판(121)은, 제1 실시형태의 경우와 마찬가지로, 제1 실시형태에 있어서의 좌표 검출 장치의 하부 기판(121)으로서 이용할 수 있다. 본 실시형태에 의해 제작된 하부 기판(121)은 ,저항막 제거 영역(633) 상에 공통 전극(634)이 형성되지는 않지만, 공통 전극(634)의 내측에 저항막 제거 영역(633)을 형성함으로써, 제1 실시형태와 마찬가지로, 저항막(632)에 있어서의 전위의 분포를 균일한 것으로 할 수 있다. 이러한 효과를 얻기 위해서, 공통 전극(634)의 단부와 저항막 제거 영역(633)의 단부 사이의 폭(S)은 0 ㎜ 이상, 5 ㎜ 이하가 되도록 형성된다.
이상, 본 발명의 실시에 관계된 형태에 대해서 설명하였지만, 상기 내용은 발명의 내용을 한정하는 것은 아니다.
도 1은 본 실시형태에 의해 제조되는 좌표 검출 장치의 시스템 구성도.
도 2는 패널부(111)의 구성도.
도 3은 전원 공급부(141)의 주요부 평면도.
도 4는 상부 기판(122)의 구성도.
도 5는 인터페이스 보드(112)의 처리 흐름도.
도 6은 하부 기판(121)의 전위 분포의 상태도.
도 7은 제1 실시형태에 있어서의 하부 기판(121)의 제조 공정도(1).
도 8은 제1 실시형태에 있어서의 하부 기판(121)의 제조 공정도(2).
도 9는 제2 실시형태에 있어서의 하부 기판(121)의 제조 공정도(1).
도 10은 제2 실시형태에 있어서의 하부 기판(121)의 제조 공정도(2).
도 11은 제3 실시형태에 있어서의 하부 기판(121)의 제조 공정도
도 12는 제4 실시형태에 있어서의 하부 기판(121)의 제조 공정도.
도 13은 제5 실시형태에 있어서의 하부 기판(121)의 제조 공정도.
도 14는 제6 실시형태에 있어서의 하부 기판(121)의 제조 공정도.
도 15는 5선식 저항막 방식 터치 패널의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 좌표 입력 시스템
111 : 패널부
112 : 인터페이스 보드
121 : 하부 기판
122 : 상부 기판
123 : 스페이서
124 : FPC 케이블
131 : 유리 기판
132 : 투명 저항막
133 : 저항막 제거 영역
134 : 공통 전극
135 : 제1 절연막
136-1∼136-4 : 배선
137 : 제2 절연막
141 : 전위 공급부

Claims (7)

  1. 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서,
    절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에, 포토레지스트를 도포하는 공정과,
    도포된 레지스트에 대하여, 소정의 마스크를 통해 노광광을 조사(照射)하고, 그 후 현상함으로써 레지스트 패턴을 형성하는 공정과,
    레지스트 패턴이 형성되어 있지 않은 영역의 상기 저항막을 제거하여, 저항막 제거 영역을 형성하는 공정과,
    상기 저항막 제거 영역을 형성한 후, 레지스트 패턴을 제거하는 공정과,
    상기 레지스트 패턴을 제거한 후, 저항막 제거 영역 상에, 상기 공통 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  2. 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서,
    절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에, 포토레지스트를 도포하는 공정과,
    도포된 레지스트에 대하여, 소정의 마스크를 통해 노광광을 조사하고, 그 후 현상함으로써 레지스트 패턴을 형성하는 공정과,
    레지스트 패턴이 형성되어 있지 않은 영역의 상기 저항막을 제거하여, 저항막 제거 영역을 형성하는 공정
    을 포함하고, 상기 저항막 제거 영역의 외측에는 상기 공통 전극이 형성되어 있으며, 상기 공통 전극의 단부와, 상기 저항막 제거 영역의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하인 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 저항막을 제거하는 공정은, 산을 이용한 웨트 에칭인 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 저항막을 제거하는 공정은, 드라이 에칭인 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  5. 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서,
    절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 있어서, 저항막 제거 영역이 되도록 상기 저항막이 제거되는 영역 상에 에칭 페이스트를 인쇄하는 공정과,
    열처리를 행함으로써, 상기 에칭 페이스트가 형성된 영역에 있어서 저항막을 제거하는 공정과,
    상기 열처리를 행한 후, 잔존하는 상기 에칭 페이스트를 제거하는 공정과,
    상기 저항막 제거 영역 상에 상기 공통 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  6. 저항막과, 상기 저항막에 전압을 인가하는 공통 전극을 구비하며, 상기 공통 전극으로부터 상기 저항막에 전위를 공급함으로써, 상기 저항막에 전위 분포를 발생시키고, 상기 저항막의 접촉 위치의 전위를 검출함으로써, 상기 저항막의 접촉 위치 좌표를 검출하는 좌표 검출 장치의 제조 방법으로서,
    절연체로 이루어진 기판 상에 형성되어 있는 상기 저항막 상에 있어서, 저항막 제거 영역이 되도록 상기 저항막이 제거되는 영역 상에 에칭 페이스트를 인쇄하는 인쇄하는 공정과,
    열처리를 행함으로써, 상기 에칭 페이스트가 형성된 영역에 있어서 저항막을 제거하는 공정과,
    상기 열처리를 행한 후, 잔존하는 상기 에칭 페이스트를 제거하는 공정
    을 포함하며, 상기 저항막 제거 영역의 외측에는 상기 공통 전극이 형성되어 있고, 상기 공통 전극의 단부와, 상기 저항막 제거 영역의 단부의 간격이 0 ㎜ 이상, 5 ㎜ 이하인 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
  7. 제1항, 제2항, 제5항, 또는 제6항 중 어느 한 항에 있어서, 저항막 제거 영역은, 상기 저항막 제거 영역 주위의 저항막을 제거한 부분과, 상기 부분의 내측에 형성되는 저항막 잔존부에 의해 형성되는 것이며, 상기 저항막 잔존부는 상기 저항막과는 전기적으로 절연된 구조인 것을 특징으로 하는 좌표 검출 장치의 제조 방법.
KR1020090041704A 2008-05-15 2009-05-13 좌표 검출 장치의 제조 방법 KR101077731B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-128139 2008-05-15
JP2008128139A JP5086886B2 (ja) 2008-05-15 2008-05-15 座標検出装置の製造方法

Publications (2)

Publication Number Publication Date
KR20090119716A true KR20090119716A (ko) 2009-11-19
KR101077731B1 KR101077731B1 (ko) 2011-10-27

Family

ID=41316500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090041704A KR101077731B1 (ko) 2008-05-15 2009-05-13 좌표 검출 장치의 제조 방법

Country Status (5)

Country Link
US (2) US8133660B2 (ko)
JP (1) JP5086886B2 (ko)
KR (1) KR101077731B1 (ko)
CN (1) CN101582004B (ko)
TW (1) TWI522883B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101365332B1 (ko) * 2011-10-25 2014-02-20 삼성전기주식회사 도전 기판 및 그 제조방법
KR20150093208A (ko) * 2012-12-07 2015-08-17 쓰리엠 이노베이티브 프로퍼티즈 캄파니 기재 상에 투명 전도체를 제조하는 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5086886B2 (ja) * 2008-05-15 2012-11-28 富士通コンポーネント株式会社 座標検出装置の製造方法
KR101073333B1 (ko) * 2009-08-27 2011-10-12 삼성모바일디스플레이주식회사 터치 스크린 패널 및 그 제조방법
CN102707838A (zh) * 2012-05-08 2012-10-03 南京瀚宇彩欣科技有限责任公司 触控面板结构
US9658648B2 (en) * 2013-09-06 2017-05-23 Apple Inc. Flexible printed circuit cables with service loops and overbending prevention
US9568612B1 (en) * 2016-02-25 2017-02-14 King Saud University 3D image generation with position-sensing gamma probe
JP2020505315A (ja) * 2017-01-31 2020-02-20 コーニング インコーポレイテッド ガラスシート縁部粒子の削減方法
JP2020506870A (ja) * 2017-01-31 2020-03-05 コーニング インコーポレイテッド ガラスシートエッジの粒子を低減するための方法
CN208538435U (zh) * 2018-08-01 2019-02-22 京东方科技集团股份有限公司 一种显示装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661655B1 (en) * 1984-12-24 1997-01-21 Elographics Inc Electrographic touch sensor and method of reducing bowed equipotential fields therein
US4797514A (en) 1986-06-09 1989-01-10 Elographics, Inc. Touch sensitive device with increased linearity
US4725695A (en) * 1986-11-10 1988-02-16 Tektronix, Inc. Touch panel with discontinuities in touch sensitive surface
JPH01147078A (ja) * 1987-12-02 1989-06-08 Ricoh Co Ltd 透明電極パターン形成用エッチングインキ組成物及びその使用方法
JPH03109487U (ko) * 1990-02-22 1991-11-11
JPH0612508B2 (ja) * 1990-09-27 1994-02-16 グンゼ株式会社 接触式位置検出装置
JPH0546306A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 座標入力装置
JP3408867B2 (ja) * 1994-08-19 2003-05-19 富士通株式会社 入力パネル
JPH09146707A (ja) * 1995-11-17 1997-06-06 Itochu Fine Chem Kk ガラスタッチパネル
JPH09146682A (ja) * 1995-11-29 1997-06-06 Fujitsu Takamizawa Component Kk 座標入力装置
JP3799639B2 (ja) * 1995-12-11 2006-07-19 富士通コンポーネント株式会社 座標入力装置
JP3984670B2 (ja) 1996-09-06 2007-10-03 富士通コンポーネント株式会社 座標検出装置
JP2001125724A (ja) 1999-10-27 2001-05-11 Finput Co Ltd タッチパネル
KR100329576B1 (ko) * 2000-04-26 2002-03-23 김순택 터치 패널과 이의 제조방법
JP3945395B2 (ja) * 2002-07-05 2007-07-18 住友金属鉱山株式会社 透明導電性薄膜、その形成方法、それを用いた表示パネル用透明導電性基材及び有機エレクトロルミネッセンス素子
KR100505536B1 (ko) 2002-03-27 2005-08-04 스미토모 긴조쿠 고잔 가부시키가이샤 투명한 도전성 박막, 그것의 제조방법, 그것의 제조를위한 소결 타겟, 디스플레이 패널용의 투명한 전기전도성기재, 및 유기 전기루미네선스 디바이스
CN100363826C (zh) * 2002-08-26 2008-01-23 中佛罗里达州大学研究基金会股份有限公司 高速、宽视角液晶显示器
US7180508B2 (en) * 2002-09-17 2007-02-20 Tyco Electronics Corporation Dynamic corrections for a non-linear touchscreen
US7307624B2 (en) * 2003-12-30 2007-12-11 3M Innovative Properties Company Touch sensor with linearized response
JP4718920B2 (ja) 2005-07-13 2011-07-06 富士通コンポーネント株式会社 座標検出装置
KR100573931B1 (ko) 2005-09-27 2006-04-26 한국표준과학연구원 면저항 인증표준물질 제조방법
JP4802778B2 (ja) * 2006-03-13 2011-10-26 ソニー株式会社 入力装置、電気光学装置並びに電子機器
JP4767110B2 (ja) * 2006-06-30 2011-09-07 シャープ株式会社 太陽電池、および太陽電池の製造方法
JP4996531B2 (ja) * 2008-04-23 2012-08-08 富士通コンポーネント株式会社 座標検出装置
JP5086886B2 (ja) * 2008-05-15 2012-11-28 富士通コンポーネント株式会社 座標検出装置の製造方法
JP2009277047A (ja) * 2008-05-15 2009-11-26 Fujitsu Component Ltd 座標検出装置
JP5065152B2 (ja) * 2008-05-19 2012-10-31 富士通コンポーネント株式会社 座標検出装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101365332B1 (ko) * 2011-10-25 2014-02-20 삼성전기주식회사 도전 기판 및 그 제조방법
KR20150093208A (ko) * 2012-12-07 2015-08-17 쓰리엠 이노베이티브 프로퍼티즈 캄파니 기재 상에 투명 전도체를 제조하는 방법
US10831233B2 (en) 2012-12-07 2020-11-10 3M Innovative Properties Company Method of making transparent conductors on a substrate

Also Published As

Publication number Publication date
US8507183B2 (en) 2013-08-13
TW200947293A (en) 2009-11-16
KR101077731B1 (ko) 2011-10-27
TWI522883B (zh) 2016-02-21
JP2009277046A (ja) 2009-11-26
CN101582004B (zh) 2012-12-26
CN101582004A (zh) 2009-11-18
JP5086886B2 (ja) 2012-11-28
US8133660B2 (en) 2012-03-13
US20120125881A1 (en) 2012-05-24
US20090286186A1 (en) 2009-11-19

Similar Documents

Publication Publication Date Title
KR101077731B1 (ko) 좌표 검출 장치의 제조 방법
JP4996531B2 (ja) 座標検出装置
JP4718920B2 (ja) 座標検出装置
KR101077733B1 (ko) 좌표 검출 장치의 제조 방법
JP2010182027A (ja) タッチパネル及びタッチパネルの製造方法
KR101077674B1 (ko) 좌표 검출 장치
KR101077675B1 (ko) 좌표 검출 장치의 제조 장치
KR101139623B1 (ko) 좌표 검출 장치의 제조 방법
KR101037643B1 (ko) 좌표 검출 장치
KR101544611B1 (ko) 터치 스크린 패널 및 이의 제조 방법
KR20160137794A (ko) 터치 스크린 패널 구조 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 9