KR20090114251A - 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 - Google Patents

스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20090114251A
KR20090114251A KR1020080040098A KR20080040098A KR20090114251A KR 20090114251 A KR20090114251 A KR 20090114251A KR 1020080040098 A KR1020080040098 A KR 1020080040098A KR 20080040098 A KR20080040098 A KR 20080040098A KR 20090114251 A KR20090114251 A KR 20090114251A
Authority
KR
South Korea
Prior art keywords
layer
pattern
forming
amorphous carbon
partition
Prior art date
Application number
KR1020080040098A
Other languages
English (en)
Other versions
KR100961203B1 (ko
Inventor
최익수
조성윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080040098A priority Critical patent/KR100961203B1/ko
Priority to US12/164,754 priority patent/US7727889B2/en
Publication of KR20090114251A publication Critical patent/KR20090114251A/ko
Application granted granted Critical
Publication of KR100961203B1 publication Critical patent/KR100961203B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

반도체 기판 상에 패터닝(patterning)이 수행될 대상층을 형성하고, 폴리 실리콘(poly silicon)층을 형성한 후, 폴리 실리콘층 상에 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성한다. 파티션의 측벽에 스페이서(spacer)를 부착하고, 파티션을 선택적으로 제거한 후, 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시킨다. 분리된 바(bar) 패턴들에 의해 노출된 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성한 후, 폴리 실리콘층 패턴에 의해 노출된 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 미세 패턴 형성 방법을 제시한다.
스페이서 패터닝 기술, 아몰포스 카본, 폴리 실리콘

Description

스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법{Method for forming fine patterns by spacer patterning technology}
본 발명은 반도체 소자에 관한 것으로, 특히, 스페이서 패터닝(spacer patterning) 기술을 이용한 미세 패턴 형성 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 축소됨에 따라, 웨이퍼(wafer) 상에 패턴을 전사하는 노광 과정에 광학적 해상력 한계가 발생되고 있다. 광학적 해상력 한계를 극복하여 보다 미세한 패턴을 형성하기 위한 방법으로 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)이 도입되고 있다. 스페이서 패터닝 기술은 웨이퍼 상에 스페이서(spacer)를 형성하고, 스페이서를 식각 마스크로 이용하여 하부의 식각 대상층을 선택적으로 패터닝함으로써, 결과적으로 스페이서의 두께에 의존하는 선폭을 가지는 미세 패턴을 형성하고 있다. 이러한 SPT 기술은, ArF 노광 장비를 이용한 해상력 한계를 극복하여, 40㎚ 선폭의 미세 패턴을 웨이퍼 상에 구현하는 데 유효하게 이용될 것으로 기대되고 있다.
SPT 기술에서 스페이서는 스페이서를 위한 층에 대한 스페이서 식각(spacer etch)에 의해서 형성되고 있다. 스페이서층으로부터 스페이서들을 분리하기 위해 서, 스페이서층은 희생층 패턴(sacrificial pattern) 또는 파티션(partition)을 덮게 증착된다. 스페이서층에 대해 이방성 식각인 스페이서 식각을 수행하여, 파티션의 양 측벽에 부착된 스페이서를 형성하고 있다. 따라서, 스페이서를 형성하기 위해서는 우선적으로 파티션들을 패터닝하는 과정이 요구된다.
이러한 파티션들을 패터닝하기 위해서, 파티션층 상에 포토레지스트층(photoresist layer)을 도포하고, 포토레지스트층에 파티션의 레이아웃(layout)을 노광 전사한 후, 노광된 포토레지스트층을 현상하여 포토레지스트 패턴을 형성한다. 그런데, 노광에 사용되는 ArF 광원은 상당히 짧은 파장의 광이므로, 정밀한 노광 현상 결과 패턴을 구현할 수 있는 포토레지스트층의 두께는 제한되게 된다. 포토레지스트 패턴의 두께를 두껍게 가져가는 데 한계가 있으므로, 이러한 포토레지스트 패턴을 식각 마스크로 이용하는 선택적 식각 과정으로 패터닝될 수 있는 파티션층의 두께 또한 제한되게 된다. 파티션층의 두께를 상당히 두껍게 가져가는 데 한계가 있으므로, 이러한 파티션층으로부터 패터닝된 파티션의 높이 또한 요구되는 높은 높이를 가지기 어렵다.
파티션의 높이에 대한 제한은 결국 스페이서의 높이에 대한 제한을 유도하게 되고, 스페이서의 높이의 한계는 스페이서를 식각 마스크로 이용하여 수행된 선택적 식각에 의해 패터닝될 하부층의 두께에 대한 한계를 유발하게 된다. 웨이퍼 상에 요구되는 게이트(gate)와 같은 회로 패턴의 높이는 수백 내지 수천 Å에 이를 수 있으므로, 제한된 높이를 가지게 형성될 수밖에 없는 낮은 높이의 스페이서를 게이트를 위한 층을 선택적 식각하는 데 요구되는 식각 마스크로 직접적으로 이용 하기는 어렵다.
이를 극복하기 위해서 패터닝 대상층과 보다 높은 식각 선택비를 구현할 수 있는 하드 마스크(hard mask)를 도입하고 있다. 하드 마스크가 충분한 높이를 가지고, 또한, 상대적으로 낮은 높이의 스페이서로부터 패턴 형상을 정밀하게 전사받기 위해서, 스페이서 하부에 하드 마스크를 위한 층들이 다층의 스택(stack)으로 도입되고 있다. 다층 스택 중 상대적으로 상층에 도입된 상부층은 하부층을 식각하는 서브 마스크(sub mask)로 작용하여, 최하층에 스페이서 형상을 보다 정밀하게 전사시키는 역할을 하게 된다. 이와 같이 다층 스택의 하드 마스크를 도입할 경우, 스택을 구성하는 층들은 상호 간에 식각 선택비가 구현되는 정도를 고려하여 두께 및 적층 순서가 설정되게 된다.
이와 같이 하드 마스크를 위한 층이 많은 수의 층들의 적층 스택으로 도입되고, 하드 마스크 적층 상에 스페이서 부착을 위한 파티션(partition)의 층이 더 적층되게 된다. 따라서, 스페이서 패터닝을 위한 전체 적층 스택은 상당히 많은 수의 층들이 적층되게 된다. 이에 따라, 상부층을 증착하는 과정의 열적 부담(thermal budget)에 의해서 하부층에 열적 스트레스가 과도하게 유발되어, 하부층에 리프팅(lifting) 현상이 유발될 수 있다. 이러한 열적 스트레스에 의한 리프팅 현상은 층들 간의 식각 선택비를 구현하기 위해서 서로 다른 재질의 층들이 계면을 이루며 적층되어 계면 특성 또는 점착 특성이 취약하게 되는 데 기인할 수 있다.
따라서, 적층 스택들 중 상부층을 증착할 때 열적 부담이 상대적으로 높은 층을 배제하는 것이 요구되고 있다. 또한, 다수의 층들의 적층 및 선택적 식각이 요구됨에 따라, 전체 SPT 과정이 상당히 복잡해지고 또한 공정 비용이 증가하고 있다. 따라서, 이러한 하드 마스크 및 파티션을 위한 층들의 스택을 보다 적은 수의 층들의 조합으로 구현하고, 열적 스트레스에 상대적으로 안정된 적층 스택 구조를 구현할 수 있는 방법의 개발이 요구되고 있다.
본 발명은 스페이서(spacer)의 형상 레이아웃(layout)이 전사될 하드 마스크층 및 스페이서가 부착될 파티션(partition)을 위한 전체 적층 스택(stack)을 보다 적은 수의 층들의 적층 구조로 도입하고, 또한, 적층 스택을 형성할 때 열적 스트레스(stress)에 의한 적층 불량을 억제할 수 있는 스페이서 패터닝 기술(SPT)을 이용한 미세 패턴 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 패터닝(patterning)이 수행될 대상층을 형성하는 단계; 상기 대상층 상에 폴리 실리콘(poly silicon)층을 형성하는 단계; 상기 폴리 실리콘층 상에 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계; 상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계; 상기 파티션을 선택적으로 제거하는 단계; 상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계; 상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및 상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
상기 실리콘 산화물층을 형성하기 이전에 상기 대상층 패턴을 식각 마스크로 이용하여 게이트(gate)로 선택적 식각될 도전층을 형성할 수 있다.
상기 아몰포스 카본층 패턴을 형성하는 단계는, 상기 폴리 실리콘층 상에 아몰포스 카본층을 형성하는 단계; 상기 아몰포스 카본층 상에 실리콘 산질화물(SiON)의 캐핑(capping)층을 형성하는 단계; 상기 캐핑층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 상기 캐핑층 및 상기 아몰포스 카본층을 선택적으로 식각하여 상기 아몰포스 카본층 패턴을 형성하는 단계를 포함하여 수행될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판 상에 패터닝(patterning)이 수행될 실리콘 산화물층을 포함하는 패터닝 대상층을 형성하는 단계; 상기 대상층 상에 상기 대상층의 두께의 1/3배 내지 1/2배의 두께로 폴리 실리콘(poly silicon)층을 형성하는 단계; 상기 폴리 실리콘층 상에 상기 폴리 실리콘층 두께의 1.2배 내지 1.5배의 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계; 상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계; 상기 파티션을 선택적으로 제거하는 단계; 상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계; 상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및 상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
상기 실리콘 산화물층은 플라즈마 개선 테오스(PE-TEOS)층을 포함하여 형성될 수 있다.
본 발명의 또 다른 일 관점은, 반도체 기판 상에 패터닝(patterning)이 수행 될 대상층을 형성하는 단계; 상기 대상층 상에 폴리 실리콘(poly silicon)층을 형성하는 단계; 상기 폴리 실리콘층 상에 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계; 상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계; 상기 파티션을 선택적으로 제거하는 단계; 상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계; 상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분 상에 패드 마스크 패턴(pad mask pattern)을 형성하는 단계; 상기 분리된 바(bar) 패턴들 및 상기 패드 마스크 패턴에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및 상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
상기 패드 마스크 패턴을 형성하는 단계는, 상기 바(bar) 패턴 및 상기 폴리 실리콘층 부분 상을 덮는 스핀온카본(SOC)층을 형성하는 단계; 상기 스핀온카본층 상에 실리콘 폴리머(Si polymer)층을 포함하는 다기능 하드 마스크(MFHM)층을 형성하는 단계; 상기 다기능 하드 마스크층 상에 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 식각 마스크로 상기 다기능 하드 마스크(MFHM)층 및 스핀온카본(SOC)층을 선택적으로 식각하여 상기 스핀온카본층(SOC)을 포함하는 패드 마스크 패턴을 형성하는 단계를 포함하여 수행될 수 있다.
본 발명의 실시예는 스페이서(spacer)의 형상 레이아웃(layout)이 전사될 하 드 마스크층 및 스페이서가 부착될 파티션(partition)을 위한 전체 적층 스택(stack)을 보다 적은 수의 층들의 적층 구조로 도입할 수 있다. 또한, 적층 스택을 형성할 때 열적 스트레스(stress)에 의한 적층 불량을 억제할 수 있어 보다 안정적으로 미세 패턴을 웨이퍼 상에 구현할 수 있는 스페이서 패터닝 기술(SPT)을 이용한 미세 패턴 형성 방법을 제시할 수 있다.
본 발명의 실시예에서는 스페이서(spacer)의 형상 레이아웃(layout)이 전사될 하드 마스크(hard mask)층 및 스페이서가 부착될 파티션(partition)을 위한 전체 적층 스택(stack)을, 폴리 실리콘층(poly silicon layer), 아몰포스 카본층(amorphous carbon layer) 및 실리콘 산질화물(SiON)의 캐핑층(capping)의 3층 구조로 구성하는 방법을 제시한다. 이때, 폴리 실리콘층은 하부의 패터닝 대상층으로 도입된 실리콘 산화물층에 대한 하드 마스크를 형성하게 되고, 아몰포스 카본층은 스페이서가 부착될 파티션을 위한 층으로 형성되게 된다. 캐핑층은 아몰포스 카본층의 도입에 수반되는 층으로, 아몰포스 카본층을 덮어 후속되는 포토레지스트(photoresist)층의 도포 및 현상 과정으로부터 보호하고, 아몰포스 카본층의 선택적 식각 시 하드 마스크(hard mask)의 역할을 수행하게 도입된다. 이러한 캐핑층은 플라즈마 개선 테오스(PE-TEOS)층과 같은 실리콘 산화물층으로 도입될 수도 있다.
본 발명의 실시예에서는 폴리 실리콘층(poly silicon layer), 아몰포스 카본층(amorphous carbon layer) 및 실리콘 산질화물(SiON)의 캐핑층(capping)의 3층 적층 스택을 이용하여 스페이서가 부착되는 파티션 및 스페이서의 형상이 전사되는 마스크를 구현할 수 있어, SPT 기술을 구현할 때 요구되는 적층 스택의 층 수를 줄일 수 있다. 예컨대, 스페이서가 부착되는 파티션 및 스페이서의 형상이 전사되는 마스크를 구현하기 위해, 마스크를 위한 제1아몰포스 카본층, 제1실리콘 산질화물층 및 폴리 실리콘층의 적층과 함께 폴리 실리콘 상에 파티션을 위한 제2아몰포스 카본층 및 제2실리콘 산질화물층이 제시될 수 있는 데, 이러한 5층의 스택 구조에 비해 3층의 스택 구조로 단순화할 수 있다. 이에 따라, 적층 스택을 형성하는 공정 과정을 보다 단순화할 수 있으며, 소요되는 비용의 감소를 구현할 수 있다.
또한, 본 발명의 실시예에서는 아몰포스 카본층의 증착 이전에 폴리 실리콘층의 증착이 이루어지므로, 폴리 실리콘층의 증착 시 수반되는 고온의 열적 부담에 의해서 아몰포스 카본층에 과다한 열적 스트레스가 인가되는 것을 방지할 수 있다. 본 발명의 실시예에서 아몰포스 카본층 상에 폴리 실리콘층과 같은 증착 시 상당한 열적 부담을 수반하는 증착이 수행되지 않으므로, 과다한 열적 스트레스에 의해 아몰포스 카본층이 리프팅되는 막질 불량을 억제할 수 있다. 따라서, 보다 안정적인 SPT 기술의 수행에 의한 보다 정밀하게 40㎚ 선폭 수준의 미세 패턴을 형성할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 미세 패턴의 레이아웃(layout)을 보여주는 도면들이다. 도 3 내지 도 12는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 보여주는 단면도들이다.
도 1을 참조하면, 본 발명의 실시예에 따라 형성될 미세 패턴의 목표 레이아 웃(target layout)은, 40㎚ 또는 그 이하의 선폭을 가지는 트랜지스터(transistor)의 게이트 라인(gate line: 110)의 레이아웃일 수 있다. 메모리(memory) 반도체 소자의 메모리 셀(memory cell)을 구성하는 트랜지스터의 게이트 라인(110)은 길게 연장되고 이웃하는 다른 라인과 일정 간격 이격된 형상, 즉, 라인 및 스페이스(line and space) 패턴 형상으로 배치된다. 게이트 라인(110)의 끝단에는 개개의 게이트 라인(110)에 워드 라인 신호(word line signal)를 인가하기 위한 연결 패드(contact pad: 120)가 배치되게 된다. 연결 패드(120)는 게이트 라인(110)에 비해 상당히 넓은 선폭을 가지는 패턴으로 형성되므로, 이웃하는 다른 패드(120)의 충분한 이격 간격을 확보하기 위해서, 연결 패드(120)들은 게이트 라인(110)의 연장 방향에 대해 수직한 방향으로 연장되게 설계된다.
게이트 라인(110)의 선폭이 40㎚ 정도를 목표로 하고 있으므로, 사진 노광 및 식각을 이용한 전형적인 리소그래피(lithography) 과정으로 직접적으로 게이트 라인(120)을 웨이퍼 상에 패턴 전사하기는 어렵다. 따라서, 도 2에 제시된 바와 같이, 게이트 라인(도 1의 110)들 사이 이격부(space)에 하나 건너 하나씩 파티션(partition: 210)을 도입하고, 파티션(210)의 측벽에 부착되는 스페이서(spacer: 220)를 형성하는 SPT 과정으로 게이트 라인(110)을 형성한다. 스페이서(220)는 파티션(210)의 측벽에 부착되므로, 파티션(210)을 둘러싸는 림(rim) 형상으로 형성된다. 따라서, 개개의 게이트 라인(110)과 같은 바(bar) 패턴으로 분리시키기 위해서, 스페이서(220)의 끝단부(221)를 선택적으로 제거하는 과정, 예컨대, 커팅 식각(cutting etch) 과정이 도입된다. 이러한 커팅 식각은 스페이서(220)의 끝단부를 열린 영역(opening region: 230)으로 여는 마스크(mask)를 이용한 선택적 식각 과정으로 수행될 수 있다.
이러한 마스크 레이아웃(mask layout)을 이용하여 SPT 과정을 수행하는 과정은, 도 3에 제시된 바와 같이, 반도체 기판(300) 상에 미세 패턴으로 패터닝(patterning)하고자하는 패터닝 대상층(330)을 형성한다. 패터닝 대상층(330)은 하부의 도전층(310)을 선택적 식각하는 데 식각 마스크(etch mask) 또는 하드 마스크(hard mask)로 사용될 미세 패턴을 제공하기 위한 층으로 형성된다. 예컨대, 트랜지스터의 게이트 라인(도 1의 110)으로 패터닝될 도전층(310)을 도전성 폴리 실리콘(poly silicon)층 및 텅스텐(W) 금속층의 이중층 또는 텅스텐 금속층으로 형성하고, 도전층(310)을 선택적 식각하는 데 이용될 식각 마스크를 제공할 층으로 대상층(330)을 증착한다. 테오스(TEOS)를 이용한 플라즈마 증착으로 형성되는 플라즈마 개선 테오스층(plasma enhanced TEOS layer)과 같은 실리콘 산화물층을 대략 1400Å 정도 두께로 형성하여 대상층(330)으로 이용할 수 있다. 이때, 대상층(330)의 두께는 도전층(310)을 식각하는 데 식각 마스크로 충분히 작용할 수 있는 두께로 설정되므로, 도전층(310)의 두께의 의존하여 달리 변화될 수 있다.
도전층(310)과 대상층(330) 사이에는 계면 점착성의 개선을 위해 제1버퍼층(buffer layer: 320)이 계면층(interlayer)으로 도입될 수 있다. 이러한 제1버퍼층(320)은 실리콘 산질화물(SiON)층을 대략 200Å 정도 증착하여 형성될 수 있다.
대상층(330)을 미세 패턴으로 패터닝하는 선택적 식각 과정에서 식각 마스크를 제공하는 층으로, 대상층(330) 상에 폴리 실리콘층(340)을 증착한다. 이때, 폴 리 실리콘층(340)은 대상층(330)으로 도입한 PE-TEOS층에 대해 1 : 3 정도의 식각 선택비를 가질 수 있는 물질로 평가된다. 본 발명의 실시예에서는 대략 1400Å 정도 두께의 PE-TEOS층의 대상층(330)을 잔류 테일(residual tail)을 배제하며 패터닝하기 위해서, 대략 800Å 두께로 폴리 실리콘층(340)을 증착한다. 폴리 실리콘층(340)은, 하부의 대상층(330)과의 식각 선택비, 대상층(330)의 두께, 폴리 실리콘층(340)에 도입될 다른 식각 마스크를 위한 선택적 식각 과정에서 유발되는 리세스(recess) 정도를 고려하여, 대상층(330)의 두께의 1/3배 내지 1/2배의 두께로 증착된다.
폴리 실리콘층 상에 SPT 기술에 따라 스페이서와 측벽에 부착될 파티션(partition)을 제공할 아몰포스 카본층(amorphous carbon layer: 350)을 형성한다. 아몰포스 카본층(350)은 350℃ 보다 높은 온도인 대략 550℃ 정도에서 증착되는 고온 아몰포스 카본층으로 형성될 수 있다. 이때, 아몰포스 카본층(350)은 폴리 실리콘층(340) 상에 직접적으로 증착되며, 폴리 실리콘층(340)을 선택적 식각하는 데 이용될 스페이서의 높이를 고려하여, 그 두께가 설정된다. 예컨대, 아몰포스 카본층(350)은 폴리 실리콘층(340) 두께 보다 두꺼운 두께, 즉, 대략 1.2배 내지 1.5배의 두께로 형성된다. 폴리 실리콘층(340)이 대략 800Å 두께로 증착됨을 고려할 때, 아몰포스 카본층(350)은 대략 1200Å의 두께로 증착된다.
아몰포스 카본층(350) 상에 아몰포스 카본층(350)을 후속의 노광 및 현상 과정으로부터 보호하기 위한 캐핑층(capping layer: 360)을 증착한다. 캐핑층(360)은 아몰포스 카본층(350)을 파티션으로 선택적 식각하는 과정에서 하드 마스크(hard mask) 또는 식각 마스크를 제공하는 층으로 이용될 수 있다. 이러한 캐핑층(360)은 아몰포스 카본층(350)에 비해 현상액이나 포토레지스트 애슁(photoresist ashing) 또는 스트립(strip) 과정에서 안정적일 수 있는 플라즈마 개선 테오스층(PE-TEOS)으로 형성될 수 있으나, 스페이서를 실리콘 질화물(SiN)로 형성하는 경우를 고려할 때 실리콘 산질화물(SiON)층으로 캐핑층(360)을 형성하는 것이 보다 유효하다.
아몰포스 카본층(350)에 대한 실리콘 산질화물층의 식각 선택비는 대략 10 : 1 정도로 높게 얻을 수 있는 반면, 아몰포스 카본층(350)에 대한 포토레지스트층의 식각 선택비는 대략 1 : 1 정도이다. 따라서, 실리콘 산질화물층의 캐핑층(360)은 실질적으로 식각 마스크로 작용할 수 있다. 이와 같이 실리콘 산질화물층의 캐핑층(360)이 높은 선택비를 구현하는 하드 마스크로 작용할 수 있어, 아몰포스 카본층(350)은 SPT 과정에 요구되는 수준의 두꺼운 두께로 도입되는 것이 가능하다. 폴리 실리콘층과 같이 포토레지스트 등에 대한 선택비가 다소 열악한 물질의 경우, 아몰포스 카본층(350)과 같이 두꺼운 두께로 도입할 경우 선택적 식각에 의한 패터닝이 어려워, 원하는 높이를 가지는 파티션을 구현하기가 어렵다. 이에 비해, 아몰포스 카본층(350)은 두꺼운 두께로 증착되어도, 높은 식각비에 의해 정교한 패터닝이 가능하므로, SPT 기술에서 요구하는 높은 높이의 파티션을 구현하기 데 유효하다.
한편, 캐핑층(360)을 실리콘 산질화물층으로 형성할 경우, 스페이서를 실리콘 질화물로 형성할 경우, 스페이서 형성을 위한 스페이서 식각(spacer etch) 과정에서 아몰포스 카본층(350) 상에 잔류하는 캐핑층(360) 부분 또한 함께 제거하는 것이 가능하다. 이러한 캐핑층(360)은 아몰포스 카본층(350)의 두께를 고려하여 그 두께가 달라질 수 있으나, 대략 300Å 정도 두께로 형성될 수 있다.
캐핑층(360) 상에 노광 과정 중에 하부막에 의한 난반사를 억제하기 위해서 반사방지층(ARC: AntiReflective Coating: 370)을 형성한다. 이러한 반사방지층(370)은 바닥반사방지층(BARC: Bottom ARC)로 대략 240Å 두께 정도로 형성될 수 있다. BARC 상에 제1포토레지스트층을 도포하고, 도 2의 설계된 파티션(210)의 레이아웃을 제1포토레지스트층에 노광 전사한다. 이때, 노광에 의한 패턴 전사 과정은 ArF 광원을 이용한 노광 과정으로 수행될 수 있다. ArF 광원의 유효 노광 깊이를 고려하여 제1포토레지스트층은 대략 1200Å 두께로 형성될 수 있다. 노광된 제1포토레지스트층을 현상하여 제1포토레지스트 패턴(380)을 형성한다. 이러한 제1포토레지스트 패턴(380)은 도 2의 파티션(210)의 레이아웃을 따르는 형상 레이아웃을 가지게 된다.
제1포토레지스트 패턴(380)의 높이는 ArF 광원에 의한 노광이 유효한 제1포토레지스트층의 두께에 의존하므로, 제1포토레지스트 패턴(380)의 높이는 제한되게 된다. 따라서, 제1포토레지스트 패턴(380)을 식각 마스크로 이용하여 선택적 식각될 아몰포스 카본층(350)의 두께 또한 제한될 수 있다. 그럼에도 불구하고, 본 발명의 실시예에서는 아몰포스 카본층(350)은 대략 1200Å 정도의 두께로 증착되어, SPT 과정에 유효한 높이로 스페이서가 형성되도록 유도할 수 있다.
도 4를 참조하면, 제1포토레지스트 패턴(도 3의 380)을 식각 마스크로 이용하여 아몰포스 카본층(350)을 선택적으로 식각하여 도 2의 파티션(210)의 레이아웃 을 따르는 아몰포스 카본층 패턴을 파티션(351)의 패턴으로 형성한다. 제1포토레지스트 패턴(380)을 식각 마스크로 반사방지층(370)을 선택적으로 식각하고, 반사방지층(370)의 선택적 식각에 따라 노출되는 실리콘 산질화물층의 캐핑층(360)을 선택적으로 식각한다. 이후에, 캐핑층(360)의 선택적 식각에 의해 노출되는 아몰포스 카본층(350)을 선택적으로 식각하여 파티션(351)의 패턴을 형성한다.
이러한 식각 과정에서 캐핑층(360)의 패턴은 아몰포스 카본층(350)의 선택적 식각을 위한 식각 마스크 또는 하드 마스크로 작용하게 된다. 따라서, 제1포토레지스트 패턴(380)과 아몰포스 카본층(350)의 식각 선택비가 대략 1 : 1임에도 불구하고, 캐핑층(360)으로 도입된 실리콘 산질화물층의 하드 마스크로의 작용에 의해서 아몰포스 카본층(350)은 파티션(351)으로 유효하게 패터닝된다. 한편, 이러한 식각 과정에서 제1포토레지스트 패턴(380) 및 반사방지층(370)은 소모되어 제거되게 된다. 캐핑층(360)의 패턴은 잔류될 수 있어, 이를 제거하기 위한 습식 세정(cleaning) 과정이 도입될 수 있으나, 파티션(351)의 높이를 더 높게 유지하여 스페이서의 높이를 높이기 위해서 이러한 세정 과정을 생략할 수도 있다.
도 5를 참조하면, 파티션(351)의 형성에 따라 노출된 폴리 실리콘층(340)의 표면을 덮고, 파티션(351)의 측벽 및 상부 표면을 덮게 연장되는 스페이서층(390)을 형성한다. 스페이서층(390)은 파티션(351)을 이루는 아몰포스 카본층(350) 및 하부의 폴리 실리콘층(340)과 식각 선택비를 가질 수 있는 실리콘 질화물(SiN)층으로 증착된다. 이때, 실리콘 질화물층의 두께는 목표로 하는 미세 패턴의 선폭을 고려하여 설정된다. 예컨대, 목표하는 미세 패턴의 선폭을 40㎚ 정도로 고려할 때, 실리콘 질화물층의 두께는 파티션(351)의 측벽에 부착되는 부분의 선폭이 대략 40㎚ 정도이게 설정될 수 있다. 실제 스페이서의 선폭이42.1㎚로 측정될 때, 결과 미세 패턴의 선폭은 대략 39.6㎚ 정도로 측정되고 있다.
도 6을 참조하면, 스페이서층(390)에 대해 이방성 건식 식각과 같은 스페이서 식각을 수행하여, 파티션(351)의 측벽에 부착되는 스페이서(391)를 형성한다. 이러한 스페이서(391)는 도 2의 스페이서(200)의 레이아웃을 따르는 형상을 가지게 된다. 이러한 식각 과정에서 파티션(351)의 상측에 잔류할 수 있는 캐핑층 잔류물은 함께 제거될 수 있다. 이러한 스페이서 식각에 의해 노출되는 폴리 실리콘층(340) 표면(341)은 부분적으로 리세스(recess)될 수 있다.
도 7을 참조하면, 스페이서(391)가 측벽에 부착된 파티션(351)을 선택적으로 제거한다. 파티션(351)은 아몰포스 카본으로 이루어져 있으므로, 애슁(ashing) 등으로 선택적으로 제거될 수 있다.
도 8을 참조하면, 스페이서(391)의 일부를 덮고, 스페이서(391)의 다른 일부를 노출하는 제2포토레지스트 패턴(383)을 형성한다. 이때, 제2포토레지스트 패턴(383)은 도 2에 제시된 바와 같이, 스페이서(도 2의 220)의 끝단부를 여는 열린 영역(opening region: 230)으로 구비하는 마스크(mask)로 형성된다. 따라서, 제2포토레지스트 패턴(383)에 의해 노출되는 스페이서(391) 부분은 도 2의 스페이서의 끝단부(221)에 해당되게 된다. 이와 같은 제2포토레지스트 패턴(383)을 식각 마스크로, 노출된 스페이서(391) 부분을 선택적으로 식각 제거한다. 이에 따라, 스페이서(391)는 끝단이 커팅 식각(cutting etch)되어, 도 2에 제시된 게이트(110)의 레 이아웃을 따르는 형상의 두 개의 평행하게 연장되는 바(bar) 패턴(392)으로 분리되게 된다.
도 9를 참조하면, 바 패턴(392) 및 폴리 실리콘층(340) 부분을 덮는 하드 마스크층(400)을 형성한다. 하드 마스크층(400)은 도 1에 제시된 바와 같은 연결 패드(120)를 형성하기 위한 패드 마스크 패턴(mask pattern for pad)을 형성하기 위해서 도입된다. 이러한 하드 마스크층(400)은 바(bar) 패턴(392) 및 폴리 실리콘층(340) 부분 상을 덮는 스핀온카본(SOC)층(410)을 포함하여 형성된다. 스핀온카본(SOC)층(410)을 도포한 후, 스핀온카본층(410) 상에 스핀온카본층(410)에 대한 식각 마스크 또는 하드 마스크를 제공할 실리콘 폴리머(Si polymer)층(420)을 도포한다.
실리콘 폴리머층(420)은 실리콘 원소를 포함하는 폴리머 또는 레진(resin)으로, 식각 마스크 또는 하드 마스크 역할과 함께 반사방지층의 역할을 할 수 있는 다기능 하드 마스크(MFHM: Multi Functional Hard Mask)층으로 도입된다. 이후에, 다기능 하드 마스크층인 실리콘 폴리머층(420) 상에 제3포토레지스트 패턴(385)을 형성한다. 제3포토레지스트 패턴(385)은 도 1에 제시된 연결 패드(120)을 위한 마스크로 형성된다. 이때, 제3포토레지스트 패턴(385)과 실리콘 폴리머층(420)과의 계면에 실리콘 폴리머층(420)이 제3포토레지스트 패턴(385)을 형성하는 도포, 노광 및 현상 과정 등에 의해 영향을 받는 것을 억제하는 계면층(interlayer)을 제2버퍼층(430)으로 더 형성할 수 있다.
도 10을 참조하면, 제3포토레지스트 패턴(385)을 식각 마스크로 다기능 하드 마스크(MFHM)층인 실리콘 폴리머층(420) 및 하부의 스핀온카본(SOC)층(410)을 선택적으로 식각하여, 스핀온카본층(SOC: 410))을 포함하는 패드 마스크 패턴(411)을 형성한다. 제3포토레지스트 패턴(385)을 식각 마스크로 실리콘 폴리머층(420)을 선택적 식각하고, 이에 따라 노출되는 스핀온카본층(410)을 식각된 실리콘 폴리머층(420)을 식각 마스크로 이용하여 선택적 식각하여 패드 마스크 패턴(411)을 형성한다. 이와 같이 형성되는 패드 마스크 패턴(411)은 도 1의 연결 패드(110)의 레이아웃을 따르는 레이아웃 형상을 가지게 된다.
이후에, 분리된 바(bar) 패턴(392)들 및 패드 마스크 패턴(411)을 식각 마스크로 이용하여, 이에 의해 노출된 폴리 실리콘층(340) 부분을 선택적으로 식각하여 폴리 실리콘층 패턴(342)을 형성한다.
도 11을 참조하면, 폴리 실리콘층 패턴(342)을 식각 마스크로 이용하여, 이에 의해 노출된 대상층(도 10의 330) 부분을 선택적으로 식각하여, 대상층 패턴(331)을 형성한다. 이때, 대상층 패턴(331)의 식각에 의해서 노출되는 제1버퍼층(도 10의 320) 부분을 선택적 식각하여 제1버퍼층 패턴(321)이 형성될 수 있다. 대상층 패턴(331)은 도 1에 제시된 게이트 라인(110) 및 연결 패드(120)의 레이아웃을 가지게 패터닝되게 된다.
도 12를 참조하면, 대상층 패턴(331)을 식각 마스크로 이용하여, 이에 의해 노출된 도전층(도 11의 310) 부분을 선택적으로 식각하여, 도전층 패턴(311)을 형성한다. 도전층 패턴(311)은 도 1에 제시된 게이트 라인(110) 및 연결 패드(120)의 레이아웃을 가지게 패터닝되게 된다.
이와 같이 본 발명의 실시예에서는, 스페이서(spacer)의 형상 레이아웃(layout)이 전사될 하드 마스크(hard mask)층 및 스페이서가 부착될 파티션(partition)을 위한 전체 적층 스택(stack)을, 폴리 실리콘층(poly silicon layer), 아몰포스 카본층(amorphous carbon layer) 및 실리콘 산질화물(SiON)의 캐핑층(capping)의 3층 구조로 구성할 수 있다. 따라서, SPT 기술을 구현할 때 요구되는 적층 스택의 층 수를 유효하게 줄일 수 있다. 또한, 본 발명의 실시예에서는 아몰포스 카본층의 증착 이전에 폴리 실리콘층의 증착이 이루어지므로, 아몰포스 카본층에 과다한 열적 스트레스가 인가되는 것을 억제할 수 있다. 따라서, 아몰포스 카본층이 리프팅되는 막질 불량을 억제할 수 있다. 이에 따라, 안정적인 SPT 기술의 수행에 의한 보다 정밀하게 40㎚ 선폭 수준의 미세 패턴을 형성할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 미세 패턴의 레이아웃(layout)을 보여주는 도면들이다.
도 3 내지 도 12는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 보여주는 단면도들이다.

Claims (13)

  1. 반도체 기판 상에 패터닝(patterning)이 수행될 대상층을 형성하는 단계;
    상기 대상층 상에 폴리 실리콘(poly silicon)층을 형성하는 단계;
    상기 폴리 실리콘층 상에 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계;
    상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계;
    상기 파티션을 선택적으로 제거하는 단계;
    상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계;
    상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및
    상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 실리콘 산화물층을 형성하기 이전에 상기 대상층 패턴을 식각 마스크로 이용하여 게이트(gate)로 선택적 식각될 도전층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 아몰포스 카본층 패턴을 형성하는 단계는
    상기 폴리 실리콘층 상에 아몰포스 카본층을 형성하는 단계;
    상기 아몰포스 카본층 상에 실리콘 산질화물(SiON)의 캐핑(capping)층을 형성하는 단계;
    상기 캐핑층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 캐핑층 및 상기 아몰포스 카본층을 선택적으로 식각하여 상기 아몰포스 카본층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  4. 반도체 기판 상에 패터닝(patterning)이 수행될 실리콘 산화물층을 포함하는 패터닝 대상층을 형성하는 단계;
    상기 대상층 상에 상기 대상층의 두께의 1/3배 내지 1/2배의 두께로 폴리 실리콘(poly silicon)층을 형성하는 단계;
    상기 폴리 실리콘층 상에 상기 폴리 실리콘층 두께의 1.2배 내지 1.5배의 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계;
    상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계;
    상기 파티션을 선택적으로 제거하는 단계;
    상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계;
    상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및
    상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 실리콘 산화물층을 형성하기 이전에 상기 대상층 패턴을 식각 마스크로 이용하여 게이트(gate)로 선택적 식각될 도전층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법.
  6. 제4항에 있어서,
    상기 실리콘 산화물층은 플라즈마 개선 테오스(PE-TEOS)층을 포함하여 형성되는 미세 패턴 형성 방법.
  7. 제4항에 있어서,
    상기 아몰포스 카본층 패턴을 형성하는 단계는
    상기 폴리 실리콘층 상에 아몰포스 카본층을 형성하는 단계;
    상기 아몰포스 카본층 상에 실리콘 산질화물(SiON)의 캐핑(capping)층을 형성하는 단계;
    상기 캐핑층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 캐핑층 및 상기 아몰포스 카본층을 선택적으로 식각하여 상기 아몰포스 카본층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  8. 반도체 기판 상에 패터닝(patterning)이 수행될 대상층을 형성하는 단계;
    상기 대상층 상에 폴리 실리콘(poly silicon)층을 형성하는 단계;
    상기 폴리 실리콘층 상에 아몰포스 카본(amorphous carbon)층 패턴으로 파티션(partition)을 형성하는 단계;
    상기 파티션의 측벽에 스페이서(spacer)를 부착하는 단계;
    상기 파티션을 선택적으로 제거하는 단계;
    상기 스페이서의 끝단을 선택적으로 제거하여 바(bar) 패턴들로 분리시키는 단계;
    상기 분리된 바(bar) 패턴들에 의해 노출된 상기 폴리 실리콘층 부분 상에 패드 마스크 패턴(pad mask pattern)을 형성하는 단계;
    상기 분리된 바(bar) 패턴들 및 상기 패드 마스크 패턴에 의해 노출된 상기 폴리 실리콘층 부분을 선택적으로 식각하여 폴리 실리콘층 패턴을 형성하는 단계; 및
    상기 폴리 실리콘층 패턴에 의해 노출된 상기 대상층 부분을 선택적으로 식각하여 대상층 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 대상층은 플라즈마 개선 테오스(PE-TEOS)층을 포함하여 형성되는 미세 패턴 형성 방법.
  10. 제9항에 있어서,
    상기 폴리 실리콘층은 상기 플라즈마 개선 테오스(PE-TEOS)층에 비해 1/3배 내지 1/2배 얇게 형성되는 미세 패턴 형성 방법.
  11. 제10항에 있어서,
    상기 아몰포스 카본층 패턴의 두께는 상기 폴리 실리콘층 두께의 1.2배 내지 1.5배로 형성되는 미세 패턴 형성 방법.
  12. 제8항에 있어서,
    아몰포스 카본층 패턴을 형성하는 단계는
    상기 폴리 실리콘층 상에 아몰포스 카본층을 형성하는 단계;
    상기 아몰포스 카본층 상에 실리콘 산질화물(SiON)의 캐핑(capping)층을 형성하는 단계;
    상기 캐핑층 상에 제1포토레지스트 패턴을 형성하는 단계; 및
    상기 제1포토레지스트 패턴을 식각 마스크로 상기 캐핑층 및 상기 아몰포스 카본층을 선택적으로 식각하여 상기 아몰포스 카본층 패턴을 형성하는 단계를 포함 하는 미세 패턴 형성 방법.
  13. 제8항에 있어서,
    상기 패드 마스크 패턴을 형성하는 단계는
    상기 바(bar) 패턴 및 상기 폴리 실리콘층 부분 상을 덮는 스핀온카본(SOC)층을 형성하는 단계;
    상기 스핀온카본층 상에 실리콘 폴리머(Si polymer)층을 포함하는 다기능 하드 마스크(MFHM)층을 형성하는 단계;
    상기 다기능 하드 마스크층 상에 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 제2포토레지스트 패턴을 식각 마스크로 상기 다기능 하드 마스크(MFHM)층 및 스핀온카본(SOC)층을 선택적으로 식각하여 상기 스핀온카본층(SOC)을 포함하는 패드 마스크 패턴을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
KR1020080040098A 2008-04-29 2008-04-29 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 KR100961203B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080040098A KR100961203B1 (ko) 2008-04-29 2008-04-29 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
US12/164,754 US7727889B2 (en) 2008-04-29 2008-06-30 Method for forming fine pattern by spacer patterning technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080040098A KR100961203B1 (ko) 2008-04-29 2008-04-29 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20090114251A true KR20090114251A (ko) 2009-11-03
KR100961203B1 KR100961203B1 (ko) 2010-06-09

Family

ID=41215424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080040098A KR100961203B1 (ko) 2008-04-29 2008-04-29 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법

Country Status (2)

Country Link
US (1) US7727889B2 (ko)
KR (1) KR100961203B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101105431B1 (ko) * 2010-03-29 2012-01-17 주식회사 하이닉스반도체 미세 패턴 제조 방법
WO2012083147A2 (en) * 2010-12-17 2012-06-21 Spansion Llc Self-aligned nand flash select-gate wordlines for spacer double patterning
KR20160041104A (ko) * 2014-10-06 2016-04-18 삼성전자주식회사 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법
WO2016105049A1 (ko) * 2014-12-23 2016-06-30 주식회사 비앤알테크 유리판 이송 팔레트

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7718546B2 (en) * 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
KR101063727B1 (ko) * 2009-01-22 2011-09-07 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
JP5075897B2 (ja) * 2009-09-25 2012-11-21 株式会社東芝 半導体装置の製造方法
KR101093561B1 (ko) * 2010-01-15 2011-12-14 주식회사 하이닉스반도체 홀 패턴 제조 방법
KR101736983B1 (ko) 2010-06-28 2017-05-18 삼성전자 주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101094486B1 (ko) * 2010-07-09 2011-12-19 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
US8884342B2 (en) * 2012-08-29 2014-11-11 Infineon Technologies Ag Semiconductor device with a passivation layer
CN103730368B (zh) * 2012-10-16 2017-11-21 中国科学院微电子研究所 半导体器件制造方法
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9349952B1 (en) * 2014-12-08 2016-05-24 Sony Corporation Methods for fabricating a memory device with an enlarged space between neighboring bottom electrodes
KR102362065B1 (ko) * 2015-05-27 2022-02-14 삼성전자주식회사 반도체 소자의 제조 방법
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228278B1 (en) * 1998-09-30 2001-05-08 Lam Research Corporation Methods and apparatus for determining an etch endpoint in a plasma processing system
SG137657A1 (en) 2002-11-12 2007-12-28 Asml Masktools Bv Method and apparatus for performing model-based layout conversion for use with dipole illumination
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US20070212892A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Method of forming semiconductor device structures using hardmasks
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101105431B1 (ko) * 2010-03-29 2012-01-17 주식회사 하이닉스반도체 미세 패턴 제조 방법
US8574819B2 (en) 2010-03-29 2013-11-05 Hynix Semiconductor Inc. Method for forming fine pattern
WO2012083147A2 (en) * 2010-12-17 2012-06-21 Spansion Llc Self-aligned nand flash select-gate wordlines for spacer double patterning
WO2012083147A3 (en) * 2010-12-17 2012-10-04 Spansion Llc Self-aligned nand flash select-gate wordlines for spacer double patterning
KR20140015294A (ko) * 2010-12-17 2014-02-06 스펜션 엘엘씨 스페이서 이중 패턴화를 위한 자기 정렬 낸드 플래시 선택 게이트 워드라인
KR20160041104A (ko) * 2014-10-06 2016-04-18 삼성전자주식회사 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법
WO2016105049A1 (ko) * 2014-12-23 2016-06-30 주식회사 비앤알테크 유리판 이송 팔레트

Also Published As

Publication number Publication date
KR100961203B1 (ko) 2010-06-09
US7727889B2 (en) 2010-06-01
US20090269924A1 (en) 2009-10-29

Similar Documents

Publication Publication Date Title
KR100961203B1 (ko) 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
KR101087835B1 (ko) 반도체 소자의 미세 패턴 형성방법
US7842601B2 (en) Method of forming small pitch pattern using double spacers
KR101093241B1 (ko) 반도체 소자의 패턴 형성방법
KR20110071084A (ko) 자가-정렬 트렌치 형성
KR101867503B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20170123377A (ko) 반도체 소자의 패턴 형성 방법
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR20110001189A (ko) 반도체 소자의 형성 방법
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
KR100359163B1 (ko) 반도체소자의 캐패시터 형성방법
US8318583B2 (en) Method of forming isolation structure of semiconductor device
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
KR20060027698A (ko) 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR100613392B1 (ko) 자기 정렬 콘택홀 형성 방법
KR20220044092A (ko) 스페이서들을 사용한 자기 정렬된 비아 형성
KR100535028B1 (ko) 반도체 소자의 소자 분리막 제조 방법
US20120034782A1 (en) Method of Forming Fine Patterns
JP4376500B2 (ja) レジスト埋め込み方法および半導体装置の製造方法
CN113725166B (zh) 半导体结构制备方法及半导体结构
KR100807114B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100464657B1 (ko) 이중 스토리지노드 콘택플러그 형성방법
KR100866701B1 (ko) 반도체 소자의 제조 방법
KR100413043B1 (ko) 반도체 장치의 게이트 전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee