KR20090103830A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법

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KR20090103830A
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야마토 아이하라
타카유키 쵸
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되는 도전막을, 에칭을 사용하여 제작한다.
막 두께 1㎛ 이상 10㎛ 이하의 알루미늄 또는 알루미늄 합금을 포함하는 도전막을, 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 사이드 에칭을 억제하고, 게다가 마스크의 막 두께가 감소하는 것을 억제한다. 사이드 에칭을 억제하고, 게다가 마스크의 막 두께가 감소하는 것을 억제함으로써, 막 두께 1㎛ 이상 10㎛ 이하로 한 후막(厚膜)의 알루미늄 또는 알루미늄 합금을 포함하는 도전막이라도, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되는 에칭하는 것이 가능해진다.

Description

반도체 장치의 제작 방법{Manufacturing method of semiconductor device}
본 발명은, 도전막의 에칭을 사용한 반도체 장치의 제작 방법에 관한 것이다.
무선으로 신호의 송수신을 하여 개체를 식별하는 기술(RFID: Radio frequency identification)은, 여러 분야에서 실용화가 진행되고 있고, 새로운 정보통신의 형태로서 더욱 시장의 확대가 예상되고 있다. RF 태그는, ID칩, 무선택, IC 태그라고도 불리고 있고, 안테나와, 집적회로(칩)를 통상 갖고 있다. 그리고, RF 태그에는, 각각에 형성된 집적회로와 안테나를 접속하는 안테나 외장인 것과, 집적회로와 안테나를 동일한 기판에 형성(일체 형성)하는 원칩인 것이 있다.
RF 태그는, 집적회로의 임피던스에도 의존하지만, 안테나의 저항값을 낮게 할수록 통신 거리가 신장하는 경향이 있다. 그리고, 안테나의 저항값을 낮게 하기 위해서는, 안테나로서 사용하는 도전막의 재료의 선택에 더하여, 상기 도전막의 막 두께를 크게 하는 것이 중요하다.
그런데, 배선, 전극, 안테나 등과 같은 소정의 형상을 갖는 도전막의 형성에는, 잉크젯법을 포함하는 액적토출법, 도금법, 패터닝으로 하여 에칭하는 방법 등이 일반적으로 사용된다. 이 중에서도 에칭은, 도전막에 사용되는 재료의 종류에 제약이 적어, 고정밀의 패턴을 형성할 수 있다는 메리트를 갖는다. 하기의 특허문헌 1에는, 두께 3㎛ 이상의 알루미늄 합금층을 포함하는 적층 배선층을, 원하는 패턴으로 형성하는 에칭 방법에 대하여 기재되어 있다.
[특허 문헌 1] 일본 공개특허공보 2004-79582호
그러나, 에칭을 사용하여 배선, 전극, 안테나 등의 소정의 형상을 갖는 도전막을 형성하는 경우, 막 두께가 수㎛ 정도까지 커지도록 도전막을 성막하면, 도전막이 기판면에 대하여 평행한 방향으로 에칭됨(사이드 에칭)으로써 에칭 후의 도전막에 있어서의 단부의 구배가 완만해지고, 사이드 에칭에 의해 에칭 후의 도전막의 선폭이 가늘어지고, 에칭 중에 있어서의 패터닝 마스크의 소실에 의해 에칭 후의 도전막의 막 두께가 작아지는, 등의 문제가 생긴다. 도전막의 단부의 구배가 완만해지거나, 또는 도전막의 막 두께가 작아지면, 도전막의 단면적이 작아지기 때문에, 배선, 전극, 안테나 등의 저항값을 낮게 하기 위해서, 막 두께가 커지도록 도전막을 형성하여도, 결과적으로 에칭 후의 도전막의 저항값을 낮게 억제하는 것이 어렵다.
또한, 사이드 에칭이 지나치게 진행되면, 마스크의 패턴과, 에칭 후의 도전막의 형상의 차가 커지고, 고정밀의 패턴을 갖는 도전막을 형성할 수 없게 된다.
그리고, 고융점 금속을 사용한 배리어 금속 막이라고 불리는 도전막과, 알루미늄 또는 알루미늄 합금 등의 저저항 금속을 사용한 도전막을 적층함으로써 얻어지는 적층 구조의 도전막의 경우, 에칭에 사용하는 에천트의 종류에 따라서는, 배리어 금속 막만 에칭되지 않거나, 또는 배리어 금속 막만이 극단적으로 사이드 에칭되어 버리는 등의 문제가 있었다.
본 발명의 일 형태는, 상술한 문제를 감안하여, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되는 도전막을, 에칭을 사용하여 제작하는 것을 과제로 한다.
또한 본 발명의 일 형태는, 상술한 문제를 감안하여, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되는, 적층 구조를 갖는 도전막을, 에칭을 사용하여 제작하는 것을 과제로 한다.
웨트 에칭이면 마스크의 막 두께가 감소되는 것을 억제할 수 있지만, 도전막의 사이드 에칭이 진행되기 쉽고, 또한, 드라이 에칭이면 사이드 에칭이 진행되기어렵지만, 마스크의 막 두께가 감소하기 쉬운 것에 착안함으로써, 막 두께 1㎛ 이상 1O㎛ 이하의 알루미늄 또는 알루미늄 합금을 포함하는 도전막을, 우선 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 사이드 에칭을 억제하고, 또한 마스크의 막 두께가 감소되는 것이 억제되는 것을 발견하였다.
사이드 에칭을 억제하고, 또한 마스크의 막 두께가 감소되는 것을 억제함으로써, 막 두께 1㎛ 이상 10㎛ 이하와 같은 후막(厚膜)의 알루미늄 또는 알루미늄 합금을 포함하는 도전막이어도, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되도록 에칭하는 것이 가능해진다.
또한, 막 두께 1㎛ 이상 1O㎛ 이하의 알루미늄 또는 알루미늄 합금을 포함하는 도전막과, 고융점 금속을 사용한 배리어 금속 막이라고 불리는 도전막을 적층시킴으로써 얻어지는 적층 구조의 도전막도, 마찬가지로 에칭을 한다. 즉, 알루미늄 또는 알루미늄 합금을 포함하는 도전막의 하층에 배리어 금속 막이 존재하는 경우나, 반대로 상층에 배리어 금속 막이 존재하는 경우나, 상층과 하층에 배리어 금속 막이 존재하는 경우라도, 웨트 에칭을 사용하여 알루미늄 또는 알루미늄 합금을 포함하는 도전막이 소정의 막 두께가 될 때까지 에칭한 후, 나머지를 드라이 에칭으로 에칭한다. 상기 구성에 의해, 적층 구조의 도전막이어도, 사이드 에칭을 억제하고, 더욱이 마스크의 막 두께가 감소되는 것이 억제된다.
사이드 에칭을 억제하고, 게다가 마스크의 막 두께가 감소되는 것을 억제함으로써, 막 두께 1㎛ 이상 1O㎛ 이하와 같은 후막의 알루미늄 또는 알루미늄 합금을 포함하는 적층 구조의 도전막이어도, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되도록 에칭하는 것이 가능해진다. 또, 본 명세서에 있어서, 사이드 에칭이란 기판면에 대하여 평행한 방향으로 막을 에칭하는 것을 가리킨다. 또 사이드 에칭의 양은 에칭 전에 있어서의 마스크의 개구부의 단부를 기준으로 하여, 기판면에 대하여 평행한 방향으로 막이 에칭된 거리로 한다.
본 발명의 효과의 일 형태로서, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제됨으로써 고정밀의 패턴을 갖는 도전막을, 에칭을 사용하여 제작할 수 있다. 이로써, 에칭 후의 도전막의 저항값을 억제할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 4는 웨트 에칭 후에 있어서의 샘플 A의 단면의 SEM 상과, 드라이 에칭 후에 있어서의 샘플 A의 단면의 SEM 상.
도 5는 웨트 에칭 후에 있어서의 샘플 B의 단면의 SEM 상과, 드라이 에칭 후에 있어서의 샘플 B의 단면의 SEM 상.
도 6은 웨트 에칭 후에 있어서의 샘플 A의 단면의 SEM 상과, 웨트 에칭 후에 있어서의 샘플 B의 단면의 SEM 상.
도 7은 드라이 에칭 후에 있어서의 샘플 A의 단면의 SEM 상과, 웨트 에칭 후에 있어서의 샘플 A의 단면의 SEM 상.
도 8은 드라이 에칭 후에 있어서의 샘플 B의 단면의 SEM 상과, 웨트 에칭 후에 있어서의 샘플 B의 단면의 SEM 상.
도 9는 드라이 에칭 후에 있어서의 샘플 C의 단면의 SEM 상.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 13은 RF 태그의 사시도.
도 14는 RF 태그의 블록도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시하는 도면.
도 17은 RF 태그의 이용 형태를 도시하는 도면.
도 18은 웨트 에칭 후의 샘플의 단면에 있어서의 SEM 상과, 드라이 에칭 후의 샘플의 단면에 있어서의 SEM 상.
도 19는 웨트 에칭 후의 샘플의 단면에 있어서의 SEM 상과, 드라이 에칭 후의 샘플의 단면에 있어서의 SEM 상.
도 20은 웨트 에칭 후의 샘플의 단면에 있어서의 SEM 상과, 드라이 에칭 후의 샘플의 단면에 있어서의 SEM 상.
도 21은 웨트 에칭 후의 샘플의 단면에 있어서의 SEM 상과, 드라이 에칭 후의 샘플의 단면에 있어서의 SEM 상.
도 22는 웨트 에칭 후의 샘플의 단면에 있어서의 SEM 상과, 드라이 에칭 후의 샘플의 단면에 있어서의 SEM 상.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 기판 101 : 도전막
102 : 절연막 103 : 마스크
104 : 개구부 105 : 배리어 금속 막
106 : 도전막 107 : 배리어 금속 막
108 : 도전막 200 : 기판
201 : 절연막 202 : 티타늄막
203 : 알루미늄막 204 : 티타늄막
205 : 마스크 400 : 기판
401 : 절연막 402 : 티타늄막
403 : 알루미늄막 404 : 마스크
500 : 기판
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 여러 가지로 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시 형태의 기재 내용에 한정하여 해석되지 않는다.
또 본 발명은, 마이크로프로세서, 화상 처리 회로 등의 집적 회로나, RF택, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 도전막을 사용한 회로 소자를 구동 회로에 갖는 그 밖의 반도체 표시 장치가 그 범주에 포함된다.
(실시 형태 1)
본 실시 형태에서는, 반도체 장치의 제작 방법에 사용되는, 도전막의 에칭에 관해서 설명한다.
우선, 도 1a에 도시하는 바와 같이, 절연 표면 위에, 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)을, 막 두께 1㎛ 이상 10㎛ 이하, 바람직하게는 2㎛ 이상 6㎛ 이하가 되도록 형성한다. 도 1a에서는, 기판(100) 위에 절연막(102)을 형성하고, 상기 절연막(102) 위에 도전막(101)을 형성하고 있는 경우를 예시하고 있다. 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)은, 스퍼터링법 또는 CVD법 등을 사용하여 형성할 수 있다.
그리고, 레지스트를 사용하여, 개구부(104)를 갖는 마스크(103)를 도전막(101) 위에 형성한다. 마스크(103)의 막 두께를 두껍게 하면, 후에 행하여지는 드라이 에칭에 있어서 마스크(103)가 소실되기까지의 시간을 벌 수 있기 때문에, 마스크(103)의 소실에 의해 도전막(101)의 상면이 에칭되는 것을 막을 수 있다. 그러나, 마스크(103)의 막 두께를 지나치게 두껍게 하면, 마스크(103)의 해상도가 낮아지고, 결과적으로 고정밀의 패턴을 갖는 도전막을 형성하는 것이 어렵게 된다. 따라서, 예를 들면 마스크(103)간의 최소 간격, 즉 에칭 전의 개구부(104)의 최소 폭을 수 ㎛ 정도로 하면, 마스크(103)의 막 두께의 최대치를 3㎛ 정도로 설정하는 것이 바람직하다.
다음에, 도 1b에 도시하는 바와 같이, 웨트 에칭을 사용하여, 개구부(104)에 겹치는 도전막(101)이 잔존하는 정도로, 도전막(101)을 에칭한다. 웨트 에칭에 의해 에칭하는 도전막(101)의 막 두께 Tw는, 후에 행하여지는 드라이 에칭에 의해 에칭되는 도전막(101)의 막 두께 Td에 의해서 정해진다. 드라이 에칭에 의해 에칭하는 도전막(101)의 막 두께 Td는, 0.5㎛ 이상으로 하고, 또한 에칭 전의 도전막(101)의 9할 이하가 되도록 설정한다. 단, 에칭 전의 도전막(101)의 막 두께가 지나치게 큰 경우, 에칭 전의 9할에 상당하는 막 두께분의 도전막(101)을 모두 드라이 에칭으로 제거하면, 마스크(103)가 소실되어 버릴 우려가 생긴다. 따라서, 에칭 전의 도전막(101)의 막 두께가 큰 경우는, 원하는 해상도를 확보할 수 있는 최대치의 막 두께를 갖는 마스크(103)가 완전히 소실되지 않을 정도로, 막 두께 Td의 최대치를 설정한다. 구체적으로, 마스크(103)의 막 두께를 3㎛로 하면, 막 두께 Td의 최대치는 5㎛ 정도, 더욱 바람직하게는 3㎛ 정도로 하는 것이 바람직하다.
웨트 에칭을 함으로써, 도 1b에 도시하는 바와 같이, 마스크(103)의 개구부(104)에 겹치는 도전막(101)에, 마스크(103)측으로 개방하는 오목부가 형성된다.
다음에, 도 1c에 도시하는 바와 같이, 드라이 에칭을 사용하여, 도전막(101)을 더 에칭하고, 마스크(103)의 개구부(104)에 겹치는 절연막(102)의 표면을 노출시킨다. 도 1c에서는, 도전막(101)의 하지로서 절연막(102)이 형성되어 있는 경우를 예시하고 있기 때문에, 상기 드라이 에칭에 의해 절연막(102)이 부분적으로 노출된다.
마스크(103)는, 에칭을 하기 전의 상태와 비교하면, 그 막 두께 및 형성되어 있는 영역의 면적이 작아지는 경향이 있다. 그러나, 본 실시 형태에서는, 에칭 전에 있어서의 마스크(103)의 막 두께에 맞추어 막 두께 Td의 최대치를 정하기 때문에, 드라이 에칭에 의해 마스크(103)가 소실되는 것을 막을 수 있다.
웨트 에칭 후에 드라이 에칭을 함으로써, 도 1c에 도시하는 바와 같이, 단부의 구배가 급준하고, 구체적으로는, 단부에 있어서의 도전막(101)의 표면과 하지가 되는 절연막(102)의 표면과의 사이에 형성되는 테이퍼각 θ가, 50도 이상 90도 이하, 또는 60도 이상 90도 이하가 되는, 도전막(101)을 형성할 수 있다. 또한, 웨트 에칭만을 사용하는 경우와 비교하여, 사이드 에칭을 억제할 수 있고, 마스크(103)의 패턴과의 형상의 차가 억제되는 고정밀의 도전막(101)을 형성할 수 있다. 그리고, 드라이 에칭에 의한 마스크(103)의 소실을 막음으로써, 에칭 후의 도전막(101)에 있어서, 원하는 막 두께를 확보할 수 있다.
또, 도 1에서는, 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)을 단층으로 사용한 경우의 에칭에 관해서 설명하였지만, 본 실시 형태는, 알루미늄 또는 알루미늄 합금을 포함하는 도전막과, 고융점 금속을 사용한 배리어 금속 막이라고 불리는 도전막을 적층시킴으로써 얻어지는 적층 구조의 도전막도, 마찬가지로 에칭을 할 수 있다.
도 2를 사용하여, 배리어 금속 막(105) 위에 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)이 적층된, 적층 구조의 도전막(106)의 에칭에 대하여 설명한다.
우선, 도 2a에 도시하는 바와 같이, 절연 표면 위에, 배리어 금속 막(105)을 막 두께 50nm 이상 300nm 이하가 되도록 형성한 후, 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)을, 막 두께 1㎛ 이상 10㎛ 이하, 바람직하게는 2㎛ 이상 6㎛ 이하가 되도록 형성함으로써, 적층 구조를 갖는 도전막(106)을 형성한다. 도 2a에서는, 기판(100) 위에 절연막(102)을 형성하고, 상기 절연막(102) 위에 배리어 금속 막(105)과 도전막(101)을 차례로 형성하고 있는 경우를 예시하고 있다. 배리어 금속 막(105)은 도전막(101)과 마찬가지로, 스퍼터링법 또는 CVD법 등을 사용하여 형성할 수 있다.
배리어 금속 막(105)은, 고융점 금속, 예를 들면 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 또는 이들 고융점 금속의 질화물 등을 사용할 수 있다.
그리고, 도 1a의 경우와 같이, 레지스트를 사용하여, 개구부(104)를 갖는 마스크(103)를 도전막(106) 위에 형성한다.
다음에, 도 2b에 도시하는 바와 같이, 웨트 에칭을 사용하여, 개구부 (104)에 겹치는 도전막(101)이 잔존하는 정도로, 도전막(101)을 에칭한다. 웨트 에칭을 함으로써, 마스크(103)의 개구부(104)에 겹치는 도전막(101)에 마스크(103)측으로 개방하는 오목부가 형성된다. 그리고 상기 웨트 에칭에서는 도전막(101)을 막 두께 Tw만큼 에칭하기 때문에, 배리어 금속 막(105)은 도전막(101)에 덮인 상태이다.
웨트 에칭에 의해 에칭하는 도전막(101)의 막 두께 Tw는, 후에 행하여지는 드라이 에칭에 의해 에칭되는 도전막(101)의 막 두께 Td에 의해서 정한다. 드라이 에칭에 의해 에칭하는 도전막(101)의 막 두께 Td는, 0.5㎛ 이상으로 하고, 또한 에칭 전의 도전막(101)의 9할 이하가 되도록 설정한다. 단, 에칭 전의 도전막(101)의 막 두께가 지나치게 큰 경우, 에칭 전의 9할에 상당하는 막 두께분의 도전막(101)과 배리어 금속 막(105)을 모두 드라이 에칭으로 제거하면, 마스크(103)가 소실되어 버릴 우려가 생긴다. 따라서, 에칭 전의 도전막(101)의 막 두께가 큰 경우는, 원하는 해상도를 확보할 수 있는 최대치의 막 두께를 갖는 마스크(103)가 완전히 소실되지 않을 정도로, 또 배리어 금속 막(105)의 막 두께도 고려하여, 막 두께 Td의 최대치를 설정한다. 구체적으로, 마스크(103)의 막 두께를 3㎛로 하면, 막 두께 Td의 최대치는 5㎛ 정도, 더욱 바람직하게는 3㎛ 정도로 하는 것이 바람직하다.
다음에, 도 2c에 도시하는 바와 같이, 드라이 에칭을 사용하여, 막 두께 Td의 도전막(101)과, 배리어 금속 막(105)을 에칭하고, 마스크(103)의 개구부(104)에 겹치는 절연막(102)의 표면을 노출시킨다. 도 2c에서는, 도전막(101)의 하지로서 절연막(102)이 형성되어 있는 경우를 예시하고 있기 때문에, 상기 드라이 에칭에 의해 절연막(102)이 부분적으로 노출된다.
마스크(103)는, 에칭을 하기 전의 상태와 비교하면, 그 막 두께 및 형성되어 있는 영역의 면적이 작아지는 경향이 있다. 그러나, 본 실시 형태에서는, 에칭 전에 있어서의 마스크(103)의 막 두께에 맞추어 막 두께 Td의 최대치를 정하기 때문에, 드라이 에칭에 의해 마스크(103)가 소실되는 것을 막을 수 있다.
웨트 에칭 후에 드라이 에칭을 함으로써, 도 2c에 도시하는 바와 같이, 단부의 구배가 급준하고, 구체적으로는, 단부에 있어서의 도전막(106)의 표면과 하지가 되는 절연막(102)의 표면의 사이에 형성되는 테이퍼각 θ가, 50도 이상 90도 이하, 더욱 바람직하게는 60도 이상 90도 이하가 되는, 적층 구조의 도전막(106)을 형성할 수 있다. 또한, 웨트 에칭만을 사용하는 경우와 비교하여, 사이드 에칭을 억제할 수 있고, 마스크(103)의 패턴과의 형상의 차가 억제되는, 고정밀의 적층 구조의 도전막(106)을 형성할 수 있다. 그리고, 드라이 에칭에 의한 마스크(103)의 소실을 막음으로써, 에칭 후의 도전막(106)에 있어서, 원하는 막 두께를 확보할 수 있다.
또한 도 3을 사용하여, 배리어 금속 막(105)과, 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)과, 배리어 금속 막(107)이 차례로 적층된, 적층 구조의 도전막(108)의 에칭에 관해서 설명한다.
우선, 도 3a에 도시하는 바와 같이, 절연 표면 위에, 배리어 금속 막(105)을 막 두께 50nm 이상 300nm 이하가 되도록 형성한 후, 알루미늄 또는 알루미늄 합금을 포함하는 도전막(101)을, 막 두께 1㎛ 이상 10㎛ 이하, 바람직하게는 2㎛ 이상 6㎛ 이하가 되도록 형성한다. 그리고, 도전막(101) 위에 배리어 금속 막(107)을 막 두께 50nm 이상 300nm 이하가 되도록 형성함으로써, 적층 구조를 갖는 도전막(108)을 형성한다. 도 3a에서는, 기판(100) 위에 절연막(102)을 형성하고, 상기 절연막(102) 위에 배리어 금속 막(105)과 도전막(101)과 배리어 금속 막(107)을 차례로 형성하고 있는 경우를 예시하고 있다. 배리어 금속 막(105)과, 배리어 금속 막(107)은, 도전막(101)과 같이, 스퍼터링법 또는 CVD법 등을 사용하여 형성할 수 있다.
배리어 금속 막(105)과, 배리어 금속 막(107)은, 고융점 금속, 예를 들면 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 또는 이들 고융점 금속의 질화물 등을 사용할 수 있다.
그리고, 도 1a의 경우와 같이, 레지스트를 사용하여, 개구부(104)를 갖는 마스크(103)를 도전막(108) 위에 형성한다.
다음에, 도 3b에 도시하는 바와 같이, 웨트 에칭을 사용하여, 배리어 금속 막(107)을 에칭한 후, 개구부(104)에 겹치는 도전막(101)이 잔존하는 정도로, 도전막(101)을 에칭한다. 웨트 에칭을 함으로써, 마스크(103)의 개구부(104)에 겹치는 도전막(101)에, 마스크(103)측으로 개방하는 오목부가 형성된다. 그리고 상기 웨트 에칭에서는 도전막(101)을 막 두께 Tw만큼 에칭하기 때문에, 배리어 금속 막(105)은 도전막(101)에 덮인 상태이다.
웨트 에칭에 의해 에칭하는 도전막(101)의 막 두께 Tw는, 후에 행하여지는 드라이 에칭에 의해 에칭되는 도전막(101)의 막 두께 Td에 의해서 정한다. 드라이 에칭에 의해 에칭하는 도전막(101)의 막 두께 Td는, 0.5㎛ 이상으로 하고, 또한 에칭 전의 도전막(101)의 9할 이하가 되도록 설정한다. 단, 에칭 전의 도전막(101)의 막 두께가 지나치게 큰 경우, 에칭 전의 9할에 상당하는 막 두께분의 도전막(101)과 배리어 금속 막(105)을 모두 드라이 에칭으로 제거하면, 마스크(103)가 소실되어 버릴 우려가 생긴다. 따라서, 에칭 전의 도전막(101)의 막 두께가 큰 경우는, 원하는 해상도를 확보할 수 있는 최대치의 막 두께를 갖는 마스크(103)가 완전히 소실되지 않을 정도로, 또한 배리어 금속 막(105)의 막 두께도 고려하여, 막 두께 Td의 최대치를 설정한다. 구체적으로, 마스크(103)의 막 두께를 3㎛로 하면, 막 두께 Td의 최대치는 5㎛ 정도, 더욱 바람직하게는 3㎛ 정도로 하는 것이 바람직하다.
다음에, 도 3c에 도시하는 바와 같이, 드라이 에칭을 사용하여, 막 두께 Td의 도전막(101)과, 배리어 금속 막(105)을 에칭하고, 마스크(103)의 개구부(104)에 겹치는 절연막(102)의 표면을 노출시킨다. 도 3c에서는, 도전막(101)의 하지로서 절연막(102)이 형성되어 있는 경우를 예시하고 있기 때문에, 상기 드라이 에칭에 의해 절연막(102)이 부분적으로 노출된다.
마스크(103)는, 에칭을 하기 전의 상태와 비교하면, 그 막 두께 및 형성되어 있는 영역의 면적이 작아지는 경향이 있다. 그러나, 본 실시 형태에서는, 에칭 전에 있어서의 마스크(103)의 막 두께에 맞추어 막 두께 Td의 최대치를 정하기 때문에, 드라이 에칭에 의해 마스크(103)가 소실되는 것을 막을 수 있다.
웨트 에칭 후에 드라이 에칭을 함으로써, 도 3c에 도시하는 바와 같이, 단부의 구배가 급준하고, 구체적으로는, 단부에 있어서의 도전막(108)의 표면과 하지가 되는 절연막(102)의 표면과의 사이에 형성되는 테이퍼각 θ가, 50도 이상 90도 이하, 더욱 바람직하게는 60도 이상 90도 이하가 되는, 적층 구조의 도전막(108)을 형성할 수 있다. 또한, 웨트 에칭만을 사용하는 경우와 비교하여, 사이드 에칭을 억제할 수 있고, 마스크(103)의 패턴과의 형상의 차가 억제되는, 고정밀의 적층 구조의 도전막(108)을 형성할 수 있다. 그리고, 드라이 에칭에 의한 마스크(103)의 소실을 막음으로써, 에칭 후의 도전막(108)에 있어서, 원하는 막 두께를 확보할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 웨트 에칭 후에 드라이 에칭을 함으로써 소정의 형상으로 가공(패터닝)한 도전막의, 단면 형상에 대하여 설명한다.
우선, 에칭을 하기 전의, 샘플의 제작 방법에 관해서 설명한다. 샘플은, 배리어 금속 막과 도전막이 차례로 2층 적층된 샘플 A 및 샘플 C와, 배리어 금속 막과 도전막과 배리어 금속 막이 차례로 3층 적층된 샘플 B를 사용하였다.
구체적으로 샘플 A는, 유리기판 위에 폴리이미드를 사용하여 절연막을 형성한 후, 스퍼터링법을 사용하여, 막 두께 100nm의 티타늄막과, 막 두께 5㎛의 알루미늄막을, 차례로 적층함으로써 2층 구조의 도전막을 형성하였다. 또한, 샘플 B는, 유리기판 위에 폴리이미드를 사용하여 절연막을 형성한 후, 스퍼터링법을 사용하여, 막 두께 100nm의 티타늄막과, 막 두께 5㎛의 알루미늄막과, 막 두께 100nm의 티타늄막을, 차례로 적층함으로써 3층 구조의 도전막을 형성하였다. 또한, 샘플 C는, 유리기판 위에 폴리이미드를 사용하여 절연막을 형성한 후, 스퍼터링법을 사용하여, 막 두께 100nm의 티타늄막과, 막 두께 4㎛의 알루미늄막을, 차례로 적층함으로써 2층 구조의 도전막을 형성하였다.
그리고, 샘플 A, 샘플 B, 샘플 C 모두, 적층 구조를 갖는 도전막 위에, 소정의 패턴을 갖는 막 두께 2.5㎛ 정도의 마스크를, 레지스트를 사용하여 형성하였다. 레지스트는, 포지티브형 레지스트(토쿄오카 제조, TFR-1000H)를 사용하였다.
웨트 에칭은, 칸토카가쿠 제조의 상품명 KSMF-230/5를 물로 희석함으로써 얻어지는, 1% 미만의 불화 암모늄과 5% 미만의 질산을 포함하는 수용액을 에천트로서 사용하고, 압력 0.1MPa, 액 온도 45℃의 조건으로, 스프레이식으로 샘플에 분사함으로써 행하였다.
드라이 에칭은, 염소 및 삼염화붕소의 혼합 가스를 에칭 가스로서 사용하고, ICP 에칭법으로 행하였다. 구체적으로는, 맨 먼저 에칭 가스인 염소의 유량을 250sccm, 삼염화붕소의 유량을 650sccm로 하고, 반응 압력을 2.0Pa, 하부 전극의 온도 20℃, 코일형의 전극에 투입하는 RF(13.56 MHz) 전력 0W, 하부 전극(바이어스측)으로 투입하는 전력 1500W로 하고, 다음에 에칭 가스인 염소의 유량을 100sccm, 삼염화붕소의 유량을 700sccm, 반응 압력을 2.0Pa, 하부 전극의 온도를 21℃, 코일형의 전극에 투입하는 RF(13.56 MHz) 전력을 0W, 하부 전극(바이어스측)으로 투입하는 전력이 750W가 되도록, 도중에서 조건을 변경하여 드라이 에칭을 하였다.
도 4a에, 웨트 에칭한 후의 샘플 A의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 4a에서는, 기판(400) 위에 폴리이미드로 형성된 절연막(401)이 존재하고 있고, 절연막(401) 위에 티타늄막(402), 알루미늄막(403), 마스크(404)가 차례로 적층되어 있는 모양을 알 수 있다. 그리고, 웨트 에칭 후의 샘플 A는, 마스크(404)의 개구부에 겹치는 알루미늄막(403)이 깊이 1.96㎛ 정도 에칭되어 있는 것을 알 수 있다. 또한, 웨트 에칭 후의 알루미늄막(403)은, 마스크(404)의 개구부의 단부로부터, 16.6㎛ 정도의 영역까지, 사이드 에칭되어 있는 것을 알 수 있다.
다음에, 도 4b에, 도 4a에 도시한 상태로부터 더욱 드라이 에칭한 후의 샘플 A의 단면을, 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 4b에 도시하는 바와 같이, 드라이 에칭 후의 샘플 A는, 마스크(404)의 개구부에 겹치는 알루미늄막(403) 및 티타늄막(402)이 제거되고, 절연막(401)이 노출되어 있다. 그리고, 드라이 에칭 후의 샘플 A는, 도 4a보다도 마스크(404)의 막 두께는 작아져 있지만, 알루미늄막(403) 위에 마스크(404)가 0.7㎛ 정도의 막 두께로 잔존하고 있다. 또한, 티타늄막(402) 및 알루미늄막(403)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(401)의 표면의 사이에 형성되는 테이퍼각 θ는, 약 58도가 되었다.
또한, 도 5a에, 웨트 에칭한 후의 샘플 B의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 5a에서는, 기판(500) 위에 폴리이미드로 형성된 절연막(501)이 존재하고 있고, 절연막(501) 위에 티타늄막(502), 알루미늄막(503), 티타늄막(504), 마스크(505)가 차례로 적층되어 있는 모양을 알 수 있다. 그리고, 웨트 에칭 후의 샘플 B는, 마스크(505)의 개구부에 겹치는 티타늄막(504) 및 알루미늄막(503)이, 합쳐서 깊이 2.55㎛ 정도 에칭되어 있다. 또한, 웨트 에칭 후의 티타늄막(504) 및 알루미늄막(503)은, 마스크(505)의 개구부의 단부로부터, 2.6㎛ 정도의 영역까지, 사이드 에칭되어 있다.
다음에, 도 5b에, 도 5a에 도시한 상태로부터 더욱 드라이 에칭한 후의 샘플 B의 단면을, 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 5b에 도시하는 바와 같이, 드라이 에칭 후의 샘플 B는, 마스크(505)의 개구부에 겹치는, 웨트 에칭 후에 잔존하고 있는 알루미늄막(503) 및 티타늄막(502)이 제거되고, 절연막(501)이 노출되어 있다. 그리고, 드라이 에칭 후의 샘플 B는, 도 5a보다도, 계측을 할 수 없는 정도로 마스크(505)의 막 두께가 작아져 있지만, 알루미늄막(503) 위에 마스크(505)가 잔존하고 있는 것을 알 수 있다. 또한, 티타늄막(502), 알루미늄막(503), 티타늄막(504)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(501)의 표면의 사이에 형성되는 테이퍼각 θ는, 약 66도가 되었다.
또, 도 4b에 도시하는 바와 같이, 샘플 A에서는, 웨트 에칭 시에 사이드 에칭되는 양이 샘플 B보다 많기 때문에, 드라이 에칭 후에 있어서 마스크(404)와 알루미늄막(403)의 사이에, 약간의 틈이 형성되어 있다. 한편, 도 5b에 도시하는 바와 같이, 샘플 B에서는, 웨트 에칭 시에 사이드 에칭되는 양이 샘플 A보다 적기 때문에, 드라이 에칭 후에 있어서 마스크(505)와 알루미늄막(503)의 사이에 틈이 형성되기 어렵다. 이것은, 마스크와의 사이의 밀착성이, 알루미늄 또는 알루미늄 합금을 포함하는 도전막보다도 배리어 금속 막 쪽이 높은 경향이 있는 것을 시사하고 있다. 따라서, 알루미늄 또는 알루미늄 합금을 포함하는 도전막 위에 배리어 금속 막을 적층시킨 도전막 쪽이, 사이드 에칭을 억제할 수 있기 때문에, 더욱 테이퍼각 θ를 크게 할 수 있고, 마스크의 패턴과의 형상의 차가 억제되는, 고정밀의 적층 구조의 도전막을 형성할 수 있다고 할 수 있다.
다음에, 비교를 위해, 샘플 A 및 샘플 B를, 웨트 에칭만을 사용하여 패터닝한 경우의, 도전막의 단면 형상에 관해서 설명한다. 또, 웨트 에칭의 조건은 도 4 및 도 5의 경우와 동일하게 하였다.
도 6a에, 웨트 에칭한 후의 샘플 A의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 6a에서는, 알루미늄막(403) 및 티타늄막(402)이 제거됨으로써, 절연막(401)이 부분적으로 노출되어 있다. 그리고, 도 6a에서는, 알루미늄막(403)의 사이드 에칭이 지나치게 진행되었기 때문에, 마스크(404)가 박리되고, 소실되어 있다. 도 6a에 있어서, 샘플 A는, 티타늄막(402) 및 알루미늄막(403)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(401)의 표면의 사이에 형성되는 테이퍼각 θ가, 약 15도가 되었다.
또한, 도 6b에, 웨트 에칭한 후의 샘플 B의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 6b에서는, 티타늄막(504), 알루미늄막(503) 및 티타늄막(502)이 제거됨으로써, 절연막(501)이 부분적으로 노출되어 있다. 또한, 도 6b에서는, 마스크(505)는 잔존하고 있지만, 티타늄막(502), 알루미늄막(503) 및 티타늄막(504)으로 형성되어 있는 도전막의 사이드 에칭이 진행되고 있고, 마스크(505)의 개구부의 단부로부터 10.9㎛ 정도의 영역까지 완전히 도전막이 제거되어 절연막(501)이 노출되어 있다. 그리고, 도 6b에 있어서, 샘플 B는, 티타늄막(502), 알루미늄막(503) 및 티타늄막(504)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(501)의 표면의 사이에 형성되는 테이퍼각 θ가, 약 13도가 되었다.
따라서, 도 4 및 도 5와, 도 6과의 비교로부터, 실시 형태 1에서 개시한 바와 같이, 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 도전막을 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 웨트 에칭만의 경우와 비교하여, 사이드 에칭이 억제되는 것을 알 수 있다. 따라서, 실시 형태 1에서 개시한 도전막의 에칭 방법은 웨트 에칭만의 경우와 비교하여, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되도록 도전막을 에칭할 수 있는 것을 알 수 있다.
다음에, 비교를 위해, 샘플 A 및 샘플 B를, 드라이 에칭 후에 웨트 에칭을 함으로써 패터닝한 경우의, 도전막의 단면 형상에 대하여 설명한다. 또, 웨트 에칭의 조건 및 드라이 에칭의 조건은, 도 4 및 도 5의 경우와 동일하게 하였다.
도 7a에, 드라이 에칭한 후의 샘플 A의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 7a에 도시하는 바와 같이, 드라이 에칭 후의 샘플 A는, 마스크(404)의 개구부에 겹치는 알루미늄막(403)이 깊이 1.3㎛ 정도 에칭되어 있다.
다음에, 도 7b에, 도 7a에 도시한 상태로부터 또한 웨트 에칭한 후의 샘플 A의 단면을, 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 웨트 에칭 후의 샘플 A는, 알루미늄막(403) 및 티타늄막(402)이 제거됨으로써, 절연막(401)이 부분적으로 노출되어 있다. 그리고, 도 7b에 도시하는 바와 같이, 웨트 에칭 후의 샘플 A는, 사이드 에칭이 지나치게 진행되었기 때문에, 마스크(404)가 박리되고, 소실되어 있다. 도 7b에 있어서, 샘플 A는, 티타늄막(402) 및 알루미늄막(403)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(401)의 표면의 사이에 형성되는 테이퍼각 θ가, 약 11도가 되었다.
또한, 도 8a에, 드라이 에칭한 후의 샘플 B의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 도 8a에 도시하는 바와 같이, 드라이 에칭 후의 샘플 B는, 마스크(505)의 개구부에 겹치는 티타늄막(504) 및 알루미늄막(503)이, 합쳐서 깊이 1.5㎛ 정도 에칭되어 있다.
다음에, 도 8b에, 도 8a에 도시한 상태로부터 또한 웨트 에칭한 후의 샘플 B의 단면을, 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 3000배의 SEM 상을 도시한다. 웨트 에칭 후의 샘플 B는, 드라이 에칭 후에 잔존하고 있는 알루미늄막(503) 및 티타늄막(502)이 제거됨으로써, 절연막(501)이 부분적으로 노출되어 있다. 또한, 도 8b에서는, 마스크(505)는 잔존하고 있지만, 티타늄막(502), 알루미늄막(503) 및 티타늄막(504)으로 형성되어 있는 도전막의 사이드 에칭이 진행되고 있고, 마스크(505)의 개구부의 단부로부터 7.1㎛ 정도의 영역까지 완전히 도전막이 제거되어 절연막(501)이 노출되어 있다. 그리고, 도 8b에 있어서, 샘플 B는, 알루미늄막(503)의 단부에 있어서의 표면이, 완만한 모양이 아닌, 모서리가 돌출된 상태로 되어 있다. 도 8b에 있어서, 샘플 B는, 알루미늄막(503)의 단부에 있어서 가장 돌출된 개소로부터 티타늄막(504)의 단부까지의 경사면과, 절연막(501)의 표면의 사이에 형성되는 테이퍼각 θ가, 약 14도가 되었다.
따라서, 도 4 및 도 5와, 도 7 및 도 8과의 비교로부터, 실시 형태 1에서 개시한 바와 같이, 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 도전막을 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 드라이 에칭 후에 웨트 에칭을 하는 경우와 비교하여, 사이드 에칭이 억제되는 것을 알 수 있다. 또한, 도 5과 도 8의 비교로부터, 실시 형태 1에서 개시한 바와 같이, 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 도전막을 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 드라이 에칭 후에 웨트 에칭을 하는 경우와 비교하여, 도전막의 단부가 모가 나는 것을 막을 수 있음을 알 수 있다. 따라서, 실시 형태 1에서 개시한 도전막의 에칭 방법은, 드라이 에칭 후에 웨트 에칭을 하는 경우와 비교하여, 단부의 구배가 급준하고, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되도록 도전막을 에칭할 수 있는 것을 알 수 있다.
다음에, 비교를 위해, 샘플 C를, 드라이 에칭만을 사용하여 패터닝한 경우의, 도전막의 단면 형상에 관해서 설명한다. 또, 드라이 에칭의 조건은, 도 4 및 도 5의 경우와 동일하게 하였다.
도 9에, 드라이 에칭한 후의 샘플 C의 단면을 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 10000배의 SEM 상을 도시한다. 도 9에서는, 기판(600) 위에 폴리이미드로 형성된 절연막(601)이 존재하고 있고, 절연막(601) 위에 티타늄막(602), 알루미늄막(603), 마스크(604)가 차례로 적층되어 있는 모양을 알 수 있다. 도 9에서는, 알루미늄막(603) 및 티타늄막(602)이 제거됨으로써, 절연막(601)이 부분적으로 노출되어 있다. 도 9에 있어서, 샘플 C는, 티타늄막(602) 및 알루미늄막(603)으로 형성되는 도전막의 단부에 있어서, 도전막의 표면과 절연막(601)의 표면의 사이에 형성되는 테이퍼각 θ가, 약 55도가 되었다.
그리고, 샘플 C의 알루미늄막(603)의 막 두께는 약 4㎛이고, 샘플 A의 알루미늄막(403)과 비교하면, 그 막 두께가 약 1㎛ 정도 작음에도 관계없이, 도 9에 도시하는 마스크(604)의 막 두께는 약 0.63㎛이고, 도 4b에 도시하는 마스크(404)의 막 두께(약 0.7㎛)와 같은 정도이다. 그리고, 도 9에 도시하는 마스크(604)의 막 두께는 약 0.63㎛으로 작기 때문에, 샘플 A를 모두 드라이 에칭만으로 패터닝하면, 마스크(404)가 소실되어 버리는 것도 생각된다. 또한, 마스크의 막 두께를 2.5㎛로부터 3㎛까지 두껍게 한 경우라도, 마스크가 소실되기 전에 패터닝을 완료시킬 수 있는 알루미늄막의 막 두께는, 최대 약 5㎛ 정도로 예상할 수 있다. 또한, 기판면 내에서의 마스크의 막 두께의 격차를 고려하면, 마스크가 소실되기 전에 패터닝을 완료시킬 수 있는 알루미늄막의 막 두께는, 최대 약 3㎛ 정도로 예상된다.
따라서, 도 4b와, 도 9의 비교로부터, 실시 형태 1에서 개시한 바와 같이, 웨트 에칭을 사용하여 소정의 막 두께가 될 때까지 도전막을 에칭한 후, 나머지를 드라이 에칭으로 에칭함으로써, 드라이 에칭만의 경우와 비교하여, 마스크의 막 두께가 감소되는 것이 억제되는 것을 알 수 있다. 따라서, 실시 형태 1에서 개시한 도전막의 에칭 방법은, 드라이 에칭만의 경우와 비교하여, 원하는 막 두께를 확보할 수 있고, 마스크 패턴과의 형상의 차가 억제되도록 도전막을 에칭할 수 있는 것을 알 수 있다.
(실시 형태 3)
본 실시 형태에서는, 반도체 장치의 하나인 RF 태그를 예로 들어 반도체 장치의 제작 방법에 관해서 설명한다. 또, 본 실시 형태에서는, RF 태그가 갖는 안테나의 제작에, 실시 형태 1에서 개시한 도전막의 에칭 방법을 적용시킨 경우에 관해서 설명하지만, 실시는 안테나에 한정되지 않고, 배선, 전극, 또는, 소정의 형상을 갖는 그 밖의 도전막의 제작에도 적용시키는 것이 가능하다. 또한, 본 실시 형태에서는, 박막 트랜지스터(TFT)를 반도체 소자의 일례로서 나타내지만, 본 발명의 반도체 장치에 사용되는 반도체 소자는 이것에 한정되지 않는다. 예를 들면 TFT 외에, 기억 소자, 다이오드, 저항, 코일, 용량, 인덕터 등을 사용할 수 있다.
우선 도 10a에 도시하는 바와 같이, 내열성을 갖는 기판(700) 위에, 절연막(701), 반도체막(702)을 차례로 형성한다. 절연막(701) 및 반도체막(702)은 연속하여 형성하는 것이 가능하다.
기판(700)으로서, 예를 들면 바륨 보로 실리케이트 유리나, 알루미노 보로 실리케이트 유리 등의 유리기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한, 표면에 절연막이 형성된 스테인리스 기판을 포함하는 금속기판, 또는 표면에 절연막이 형성된 실리콘기판을 사용하여도 좋다. 플라스틱 등의 합성 수지를 포함하는, 가요성을 갖는 기판은, 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에서의 처리 온도에 견딜 수 있는 것이라면 사용할 수 있다.
플라스틱기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르설폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스티렌수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산비닐, 아크릴수지 등을 들 수 있다.
절연막(701)은 기판(700) 중에 포함되는 Na 등의 알칼리 금속이나 알칼리 토류 금속이, 반도체막(702) 중으로 확산하고, 트랜지스터 등의 반도체 소자의 특성에 악영향을 미치게 하는 것을 막기 위해서 형성한다. 따라서 알칼리 금속이나 알칼리토류 금속의 반도체막(702)으로의 확산을 억제할 수 있는 산화규소나, 산화질화규소, 질화규소, 질화산화규소 등을 사용하여 절연막(701)을 형성한다. 또, 유리기판, 스테인리스 기판 또는 플라스틱 기판과 같이, 알칼리 금속이나 알칼리 토류 금속이 다소라도 포함되어 있는 기판을 사용하는 경우, 불순물의 확산을 막는다는 관점에서 기판(700)과 반도체막(702)의 사이에 절연막(701)을 형성하는 것은 유효하다. 그러나, 석영기판 등 불순물의 확산이 그다지 문제가 되지 않는 기판(700)을 사용하는 경우는, 반드시 형성할 필요는 없다.
절연막(701)은, CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소(SiNx, Si3N4 등), 산화질화규소, 질화산화규소 등의 절연성을 갖는 재료를 사용하여 형성한다. 또, 산화질화규소란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 규소가 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화규소란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, Si가 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화규소 또는 질화산화규소를 구성하는 원자의 합계를 100원자%로 하였을 때, 이들에 포함되는 질소, 산소, 규소 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
절연막(701)은, 단수의 절연막을 사용한 것이나, 복수의 절연막을 적층하여 사용한 것이어도 좋다. 본 실시 형태에서는, 막 두께 100nm의 산화질화규소막, 막 두께 50nm의 질화산화규소막, 막 두께 100nm의 산화질화규소막을 차례로 적층하여 절연막(701)을 형성하지만, 각 막의 재료, 막 두께, 적층수는, 이것에 한정되지 않는다. 예를 들면, 하지층의 산화질화규소막 대신에, 막 두께 0.5 내지 3㎛의 실록산계 수지를 스핀 코팅법, 슬릿코터법, 액적토출법, 인쇄법 등에 의해서 형성하여도 좋다. 또한, 중층의 질화산화규소막 대신에, 질화규소막(SiNx, Si3N4 등)을 사용하여도 좋다. 또한, 상층의 산화질화규소막 대신에, 산화규소막을 사용하여도 좋다. 또한, 각각의 막 두께는, 0.05 내지 3㎛로 하는 것이 바람직하고, 그 범위로부터 자유롭게 선택할 수 있다.
산화규소막은, 실란과 산소, TEOS(테트라에톡시실란)과 산소 등의 조합의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등 방법에 의해서 형성할 수 있다. 또한, 질화규소막은, 대표적으로는, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD에 의해서 형성할 수 있다. 또한, 산화질화규소막, 질화산화규소막은, 대표적으로는, 실란과 일산화이질소의 혼합 가스를 사용하여, 플라즈마 CVD에 의해서 형성할 수 있다.
반도체막(702)은, 절연막(701)을 형성한 후, 대기에 노출시키지 않고 형성하는 것이 바람직하다. 반도체막(702)의 막 두께는 20 내지 200nm(바람직하게는 40 내지 170nm, 바람직하게는 50 내지 150nm)로 한다. 또 반도체막(702)은, 비정질 반도체, 미결정 반도체, 다결정 반도체 또는 단결정 반도체를 사용할 수 있다. 또한 반도체는 규소뿐만 아니라 실리콘게르마늄도 사용할 수 있다. 실리콘게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01 내지 4.5 atomic% 정도인 것이 바람직하다.
또 반도체막(702)은, 공지의 기술에 의해 결정화하여도 좋다. 공지의 결정화 방법으로서는, 레이저광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 기판(700)으로서 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열 노(爐)를 사용한 열결정화 방법, 적외광을 사용한 램프 어닐결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정법을 사용하여도 좋다.
예를 들면 레이저 결정화를 사용하는 경우, 레이저 결정화 전에, 레이저에 대한 반도체막(702)의 내성을 높이기 위해서, 550℃, 4시간의 가열 처리를 상기 반도체막(702)에 대하여 행한다. 그리고 연속 발진이 가능한 고체 레이저를 사용하여, 기본파의 제 2 고조파 내지 제 4 고조파의 레이저광을 조사함으로써, 대입자 직경의 결정을 얻을 수 있다. 예를 들면, 대표적으로는, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)를 사용하는 것이 바람직하다. 구체적으로는, 연속 발진의 YVO4 레이저로부터 사출된 레이저광을 비선형 광학소자에 의해 고조파로 변환하여, 출력 10W의 레이저광을 얻는다. 그리고, 바람직하게는 광학계에 의해 조사면에서 직사각 형상 또는 타원 형상의 레이저광으로 성형하고, 반도체막(702)에 조사한다. 이 때의 파워 밀도는 0.01 내지 100 MW/㎠ 정도, 바람직하게는 0.1 내지 10 MW/㎠가 필요하다. 그리고, 주사 속도를 10 내지 2000 cm/sec 정도로 하여, 조사한다.
연속 발진의 기체 레이저로서, Ar 레이저, Kr 레이저 등을 사용할 수 있다. 또한 연속 발진의 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 포스테라이트(Mg2SiO4) 레이저, GdVO4 레이저, Y2O3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등을 사용할 수 있다.
또한 펄스 발진의 레이저로서, 예를 들어 Ar 레이저, Kr 레이저, 엑시머 레이저, CO2 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저를 사용할 수 있다.
또한, 펄스 발진의 레이저광의 발진 주파수를 10 MHz 이상으로 하고, 통상 사용되고 있는 수십 Hz 내지 수백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용하여 레이저 결정화를 하여도 좋다. 펄스 발진으로 레이저광을 조사함으로써 반도체막(702)이 용융한 후 완전히 고화할 때까지의 시간은 수십 nsec 내지 수백 nsec로 되어 있다. 따라서 상기 주파수를 사용함으로써, 반도체막(702)이 레이저광에 의해서 용융한 후 고화할 때까지, 다음의 펄스의 레이저광을 조사할 수 있다. 따라서, 반도체막(702) 중에 있어서 고액 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 갖는 반도체막(702)이 형성된다. 구체적으로는, 포함되는 결정립의 주사 방향에서의 폭이 10 내지 30㎛, 주사 방향에 대하여 수직인 방향에서의 폭이 1 내지 5㎛ 정도의 결정립의 집합을 형성할 수 있다. 상기 주사 방향을 따라서 연속적으로 성장한 단결정의 결정립을 형성함으로써, 적어도 TFT의 채널 방향에는 결정립계의 대부분 존재하지 않는 반도체막(702)의 형성이 가능해진다.
또 레이저 결정화는, 연속 발진의 기본파의 레이저광과 연속 발진의 고조파의 레이저광을 동시에 조사하도록 하여도 좋고, 연속 발진의 기본파의 레이저광과 펄스 발진의 고조파의 레이저광을 동시에 조사하도록 하여도 좋다.
또, 희가스나 질소 등의 불활성 가스 분위기 중에서 레이저광을 조사하도록 하여도 좋다. 이로써, 레이저광 조사에 의한 반도체 표면의 거칠기를 억제할 수 있고, 계면 준위 밀도의 격차에 의해서 생기는, 트랜지스터의 임계값 전압의 격차를 억제할 수 있다.
상술한 레이저광의 조사에 의해, 결정성이 더욱 높여진 반도체막(702)이 형성된다. 또, 미리 반도체막(702)에, 스퍼터법, 플라즈마 CVD법, 열 CVD법 등으로 형성한 다결정 반도체를 사용하도록 하여도 좋다.
또한 본 실시 형태에서는 반도체막(702)을 결정화하고 있지만, 결정화하지 않고 비정질규소막 또는 미결정 반도체막 그대로, 후술하는 프로세스로 진행하여도 좋다. 비정질 반도체, 미결정 반도체를 사용한 TFT는, 다결정 반도체를 사용한 TFT보다도 제작 공정이 적은 만큼, 비용을 억제하고, 수율을 높게 할 수 있다는 메리트를 갖고 있다.
비정질 반도체는, 규소를 포함하는 기체를 글로 방전 분해함으로써 얻을 수 있다. 규소를 포함하는 기체로서는, SiH4, Si2H6을 들 수 있다. 이 규소를 포함하는 기체를, 수소, 수소 및 헬륨으로 희석하여 사용하여도 좋다.
다음에 반도체막(702)에 대하여, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소를 저농도로 첨가하는 채널 도프를 행한다. 채널 도프는 반도체막(702) 전체에 대하여 행하여도 좋고, 반도체막(702)의 일부에 대하여 선택적으로 행하여도 좋다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 여기에서는, 불순물 원소로서, 붕소(B)를 사용하여, 상기 붕소가 1×1016 내지 5×1017/㎤의 농도로 포함되도록 첨가한다.
다음에 도 10b에 도시하는 바와 같이, 반도체막(702)을 소정의 형상으로 가공(패터닝)하고, 섬형상의 반도체막(703), 반도체막(704)을 형성한다. 그리고, 도 10c에 도시하는 바와 같이, 반도체막(703), 반도체막(704)을 사용하여, 트랜지스터(705), 트랜지스터(706)를 형성한다.
구체적으로는, 반도체막(703), 반도체막(704) 위에 게이트 절연막(707)을 형성한다. 그리고, 게이트 절연막(707) 위에, 원하는 형상으로 가공(패터닝)된 도전막(708)과, 도전막(709)을 형성한다. 반도체막(703)과 겹치는 도전막(708)이, 트랜지스터(705)의 게이트 전극으로서 기능한다. 반도체막(704)과 겹치는 도전막(709)이, 트랜지스터(706)의 게이트 전극으로서 기능한다.
또한, 도 10c에서는, 절연막을 사용하여, 도전막(708) 및 도전막(709)의 양 사이드에 사이드월(710)이 형성되어 있는 경우를 예시한다. 그리고, 도전막(708), 도전막(709), 사이드월(710), 또는 레지스트를 성막하여 패터닝한 것을 마스크로서 사용하고, 반도체막(703), 반도체막(704)에 n형 또는 p형을 부여하는 불순물을 첨가하고, 소스 영역, 드레인 영역 등을 형성한다. 또, 도 10c에서는, 트랜지스터(705)를 p형, 트랜지스터(706)를 n형으로 한다.
또 게이트 절연막(707)에는, 예를 들면 산화규소, 산화질화규소, 질화규소 또는 질화산화규소 등을 단층으로, 또는 적층시켜 사용한다. 적층하는 경우에는, 예를 들면, 기판(700)측으로부터 산화규소막, 질화규소막, 산화규소막의 3층 구조로 하는 것이 바람직하다. 또한 형성 방법은, 플라즈마 CVD법, 스퍼터법 등을 사용할 수 있다. 예를 들면, 산화규소를 사용한 게이트 절연막을 플라즈마 CVD법으로 형성하는 경우, TEOS(Tetraethyl Orthosilicate)와 O2를 혼합한 가스를 사용하고, 반응 압력 40Pa, 기판 온도 300 내지 400℃, 고주파(13.56 MHz) 전력 밀도 0.5 내지 0.8 W/㎠로 하여, 형성한다.
게이트 절연막(707)은, 고밀도 플라즈마 처리를 함으로써 반도체막(703), 반도체막(704)의 표면을 산화 또는 질화함으로써 형성하여도 좋다. 고밀도 플라즈마 처리는, 예를 들면 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저 전자온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체막(703), 반도체막(704)의 표면을 산화 또는 질화함으로써, 1 내지 20nm, 대표적으로는 5 내지 10nm의 절연막이 반도체막(703), 반도체막(704)에 접하도록 형성된다. 이 5 내지 10nm의 절연막을 게이트 절연막(707)으로서 사용한다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막과 반도체막의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 격차를 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에서만 산화가 빠르게 진행되어 버리는 것을 억제하고, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는, 특성의 격차를 억제할 수 있다.
또한 질화알루미늄을 게이트 절연막(707)으로서 사용할 수 있다. 질화알루미늄은 열전도율이 비교적 높고, 트랜지스터에서 발생한 열을 효율적으로 발산시킬 수 있다. 또한 알루미늄이 포함되지 않는 산화규소나 산화질화규소 등을 형성한 후, 질화알루미늄을 적층한 것을 게이트 절연막으로서 사용하여도 좋다.
도전막(708), 도전막(709)은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정규소 등의 반도체를 사용하여 형성하여도 좋다.
또, 본 실시형태에서는, 도전막(708), 도전막(709)이 단층의 도전막인 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 도전막(708), 도전막(709)이 2개 이상의 도전막을 적층한 구조를 갖고 있어도 좋다. 3개의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 도전막(708), 도전막(709)은 1층째의 도전막으로서 질화탄탈 또는 탄탈(Ta)을 사용하고, 2층째의 도전막으로서 텅스텐(W)을 사용한, 2층 구조를 갖고 있어도 좋다. 2개의 도전막의 조합으로서, 상술한 예 외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열 활성화를 목적으로 한 가열 처리를 할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형을 부여하는 불순물이 도핑된 규소와 니켈실리사이드, n형을 부여하는 불순물이 도핑된 Si와 WSix 등도 사용할 수 있다.
도전막(708), 도전막(709)의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다.
또, 도전막(708), 도전막(709)을 형성할 때에 사용하는 마스크로서, 레지스트 대신에 산화규소, 산화질화규소 등을 마스크로서 사용하여도 좋다. 이 경우, 패터닝하여 산화규소, 산화질화규소 등의 마스크를 형성하는 공정이 더해지지만, 에칭시에 있어서의 마스크의 막 감소가 레지스트보다도 적기 때문에, 원하는 형상을 갖는 도전막(708), 도전막(709)을 형성할 수 있다. 또한 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 도전막(708), 도전막(709)을 형성하여도 좋다. 또 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 더욱 포함된다.
또, 도전막(708), 도전막(709)을 형성할 때에, 사용하는 도전막의 재료에 의해서, 최적의 에칭 방법, 에천트의 종류를 적절하게 선택하면 좋다.
불순물 영역을 형성한 후, 불순물 영역의 가열 처리에 의한 활성화를 하여도 좋다. 예를 들면, 50nm의 산화질화규소막을 형성한 후, 550℃, 4시간, 질소 분위기 중에 있어서, 가열 처리를 하면 좋다.
또한, 수소를 포함하는 질화규소막을 100nm의 막 두께로 형성한 후, 410℃, 1시간, 질소 분위기 중에 있어서 가열 처리를 행하여, 반도체막(703), 반도체막(704)을 수소화하여도 좋다. 또는, 산소 농도가 1ppm 이하, 바람직하게는 O.1ppm 이하의 질소 분위기 중에서, 400 내지 700℃, 바람직하게는 500 내지 600℃에서 가열 처리를 행하고, 또, 3 내지 100%의 수소를 포함하는 분위기 중에서, 300 내지 450℃에서 1 내지 12시간의 가열 처리를 함으로써, 반도체막(703), 반도체막(704)을 수소화하도록 하여도 좋다. 이 공정은, 열적으로 여기된 수소에 의해 댕글링 본드를 종단할 목적으로 행하여진다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 하여도 좋다. 또한 활성화 처리는, 나중의 절연막(711)이 형성된 후에 행하여도 좋다.
가열 처리에는, 퍼니스 어닐로를 사용하는 열 어닐법, 레이저 어닐법 또는 라피드 서멀 어닐법(RTA법) 등을 사용할 수 있다. 가열 처리에 의해, 수소화뿐만 아니라, 반도체막(703), 반도체막(704)에 첨가된 불순물 원소의 활성화도 행할 수 있다.
상기 일련의 공정에 의해서, p채널형의 트랜지스터(705), n채널형의 트랜지스터(706)를 형성할 수 있다. 또, 트랜지스터의 제작 방법은, 상술한 공정에 한정되지 않는다.
다음에 도 11a에 도시하는 바와 같이, 트랜지스터(705), 트랜지스터(706)를 덮도록 절연막(711)을 형성한다. 절연막(711)은 반드시 형성할 필요는 없지만, 절연막(711)을 형성함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이, 트랜지스터(705), 트랜지스터(706)로 침입하는 것을 막을 수 있다. 구체적으로 절연막(711)으로서, 질화규소, 질화산화규소, 질화알루미늄, 산화알루미늄, 산화질화규소, 산화규소 등을 사용하는 것이 바람직하다. 본 실시형태에서는, 막 두께 600nm 정도의 산화질화규소막을, 절연막(711)으로서 사용한다. 이 경우, 상기 수소화의 공정은, 상기 산화질화규소막 형성 후에 행하여도 좋다.
다음에, 트랜지스터(705), 트랜지스터(706)를 덮도록, 절연막(711) 위에 절연막(712)을 형성한다. 절연막(712)은 유기수지막, 무기절연막 또는 실록산계 절연막을 사용하여 형성할 수 있다. 유기수지막이면, 예를 들면 아크릴, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐 등을 사용할 수 있다. 무기절연막이면 산화규소, 산화질화규소, 질화산화규소, DLC(다이아몬드라이크카본)로 대표되는 탄소를 포함하는 재료, PSG(인 유리), BPSG(인붕소 유리), 알루미나 등을 사용할 수 있다. 실록산계 절연막은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성되는 실록산계 수지를 사용한다. 치환기로서, 수소 외에, 불소, 플루오로기, 유기기(예를 들면 알킬기, 아릴기) 중, 적어도 1종을 갖고 있어도 좋다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(712)을 형성하여도 좋다.
절연막(712)의 형성에는, 그 재료에 따라서, CVD법, 스퍼터법, SOG법, 스핀 도포, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린인쇄, 오프셋인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
본 실시형태에서는, 절연막(711) 및 절연막(712)이 층간 절연막으로서 기능하고 있지만, 단층의 절연막을 층간 절연막으로서 사용하여도 좋고, 적층시킨 3층 이상의 절연막을 층간 절연막으로서 사용하여도 좋다.
다음에, 반도체막(703), 반도체막(704)이 각각 일부 노출하도록 절연막(711) 및 절연막(712)에 콘택트 홀을 형성한다. 반도체막(703), 반도체막(704)이 게이트 절연막(707)으로 덮여 있는 경우는, 절연막(711) 및 절연막(712)에 덧붙여 게이트 절연막(707)에도 콘택트 홀을 형성한다. 콘택트 홀 개구시의 에칭에 사용되는 가스는, CHF3과 He의 혼합가스를 사용하였지만, 이것에 한정되는 것이 아니다. 그리고, 상기 콘택트 홀을 개재하여 반도체막(703)에 접하는 도전막(713)과, 상기 콘택트 홀을 개재하여 반도체막(704)에 접하는 도전막(714)과, 절연막(712) 위에 형성된 도전막(715) 및 도전막(716)을 형성한다.
도전막(713) 내지 도전막(716)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로 도전막(713) 내지 도전막(716)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 강철(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(713) 내지 도전막(716)은 상기 금속을 갖는 단수의 막을, 또는 상기 금속을 갖는 적층된 복수의 막을 사용할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 저가이기 때문에, 도전막(713) 내지 도전막(716)을 형성하는 재료로서 최적이다. 특히 알루미늄 실리콘은, 도전막(713) 내지 도전막(716)을 패터닝할 때, 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 규소(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(713) 내지 도전막(716)은 예를 들면, 배리어 금속 막과 알루미늄 실리콘막과 배리어 금속 막의 적층 구조를 채용하면 좋다. 또, 배리어 금속 막으로서, 고융점 금속, 예를 들면 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 또는 이들 고융점 금속의 질화물 등을 사용할 수 있다. 알루미늄 실리콘막을 사이에 두도록 배리어 금속 막을 형성하면, 알루미늄이나 알루미늄 실리콘의 힐록의 발생을 더욱 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어 금속 막을 형성하면, 반도체막(703) 및 반도체막(704) 위에 얇은 산화막이 생겼다고 해도, 배리어 금속 막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(713)과 반도체막(703)이, 도전막(714)과 반도체막(704)이, 각각 양호한 콘택트를 취할 수 있다. 또한 배리어 금속 막을 복수 적층하도록 하여도 좋다. 이 경우, 예를 들면, 도전막(713) 내지 도전막(716)을 하층으로부터 티타늄, 질화티타늄, 알루미늄 실리콘, 티타늄, 질화티타늄의 5층 구조로 할 수 있다.
본 실시형태에서는, 절연막(712)에 가까운 측으로부터, 티타늄막, 알루미늄막, 티타늄막을 적층하고, 이들의 적층된 막을 패터닝함으로써, 도전막(713) 내지 도전막(716)을 형성한다.
다음에 도 11b에 도시하는 바와 같이, 도전막(713) 내지 도전막(716)을 덮도록 절연막(717)을 형성하고, 그 후, 도전막(715)의 일부 및 도전막(716)의 일부가 노출되도록, 상기 절연막(717)에 콘택트 홀을 형성한다.
절연막(717)은 절연막(712)과 같이, 유기수지막, 무기절연막 또는 실록산계 절연막을 사용하여 형성할 수 있다. 유기수지막이면, 예를 들면 아크릴, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐 등을 사용할 수 있다. 무기절연막이면 산화규소, 산화질화규소, 질화산화규소, DLC(다이아몬드라이크카본)로 대표되는 탄소를 포함하는 재료, PSG(인 유리), BPSG(인보론 유리), 알루미나 등을 사용할 수 있다. 실록산계 절연막은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성되는 실록산계 수지를 사용한다. 치환기로서, 수소 외에, 불소, 플루오로기, 유기기(예를 들면 알킬기, 아릴기) 중, 적어도 1종을 갖고 있어도 좋다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(717)을 형성하여도 좋다.
절연막(717)의 형성에는, 그 재료에 따라서, CVD법, 스퍼터법, SOG법, 스핀 도포, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린인쇄, 오프셋인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 절연막(717)에 형성된 콘택트 홀을 개재하여, 도전막(715) 및 도전막(716)에 접하는 도전막(718)을, 절연막(717) 위에 형성한다.
도전막(718)은 도전막(713) 내지 도전막(716)과 같이, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 도전막(718)으로서, 알루미늄 또는 알루미늄 합금을 포함하는 도전막을 사용할 수 있다. 또는, 알루미늄을 포함하는 도전막에는, 알루미늄이 혼합된 도전막 외에, 알루미늄을 갖는 화합물을 사용한 도전막도 그 범주에 포함된다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄 실리콘은 저항값이 낮고, 저가이기 때문에, 도전막(718)을 형성하는 재료로서 최적이다. 특히 알루미늄 실리콘은, 도전막(718)을 패터닝할 때, 레지스트 베이크에 있어서의 힐록의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 규소(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
또한, 도전막(718)은 상기한 알루미늄 또는 알루미늄 합금을 포함하는 도전막과, 배리어 금속 막이 적층됨으로써 형성된다, 적층 구조의 도전막이어도 좋다. 배리어 금속 막으로서, 고융점 금속, 예를 들면 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 또는 이들 고융점 금속의 질화물 등을 사용할 수 있다. 이 경우, 예를 들면, 도전막(718)이, 배리어 금속 막과, 알루미늄 또는 알루미늄 합금을 포함하는 도전막을 차례로 적층함으로써 형성되어 있어도 좋고, 배리어 금속 막과, 알루미늄 또는 알루미늄 합금을 포함하는 도전막과, 배리어 금속 막을 차례로 적층함으로써 형성되어 있어도 좋다. 또, 알루미늄 또는 알루미늄 합금을 사이에 두도록 배리어 금속 막을 형성하면, 알루미늄 또는 알루미늄 합금의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어 금속 막을 형성하면, 도전막(715) 및 도전막(716) 위에 얇은 산화막이 생겼다고 해도, 배리어 금속 막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(718)과, 도전막(715) 및 도전막(716)이, 양호한 콘택트를 취할 수 있다. 또한 배리어 금속 막을 복수 적층하도록 하여도 좋다. 이 경우, 예를 들면, 도전막(718)을 하층으로부터 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄의 5층 구조로 할 수 있다.
또, 도전막(718)은 알루미늄 또는 알루미늄 합금을 포함하는 도전막뿐인 단층 구조이어도, 배리어 금속 막과 알루미늄 또는 알루미늄 합금을 포함하는 도전막의 적층 구조이어도, 알루미늄 또는 알루미늄 합금을 포함하는 도전막의 막 두께가 1㎛ 이상 10㎛ 이하, 바람직하게는 2㎛ 이상 6㎛ 이하 정도가 되도록 형성한다. 또한, 알루미늄 또는 알루미늄 합금을 포함하는 도전막의 하층 또는 상층에 형성하는 배리어 금속 막은, 각각 막 두께가 50nm 이상 300nm 이하가 되도록 형성한다.
본 실시형태에서는, 절연막(717)에 가까운 측으로부터, 막 두께 100nm 정도의 티타늄을 사용한 배리어 금속 막(720), 막 두께 5㎛ 정도의 알루미늄을 사용한 도전막(721), 막 두께 100nm 정도의 티타늄을 사용한 배리어 금속 막(722)을 차례로 적층함으로써, 도전막(718)을 형성한다.
다음에, 도전막(718) 위에 레지스트로 마스크(719)를 형성한다. 그리고, 도 12a에 도시하는 바와 같이, 웨트 에칭을 사용하여 도전막(718)을 소정의 막 두께가 될 때까지 에칭한다. 본 실시형태에서는, 도전막(718)이, 차례로 적층된 배리어 금속 막(720)과, 도전막(721)과, 배리어 금속 막(722)을 갖고 있기 때문에, 우선, 최상층의 배리어 금속 막(722)이 에칭되고, 다음에 한가운데 층의 도전막(721)이 소정의 막 두께가 될 때까지 에칭된다. 웨트 에칭을 함으로써, 마스크(719)의 개구부(723)에 겹치는 도전막(718)에, 마스크(719)측으로 개방되는 오목부가 형성된다.
웨트 에칭은, 에천트를 채운 용기 내에서 피처리물을 담그는 딥식, 안개형으로 에천트를 분출시켜 피처리물에 분사하는 스프레이식, 스피너라고 불리는 회전대에 피처리물을 장착하여 에천트를 적하하는 스핀식 등, 공지 방법을 사용하는 것이 가능하다. 에천트는, 질산과 불화 암모늄을 포함하는 용액 등을 사용할 수 있다.
구체적으로, 본 실시형태에서는, 간토가가쿠 제조의 상품명 KSMF-230/5를 물로 희석함으로써 얻어지는 1% 미만의 불화 암모늄과 5% 미만의 질산을 포함하는 수용액을 에천트로서 사용하여, 압력 0.1MPa, 액 온도 45℃의 조건으로, 스프레이식으로 도전막(718)이 형성된 기판(700)에 분사함으로써, 웨트 에칭을 하였다.
웨트 에칭에 의해 에칭하는 도전막(721)의 막 두께 Tw는, 나중에 행하여지는 드라이 에칭에 의해 에칭되는 도전막(721)의 막 두께 Td에 의해서 결정한다. 드라이 에칭에 의해 에칭하는 도전막(721)의 막 두께 Td는, 0.5㎛ 이상으로 하고, 또한 에칭 전의 도전막(721)의 9할 이하가 되도록 설정한다. 단, 에칭 전의 도전막(721)의 막 두께가 지나치게 큰 경우, 에칭 전의 9할에 상당하는 막 두께분의 도전막(721)과, 하층의 배리어 금속 막(720)을 모두 드라이 에칭으로 제거하면, 마스크(719)가 소실되어 버릴 우려가 생긴다. 따라서, 에칭 전의 도전막(721)의 막 두께가 큰 경우는, 원하는 해상도를 확보할 수 있는 최대치의 막 두께를 갖는 마스크(719)가 완전히 소실되지 않을 정도로, 또 배리어 금속 막(720)의 막 두께도 고려하여, 막 두께 Td의 최대치를 설정한다. 구체적으로, 본 실시형태에서는, 마스크(719)의 막 두께를 2.5㎛로 하고, 막 두께 약 5㎛의 도전막(721) 중, 웨트 에칭으로 제거하는 막 두께 Tw를 약 2.5㎛, 드라이 에칭으로 제거하는 막 두께 Td를 약 2.5㎛로 한다.
또, 상기 웨트 에칭에 의해, 도전막(718)은 개구부(723)와 겹치는 영역이 에칭되는 것에 덧붙여, 마스크(719)와 겹치는 영역에서도, 사이드 에칭이 진행된다. 그러나, 본 실시형태에서는, 웨트 에칭으로 제거하는 막 두께 Tw를 상술한 값으로 설정함으로써, 도전막(721) 전체를 웨트 에칭에 의해 제거하는 경우보다도, 사이드 에칭을 억제할 수 있다.
다음에, 도 12b에 도시하는 바와 같이, 웨트 에칭 후의 도전막(718)을 드라이 에칭으로 에칭함으로써, 소정의 형상을 갖는 도전막(724)을 형성한다. 마스크(719)는 드라이 에칭에 의해 막이 감소되기 때문에, 기판(700)의 상면에 대하여 수직방향 및 수평방향에서, 드라이 에칭 후의 마스크(719)는 작아진다.
본 실시형태에서는, 예를 들면 반응성 이온 에칭(RIE : Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다.
예를 들면 ICP 에칭법을 사용하는 경우, 에칭가스인 염소의 유량 1sccm 내지837sccm, 삼염화붕소의 유량 1sccm 내지 1720sccm, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 0W, 하부 전극(바이어스측)에 투입하는 전력 50W 내지 5000W, 반응 압력 0.5Pa 내지 133.3Pa로 하면 좋다. 구체적으로, 본 실시형태에서는, 에칭가스인 염소의 유량 250sccm, 삼염화붕소의 유량 650sccm, 반응 압력 2.0Pa, 하부 전극의 온도 20℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 0W, 하부 전극(바이어스측)에 투입하는 전력 1500W로 한 후, 에칭가스인 염소의 유량 100sccm, 삼염화붕소의 유량 700sccm, 반응 압력 2.0Pa, 하부 전극의 온도 21℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 0W, 하부 전극(바이어스측)에 투입하는 전력 750W가 되도록, 도중에서 조건을 변경하여 드라이 에칭을 하였다.
에칭가스에는, 염소, 염화붕소, 염화규소, 삼염화붕소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절하게 사용할 수 있다.
상기 드라이 에칭에 의해, 단부의 구배가 급준하고, 구체적으로는, 단부에 있어서의 도전막(724)의 표면과 하지가 되는 절연막(717)의 표면의 사이에 형성되는 테이퍼각 θ가, 50도 이상 90도 이하, 더욱 바람직하게는 60도 이상 90도 이하가 되는, 적층 구조의 도전막(724)을 형성할 수 있다. 또한, 웨트 에칭만을 사용하는 경우와 비교하여, 사이드 에칭을 억제할 수 있고, 에칭 전의 마스크(719)의 패턴과의 형상의 차가 억제되고, 고정밀의 적층 구조의 도전막(724)을 형성할 수 있다. 그리고, 드라이 에칭에 의한 마스크(719)의 소실을 막는 것으로, 에칭 후의 도전막(724)에 있어서, 원하는 막 두께를 확보할 수 있다.
드라이 에칭 후에 있어서, 잔존하고 있는 마스크(719)를 제거한다.
상기 프로세스를 거쳐서, 반도체 장치의 하나인 RF 태그를 제작할 수 있다.
또, 상기 방법을 사용하여 제작되는 반도체 소자를, 플라스틱 등의 가요성을 갖는 기판 위에 전사함으로써, 반도체 장치를 형성하여도 좋다. 전사는, 기판과 반도체 소자의 사이에 금속산화막을 형성하고, 상기 금속 산화막을 결정화에 의해 취약화하여 반도체 소자를 박리하고, 전사하는 방법, 기판과 반도체 소자의 사이에 수소를 포함하는 비정질규소막을 형성하고, 레이저광의 조사 또는 에칭에 의해 상 기 비정질규소막을 제거함으로써 기판과 반도체 소자를 박리하고, 전사하는 방법, 반도체 소자가 형성된 기판을 기계적으로 삭제 또는 용액이나 가스에 의한 에칭으로 제거함으로써 반도체 소자를 기판으로부터 잘라내어, 전사하는 방법 등, 여러 가지의 방법을 사용할 수 있다. 또 전사는, 안테나로서 기능하는 도전막(724)을 제작하기 전이나 또는 후라도 행할 수 있다.
또한 실시형태 1에서 개시한 도전막의 에칭 방법을 사용한 반도체 장치는, SOI(Silicon on Insulator)기판을 이용함으로써, 단결정 반도체를 사용하여 반도체 소자가 형성되어 있어도 좋다. SOI 기판은, 예를 들면, 스마트 커트로 대표되는 UNIBOND, ELTRAN(Epitaxial Layer Transfer), 유전체 분리법, PACE(Plasma Assisted Chemical Etching)법 등의 접합 방법이나, SIM0X(Separation by Implanted Oxygen)법 등을 사용하여 제작할 수 있다.
본 실시형태는, 상기 실시형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 웨트 에칭 후의 도전막의 막 두께의 차이에 의한, 드라이 에칭 후의 도전막의 형상의 변화에 관해서 설명한다.
우선, 에칭을 하기 전의, 샘플의 제작 방법에 관해서 설명한다. 본 실시형태에서는, 유리기판 위에 폴리이미드를 사용하여 막 두께 1.5㎛의 절연막을 형성한 후, 스퍼터링법을 사용하여, 막 두께 100nm의 티타늄막과, 막 두께 5㎛의 알루미늄막과, 막 두께 100nm의 티타늄막을, 차례로 적층함으로써 3층 구조의 도전막을 형성한 샘플을 사용하였다.
그리고, 적층 구조를 갖는 도전막 위에, 소정의 패턴을 갖는 막 두께 2.5㎛ 정도의 마스크를, 레지스트를 사용하여 형성하였다. 레지스트는, 포지티브형 레지스트(도쿄오카 제조, TFR-1000H)를 사용하였다.
웨트 에칭은, 간토가가쿠 제조의 상품명 KSMF-230/5를 물로 희석함으로써 얻어지는, 1% 미만의 불화 암모늄과 5% 미만의 질산을 포함하는 수용액을 에천트로서 사용하여, 압력 0.1MPa, 액 온도 45℃의 조건으로, 스프레이식으로 샘플에 분사함으로써 행하였다.
드라이 에칭은, 에칭가스인 염소의 유량 250sccm, 삼염화붕소의 유량 650sccm, 반응 압력 2.0Pa, 하부 전극의 온도 20℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 0W, 하부 전극(바이어스측)에 투입하는 전력 1500W로 한 후, 에칭가스인 염소의 유량 100sccm, 삼염화붕소의 유량 700sccm, 반응 압력 2.0Pa, 하부 전극의 온도 21℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 0W, 하부 전극(바이어스측)에 투입하는 전력 750W가 되도록, 도중에 조건을 변경하여 행하였다.
도 18a에, 웨트 에칭한 후의 샘플의 단면을 주사형 전자현미경으로 촬영함으로써 얻어지는 배율 10000배의 SEM 상(像)을 도시한다. 도 18a에서는, 기판(200) 위에 폴리이미드로 형성된 절연막(201)이 존재하고 있고, 절연막(201) 위에 티타늄막(202), 알루미늄막(203), 티타늄막(204), 마스크(205)가 차례로 적층되어 있는 모양을 알 수 있다. 그리고, 웨트 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는, 알루미늄막(203) 및 티타늄막(204)이 깊이 563nm 정도 에칭되어 있다. 따라서, 막 두께 100nm의 티타늄막(204)을 사용하고 있기 때문에, 알루미늄막(203)은 463nm 정도 에칭되어 있게 되고, 웨트 에칭 후의 알루미늄막(203)의 막 두께는 4537nm가 된다.
다음에, 도 18b에, 도 18a에 도시한 상태로부터 더욱 드라이 에칭한 후의 샘플의 단면을, 주사형 전자현미경에 의해 촬영함으로써 얻어지는, 배율 10000배의 SEM 상을 도시한다. 도 18b에 도시하는 바와 같이, 드라이 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 티타늄막(202), 알루미늄막(203), 티타늄막(204)이 제거되어, 절연막(201)이 노출되어 있다. 그리고, 티타늄막(202), 알루미늄막(203) 및 티타늄막(204)으로 형성되는 도전막의 단부에 있어서의 테이퍼각 θ는, 약 52도가 되었다. 또한, 드라이 에칭 후의 상기 도전막은, 웨트 에칭 전에 있어서의 마스크(205)의 개구부의 단부로부터, 5.5㎛ 정도의 영역까지 사이드 에칭되어 있다.
다음에, 웨트 에칭의 양을 늘린 경우의, 웨트 에칭 후의 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도 19a에 도시한다. 도 19a에 도시하는 웨트 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 알루미늄막(203) 및 티타늄막(204)이 깊이 1388nm 정도 에칭되어 있다. 따라서, 막 두께 100nm의 티타늄막(204)을 사용하고 있기 때문에, 알루미늄막(203)은 1288nm 정도 에칭되어 있게 되고, 웨트 에칭 후의 알루미늄막(203)의 막 두께는 3712nm가 된다.
다음에, 도 19b에, 도 19a에 도시한 상태로부터 더욱 드라이 에칭한 후의, 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도시한다. 도 19b에 도시하는 바와 같이, 드라이 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 티타늄막(202), 알루미늄막(203), 티타늄막(204)이 제거되어, 절연막(201)이 노출되어 있다. 그리고, 티타늄막(202), 알루미늄막(203) 및 티타늄막(204)으로 형성되는 도전막의 단부에 있어서의 테이퍼각 θ는, 약 60도가 되었다. 또한, 드라이 에칭 후의 상기 도전막은, 웨트 에칭 전에 있어서의 마스크(205)의 개구부의 단부로부터, 4.5㎛ 정도의 영역까지 사이드 에칭되어 있다.
다음에, 웨트 에칭의 양을 더욱 늘린 경우의, 웨트 에칭 후의 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도 20a에 도시한다. 도 20a에 도시하는 웨트 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 알루미늄막(203) 및 티타늄막(204)이 깊이 2155nm 정도 에칭되어 있다. 따라서, 막 두께 100nm의 티타늄막(204)을 사용하고 있기 때문에, 알루미늄막(203)은 2055nm 정도 에칭되어 있게 되고, 웨트 에칭 후의 알루미늄막(203)의 막 두께는 2945nm가 된다.
다음에, 도 20b에, 도 20a에 도시한 상태로부터 더욱 드라이 에칭한 후의, 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도시한다. 도 20b에 도시하는 바와 같이, 드라이 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 티타늄막(202), 알루미늄막(203), 티타늄막(204)이 제거되어, 절연막(201)이 노출되어 있다. 그리고, 티타늄막(202), 알루미늄막(203) 및 티타늄막(204)으로 형성되는 도전막의 단부에 있어서의 테이퍼각 θ는, 약 64도가 되었다. 또한, 드라이 에칭 후의 상기 도전막은, 웨트 에칭 전에 있어서의 마스크(205)의 개구부의 단부로부터, 3.8㎛ 정도의 영역까지 사이드 에칭되어 있다.
다음에, 웨트 에칭의 양을 더욱 늘린 경우의, 웨트 에칭 후의 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도 21a에 도시한다. 도 21a에 도시하는 웨트 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 알루미늄막(203) 및 티타늄막(204)이 깊이 3417nm 정도 에칭되어 있다. 따라서, 막 두께 100nm의 티타늄막(204)을 사용하고 있기 때문에, 알루미늄막(203)은 3317nm 정도 에칭되어 있게 되고, 웨트 에칭 후의 알루미늄막(203)의 막 두께는 1683nm가 된다.
다음에, 도 21b에, 도 21a에 도시한 상태로부터 더욱 드라이 에칭한 후의, 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도시한다. 도 21b에 도시하는 바와 같이, 드라이 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 티타늄막(202), 알루미늄막(203), 티타늄막(204)이 제거되어, 절연막(201)이 소실되어 있다. 그리고, 티타늄막(202), 알루미늄막(203) 및 티타늄막(204)으로 형성되는 도전막의 단부에 있어서의 테이퍼각 θ는, 약 73도가 되었다. 또한, 드라이 에칭 후의 상기 도전막은, 웨트 에칭 전에 있어서의 마스크(205)의 개구부의 단부로부터, 2.7㎛ 정도의 영역까지 사이드 에칭되어 있다.
다음에, 웨트 에칭의 양을 더욱 늘린 경우의, 웨트 에칭 후의 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도 22a에 도시한다. 도 22a에 도시하는 웨트 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 알루미늄막(203) 및 티타늄막(204)이 깊이 4524nm 정도 에칭되어 있다. 따라서, 막 두께 100nm의 티타늄막(204)을 사용하고 있기 때문에, 알루미늄막(203)은 4424nm 정도 에칭되어 있게 되고, 웨트 에칭 후의 알루미늄막(203)의 막 두께는 576nm가 된다.
다음에, 도 22b에, 도 22a에 도시한 상태로부터 더욱 드라이 에칭한 후의, 샘플의 단면에 있어서의 배율 10000배의 SEM 상을 도시한다. 도 22b에 도시하는 바와 같이, 드라이 에칭 후의 샘플은, 마스크(205)의 개구부에 겹치는 티타늄막(202), 알루미늄막(203), 티타늄막(204)이 제거되어, 절연막(201)이 소실되어 있다. 그리고, 티타늄막(202), 알루미늄막(203) 및 티타늄막(204)으로 형성되는 도전막의 단부에 있어서의 테이퍼각 θ는, 약 68도가 되었다. 또한, 드라이 에칭 후의 상기 도전막은, 웨트 에칭 전에 있어서의 마스크(205)의 개구부의 단부로부터, 3.3㎛ 정도의 영역까지 사이드 에칭되어 있다.
도 18 내지 도 22에 도시한 SEM 사진으로부터, 최소치가 0.5㎛, 최대치가 에칭 전의 막 두께의 9할 또는 5㎛ 중의 작은 값이 되도록, 웨트 에칭 후의 알루미늄막(203)의 막 두께를 설정함으로써, 그 후의 드라이 에칭 후의 도전막이 갖는 테이퍼각 θ를 50도 이상 90도 이하가 최적의 범위로 할 수 있는 것을 알 수 있다.
또, 도 21b, 도 22b에 도시한 SEM 사진에 착안하면, 드라이 에칭에 의해 절연막(201)이 소실되어 있는 것을 알 수 있다. 도 21b와 도 22b에 도시한 샘플은, 도 21a와 도 22a에 도시하는 바와 같이, 사전에 행하여진 웨트 에칭에 의한 에칭량이 크다. 따라서, 웨트 에칭에 의한 에칭량의, 기판면 내에서의 격차가 커져, 드라이 에칭 후에 절연막(201)이 소실되는 개소가 나오는 것으로 예측된다. 웨트 에칭에 의한 에칭량의, 기판면 내에서의 격차를 억제하고, 절연막(201)의 소실을 막기 위해서는, 상술한 최적의 테이퍼각을 얻기 위한 조건에 덧붙여, 웨트 에칭 후의 알루미늄막(203)의 막 두께를, 에칭 전의 막 두께의 4할 이상이 되도록 설정하는 것이 바람직하다.
또한, 사이드 에칭의 양에 착안하면, 도 20b, 도 21b, 도 22b에 도시한 샘플이, 사이드 에칭의 양이 4㎛ 이하로 작게 되어 있다. 따라서, 사이드 에칭의 양을 4㎛ 이하로 억제하기 위해서는, 상술한 최적의 테이퍼각을 얻기 위한 조건에 덧붙여, 웨트 에칭 후의 알루미늄막(203)의 막 두께를, 에칭 전의 막 두께의 6할 이하가 되도록 설정하는 것이 바람직하다.
본 실시형태는, 상기 실시형태와 적절하게 조합하여 실시하는 것이 가능하다.
실시예 1
다음에, 반도체 장치의 하나인 RF 태그의 구성에 관해서 설명한다.
우선, 도 13a에, RF 태그가 갖는 집적회로(1301)가 기판(1302) 위에 형성되어 있는 모양을 도시한다. 또한, 도 13a에 도시한 기판(1302) 및 집적회로(1301) 위에, 실시형태 1에서 개시한 도전막의 에칭 방법을 사용하여 형성된 안테나(1303)가, 상기 집적회로(1301)와 전기적으로 접속되어 있는 모양을, 도 13b에 도시한다.
또, 도 13b에서는, 집적회로(1301)와 안테나(1303)를 동일한 기판(1302)에 형성(일체 형성)하는 온 칩의 RF 태그를 예시하였지만, 본 발명은 이 구성에 한정되지 않는다. 별도 준비한 기판 위에, 실시형태 1에서 개시한 도전막의 에칭 방법을 사용하여 안테나를 형성한 후, 상기 안테나와 집적회로(1301)를 전기적으로 접속시키도록 하여도 좋다. 또는, 집적회로(1301)에 전기적으로 접속된 안테나(1303)와, 질문기의 사이에서, 비접촉으로 전파의 주파수를 변환할 수 있는 부스터 안테나를 형성한 RF 태그에, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용하는 것도 가능하다.
또한, 도 13b에서는, 안테나(1303)가 코일형인 경우를 예시하였지만, 실시형태 1에서 개시한 도전막의 에칭 방법을 사용하여 형성할 수 있는 안테나의 형상은, 이것에 한정되지 않는다. 안테나(1303)의 형상은 무선으로 신호를 수신할 수 있는 것이면 좋다. 예를 들면 다이폴안테나, 패치 안테나, 루프 안테나, 야기(yagi) 안테나 등을 사용할 수 있다. 안테나의 형상은, 캐리어의 파장, 전송 방식에 맞추어 적절하게 선택하면 좋다.
또, 질문기와 안테나 및 집적회로의 사이에서, 임피던스의 정합을 취함으로써, 전파의 반사에 의한 전력의 손실을 억제할 수 있다. 그리고, 임피던스의 허수부에 상당하는 리액턴스는, 안테나가 갖는 용량값에 따라서 변화하기 때문에, 임피던스의 정합을 취하기 위해서는, 원하는 용량값을 갖는 안테나를 얻을 수 있도록, 안테나의 형상을 설계하는 것이 바람직하다. 실시형태 1에서 개시한 도전막의 에칭 방법을 RF 태그의 안테나의 제작에 사용함으로써, 안테나를 더욱 원하는 형상에 가깝게 하는 것이 가능하다. 따라서, 설계 단계에서 예상되는 안테나의 용량값과, 실제로 형성된 안테나가 갖는 용량값의 어긋남을 억제할 수 있기 때문에, 임피던스가 부정합이 되는 것을 막을 수 있고, 질문기로부터 보내지는 전력의 손실을 극력 억제하는 것이 가능하게 된다.
다음에, RF 태그가 갖는 집적회로의 구성에 관해서 설명한다. 도 14는, 안테나(1303)에 접속되어 있는 집적회로(1301)의 일 형태를 도시하는 블록도이다. 집적회로(1301)는, 전원회로(1304), 복조회로(1305), 변조회로(1306), 레귤레이터(1307), 제어회로(1309), 메모리(1309)를 갖고 있다.
안테나(1303)는, 질문기로부터 발생하는 전파를 수신함으로써, 교류전압을 생성한다. 전원회로(1304)에서는, 안테나(1303)에 있어서 생성된 교류전압을 정류하고, 전원용의 전압을 생성한다. 전원회로(1304)에 있어서 생성된 전원용의 전압은 제어회로(1309)와 레귤레이터(1307)에 주어진다. 레귤레이터(1307)는, 전원회로(1304)로부터의 전원용의 전압을 안정화시키거나, 또는 그 높이를 조정한 후, 집적회로(1301) 내의 복조회로(1305), 변조회로(1306), 제어회로(1308) 또는 메모리(1309) 등의 각종 회로에 공급한다.
복조회로(1305)는, 안테나(1303)가 수신한 교류신호를 복조하여, 후단의 제어회로(1309)에 출력한다. 제어회로(1309)는 복조회로(1305)로부터 입력된 신호에 따라서 연산 처리를 하여, 별도 신호를 생성한다. 상기 연산 처리를 할 때에, 메모리(1309)는 일차 캐시 메모리 또는 2차 캐시 메모리로서 사용할 수 있다. 또한 제어회로(1309)는, 복조회로(1305)로부터 입력된 신호를 해석하여, 질문기로부터 보내진 명령의 내용에 따라서, 메모리(1309) 내의 정보의 출력, 또는 메모리(1309) 내에서의 명령의 내용을 보존한다. 제어회로(1309)로부터 출력되는 신호는 부호화되고, 변조회로(1306)에 보내진다. 변조회로(1306)는 상기 신호에 따라서 안테나(1303)에 교류전압을 인가하고, 이것에 의하여 질문기로부터 보내지는 전파를 변조한다. 안테나(1303)에 있어서 변조된 전파는 질문기에서 받아들여진다. 또, 변조 방식도 규격에 의해 진폭 변조, 주파수 변조, 위상 변조 등 여러 가지의 방식이 있지만, 규격에 의거한 변조 방식이면 어떤 변조 방식을 사용하여도 좋다.
메모리(1309)는 불휘발성 메모리나 휘발성 메모리 어느 쪽이나 좋다. 메모리(1309)로서, 예를 들면 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM, 마스크 ROM(Read Only Memory), E PROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory), 플래시 메모리, 유기 메모리 등을 사용할 수 있다.
또, 도 14에 도시한 RF 태그에, 발진회로, 일차전지 또는 이차전지를 형성하여도 좋다.
또한 도 14에서는, 집적회로(1301)에 전기적으로 접속된 안테나(1303)를 1개만 갖는 RF 태그의 구성에 관해서 설명하였지만, 본 발명은 이 구성에 한정되지 않는다. 전력을 수신하기 위한 안테나와, 신호를 수신하기 위한 안테나의, 2개의 안테나가 집적회로(1301)에 전기적으로 접속되어 있어도 좋다. 집적회로에 전기적으로 접속된 안테나가 2개 있으면, 전력을 공급하는 전파의 주파수와 신호를 보내기 위한 전파의 주파수를 구별하여 사용할 수 있다.
본 실시예는, 상기 실시형태와 적절하게 조합하여 실시하는 것이 가능하다.
실시예 2
본 실시예에서는, 반도체 기판(본드 기판)으로부터 지지기판(베이스 기판)에 조합한 반도체막을 사용하여 반도체 소자를 형성하는, 반도체 장치의 제작 방법에 관해서 설명한다.
우선 도 15a에 도시하는 바와 같이, 본드 기판(900) 위에 절연막(901)을 형성한다. 절연막(901)은 산화규소, 질화산화규소, 질화규소 등의 절연성을 갖는 재료를 사용하여 형성한다. 절연막(901)은 단수의 절연막을 사용한 것이어도, 복수의 절연막을 적층하여 사용한 것이어도 좋다. 예를 들면 본 실시예에서는, 본드 기판(900)에 가까운 측으로부터, 질소보다도 산소의 함유량이 높은 산화질화규소, 산소보다도 질소의 함유량이 높은 질화산화규소의 차례로 적층된 절연막(901)을 사용한다.
예를 들면 산화규소를 절연막(901)으로서 사용하는 경우, 절연막(901)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 의해서 형성할 수 있다. 이 경우, 절연막(901)의 표면을 산소 플라즈마 처리로 치밀화하여도 좋다. 또한, 질화규소를 절연막(901)으로서 사용하는 경우, 실란과 암모니아의 혼합가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의해서 형성할 수 있다. 또한, 질화산화규소를 절연막(901)으로서 사용하는 경우, 실란과 암모니아의 혼합가스, 또는 실란과 산화질소의 혼합가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의해서 형성할 수 있다.
또한 절연막(901)으로서, 유기실란가스를 사용하여 화학기상 성장법에 의해 제작되는 산화규소를 사용하여도 좋다. 유기실란가스로서는, 규산에틸(TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(TMS : 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
다음에 도 15a에 도시하는 바와 같이, 본드 기판(900)에, 화살표시로 도시하는 바와 같이 수소 또는 희가스, 또는 수소이온 또는 희가스이온을 조사하여, 본드 기판(900)의 표면으로부터 일정한 깊이의 영역에, 미소 보이드를 갖는 취화층(902)을 형성한다. 취화층(902)이 형성되는 위치는, 상기 조사의 가속 전압에 의해서 결정된다. 그리고 취화층(902)의 위치에 의해, 본드 기판(900)으로부터 베이스 기판(904)에 접합되는 반도체막(908)의 두께가 결정되기 때문에, 조사의 가속 전압은 반도체막(908)의 두께를 고려하여 행한다. 상기 반도체막(908)의 두께는 10nm 내지 200nm, 바람직하게는 10nm 내지 50nm의 두께로 한다. 예를 들면 수소를 본드 기판(900)에 조사하는 경우, 도즈량은 1×1016 내지 1×1017/㎠로 하는 것이 바람직하다.
또, 취화층(902)을 형성하는 상기 공정에서, 본드 기판(900)에 높은 농도의 수소 또는 희가스, 또는 수소이온 또는 희가스이온을 조사하기 때문에, 본드 기판(900)의 표면이 거칠어져 버려, 베이스 기판(904)과의 사이에서의 접합으로 충분한 강도를 얻을 수 없는 경우가 있다. 절연막(901)을 형성함으로써, 수소 또는 희가스, 또는 수소와 희가스의 이온을 조사할 때에 본드 기판(900)의 표면이 보호되고, 베이스 기판(904)과 본드 기판(900)의 사이에서의 접합을 양호하게 할 수 있다.
다음에 도 15b에 도시하는 바와 같이, 절연막(901) 위에 절연막(903)을 형성한다. 절연막(903)은 절연막(901)과 같이, 산화규소, 질화산화규소, 질화규소 등의 절연성을 갖는 재료를 사용하여 형성한다. 절연막(903)은 단수의 절연막을 사용한 것이어도 좋고, 복수의 절연막을 적층하여 사용한 것이어도 좋다. 또한 절연막(903)으로서, 유기실란가스를 사용하여 화학기상 성장법에 의해 제작되는 산화규소를 사용하여도 좋다. 본 실시예에서는, 절연막(903)으로서, 유기실란가스를 사용하여 화학기상 성장법에 의해 제작되는 산화규소를 사용한다.
또, 절연막(901) 또는 절연막(903)에 질화규소, 질화산화규소 등의 배리어성이 높은 절연막을 사용함으로써, 나중에 형성되는 반도체막(909)에 알칼리 금속이나 알칼리토류 금속 등의 불순물이 베이스 기판(904)으로부터 들어가는 것을 막을 수 있다.
또한, 본 실시예에서는, 취화층(902)을 형성한 후에 절연막(903)을 형성하였지만, 절연막(903)은 반드시 형성할 필요는 없다. 단 절연막(903)은 취화층(902)을 형성한 후에 형성되기 때문에, 취화층(902)을 형성하기 전에 형성되는 절연막(901)보다도 그 표면의 평탄성은 높다. 따라서, 절연막(903)을 형성함으로써, 나중에 행하여지는 접합의 강도를 더욱 높일 수 있다.
다음에, 본드 기판(900)과 베이스 기판(904)을 접합하기 전에, 본드 기판(900)에 수소화 처리를 하도록 하여도 좋다. 수소화 처리는, 예를 들면, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
그리고 도 15c에 도시하는 바와 같이, 본드 기판(900)과 베이스 기판(904)을 절연막(903)을 사이에 두도록 겹쳐 도 15d에 도시하는 바와 같이 접합한다. 절연막(903)과 베이스 기판(904)이 접합됨으로써, 본드 기판(900)과 베이스 기판(904)을 접합할 수 있다.
구체적으로는, 베이스 기판(904)과 절연막(903)을 대향시켜, 베이스 기판(904) 또는 본드 기판(900)의 1개소를 외부로부터 가볍게 꽉 누르면, 국소적으로 접합면끼리의 거리가 좁혀짐으로써, 반데르발스 힘(Van der Waals' forces)과 수소 결합에 의해, 베이스 기판(904)과 절연막(903)이 서로 잡아당긴다. 또, 인접한 영역에서도 대향하는 기판간의 거리가 좁혀지기 때문에, 반데르발스 힘이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 접합이 진행되고, 접합은 최종적으로는 베이스 기판(904)과 절연막(903)이 접하는 면의 전역으로 접합이 넓어진다. 또, 상기한 접합은 저온에서 행하는 것이 가능하기 때문에, 베이스 기판(904)은 여러 가지를 사용하는 것이 가능하다. 예를 들면 베이스 기판(904)으로서는, 알루미노 실리케이트 유리, 바륨 보로 실리케이트 유리, 알루미노 보로 실리케이트 유리 등의 유리기판 외에, 석영기판, 사파이어기판 등의 기판을 사용할 수 있다. 또 베이스 기판(904)으로서, 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다.
또, 베이스 기판(904)의 표면에도 절연막을 형성하여 두고, 상기 절연막과 절연막(903)의 사이에서 접합을 행하도록 하여도 좋다. 이 경우, 베이스 기판(904)으로서 상세하게 설명한 것 외에, 스테인레스기판을 포함하는 금속기판을 사용하여도 좋다. 또한, 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 상기 기판과 비교하여 내열 온도가 일반적으로 낮은 경향이 있지만, 제작공정에서의 처리온도에 견딜 수 있는 것이면 베이스 기판(904)으로서 사용하는 것이 가능하다. 플라스틱기판으로서, 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르설폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스티렌수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산비닐, 아크릴수지 등을 들 수 있다.
본드 기판(900)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 사용할 수 있다. 그 외에, 갈륨비소, 인듐인 등의 화합물 반도체로 형성된 단결정 반도체 기판을, 본드 기판(900)으로서 사용할 수 있다. 또한 본드 기판(900)으로서, 결정 격자에 변형을 갖는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘게르마늄 등의 반도체 기판을 사용하여도 좋다. 변형을 갖는 실리콘은, 실리콘보다도 격자 정수가 큰 실리콘게르마늄 또는 질화규소 위에 있어서의 성막에 의해 형성할 수 있다.
또 베이스 기판(904)과 본드 기판(900)을 조합한 후에, 가열 처리 또는 가압 처리를 하여도 좋다. 가열 처리 또는 가압 처리를 함으로써 접합의 강도를 향상시킬 수 있다.
상기 접합을 행한 후, 열 처리를 함으로써, 취화층(902)에 있어서 인접하는 미소 보이드끼리가 결합하고, 미소 보이드의 부피가 증대한다. 그 결과, 도 16a에 도시하는 바와 같이, 본드 기판(900)의 일부였던 반도체막(908)이 취화층(902)에 있어서 본드 기판(900)으로부터 분리된다. 열 처리의 온도는 베이스 기판(904)의 내열 온도 이하로 하는 것이 바람직하고, 예를 들면 400℃ 내지 600℃의 범위 내에서 열 처리를 하면 좋다. 이 분리에 의해, 반도체막(908)이 절연막(901) 및 절연막(903)과 같이 베이스 기판(904)에 접합할 수 있다. 그 후, 절연막(903)과 베이스 기판(904)의 접합을 더욱 강고하게 하기 위해서, 400℃ 내지 600℃의 열 처리를 하는 것이 바람직하다.
반도체막(908)의 결정면 방위는 본드 기판(900)의 면 방위에 따라서 제어할 수 있다. 형성하는 반도체 소자에 최적의 결정면 방위를 갖는 본드 기판(900)을, 적절하게 선택하여 사용하면 좋다. 또한 트랜지스터의 이동도는 반도체막(908)의 결정면 방위에 따라서 다르다. 더욱 이동도가 높은 트랜지스터를 얻고자 하는 경우, 채널의 방향과 결정면 방위를 고려하여 본드 기판(900)의 접합의 방향을 결정하다.
다음에, 접합된 반도체막(908)의 표면을 평탄화한다. 평탄화는 반드시 필수는 아니지만, 평탄화를 함으로써, 나중에 형성되는 트랜지스터에 있어서 반도체막(908)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로 평탄화는 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 또는 액체 제트 연마 등에 의해 행할 수 있다. 반도체막(908)의 두께는 상기 평탄화에 의해 박막화된다.
또 본 실시예에서는, 취화층(902)의 형성에 의해 반도체막(908)을 본드 기판(900)으로부터 분리하는 스마트 커트법을 사용하는 경우에 관해서 개시하였지만, ELTRAN(Epitaxial Layer Transfer), 유전체 분리법, PACE(Plasma Assisted Chemical Etching)법 등의, 다른 접합법을 사용하여 반도체막(908)을 베이스 기판(904)에 접합하도록 하여도 좋다.
다음에, 도 16b에 도시하는 바와 같이, 반도체막(908)을 원하는 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체막(909)을 형성한다.
상기 공정을 거쳐서 형성된 반도체막(909)을 사용하여, 트랜지스터 등의 각종 반도체 소자를 형성할 수 있다. 도 16c에는, 반도체막(909)을 사용하여 형성된 트랜지스터(910)를 예시하고 있다.
상술한 제작 방법을 사용함으로써, 반도체 소자를 제작할 수 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절하게 조합하여 실시하는 것이 가능하다.
실시예 3
실시형태 1에서 개시한 도전막의 에칭 방법을 사용하여 제작된 RF 태그의 하나인 RF 태그는, 안테나의 저항값을 억제할 수 있고, 또한 임피던스의 정합을 취하기 쉽기 때문에, 질문기로부터 보내지는 전력의 손실을 극력 억제할 수 있다. 따라서, 실시형태 1에서 개시한 도전막의 에칭 방법이 적용된 RF 태그는, 집적회로를 고기능화하거나, 또는 통신거리를 길게 하는 것이 가능하기 때문에, 용도의 폭이 넓어진다.
RF 태그가 갖는 집적회로 중에, 데이터를 재기록할 수 없는 ROM 등의 메모리를 형성하여 두면, RF 태그가 장착된 대상물의 위조를 방지할 수 있다. 따라서 예를 들면, 산지, 생산자 등에 의해서 상품가치가 크게 좌우되는 식료품에, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그를 사용하는 것은, 산지, 생산자 등의 위장을 방지하는 데 유용하다.
구체적으로 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그는, 예를 들면, 꼬리표, 정찰, 명찰 등, 대상물의 정보를 갖는 태그에 장착하여 사용할 수 있다. 또는, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그 자체를 태그로서 사용하여도 좋다. 또한 예를 들면, 호적 등본, 주민표, 패스포트, 면허증, 신분증, 회원증, 감정서, 크레디트카드, 캐시카드, 프리페이드카드(prepaid card), 진찰권, 정기승차권 등, 사실을 증명하는 문서에 상당하는 증서에 장착하여도 좋다. 또한 예를 들면, 어음, 수표, 화물교환증, 선화(船貨)증권, 창고증권, 주권, 채권, 상품권, 저당증권 등, 사법상의 재산권을 표시하는 증권에 상당하는 유가 증권에 장착하여도 좋다.
또한 예를 들면, 상품의 라벨에 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그를 붙여 두고, 상기 RF 태그를 사용하여 상품의 유통을 관리하는 이용의 방법도 가능하다.
도 17a에 도시하는 바와 같이, 이면이 점착성을 갖는 상품의 라벨(1401) 등의 지지체에, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그(1402)를 장착한다. 그리고, RF 태그(1402)가 장착된 라벨(1401)을, 상품(1403)에 장착한다. 상품(1403)에 관한 식별정보는, 라벨(1401)에 접합되는 RF 태그(1402)로부터, 무선으로 판독하는 것이 가능하다. 따라서 RF 태그(1402)에 의해, 유통과정에서 상품의 관리가 용이해진다.
예를 들면, RF 태그(1402) 내의 집적회로가 갖는 메모리로서, 기록이 가능한 불휘발성 메모리를 사용한 경우, 상품(1403)의 유통의 프로세스를 기록할 수 있다. 또한 상품의 생산 단계에서의 프로세스를 기록하여 둠으로써, 도매업자, 소매업자, 소비자가 산지, 생산자, 제조연월일, 가공 방법 등을 파악하는 것이 용이해진다.
또한, 서적, DVD, CD 등 내재하고 있는 정보에 가치를 갖는 상품의 경우, 내재하는 정보 모두를 개시할 수 있도록 하면 상품으로서의 가치가 내려가고, 그렇다고 하여 전혀 개시하지 않으면 상품으로서의 가치를 파악하기 어렵다는 문제를 갖고 있다. 상기 상품을, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그를 장착한 포장재로 포장하고, RF 태그에 상품이 갖는 정보의 일부를 기억시켜 둠으로써, 상품의 가치를 떨어뜨리지 않고, 상품의 가치를 고객이 파악하게 할 수 있다. 도 17b에, 서적(1411)을, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그(1413)를 장착한 포장재(1412)로 포장하고 있는 모양을 도시한다.
그리고, 예를 들면 휴대전화와 같은 휴대 정보 단말에 질문기로서의 기능을 부가하여 둠으로써, 고객이 서적(1411)의 내용을 일부 파악할 수 있다.
상기 구성에 의해, 상품에 내재하고 있는 정보를 모두 개시하지 않아도 고객이 상품의 내용을 파악하는 것이 가능하게 된다.
도 17c에, 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그(1420)를 장착한, 무기명 채권류(1421)의 일례를 도시한다. 무기명 채권류(1421)에는, 우표, 차표, 티켓, 입장권, 상품권, 도서권, 문구권, 맥주권, 쌀쿠폰, 각종 기프트권, 각종 서비스권 등이 포함되지만, 물론 이들에 한정되는 것은 아니다. 또 RF 태그(1420)는 무기명 채권류(1421)의 내부에 형성하여도 좋고, 무기명 채권류(1421)의 표면에 노출시키도록 형성하여도 좋다. 실시형태 1에서 개시한 도전막의 에칭 방법을 적용한 RF 태그는, 가요성을 갖는 무기명 채권류(1421)에 장착되더라도, 응력에 의해 파괴되기 어렵고, 마찰에 의해서 생기는 정전기에 의해 파괴되기 어렵다는 메리트를 갖고 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절하게 조합하여 실시하는 것이 가능하다.

Claims (15)

  1. 알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 절연 표면 위에 형성하는 단계;
    상기 도전막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 0.5㎛ 이상 및 5㎛와 상기 도전막의 두께의 90% 중 작은 값 이하의 두께로 남도록 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 절연 표면이 노출되도록 상기 웨트 에칭 후에 상기 도전막을 드라이 에칭으로 에칭하는 단계를 포함하는, 반도체 장치 제작 방법.
  2. 알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 절연 표면 위에 형성하는 단계;
    상기 도전막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 남도록 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 개구 바로 아래 상기 절연 표면이 노출되도록 상기 웨트 에칭 후에 상기 도전막을 드라이 에칭으로 에칭하는 단계를 포함하고,
    상기 도전막 위의 상기 마스크는 상기 드라이 에칭 후에 남는, 반도체 장치 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드라이 에칭에 의해 에칭된 상기 도전막은 RF 태그의 안테나로서 사용되는, 반도체 장치 제작 방법.
  4. 절연 표면 위에 배리어 금속 막을 형성하는 단계;
    알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 상기 배리어 금속 막 위에 형성하는 단계;
    상기 도전막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 0.5㎛ 이상 및 5㎛와 상기 도전막의 두께의 90% 중 작은 값 이하의 두께로 남도록 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 절연 표면이 노출되도록 상기 웨트 에칭 후에 상기 도전막을 드라이 에칭으로 에칭하는 단계를 포함하는, 반도체 장치 제작 방법.
  5. 절연 표면 위에 배리어 금속 막을 형성하는 단계;
    알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 상기 배리어 금속 막 위에 형성하는 단계;
    상기 도전막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 남도록 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 개구 바로 아래 상기 절연 표면이 노출되도록 상기 웨트 에칭 후에 상기 도전막을 드라이 에칭으로 에칭하는 단계를 포함하고,
    상기 도전막 위의 상기 마스크가 상기 드라이 에칭 후에 남는, 반도체 장치 제작 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 배리어 금속 막은 티타늄, 탄탈, 텅스텐, 또는 몰리브덴과 같은 고 융점 금속, 상기 고 융점 금속의 질화물인, 반도체 장치 제작 방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 배리어 금속 막의 두께는 50nm 이상 300nm 이하인, 반도체 장치 제작 방법.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 드라이 에칭에 의해 에칭된 상기 도전막 및 상기 배리어 금속 막은 RF 태그의 안테나로서 사용되는, 반도체 장치 제작 방법.
  9. 절연 표면 위에 제 1 배리어 금속 막을 형성하는 단계;
    알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 상기 제 1 배리어 금속 막 위에 형성하는 단계;
    상기 도전막 위에 제 2 배리어 금속 막을 형성하는 단계;
    상기 제 2 배리어 금속 막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 0.5㎛ 이상 및 5㎛와 상기 도전막의 두께의 90% 중 작은 값 이하의 두께로 남도록 상기 제 2 배리어 금속 막 및 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 절연 표면이 노출되도록 상기 웨트 에칭으로 에칭된 상기 도전막 및 상기 제 1 배리어 금속 막을 드라이 에칭으로 에칭하는 단계를 포함하는, 반도체 장치 제작 방법.
  10. 절연 표면 위에 제 1 배리어 금속 막을 형성하는 단계;
    알루미늄 또는 알루미늄 합금을 포함하는 도전막을 1㎛ 이상 10㎛ 이하의 두께로 상기 제 1 배리어 금속 막 위에 형성하는 단계;
    상기 도전막 위에 제 2 배리어 금속 막을 형성하는 단계;
    상기 제 2 배리어 금속 막 위에 개구를 갖는 마스크를 형성하는 단계;
    상기 도전막의 상기 개구 바로 아래 부분이 남도록 상기 제 2 배리어 금속 막 및 상기 도전막을 웨트 에칭으로 에칭하는 단계; 및
    상기 개구 바로 아래 상기 절연 표면이 노출되도록 상기 웨트 에칭으로 에칭된 상기 도전막 및 상기 제 1 배리어 금속 막을 드라이 에칭으로 에칭하는 단계를 포함하고,
    상기 제 2 배리어 금속 막 위의 상기 마스크는 상기 드라이 에칭 후에 남는, 반도체 장치 제작 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 또는 제 2 배리어 금속 막은 티타늄, 탄탈, 텅스텐, 또는 몰리브덴과 같은 고 융점 금속, 상기 고 융점 금속의 질화물인, 반도체 장치 제작 방법.
  12. 제 9 항 또는 제 11 항에 있어서,
    상기 제 1 또는 제 2 배리어 금속 막의 두께는 50nm 이상 300nm 이하인, 반도체 장치 제작 방법.
  13. 제 9 항 또는 제 12 항에 있어서,
    상기 드라이 에칭으로 에칭된 상기 도전막, 상기 제 1 배리어 금속 막, 및 상기 제 2 배리어 금속 막은 RF 태그의 안테나로서 사용되는, 반도체 장치 제작 방법.
  14. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 드라이 에칭 후 단부에서 상기 절연 표면과 상기 도전 막의 표면 사이에 형성된 테이퍼 각은 50도 이상 90도 이하인, 반도체 장치 제작 방법.
  15. 제 1 항, 제 2 항, 제 4 항, 제 5 항, 제 9 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 웨트 에칭은 불화 암모늄 및 질산을 에천트로서 사용하는, 반도체 장치 제작 방법.
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