JPH10229092A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10229092A
JPH10229092A JP2933797A JP2933797A JPH10229092A JP H10229092 A JPH10229092 A JP H10229092A JP 2933797 A JP2933797 A JP 2933797A JP 2933797 A JP2933797 A JP 2933797A JP H10229092 A JPH10229092 A JP H10229092A
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JP
Japan
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layer
oxide layer
aluminum layer
forming
etching
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Pending
Application number
JP2933797A
Other languages
English (en)
Inventor
Keiji Mita
恵司 三田
Ichizou Kaise
伊知三 貝瀬
Masaki Shinno
正樹 新野
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 初期の等方エッチングで電極にピンホールが
発生する事故を防止した半導体装置の製造方法を提供す
る。 【解決手段】 電極配線29となる第1のアルミ層21
を堆積し、その表面に意図的に第1の酸化物層22を形
成する。第1の酸化物層22の上に再び第2のアルミ層
23を薄い膜厚で形成する。第2のアルミ層23の表面
には、このウェハの製造工程を進める上で不可避的に第
2の酸化物層24が形成される。第2の酸化物層24の
上にレジストマスク25を形成し、第1のアルミ層21
の膜厚の半分程度まで等方エッチングを行い側壁にテー
パ28を形成する。続いて残りの膜厚を異方性エッチン
グして、電極配線29を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電極配線にピンホ
ールが発生することを防止した半導体装置の製造方法に
関する。
【0002】
【従来の技術】LSIの高集積化、高密度化は、集積化
した能動・受動素子間の電気的接続を行う配線技術の高
密度化に大きく左右される。高密度化に伴い電極配線の
線幅はより狭くなり、配線間の距離も狭くなる。配線間
の距離が狭くなると、両者の間に狭い谷間が形成され、
多層配線を行うときの層間絶縁膜の被覆性が悪化するの
で、前記谷間での絶縁膜の被覆性を改善することが新た
な問題点として浮上する。
【0003】この問題点を改善するため、例えば特開平
3ー116930号や、本願出願人における特願平7ー
134507号に記載したように、配線層側壁の上部に
テーパを設けることを提案している。即ち、先ず図5
(A)を参照して、絶縁膜1上に電極配線材料であるア
ルミ層2を形成し、アルミ層2をパターニングするため
のレジストマスク3を形成する。
【0004】図5(B)を参照して、その膜厚の半分程
度まで、アルミ層2を等方性エッチングする。図5
(C)を参照して、レジストマスク3により残りの膜厚
を異方性エッチングして、アルミ層2からなる電極配線
4、5を形成する。図6(A)を参照して、レジストマ
スク3を除去し、図6(B)を参照して、電極配線4、
5を被覆する層間絶縁膜6を形成し、層間絶縁膜6上に
2層目の電極配線7を形成する。
【0005】斯る手法であれば、電極配線4、5の上部
側壁に等方性エッチングによるテーパを形成したので、
層間絶縁膜6の被覆性が改善される。故に層間絶縁膜6
表面の平坦化が容易であり第2の電極配線7のステップ
カバレイジも改善できるので、信頼性の高い高密度配線
を可能とするものである。
【0006】
【発明が解決しようとする課題】しかしながら、図5
(B)の工程で膜厚の途中までしかエッチングしていな
いのに関わらず、本工程が終了した段階で部分的に膜厚
の全部が除去されたピンホールが発生することが明らか
になった。このメカニズムについては未だ明確な回答が
得られていないが、部分的に局部電池的な作用が働いて
いるものと推定している。
【0007】推定したメカニズムを説明する。図7
(A)を参照して、絶縁膜1上に堆積したアルミ層2の
表面には、ウェハを室内の大気中に放置することによっ
て膜厚数十Å程度の自然酸化物(アルミナ:Al↓2O
↓3)9が生じている。自然酸化物であるから膜厚は一
定していない。このようなアルミ層2を混酸エッチャン
トでエッチングすると、先ずエッチングの初期段階にお
いて、真っ先にアルミ層2表面を露出する酸化物のピン
ホール10が生じる。アルミ層2が露出されると、式1
で示したような反応式でアルミが酸化し、3個の電子を
放出する。放出された電子は、酸化物9の表面で式2で
示したような還元反応により前記混酸中の水素イオン
(H+)と結合し、水素ガスとして放出される。このよ
うな局部電池的な作用がアルミ層2のエッチングを加速
し、加速された反応は表面の酸化物9が完全に除去され
るまで続く。
【0008】
【数1】
【0009】
【数2】
【0010】この結果、図7(B)に示すように所望の
膜厚(図示符号11)をエッチングしても前記加速エッ
チングされた部分は局部的に過大にエッチングされ(図
示符号12)、これがアルミ層のピンホール13として
形成されるのである。アルミ層のピンホール13は、そ
れが除去される部分であれば問題ないが、例えば図7
(C)に示すように配線14にまたがるような部分に発
生すると、配線14の線幅が部分的に細くなる様な形状
に加工される(図示符号15)。この形状でも電気的接
続だけは保たれるので、集積回路としての回路動作は可
能であるが、信頼性の面では全く欠如することになる。
このような製品を完成後の電気的試験測定で選別するこ
とは不可能であり、出荷された後で故障する原因にな
る。従って装置の信頼性を大幅に損なうという欠点があ
った。
【0011】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、アルミ層表面に第1の酸化物
層を形成し、第1の酸化物層の上に第2のアルミ層を形
成し、第2のアルミ層の上に第2の酸化物層を形成する
ことにより、ピンホールの発生を大幅に抑制した半導体
装置の製造方法を提供するものである。
【0012】本発明によれば、アルミ層の加速エッチン
グが第1の酸化物層表面で一時停滞し、停滞している間
に上の第2の酸化物層を除去できるので、ピンホールの
発生までには至らないようにエッチングすることができ
る。
【0013】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。先ず図1(A)を参照して、受動素
子/能動素子を形成したシリコン半導体基板を被覆する
絶縁膜20上に、第1層目の電極配線を形成すべく第1
のアルミ層21をスパッタ手法によって形成する。必要
箇所では絶縁膜20にコンタクトホールが設けられ、第
1のアルミ層21と基板表面に形成した素子の拡散領域
とのオーミックコンタクトが取られている。一例とし
て、下層に膜厚1000Å程度のチタン(Ti)、タン
グステン(W)等からなるバリアメタル21aを形成
し、その上に膜厚0.5μ程度の、1重量%のシリコン
を含有するアルミニウム・シリコンからなる第1のアル
ミ層21を形成した。バリアメタル21a自体は本発明
の骨子に関係しない。
【0014】図1(B)を参照して、第1のアルミ層2
1の表面に、膜厚数〜数十Åの第1の酸化物層22を意
図的に形成する。第1の酸化物層はアルミと雰囲気中の
酸素とを結合させたアルミナ(Al2O3)、またはア
ルミとアルミナとの混合物である。図1(C)を参照し
て、2回目のスパッタ処理により、第1の酸化物層22
の上に第1のアルミ層21と同じ組成で第2のアルミ層
23を形成する。膜厚は第1のアルミ層21より薄く、
0.1μ程度とする。
【0015】図2(A)を参照して、第2のアルミ層2
3を形成した半導体ウェハをスパッタ装置のチャンバか
ら取り出してその表面を空気中に曝すことにより、第2
のアルミ層23の表面を自然酸化させて膜厚数十Åの第
2の酸化物層24を形成する。第2の酸化物層24は半
導体を製造する上で不可避的に形成されるものである。
【0016】図2(B)を参照して、電極配線を形成す
べく第2の酸化物層24の上にホトレジストを塗布し、
所望パターンを露光・現像してレジストマスク25を形
成する。図2(C)を参照して、レジストマスク25を
形成した半導体ウェハを混酸エチャント(H↓3PO↓
4+HNO↓3+CH↓3(OOH))に浸す。このウ
ェットエッチングは第1のアルミ層21の膜厚の半分
(0.3μ)程度エッチングするように時間制御する
が、その初期段階において従来例で説明した現象により
ピンホール26が生じる。ピンホール26が第1の酸化
物層22の達すると、露出するアルミ表面がピンホール
26の側壁部分だけになり、放出される電子(e−)が
減少するので、アルミの増速エッチングが停滞する。
【0017】図3(A)を参照して、前記増速エッチン
グが停滞している間に、第2の酸化物層24がエッチャ
ントに溶解して全面的に除去され、更に停滞している期
間と前後して第2のアルミ層23の溶解が進行する。図
3(B)を参照して、第2のアルミ層23が完全に除去
され、続いて第1の酸化物層22の溶解が進行する。第
2の酸化物層24が、ウェハを比較的長時間大気中に曝
し且つ他の工程(ホトエッチングなど)の処理に曝され
ることにより、膜厚、膜質共に不均一である(故にエッ
チング初期段階で局所的に速く除去される部分と遅く除
去される部分とが生じる)のに対し、第1の酸化物層2
2は時間制御によりほぼ均一の膜厚・膜質で極薄く形成
でき、しかもその上を第2のアルミ層23で保護するこ
とで膜の変化がないので、従来のような局部電池による
増速エッチングは発生しにくく、全面的にほぼ同時刻で
除去されると考えている。発生したとしても、図2
(C)で発生するピンホール26の影響27が少し残る
程度で、少なくとも膜厚の全部が除去されるような不具
合は生じないと考えている。
【0018】図3(C)を参照して、引き続きウェット
エッチングにより第1のアルミ層21を除去し、第1の
アルミ層21の膜厚を半分程度(0.3μ)を残すよう
に時間制御でエッチングを停止する。等方性エッチング
であるから、膜厚方向にエッチングされると同時に横方
向へのエッチングも進行し、第1のアルミ層21にテー
パ部28を形成する。
【0019】図4(A)を参照して、今度はウェハをR
IE装置などのドライエッチング装置に移設し、BCl
3+Cl2等のガス中の異方性エッチングにより第1の
アルミ層21の残りの膜厚とバリアメタル21aを除去
する。図4(B)を参照して、レジストマスク25を除
去することにより、上部にテーパ28を具備する電極配
線29が完成する。
【0020】図4(C)を参照して、多層配線構造を得
るために、電極配線29を被覆する層間絶縁膜30を堆
積し、層間絶縁膜29に層間接続用のスルーホールを開
口し、アルミ材料の堆積とパターニングにより2層目の
電極配線31を形成する。層間絶縁膜30としては、P
SG膜、BPSG膜、SiN膜、TEOS膜、ポリイミ
ド系絶縁膜、およびこれらの複合構造が挙げられる。電
極配線29にテーパ28を形成したことにより、隣接す
る電極配線29間の谷間が大きく広がり、層間絶縁膜3
0の被覆性が改善される。
【0021】以上に説明した製造方法において、第1の
酸化物層22の形成方法を以下の3種類で実験した。 (1)手法1:複数のチャンバ室を持つマルチチャンバ
・スパッタ装置を用い、第1のアルミ層21を堆積した
後、ウェハを他のチャンバに移送し、当該チャンバ内で
2E−7torr程度の真空中に100秒間ウェハを放
置した。その後同チャンバ内で第2のアルミ層23を堆
積する。
【0022】(2)手法2:複数のチャンバ室を持つマ
ルチチャンバ・スパッタ装置を用い、第1のアルミ層2
1を堆積した後、ウェハを他のチャンバに移送し、当該
チャンバ内で酸素混合ガスを導入した1mtorr程度
の真空中に100秒間ウェハを放置した。その後同チャ
ンバ内で第2のアルミ層23を堆積する。 (3)手法3:第1のアルミ層21を堆積した後、ウェ
ハをチャンバから一旦外に取り出して大気に曝し、再び
チャンバ内に設置して第2のアルミ層22を堆積した。
放置する時間は数秒から数十秒である。
【0023】これらの手法で第1の酸化物層22を形成
したウェハと、形成しない従来品のウェハとを用いて、
同パターンの電極配線29を同条件でエッチング処理し
たときのピンホールの発生状況を観測した。尚、従来品
のアルミ層の膜厚は、第1のアルミ層21と第2のアル
ミ層23との膜厚の和と同じ(0.6μ)にした。その
結果を示すのが図8である。従来手法では1平方ミリメ
ートルあたり3000個程度のピンホールが観測された
のに対し、手法1の真空中放置では約10分の1の発生
確率となり、手法2の酸素混合ガス供給と手法3の大気
開放では100分の1の発生確率となった。手法2、3
程度の確率であれば、ピンホールの発生をほぼ完全に防
止したと考えることができる。よって本発明によれば、
従来のようなピンホールによる信頼性低下を招くことな
く、上部にテーパ28を形成した電極配線29を製造す
ることができるものである。
【0024】
【発明の効果】以上に説明したとおり、本発明によれば
従来のピンホールの発生を抑制/防止できる利点を有す
る。これにより、配線技術の高密度高集積化に寄与する
ことができ、且つ装置の信頼性を大幅に向上することが
できる利点を有する。
【図面の簡単な説明】
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための断面図である。
【図3】本発明を説明するための断面図である。
【図4】本発明を説明するための断面図である。
【図5】従来例を説明するための断面図である。
【図6】従来例を説明するための断面図である。
【図7】従来例を説明するための(A)断面図、(B)
断面図、(C)平面図である。
【図8】本発明の効果を説明するための図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 電極配線を形成する第1の電極層を被着
    する工程と、 前記第1の電極層の上に第1の酸化物層を形成する工程
    と、 前記第1の酸化物層の上に第2の電極層を形成する工程
    と、 前記第2の電極層の上に第2の酸化物層を形成する工程
    と、 前記第2の酸化物層の上にレジスト膜を形成する工程
    と、 前記レジスト膜をマスクとして前記第1の電極層の膜厚
    の途中まで等方性エッチングを行う工程と、 前記レジスト膜をマスクとして残りの前記第1の電極層
    を異方性エッチングする工程と、を具備することを特徴
    とする半導体装置の製造方法。
  2. 【請求項2】 前記第1の酸化物層を、チャンバ内にウ
    ェハを放置することで形成したことを特徴とする請求項
    1記載の半導体装置の製造方法。
  3. 【請求項3】 前記第1の酸化物層を、酸化性雰囲気を
    導入したチャンバ内にウェハを設置する事で形成したこ
    とを特徴とする請求項1記載の半導体装置の製造方法。
  4. 【請求項4】 前記第1の酸化物層を、前記第1の電極
    層を形成した後チャンバからウェハを取り出して大気中
    に曝すことにより形成したことを特徴とする請求項1記
    載の半導体装置の製造方法。
  5. 【請求項5】 前記等方性エッチングがウェット手法で
    あり前記等方性エッチングがドライ手法であることを特
    徴とする請求項1記載の半導体装置の製造方法。
JP2933797A 1997-02-13 1997-02-13 半導体装置の製造方法 Pending JPH10229092A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260322A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260322A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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