本発明は、無線での通信が可能な半導体装置に関する。
無線で識別情報などのデータの送受信が可能なIDチップに代表される半導体装置は、様々な分野において実用化が進められており、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。IDチップは、無線タグ、RFID(Radio frequency identification)タグ、ICタグとも呼ばれており、アンテナと、半導体基板を用いて形成された集積回路とを有しているタイプが、現在実用化されている。
ところでIDチップは、別々に形成された集積回路とアンテナとを後に接続する場合と、集積回路とアンテナとを同一の基板に連続して形成(一体形成)する場合とがある。
別々に形成された集積回路とアンテナとを後に接続するIDチップの場合、集積回路とアンテナの接続箇所において不良が起こりやすく、歩留まりを高めることが難しい。さらにIDチップは、用途によって紙、プラスチックなどの可撓性を有する素材(フレキシブルな素材)に取り付けられることも想定される。そのため、集積回路とアンテナとが良好に接続されたとしても、使用に際し、集積回路の形成されている基板に応力が加えられることがある。よって応力により接続箇所に不良が生じやすく、信頼性が低いという問題がある。
一方、集積回路とアンテナとを一体形成するIDチップの場合、別々に形成する場合と異なり、接続箇所の不良が起こりにくい。しかし、基板一枚あたりから得られるIDチップの数を確保しようとすると、自ずとアンテナを形成するためのエリアが限られてくる。そのため、アンテナの寸法の制約により、利得の高いアンテナを形成することが難しい。
また一般的に集積回路を形成するのに用いられている半導体基板は、可撓性に乏しく、機械的強度が低いのが難点であるが、集積回路自体の面積を縮小化することで、機械的強度をある程度向上させることは可能である。しかしこの場合、回路規模の確保が難しくなり、IDチップの用途が制限されるので好ましくない。よって、集積回路の回路規模の確保を重要視すると、やみくもに集積回路の面積を縮小化することは妥当ではない。
上記問題に鑑み、本発明は、アンテナの利得を高め、回路規模を抑えることなく集積回路の機械的強度を高めることができる、IDチップの提供を課題とする。さらに本発明は、該IDチップを用いた包装材、タグ、証書、紙幣及び有価証券に関する。
本発明のIDチップに代表される半導体装置は、薄膜の半導体膜で形成された半導体素子が用いられた集積回路と、該集積回路に接続されたアンテナとを有する。そしてアンテナと集積回路とは一体形成されており、アンテナの有する導線または導電膜は、集積回路が形成されている基板を間に挟むように、2層に分けて形成されている。導線または導電膜を2層に分けて形成することで、集積回路が形成されている基板の上下に存在するスペースを、無駄なくアンテナのためのエリアとして活用することができる。よって、アンテナの寸法の制約を緩和することができ、利得の高いアンテナを形成することができる。このような本発明のアンテナと集積回路とが一体形成されたIDチップは、無線チップとも呼ばれる。
なおアンテナは、単数であっても複数であっても良い。例えば、2層に分けて形成された導線または導電膜を電気的に接続することで、これら2層に分けて形成された導線または導電膜を1つのアンテナとして用いることができる。また2層に分けて形成された導線または導電膜を電気的に分離させておくことで、これら2層に分けて形成された導線または導電膜を、それぞれ別個の機能を有する2つのアンテナとして用いることができる。
2層に分けて形成された導線または導電膜を電気的に分離させておく場合、2つのアンテナの一方を、信号の送受信のために用い、他方を集積回路への電源の供給のために用いることができる。或いは、2つのアンテナの一方を、信号の送信のために用い、他方を信号の受信及び集積回路への電源の供給のために用いることもできる。
なお、集積回路及びアンテナは、基板上に直接形成されていても良いし、基板上に形成した後に剥離され、別途用意された基板に貼り合わされていても良い。集積回路の貼り合わせは、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離し、貼り合わせる方法、耐熱性の高い基板と集積回路の間に剥離層を設け、レーザ光の照射またはエッチングにより該剥離層を除去することで基板と集積回路とを剥離し、貼り合わせる方法、集積回路が形成された耐熱性の高い基板を機械的に削除または溶液やガスによるエッチングで除去することで集積回路を基板から切り離し、貼り合わせる方法等、様々な方法を用いることができる。
また、別途作製された集積回路どうしを貼り合わせることで、集積回路を積層し、回路規模やメモリの容量を大きくするようにしても良い。集積回路は半導体基板で作製したIDチップに比べて飛躍的に薄いので、複数の集積回路を積層させてもIDチップの機械的強度をある程度維持することができる。積層した集積回路どうしの接続は、フリップチップ法、TAB(Tape Automated Bonding)法、ワイヤボンディング法などの、公知の接続方法を用いることができる。
さらに本発明は、上記IDチップを用いた包装材、タグ、証書、紙幣及び有価証券もその範疇に含む。本発明において包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。また本発明においてタグとは、荷札、値札、名札など、該タグが付加される対象物の情報を有する札に相当する。また本発明において証書とは、戸籍謄本、住民票、パスポート、免許証、身分証、会員証、クレジットカード、キャッシュカード、プリペイドカード、診察券、定期券など、事実を証明する文書に相当する。また本発明において有価証券とは、手形、小切手、貨物引換証、船貨証券、倉庫証券、株券、債券、商品券、抵当証券など、私法上の財産権を表示する証券に相当する。
本発明は上記構成により、アンテナの寸法の制約を緩和することができ、よって利得を高めることができる。
またアンテナの寸法を抑えることなく、機能が異なる複数のアンテナを形成することができる。特にアンテナを機能ごとに使い分けることで、各機能に合わせてアンテナ及び集積回路を最適化することができる。例えば、信号の送受信のためのアンテナと、集積回路への電源の供給のためのアンテナとを形成した場合、後者のアンテナを電源の供給に有利になるように設計することができる。よって、より高い電源電圧を得ることができ、集積回路の動作マージンを広げることができる。また信号の送信のためのアンテナと、信号の受信及び集積回路への電源の供給のためのアンテナとを形成した場合、前者のアンテナを信号の送信に有利になるように設計することができる。よって、より小さい電流で負荷変調を前者のアンテナに与えることができるため、低いオン電流しか得られないTFTであっても、負荷変調を与えるためのスイッチとして用いることができ、また信号の送信のために消費される電力を抑えることができる。
また集積回路とアンテナとを一体形成することで、集積回路とアンテナとの接続不良の発生を抑えることができる。さらに、可撓性を有する基板を用いる場合、該基板に応力が加えられることにより発生する接続不良をも抑えることができ、信頼性の向上に繋がる。
また、薄膜の半導体膜で形成された半導体素子を用いて、集積回路を形成するので、可撓性を有する基板を用いることが可能であり、半導体基板を用いた集積回路ほど面積を小さくせずとも、高い機械的強度を得ることができる。よって、回路規模を抑えなくとも集積回路の機械的強度を高め、IDチップの用途範囲をより広げることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
図1(A)〜(C)を用いて、本発明のIDチップの構成について説明する。図1(A)に、本発明のIDチップの一形態を斜視図で示す。また図1(B)に、図1(A)に示したIDチップを裏側から見た様子を、斜視図で示す。100は集積回路、101はアンテナが有する第1の導線、102はアンテナが有する第2の導線に相当する。また103は基板に相当し、集積回路100は基板103上に形成されている。
第1の導線101と集積回路100は、基板103の同一の面に形成されており、なおかつ第1の導線101は集積回路100に電気的に接続されている。また第2の導線102は、第1の導線101及び集積回路100が形成されている面とは反対の面に形成されている。つまり、第1の導線101と第2の導線102は、基板103を間に挟むように形成されている。
また図1(A)、図1(B)では、第1の導線101と第2の導線102が電気的に接続されている。なお図1(A)、図1(B)では第1の導線101と第2の導線102で、1つのアンテナを形成しているが、本発明はこの構成に限定されない。第1の導線101と第2の導線102とで、それぞれ別個のアンテナを形成する場合、第1の導線101と第2の導線102を電気的に分離させる。この場合、第2の導線102も集積回路100に電気的に接続する。
次に図1(C)に、図1(A)に示すIDチップの、A−A’における断面図を示す。なお図1(C)では、集積回路100に含まれる半導体素子の一例として、TFT(薄膜トランジスタ)104を示しているが、集積回路100に用いられる半導体素子はTFTに限定されない。例えば、TFTの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。TFTを覆っている層間絶縁膜105上に、第1の導線101が形成されている。
また図1(C)に示すように、基板103上には、層間絶縁膜105の他にも、各種絶縁膜、導電膜が積層するように形成されている。層間絶縁膜105を含むこれらの層106と、基板103とには、コンタクトホール107が形成されている。そして図1(C)では、該コンタクトホールを介して、第1の導線101と第2の導線102とが接続されている。なお第1の導線101と第2の導線102は、第1の導線101及び第2の導線102以外の配線を用いて電気的に接続されていても良いし、第1の導線101と第2の導線102とが直接接するように接続されていても良い。
なお本発明のIDチップは、アンテナとして用いる導線を、必ずしも露出させておく必要はない。図2(A)〜(E)を用いて、本発明のIDチップの一形態について説明する。
図2(A)に、図1(C)に示したIDチップと同様に、第1の導線201と第2の導線202が露出した状態の、IDチップの断面図を示す。集積回路203は、第1の導線201と第2の導線202の間の層に形成されている。そして集積回路203は、第1の導線201または第2の導線202と重なっていても良いし、重ならないように形成されていても良い。
次に図2(B)に、第1の導線201、第2の導線202及び集積回路203がカバー材204上に載置され、なおかつ樹脂205によって覆われている様子を示す。なお図2(B)では、第1の導線201、第2の導線202及び集積回路203が、樹脂205のみによってカバー材204上に固定されている例を示しているが、本発明はこの構成に限定されない。第1の導線201、第2の導線202及び集積回路203を、接着性を有する材料でカバー材204上に固定してから、樹脂205で覆うようにしても良い。
図2(B)に示す構成により、IDチップの機械的強度を向上させることができる。
次に図2(C)に、第1の導線201、第2の導線202及び集積回路203が、2つのカバー材204a、204bの間に、樹脂205と共に挟まれている様子を示す。なお図2(C)では、第1の導線201、第2の導線202及び集積回路203が、樹脂205のみによって2つのカバー材204a、204bの間に固定されている例を示しているが、本発明はこの構成に限定されない。第1の導線201、第2の導線202及び集積回路203を、接着性を有する材料で、2つのカバー材204a、204bのいずれか一方に固定してから、樹脂205と共に2つのカバー材204a、204bの間に挟むようにしても良い。
図2(C)に示す構成により、IDチップの機械的強度を向上させることができる。
次に図2(D)に、第1の導線201、第2の導線202及び集積回路203が、2つのカバー材204a、204bの間に、樹脂205と共に挟まれている様子を示す。図2(D)では、図2(C)と異なり、カバー材204bに凹部が形成されており、該凹部と第1の導線201、第2の導線202及び集積回路203が重なっている。なお図2(D)では、第1の導線201、第2の導線202及び集積回路203が、樹脂205のみによって2つのカバー材204a、204bの間に固定されている例を示しているが、本発明はこの構成に限定されない。第1の導線201、第2の導線202及び集積回路203を、接着性を有する材料で、2つのカバー材204a、204bのいずれか一方に固定してから、樹脂205と共に2つのカバー材204a、204bの間に挟むようにしても良い。
図2(D)に示す構成により、IDチップの機械的強度を向上させることができる。
次に図2(E)に、第1の導線201、第2の導線202及び集積回路203が、2つのカバー材204a、204bの間に、樹脂205と共に挟まれている様子を示す。図2(E)では、図2(C)図2(D)と異なり、2つのカバー材204a、204bの両方に、凹部が向かい合うように形成されており、該凹部と第1の導線201、第2の導線202及び集積回路203が重なっている。なお図2(E)では、第1の導線201、第2の導線202及び集積回路203が、樹脂205のみによって2つのカバー材204a、204bの間に固定されている例を示しているが、本発明はこの構成に限定されない。第1の導線201、第2の導線202及び集積回路203を、接着性を有する材料で、2つのカバー材204a、204bのいずれか一方に固定してから、樹脂205と共に2つのカバー材204a、204bの間に挟むようにしても良い。
図2(E)に示す構成により、IDチップの機械的強度を向上させることができる。
なお本発明では、カバー材をIDチップの一部と見なすこともできるし、IDチップとは別個の部材と見なすこともできる。
次に、本発明のIDチップの作製方法について説明する。まず図3(A)に示すように、基板301上に、集積回路に用いられる半導体素子302を形成する。次に、半導体素子302を覆うように層間絶縁膜303を形成する。そして、層間絶縁膜303上に、半導体素子302の少なくとも1つと電気的に接続された、配線304を形成する。なお配線304は、半導体素子302の1つと電気的に接続されていても良いし、直接接続されていても良い。
次に図3(B)に示すように、基板301と、該基板301上の各種絶縁膜で形成されている層305とを貫通するような、コンタクトホール306を形成する。各種絶縁膜で形成されている層305には、層間絶縁膜303も含まれる。コンタクトホール306の形成は、例えばCO2レーザなどのレーザを用いて行なっても良いし、エッチングを用いて行なっても良い。なおエッチングに用いるエッチャントは、基板301や層305を形成している各種絶縁膜の材料に合わせて、適宜選択する。
例えば、基板301としてガラス基板を用いている場合、基板301のエッチングには、エッチャントとしてHF、HBF4、NaOH、Na2CO3などを用いることができる。
次に、図3(C)に示すように、層間絶縁膜303上に、第1の導線307を形成する。第1の導線307は、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。第1の導線307は、配線304と接するように形成する。また、第1の導線307をコンタクトホール306と重なるように形成することで、コンタクトホール306の内部の側壁にも、第1の導線307の一部が回り込むように形成する。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出して所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。また印刷法にはスクリーン印刷法、オフセット印刷法などが含まれる。
次に図3(D)に示すように、基板301の、半導体素子302が形成されている側とは反対の側に、第2の導線308を形成する。第2の導線308は、第1の導線307と同様に、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。そして、第2の導線308をコンタクトホール306と重なるように形成することで、コンタクトホール306の内部の側壁にも、第2の導線308の一部が回り込むように形成する。よって、第1の導線307と第2の導線308とを、コンタクトホール306において接続させることができる。
図3(D)に示す工程まで終了したら、図2(A)〜(E)に示したように、樹脂またはカバー材を用いて、IDチップの機械的強度を高めるようにしても良い。
なお図3(C),(D)では、第1の導線307を形成してから第2の導線308を形成しているが、第2の導線308を形成してから第1の導線307を形成するようにしても良い。
次に、本発明のIDチップの、図3(A)〜(D)とは異なる作製方法について説明する。まず図4(A)に示すように、第1の基板311上に、剥離層312、下地膜313を順に形成する。剥離層312は、後にエッチングにより除去したり、応力などで分離したりできる材料を用いることが望ましい。下地膜313は、Naなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられる半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜313は、後に行なわれる半導体素子の剥離工程において、半導体素子を保護する役目も有している。
そして下地膜313上に、集積回路に用いられる半導体素子314を形成する。次に、半導体素子314を覆うように層間絶縁膜315を形成する。そして、層間絶縁膜315上に、半導体素子314の少なくとも1つと電気的に接続された、配線316を形成する。なお配線316は、半導体素子314の1つと電気的に接続されていても良いし、直接接続されていても良い。
次に、剥離層312を除去または分離することで、半導体素子314から第1の基板311を剥離する。図4(B)では、剥離層312を除去することで、第1の基板311を剥離する例を示す。なお剥離層312をエッチングにより除去する場合は、配線316及び層間絶縁膜315を覆うように保護層を形成して、配線316及び層間絶縁膜315をエッチャントから保護するようにしても良い。
次に図4(C)に示すように、剥離した半導体素子314を、別途用意した第2の基板322に、接着性を有する材料を用いて貼り合わせる。なお図4(C)では、接着剤317を用いて、半導体素子314を第2の基板322に貼り合わせる例を示す。
次に図4(D)に示すように、第2の基板322と、該第2の基板322上の各種絶縁膜で形成されている層318とを貫通するような、コンタクトホール319を形成する。各種絶縁膜で形成されている層318には、層間絶縁膜315も含まれる。第2の基板322としてプラスチックを用いる場合、コンタクトホール319の形成は、例えばCO2レーザなどのレーザを用いて行なっても良いし、エッチングを用いて行なっても良い。なおエッチングに用いるエッチャントは、第2の基板322や層318を形成している各種絶縁膜の材料に合わせて、適宜選択する。
例えば、第2の基板322としてアクリルを用いている場合、酸素プラズマを用いたエッチング、SF6、CF4を用いたドライエッチングでコンタクトホール319の形成を行なうことができる。
次に図4(E)に示すように、層間絶縁膜315上に、第1の導線320を形成する。第1の導線320は、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。そして、第1の導線320は、配線316と接するように形成する。また、第1の導線320をコンタクトホール319と重なるように形成することで、コンタクトホール319の内部の側壁にも、第1の導線320の一部が回り込むように形成する。
次に第2の基板322の、半導体素子314が形成されている側とは反対の側に、第2の導線321を形成する。第2の導線321は、第1の導線320と同様に、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。そして、第2の導線321をコンタクトホール319と重なるように形成することで、コンタクトホール319の内部の側壁にも、第2の導線321の一部が回り込むように形成する。よって、第1の導線320と第2の導線321とを、コンタクトホール319において接続させることができる。
図4(E)に示す工程まで終了したら、図2に示したように、樹脂またはカバー材を用いて、IDチップの機械的強度を高めるようにしても良い。
なお図4(E)では、第1の導線320を形成してから第2の導線321を形成しているが、第2の導線321を形成してから第1の導線320を形成するようにしても良い。
なお図3、図4では、第1の導線または第2の導線のコンタクトホールにおける回り込みを利用して、第1の導線と第2の導線を接続する例を示しているが、本発明はこの構成に限定されない。複数の配線を用いて第1の導線と第2の導線を電気的に接続するようにしても良いし、ダマシンプロセスを用いて形成された配線を用いて第1の導線と第2の導線を電気的に接続するようにしても良い。
次に、本発明のIDチップの、図3、図4とは異なる作製方法について説明する。まず図5(A)に示すように、第1の基板331上に、剥離層332、下地膜333を順に形成する。剥離層332は、後にエッチングにより除去したり、応力などで分離したりできる材料を用いることが望ましい。下地膜333は、Naなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられる半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜333は、後に行なわれる半導体素子334の剥離工程において、半導体素子を保護する役目も有している。
そして下地膜333上に、集積回路に用いられる半導体素子334と、配線351とを形成する。半導体素子334としてトップゲート型のTFTを用いる場合、該TFTのゲート電極と配線351とを、導電膜のパターニングにより共に形成することができる。次に、半導体素子334を覆うように層間絶縁膜335を形成する。そして、層間絶縁膜335上に、半導体素子334の少なくとも1つと電気的に接続された、配線336、配線352を形成する。なお配線336は、半導体素子334の1つと電気的に接続されていても良いし、直接接続されていても良い。また配線352は、配線351と電気的に接続されていても良いし、直接接続されていても良い。
次に層間絶縁膜335上に、第1の導線340を形成する。第1の導線340は、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。そして、第1の導線340は、配線336、配線352と接するように形成する。
次に図5(B)に示すように、第1の導線340及び層間絶縁膜335を覆うように樹脂353を形成し、該樹脂353にカバー材354を貼り合わせる。
次に図5(C)に示すように、剥離層332を除去または分離することで、半導体素子334から第1の基板331を剥離する。図5(C)では、剥離層332を除去することで、第1の基板331を剥離する例を示す。なお剥離層332をエッチングにより除去する場合は、樹脂353及びカバー材354を腐食させないようなエッチャントを用いる。
次に図5(D)に示すように、エッチングなどにより下地膜333の一部にコンタクトホールを形成することで、配線351の一部を露出させる。そして、配線351の露出している部分及び下地膜333に接するように、第2の導線341を形成する。第2の導線341は、第1の導線340と同様に、スパッタ法、CVD法、印刷法、液滴吐出法などを用いて形成することができる。第2の導線341を配線351と接するように形成することで、結果的に第1の導線340と第2の導線341とを、電気的に接続することができる。
図5(D)に示す工程まで終了したら、図2に示したように、さらに樹脂またはカバー材で第2の導線341及び下地膜333を覆うなどして、IDチップの機械的強度を高めるようにしても良い。
次に、本発明のIDチップに用いられるアンテナの形態について説明する。アンテナとして用いられる第1の導線と第2の導線は、互いに接続されていても良いし、電気的に分離されていても良い。図6(A)に、第1の導線601と第2の導線602とが接続されている場合の、IDチップの構成を示す。図6(A)では、第1の導線601と第2の導線602とが接続されていることで、第1の導線601と第2の導線602とを1つのアンテナとして用いることができる。そして603は集積回路に相当し、第1の導線601及び第2の導線602は、集積回路603に接続されている。
また図6(B)に、第1の導線611と第2の導線612とが電気的に分離されている場合の、IDチップの構成を示す。図6(B)では、第1の導線611と第2の導線612とが電気的に分離されているので、第1の導線611と第2の導線612とを、それぞれ別個のアンテナとして用いることができる。そして613は集積回路に相当し、第1の導線611及び第2の導線612は、それぞれ集積回路613に接続されている。
次に図7に、図6(A)に示したIDチップの、他の機能的な構成の一形態をブロック図で示す。
図7に示すIDチップでは、第1の導線601と第2の導線602とを直列に接続することで、1つのアンテナ605が形成されている。なお604は、アンテナ605の両端子間に形成される容量に相当する。集積回路603は、整流回路606、復調回路607、変調回路608、マイクロプロセッサ609、メモリ610を有している。なおメモリ610は1つに限定されず、複数であっても良く、SRAM、フラッシュメモリ、ROMまたはFeRAM(Ferroelectric RAM)などを用いることができる。
リーダ/ライタから電波として送られてきた信号は、アンテナ605において電磁誘導により交流の電気信号に変換される。復調回路607では該交流の電気信号を復調し、後段のマイクロプロセッサ609に送信する。また整流回路606では、交流の電気信号を用いて電源電圧を生成し、後段のマイクロプロセッサ609に供給する。マイクロプロセッサ609では、入力された信号に従って各種演算処理を行なう。メモリ610にはマイクロプロセッサ609において用いられるプログラム、データなどが記憶されている他、演算処理時の作業エリアとしても用いることができる。
そしてマイクロプロセッサ609から変調回路608にデータが送られると、変調回路608は該データに従ってアンテナ605に負荷変調を加えることができる。リーダ/ライタは、アンテナ605に加えられた負荷変調を電波で受け取ることで、結果的にマイクロプロセッサ609からのデータを読み取ることができる。
なおIDチップは、必ずしもマイクロプロセッサ609を有している必要はない。
次に図8に、図6(B)に示したIDチップの、他の機能的な構成の一形態をブロック図で示す。ただし図8では、信号の受信及び集積回路613への電源の供給のためのアンテナを第1の導線611で形成し、信号の送信のためのアンテナを第2の導線612で形成する場合について説明する。
図8に示すIDチップでは、第1の導線611と第2の導線612とを電気的に分離することで、第1のアンテナ621と第2のアンテナ622とがそれぞれ形成されている。なお614は、第1のアンテナ621の両端子間に形成される容量に相当する。また615は、第2のアンテナ622の両端子間に形成される容量に相当する。
集積回路613は、整流回路616、復調回路617、変調回路618、マイクロプロセッサ619、メモリ620を有している。なおメモリ620は1つに限定されず、複数であっても良く、SRAM、フラッシュメモリ、ROMまたはFRAM(登録商標)などを用いることができる。
リーダ/ライタから電波として送られてきた信号は、第1のアンテナ621において電磁誘導により交流の電気信号に変換される。復調回路617では該交流の電気信号を復調し、後段のマイクロプロセッサ619に送信する。また整流回路616では、交流の電気信号を用いて電源電圧を生成し、後段のマイクロプロセッサ619に供給する。マイクロプロセッサ619では、入力された信号に従って各種演算処理を行なう。メモリ620にはマイクロプロセッサ619において用いられるプログラム、データなどが記憶されている他、演算処理時の作業エリアとしても用いることができる。
そしてマイクロプロセッサ619から変調回路618にデータが送られると、変調回路618は該データに従って第2のアンテナ622に負荷変調を加えることができる。リーダ/ライタは、第2のアンテナ622に加えられた負荷変調を電波で受け取ることで、結果的にマイクロプロセッサ619からのデータを読み取ることができる。
なおIDチップは、必ずしもマイクロプロセッサ619を有している必要はない。
次に図9に、図6(B)に示したIDチップの、他の機能的な構成の一形態をブロック図で示す。ただし図9では、集積回路613への電源の供給のためのアンテナを第1の導線611で形成し、信号の送受信のためのアンテナを第2の導線612で形成する場合について説明する。
図9に示すIDチップでは、図8の場合と同様に、第1の導線611と第2の導線612とを電気的に分離することで、第1のアンテナ621と第2のアンテナ622とがそれぞれ形成されている。なお614は、第1のアンテナ621の両端子間に形成される容量に相当する。またなお615は、第2のアンテナ622の両端子間に形成される容量に相当する。
集積回路613は、整流回路616、復調回路617、変調回路618、マイクロプロセッサ619、メモリ620を有している。なおメモリ620は1つに限定されず、複数であっても良く、SRAM、フラッシュメモリ、ROMまたはFRAM(登録商標)などを用いることができる。
リーダ/ライタから電波として送られてきた信号は、第1のアンテナ621及び第2のアンテナ622において電磁誘導により交流の電気信号に変換される。復調回路617では第2のアンテナ622から送られてきた交流の電気信号を復調し、後段のマイクロプロセッサ619に送信する。
また整流回路616では、第1のアンテナ621から送られてきた交流の電気信号を用いて電源電圧を生成し、後段のマイクロプロセッサ619に供給する。マイクロプロセッサ619では、入力された信号に従って各種演算処理を行なう。メモリ620にはマイクロプロセッサ619において用いられるプログラム、データなどが記憶されている他、演算処理時の作業エリアとしても用いることができる。
そしてマイクロプロセッサ619から変調回路618にデータが送られると、変調回路618は該データに従って第2のアンテナ622に負荷変調を加えることができる。リーダ/ライタは、第2のアンテナ622に加えられた負荷変調を電波で受け取ることで、結果的にマイクロプロセッサ619からのデータを読み取ることができる。
なおIDチップは、必ずしもマイクロプロセッサ619を有している必要はない。
なお図6〜図9では、信号の伝送方式が電磁結合方式の場合について説明したが、本発明のIDチップは、電磁誘導方式、マイクロ波方式やその他の伝送方式を用いていても良い。
また本実施の形態では、アンテナが円状または螺旋状に巻かれた導線を有している場合について説明したが、本発明はこの構成に限定されない。導電体で形成された膜(導電膜)をアンテナとして用いていても良い。
次に、本発明のIDチップの詳しい作製方法について説明する。なお本実施例では、TFTを半導体素子の一例として示すが、集積回路に用いられる半導体素子はこれに限定されず、あらゆる回路素子を用いることができる。
まず図10(A)に示すように、耐熱性を有する第1の基板500上に剥離層501を形成する。第1の基板500として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、SUS基板を含む金属基板または半導体基板を用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
剥離層501は、非晶質珪素、多結晶珪素、単結晶珪素、微結晶珪素(セミアモルファスシリコンを含む)等、珪素を主成分とする層を用いることができる。剥離層501は、スパッタ法、減圧CVD法、プラズマCVD法等を用いて形成することができる。本実施例では、膜厚50nm程度の非晶質珪素をプラズマCVD法で形成し、剥離層501として用いる。剥離層501は、スパッタ法で形成するよりもプラズマCVD法を用いて形成する方が、剥離層501に塵埃が含まれてしまうのを防ぐことができ、また剥離層501に含まれるArの量を抑えることができる。従って、後の作製工程においてレーザ結晶化などを含む熱処理が剥離層501に加えられても、塵埃やAr起因により、剥離層501が後に形成される下地膜502から剥離するのを抑えることができる。なお剥離層501は珪素に限定されず、エッチングにより選択的に除去できる材料で形成すれば良い。剥離層501の膜厚は、10〜100nmとするのが望ましい。
次に、剥離層501上に、下地膜502を形成する。下地膜502は第1の基板500中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、TFTなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また下地膜502は、後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。下地膜502には、例えば酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。
下地膜502は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。本実施例では、膜厚100nmの酸化窒化珪素膜、膜厚50nmの窒化酸化珪素膜、膜厚100nmの酸化窒化珪素膜を順に積層して下地膜502を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚0.5〜3μmのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜(SiNx、Si3N4等)を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、0.05〜3μmとするのが望ましく、その範囲から自由に選択することができる。
或いは、剥離層501に最も近い、下地膜502の下層を酸化窒化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。
なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
酸化珪素膜は、SiH4とO2、TEOS(テトラエトキシシラン)とO2等の混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の方法によって形成することができる。また、窒化珪素膜は、代表的には、SiH4とNH3の混合ガスを用い、プラズマCVDによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、SiH4とN2Oの混合ガスを用い、プラズマCVDによって形成することができる。
次に、下地膜502上に半導体膜503を形成する。半導体膜503は、下地膜502を形成した後、大気に曝さずに形成することが望ましい。半導体膜503の膜厚は20〜200nm(望ましくは40〜170nm、好ましくは50〜150nm)とする。なお半導体膜503は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。
なお半導体膜503は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、第1の基板500として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法と、950℃程度の高温アニールを組み合わせた結晶法を用いても良い。
例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜503の耐性を高めるために、550℃、4時間の加熱処理を該半導体膜503に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。具体的には、連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力10Wのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜503に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を10〜2000cm/s程度とし、照射する。
また、パルス発振のレーザ光の発振周波数を10MHz以上とし、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ns〜数百nsと言われている。よって上記周波数を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともTFTのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
上述したレーザ光の照射により、結晶性がより高められた半導体膜503が形成される。なお、予め多結晶半導体を、スパッタ法、プラズマCVD法、熱CVD法などで形成するようにしても良い。
また本実施の形態では半導体膜503を結晶化しているが、結晶化せずに非晶質珪素膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたTFTは、多結晶半導体を用いたTFTよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。
非晶質半導体は、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4、Si2H6が挙げられる。この珪化物気体を、水素、水素とヘリウムで希釈して用いても良い。
なおセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を0.5〜20nmとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが520cm-1よりも低波数側にシフトしており、またX線回折ではSi結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また、未結合手(ダングリングボンド)の終端化として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体(SAS)と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。
またSASは珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4であり、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪化物気体を希釈して用いることで、SASの形成を容易なものとすることができる。希釈率は2倍〜1000倍の範囲で珪化物気体を希釈することが好ましい。またさらに、珪化物気体中に、CH4、C2H6などの炭化物気体、GeH4、GeF4などのゲルマニウム化気体、F2などを混入させて、エネルギーバンド幅を1.5〜2.4eV、若しくは0.9〜1.1eVに調節しても良い。
例えば、SiH4にH2を添加したガスを用いる場合、或いはSiH4にF2を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてTFTを作製すると、該TFTのサブスレッショルド係数(S値)を0.35V/s以下、代表的には0.25〜0.09V/sとし、移動度を10cm2/Vsとすることができる。そして上記セミアモルファス半導体を用いたTFTで、例えば19段リングオシレータを形成した場合、電源電圧3〜5Vにおいて、その発振周波数は1MH以上、好ましくは100MHz以上の特性を得ることができる。また電源電圧3〜5Vにおいて、インバータ1段あたりの遅延時間は26ns、好ましくは0.26ns以下とすることができる。
次に、図10(B)に示すように、結晶化された半導体膜503をパターニングし、島状の半導体膜504、505を形成する。そして、島状の半導体膜504、505を覆うように、ゲート絶縁膜506を形成する。ゲート絶縁膜506は、プラズマCVD法又はスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することができる。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の3層構造とするのが好ましい。
次に図10(C)に示すように、ゲート電極507、508を形成する。本実施例では、n型を付与する不純物がドーピングされた珪素、WN、Wをスパッタ法で順に積層するように形成した後、レジスト510をマスクとしてエッチングを行なうことにより、ゲート電極507、508を形成する。勿論、ゲート電極507、508の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、n型を付与する不純物がドーピングされた珪素とNiSi(ニッケルシリサイド)との積層構造、n型を付与する不純物がドーピングされたSiとWSixとの積層構造、TaN(窒化タンタル)とW(タングステン)の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。
また、レジストマスクの代わりに、酸化珪素等のマスクを用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスク(ハードマスクと呼ばれる。)を形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極507、508を形成することができる。また、レジスト510を用いずに、液滴吐出法を用いて選択的にゲート電極507、508を形成しても良い。
導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。
なお、ゲート電極をエッチング形成する際のエッチングガスとしては、CF4、Cl2、O2の混合ガスやCl2ガスを用いたが、これに限定されるものではない。
次に図10(D)に示すように、pチャネル型TFTとなる島状の半導体膜505をレジスト511で覆い、ゲート電極507をマスクとして、島状の半導体膜504に、n型を付与する不純物元素(代表的にはP(リン)又はAs(砒素))を低濃度にドープする(第1のドーピング工程)。第1のドーピング工程の条件は、ドーズ量:1×1013〜6×1013atoms/cm2、加速電圧:50〜70kVとしたが、これに限定されるものではない。この第1のドーピング工程によって、ゲート絶縁膜506を介してドーピングがなされ、島状の半導体膜504に、一対の低濃度不純物領域512が形成される。なお、第1のドーピング工程は、pチャネル型TFTとなる島状の半導体膜505をレジストで覆わずに行っても良い。
次に図10(E)に示すように、レジスト511をアッシング等により除去した後、nチャネル型TFTとなる島状の半導体膜504を覆うように、レジスト514を新たに形成し、ゲート電極508をマスクとして、島状の半導体膜505に、p型を付与する不純物元素(代表的にはB(ホウ素))を高濃度にドープする(第2のドーピング工程)。第2のドーピング工程の条件は、ドーズ量:1×1016〜3×1016atoms/cm2、加速電圧:20〜40kVとして行なう。この第2のドーピング工程によって、ゲート絶縁膜506を介してドーピングがなされ、島状の半導体膜505に、一対のp型の高濃度不純物領域515が形成される。
次に図11(A)に示すように、レジスト514をアッシング等により除去した後、ゲート絶縁膜506及びゲート電極507、508を覆うように、絶縁膜517を形成する。本実施例では、膜厚100nmの酸化珪素膜をプラズマCVD法によって形成する。その後、エッチバック法により、絶縁膜517、ゲート絶縁膜506を部分的にエッチングし、図11(B)に示すように、ゲート電極507、508の側壁に接するように、サイドウォール519、520を自己整合的(セルフアライン)に形成する。エッチングガスとしては、CHF3とHeの混合ガスを用いる。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
なお、絶縁膜517を形成した時に、第1の基板500の裏面にも絶縁膜が形成された場合には、レジストを用い、裏面に形成された絶縁膜を選択的にエッチングし、除去するようにしても良い。この場合、用いられるレジストは、サイドウォール519、520をエッチバック法で形成する際に、絶縁膜517、ゲート絶縁膜506と共にエッチングして、除去するようにしても良い。
次に図11(C)に示すように、pチャネル型TFTとなる島状の半導体膜505を覆うように、レジスト522を新たに形成し、ゲート電極507及びサイドウォール519をマスクとして、n型を付与する不純物元素(代表的にはP又はAs)を高濃度にドープする(第3のドーピング工程)。第3のドーピング工程の条件は、ドーズ量:1×1013〜5×1015atoms/cm2、加速電圧:60〜100kVとして行なう。この第3のドーピング工程によって、島状の半導体膜504に、一対のn型の高濃度不純物領域523が形成される。
なおサイドウォール519は、後に高濃度のn型を付与する不純物をドーピングし、サイドウォール519の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものである。よって、低濃度不純物領域又はオフセット領域の幅を制御するには、サイドウォール519を形成する際のエッチバック法の条件または絶縁膜517の膜厚を適宜変更し、サイドウォール519のサイズを調整すればよい。
次に、レジスト522をアッシング等により除去した後、不純物領域の加熱処理による活性化を行っても良い。例えば、50nmの酸化窒化珪素膜を成膜した後、550℃、4時間、窒素雰囲気下において、加熱処理を行なえばよい。
また、水素を含む窒化珪素膜を、100nmの膜厚に形成した後、410℃、1時間、窒素雰囲気下において、加熱処理を行ない、島状の半導体膜504、505を水素化する工程を行なっても良い。或いは、水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行ない、島状の半導体膜504、505を水素化する工程を行なっても良い。また、水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。また、後の工程において可撓性を有する第2の基板541上に半導体素子を貼り合わせた後、第2の基板541を曲げることにより半導体膜中に欠陥が形成されたとしても、水素化により半導体膜中の水素の濃度を、1×1019〜1×1022atoms/cm3好ましくは1×1019〜5×1020atoms/cm3とすることで、半導体膜に含まれている水素によって該欠陥を終端させることができる。また該欠陥を終端させるために、半導体膜中にハロゲンを含ませておいても良い。
上述した一連の工程により、nチャネル型TFT524、pチャネル型TFT525が形成される。上記作製工程において、エッチバック法の条件または絶縁膜517の膜厚を適宜変更し、サイドウォールのサイズを調整することで、チャネル長0.2μm〜2μmのTFTを形成することができる。なお、本実施例では、TFT524、525をトップゲート構造としたが、ボトムゲート構造(逆スタガ構造)としてもよい。
さらに、この後、TFT524、525を保護するためのパッシベーション膜を形成しても良い。パッシベーション膜は、アルカリ金属やアルカリ土類金属のTFT524、525への侵入を防ぐことができる、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。具体的には、例えば膜厚600nm程度の酸化窒化珪素膜を、パッシベーション膜として用いることができる。この場合、水素化処理工程は、該酸化窒化珪素膜形成後に行っても良い。このように、TFT524、525上には、基板側から、酸化窒化珪素、窒化珪素、酸化窒化珪素の3層の絶縁膜が順次形成されることになるが、その構造や材料はこれらに限定されるものではない。上記構成を用いることで、TFT524、525が下地膜502とパッシベーション膜とで覆われるため、Naなどのアルカリ金属やアルカリ土類金属が、半導体素子に用いられている半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのをより防ぐことができる。
次に図11(D)に示すように、TFT524、525を覆うように、第1の層間絶縁膜527を形成する。第1の層間絶縁膜527は、ポリイミド、アクリル、ポリアミド等の、耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料(low-k材料)、シロキサン系材料等を用いることができる。シロキサンの置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。第1の層間絶縁膜527の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第1の層間絶縁膜527を形成しても良い。
さらに本実施例では、第1の層間絶縁膜527上に、第2の層間絶縁膜528を形成する。第2の層間絶縁膜528としては、DLC(ダイヤモンドライクカーボン)或いは窒化炭素(CN)等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。作製方法としては、プラズマCVD法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン系樹脂等を用いてもよい。
なお、第1の層間絶縁膜527又は第2の層間絶縁膜528と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、第1の層間絶縁膜527又は第2の層間絶縁膜528の膜剥がれや割れが生じるのを防ぐために、第1の層間絶縁膜527又は第2の層間絶縁膜528中にフィラーを混入させておいても良い。
次に図11(D)に示すように、第1の層間絶縁膜527及び第2の層間絶縁膜528にコンタクトホールを形成し、TFT524、525に接続する配線530〜533を形成する。コンタクトホール開孔時のエッチングに用いられるガスは、CHF3とHeの混合ガスを用いたが、これに限定されるものではない。本実施例では、配線530〜533を、Alで形成する。なお配線530〜533を基板側からTi、TiN、Al−Si、Ti、TiNの順に積層した5層構造とし、スパッタ法を用いて形成しても良い。
なお、Alにおいて、Siを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Siの代わりに、0.5%程度のCuを混入させても良い。また、TiやTiNでAl−Si層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、酸化窒化珪素等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、作製方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。
なお、配線530、531はnチャネル型TFT524の高濃度不純物領域523に、配線532、533はpチャネル型TFT525の高濃度不純物領域515に、それぞれ接続されている。
次に図11(E)に示すように、配線530〜533を覆うように、第2の層間絶縁膜528上に第3の層間絶縁膜535を形成する。第3の層間絶縁膜535は、配線530の一部が露出するような開口部を有する。また第3の層間絶縁膜535は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。なお開口部を形成するのに用いるマスクを、液滴吐出法または印刷法で形成することができる。また第3の層間絶縁膜535自体を、液滴吐出法または印刷法で形成することもできる。
次に図12(A)に示すように、第3の層間絶縁膜535上に保護層536を形成する。保護層536は、後に剥離層501をエッチングにより除去する際に、第3の層間絶縁膜535、TFT524、525または配線530〜533を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層536を形成することができる。
本実施例では、スピンコート法で水溶性樹脂(例えば、東亜合成製:VL−WSHL10)を膜厚30μmとなるように塗布し、仮硬化させるために2分間の露光を行ったあと、紫外線を裏面から2.5分、表面から10分、合計12.5分の露光を行って本硬化させて、保護層536を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第3の層間絶縁膜535と保護層536を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層536の除去がスムーズに行なわれるように、第3の層間絶縁膜535を覆うように、無機絶縁膜(窒化珪素膜、窒化酸化珪素膜、AlNX膜、またはAlNXOY膜)を形成しておくことが好ましい。
次に図12(B)に示すように、IDチップどうしを分離するための溝537を形成する。溝537は、剥離層501が露出する程度の深さを有していれば良い。溝537の形成は、ダイシング、スクライビング、フォトリソグラフィ法などを用いることができる。なお、第1の基板500上に形成されているIDチップを分離する必要がない場合、必ずしも溝537を形成する必要はない。
次に図12(C)に示すように、剥離層501をエッチングにより除去する。本実施例では、エッチングガスとしてハロゲン化フッ素を用い、該ガスを溝537から導入する。本実施例では、例えばClF3(三フッ化塩素)を用い、温度:350℃、流量:300sccm、気圧:800Pa、時間:3hの条件で行なう。また、ClF3ガスに窒素を混ぜたガスを用いても良い。ClF3等のハロゲン化フッ素を用いることで、剥離層501が選択的にエッチングされ、第1の基板500をTFT524、525から剥離することができる。なおハロゲン化フッ素は、気体であっても液体であってもどちらでも良い。
次に図13(A)に示すように、剥離されたTFT524、525を、接着剤540を用いて第2の基板541に貼り合わせ、保護層536を除去する。接着剤540は、第2の基板541と下地膜502とを貼り合わせることができる材料を用いる。接着剤540は、例えば反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。接着剤540の厚さは、例えば10〜200μmとすれば良い。
第2の基板541として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、可撓性を有する紙またはプラスチックなどの有機材料を用いることができる。または第2の基板541として、フレキシブルな無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるARTON(JSR製)を用いることができる。また、ポリエチレンテレフタレート(PET)に代表されるポリエステル、ポリエーテルスルホン(PES)、ポリエチレンナフタレート(PEN)、ポリカーボネート(PC)、ナイロン、ポリエーテルエーテルケトン(PEEK)、ポリスルホン(PSF)、ポリエーテルイミド(PEI)、ポリアリレート(PAR)、ポリブチレンテレフタレート(PBT)、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。第2の基板541は集積回路において発生した熱を拡散させるために、2〜30W/mK程度の高い熱伝導率を有する方が望ましい。
なお本実施例では、剥離工程の前に保護層536を形成しているが、本発明はこの工程に限定されない。保護層536を除去した後に、第3の層間絶縁膜535を形成するようにしても良い。
次に図13(B)に示すように、第2の基板541、接着剤540、下地膜502、第1の層間絶縁膜527、第2の層間絶縁膜528及び第3の層間絶縁膜535にコンタクトホール542を形成する。コンタクトホール542の形成には、エッチングやレーザを用いることができる。本実施例では、CO2レーザを用いてコンタクトホール542を形成する。
次に図13(C)に示すように、第1の導線543を第3の層間絶縁膜535上に形成する。第1の導線543は印刷法、めっき法、蒸着法または液滴吐出法などを用いて形成することができる。またスパッタ法やCVD法で導電膜を形成した後、フォトリソグラフィ法でパターニングすることで形成しても良い。第1の導線543は、Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W、Al、Fe、Co、Zn、Sn、Niなどの金属、金属化合物を1つまたは複数有する導電材料を用いることができる。
そして第1の導線543は、配線530と接続されている。なお図13(C)では、第1の導線543が配線530と直接接続されているが、本発明の作製方法を用いたIDチップはこの構成に限定されない。例えば別途形成した配線を用いて、第1の導線543と配線530とを電気的に接続するようにしても良い。また第1の導線543は、その一部がコンタクトホール542の側壁に回り込むように、形成する。
なお本実施例では、第1の導線543が単層の導電膜で形成されているが、複数の導電膜が積層された第1の導線543を形成することも可能である。
印刷法、液滴吐出法を用いることで、露光用のマスクを用いずとも、第1の導線543を形成することが可能になる。また、液滴吐出法、印刷法だと、フォトリソグラフィ法と異なり、エッチングにより除去されてしまうような材料の無駄がない。また高価な露光用のマスクを用いなくとも良いので、IDチップの作製に費やされるコストを抑えることができる。
液滴吐出法または各種印刷法を用いる場合、例えば、CuをAgでコートした導電粒子なども用いることが可能である。なお液滴吐出法を用いて第1の導線543を形成する場合、該第1の導線543の密着性が高まるような処理を、第3の層間絶縁膜535の表面に施すことが望ましい。
密着性を高めるための処理として、具体的には、例えば触媒作用により導電膜または絶縁膜の密着性を高めることができる金属または金属化合物を第3の層間絶縁膜535の表面に付着させる方法、形成される導電膜または絶縁膜との密着性が高い有機系の絶縁膜、金属、金属化合物を第3の層間絶縁膜535の表面に付着させる方法、第3の層間絶縁膜535の表面に大気圧下または減圧下においてプラズマ処理を施し、表面改質を行なう方法などが挙げられる。また、上記導電膜または絶縁膜との密着性が高い金属として、チタン、チタン酸化物の他、3d遷移元素であるSc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Znなどが挙げられる。また金属化合物として、上述した金属の酸化物、窒化物、酸窒化物などが挙げられる。上記有機系の絶縁膜として、例えばポリイミド、シロキサン系樹脂等が挙げられる。
第3の層間絶縁膜535に付着させる金属または金属化合物が導電性を有する場合、第1の導線543の正常な動作が妨げられないように、そのシート抵抗を制御する。具体的には、導電性を有する金属または金属化合物の平均の厚さを、例えば1〜10nmとなるように制御したり、該金属または金属化合物を酸化により部分的に、または全体的に絶縁化したりすれば良い。或いは、密着性を高めたい領域以外は、付着した金属または金属化合物をエッチングにより選択的に除去しても良い。また金属または金属化合物を、予め基板の全面に付着させるのではなく、液滴吐出法、印刷法、ゾル−ゲル法などを用いて特定の領域にのみ選択的に付着させても良い。なお金属または金属化合物は、第3の層間絶縁膜535の表面において完全に連続した膜状である必要はなく、ある程度分散した状態であっても良い。
次に図14に示すように、第2の基板541の、TFT524、525が形成されている側とは反対の側に、第2の導線545を形成する。第2の導線545は、第1の導線543と同様の材料及び方法を用いて形成することができる。なお、AlにSiを数wt%含ませておいた方が、Al単体を用いるよりもヒロックの発生を抑えることができる。しかし第1の導線543を形成した後に、ヒロックなどが生じるような温度で加熱処理を行なわない場合、Siを含有したAlよりも、Al単体を用いた方が、抵抗率を抑えることができるので好ましい。具体的には、Siを2wt%含有したAlの抵抗率が3〜4μΩcmなのに対し、Al単体の抵抗率は2〜3μΩcmと低くなっている。またAlは、Cuなどとは異なり公害の原因になりにくく、また価格も安価である。よって、第1の導線543または第2の導線545は、Al単体を用いて形成するのが好ましい。
そして第2の導線545は、その一部がコンタクトホール542の側壁に回り込むように、なおかつ第1の導線543の一部と接するように形成する。
上述した各工程を経て、IDチップが完成する。なお図14に示す工程まで終了したら、図2に示したように、樹脂またはカバー材を用いて、IDチップの機械的強度を高めるようにしても良い。
上記作製方法によって、トータルの膜厚0.3μm以上3μm以下、代表的には2μm程度の飛躍的に薄い集積回路を形成することができる。なお集積回路の厚さは、半導体素子自体の厚さのみならず、下地膜502から第3の層間絶縁膜535までの厚さを意味し、アンテナとして機能する第1の導線543及び第2の導線545は含まないものとする。またIDチップが有する集積回路の占める面積を、5mm四方(25mm2)以下、より望ましくは0.3mm四方(0.09mm2)〜4mm四方(16mm2)程度とすることができる。
なおTFT524、525で形成される集積回路と、第1の導線543及び第2の導線545とを、2つのカバー材で挟みこむようにIDチップを形成した場合、集積回路を2つのカバー材の間のより中央に位置させることで、IDチップの機械的強度を高めることができる。具体的には、2つのカバー材の間隔をdとすると、集積回路の厚さ方向における中心と一方のカバー材との間の距離xが、以下の数1に示す式を満たすようにすることが望ましい。
また好ましくは、以下の数2に示す式を満たすようにする。
また、図15に示すように、TFT524、525に用いられる島状の半導体膜から下地膜の下部までの距離(tunder)と、TFT524、525に用いられる島状の半導体膜から第3の層間絶縁膜535の上部までの距離(tover)が、等しく又は概略等しくなるように、下地膜502、第1の層間絶縁膜527、第2の層間絶縁膜528または第3の層間絶縁膜535の厚さを調整しても良い。なお図15では、tunderとtoverによって表される厚さが、どの部分の厚さを指し示すのか明確にするために、コンタクトホール542、第1の導線543及び第2の導線545を形成する前の、IDチップの断面図を示している。このようにして、島状の半導体膜を集積回路の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。
またIDチップの可撓性を確保するために、下地膜502に接する接着剤540に有機樹脂を用いる場合、下地膜502として窒化珪素膜または窒化酸化珪素膜を用いることで、有機樹脂からNaなどのアルカリ金属やアルカリ土類金属が半導体膜中に拡散するのを防ぐことができる。
また対象物の表面が曲面を有しており、それにより該曲面貼り合わされたIDチップの第2の基板541が、曲面を有するように曲がってしまう場合、該曲面方向とは垂直な方向とTFT524、525のキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、第2の基板541が曲がっても、それによってTFT524、525の特性に影響が出るのを抑えることができる。また、島状の半導体膜が集積回路内において占める面積の割合を、1〜30%とすることで、第2の基板541が曲がっても、それによってTFT524、525の特性に影響が出るのをより抑えることができる。
なお一般的にIDチップで用いられている電波の周波数は、13.56MHz、2.45GHzが多く、該周波数の電波を検波できるようにIDチップを形成することが、汎用性を高める上で非常に重要である。
また本実施例のIDチップでは、半導体基板を用いて形成されたIDチップよりも電波が遮蔽されにくく、電波の遮蔽により信号が減衰するのを防ぐことができるというメリットを有している。よって、半導体基板を用いずに済むので、IDチップのコストを大幅に低くすることができる。例えば、直径12インチの半導体基板を用いた場合と、730×920mm2のガラス基板を用いた場合とを比較する。前者の半導体基板の面積は約73000mm2であるが、後者のガラス基板の面積は約672000mm2であり、ガラス基板は半導体基板の約9.2倍に相当する。後者のガラス基板の面積は約672000mm2では、基板の分断により消費される面積を無視すると、1mm四方のIDチップが約672000個形成できる計算になり、該個数は半導体基板の約9.2倍の数に相当する。そしてIDチップの量産化を行なうための設備投資は、730×920mm2のガラス基板を用いた場合の方が直径12インチの半導体基板を用いた場合よりも同じ個数を作製するのに必要な工程数が少なくて済むため、額を3分の1で済ませることができる。さらに本発明では、集積回路を剥離した後、ガラス基板を再び利用できる。よって、破損したガラス基板を補填したり、ガラス基板の表面を清浄化したりする費用を踏まえても、半導体基板を用いる場合より大幅にコストを抑えることができる。またガラス基板を再利用せずに廃棄していったとしても、730×920mm2のガラス基板の値段は、直径12インチの半導体基板の半分程度で済むので、IDチップのコストを大幅に低くすることができることがわかる。
従って、730×920mm2のガラス基板を用いた場合、直径12インチの半導体基板を用いた場合よりも、IDチップの値段を約30分の1程度に抑えることができることがわかる。IDチップは、使い捨てを前提とした用途も期待されているので、コストを大幅に低くすることができる本発明の作製方法を用いたIDチップは上記用途に非常に有用である。
本実施例では、大型の基板を用いて、複数のIDチップを作製する方法について説明する。
まず基板400上に、集積回路401を複数形成した後、後に形成される第1の導線404と第2の導線を接続するためのコンタクトホール403を形成する。図16(A)に、基板400上に、各IDチップに対応する集積回路401が複数形成されている様子を示す。そして図16(A)の破線402で囲んだ領域の拡大図を、図16(B)に示す。
次に、基板400の、集積回路401が形成されている側と、集積回路401が形成されている側とは反対側に、それぞれ第1の導線404と、第2の導線とを形成する。図16(C)に、第1の導線404を形成した後の、図16(A)の破線402で囲んだ領域の拡大図を示す。図16(C)に示すように、第1の導線404は、コンタクトホール403と重なるように形成されており、コンタクトホール403において第1の導線404を第2の導線と接続させることが可能である。
なお第1の導線404と、第2の導線とを形成したら、ダイシング、スクライブなどにより、集積回路401、第1の導線404及び第2の導線を、IDチップごとに分離する。なおIDチップを分離する前に、樹脂またはカバー材でIDチップの機械的強度を向上させるようにしても良い。或いは、IDチップを分離した後に、樹脂またはカバー材でIDチップの機械的強度を向上させるようにしても良い。
なお、ガラス基板を用いたIDチップをIDGチップ(Identification Glass Chip)、可撓性を有する基板を用いたIDチップをIDFチップ(Identification Flexible Chip)と呼ぶことができる。
本実施例は、実施例1と組み合わせて実施することが可能である。
本実施例では、本発明のIDチップに用いられるTFTの構成について説明する。
図17(A)に、本実施例のTFTの断面図を示す。701はnチャネル型TFT、702はpチャネル型TFTに相当する。nチャネル型TFT701を例に挙げて、より詳しい構成について説明する。
nチャネル型TFT701は活性層として用いる島状の半導体膜705を有しており、該島状の半導体膜705は、ソース領域またはドレイン領域として用いる2つの不純物領域703と、該2つの不純物領域703の間に挟まれているチャネル形成領域704と、2つの不純物領域703とチャネル形成領域704の間に挟まれている2つのLDD(Light Doped Drain)領域710とを有している。またnチャネル型TFT701は、島状の半導体膜705を覆っているゲート絶縁膜706と、ゲート電極707と、絶縁膜で形成された2つのサイドウォール708、709とを有している。
なお本実施例ではゲート電極707が、2層の導電膜707a、707bを有しているが、本発明はこの構成に限定されない。ゲート電極707は1層の導電膜で形成されていても良いし、2層以上の導電膜で形成されていても良い。ゲート電極707は、ゲート絶縁膜706を間に挟んで、島状の半導体膜705が有するチャネル形成領域704と重なっている。またサイドウォール708、709は、ゲート絶縁膜706を間に挟んで、島状の半導体膜705が有する2つのLDD領域710と重なっている。
サイドウォール708は、例えば膜厚100nmの酸化珪素膜をエッチングすることで、サイドウォール709は、例えば膜厚200nmのLTO膜(Low Temperature Oxide、低温酸化膜)をエッチングすることで形成することができる。本実施例では、サイドウォール708に用いられる酸化珪素膜をプラズマCVD法で形成し、サイドウォール709に用いられるLTO膜を、酸化珪素膜を減圧CVD法で形成する。なお酸化珪素膜には、窒素が混じっていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
不純物領域703及びLDD領域710は、ゲート電極707をマスクにして島状の半導体膜705にn型の不純物をドーピングした後、サイドウォール708、709を形成し、該サイドウォール708、709マスクとして島状の半導体膜705にn型の不純物をドーピングすることで、作り分けることができる。
なおpチャネル型TFT702は、nチャネル型TFT701と構成はほとんど同じであるが、pチャネル型TFT702が有する島状の半導体膜711の構成のみ異なっている。島状の半導体膜711はLDD領域を有しておらず、2つの不純物領域712と、該2つの不純物領域712に挟まれているチャネル形成領域713とを有している。そして、不純物領域712には、p型の不純物がドーピングされている。なお図17(A)では、pチャネル型TFT702がLDD領域を有していない例を示しているが、本発明はこの構成に限定されない。pチャネル型TFT702がLDD領域を有していても良い。
図17(B)に、図17(A)に示したTFTにおいて、サイドウォールが1層である場合を示す。図17(B)に示すnチャネル型TFT721と、pチャネル型TFT722は、それぞれ1つのサイドウォール728、729を有している。サイドウォール728、729は、例えば膜厚100nmの酸化珪素膜をエッチングすることで形成することができる。本実施例では、サイドウォール728に用いられる酸化珪素膜をプラズマCVD法で形成する。なお酸化珪素膜には、窒素が混じっていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
次に図17(C)に、ボトムゲート型のTFTの構成を示す。741はnチャネル型TFT、742はpチャネル型TFTに相当する。nチャネル型TFT741を例に挙げて、より詳しい構成について説明する。
図17(C)において、nチャネル型TFT741は島状の半導体膜745を有しており、該島状の半導体膜745は、ソース領域またはドレイン領域として用いる2つの不純物領域743と、該2つの不純物領域743の間に挟まれているチャネル形成領域744と、2つの不純物領域743とチャネル形成領域744の間に挟まれている2つのLDD(Light Doped Drain)領域750とを有している。またnチャネル型TFT741は、ゲート絶縁膜746と、ゲート電極747と、絶縁膜で形成されたチャネル保護膜748を有している。
ゲート電極747は、ゲート絶縁膜746を間に挟んで、島状の半導体膜745が有するチャネル形成領域744と重なっている。ゲート絶縁膜746は、ゲート電極747が形成された後に形成されており、島状の半導体膜745はゲート絶縁膜746が形成された後に形成されている。またチャネル保護膜748は、チャネル形成領域744を間に挟んでゲート絶縁膜746と重なっている。
チャネル保護膜748は、例えば膜厚100nmの酸化珪素膜をエッチングすることで形成することができる。本実施例では、チャネル保護膜748に用いられる酸化珪素膜をプラズマCVD法で形成する。なお酸化珪素膜には、窒素が混じっていても良いが、該窒素原子数は酸素原子数よりも少ないものとする。
不純物領域743及びLDD領域750は、レジストで形成したマスクを用いて島状の半導体膜745にn型の不純物をドーピングした後、チャネル保護膜748を形成し、該チャネル保護膜748マスクとして島状の半導体膜745にn型の不純物をドーピングすることで、作り分けることができる。
なおpチャネル型TFT742は、nチャネル型TFT741と構成はほとんど同じであるが、pチャネル型TFT742が有する島状の半導体膜751の構成のみ異なっている。島状の半導体膜751はLDD領域を有しておらず、2つの不純物領域752と、該2つの不純物領域752に挟まれているチャネル形成領域753とを有している。そして、不純物領域752には、p型の不純物がドーピングされている。なお図17(C)では、pチャネル型TFT742がLDD領域を有していない例を示しているが、本発明はこの構成に限定されない。pチャネル型TFT742がLDD領域を有していても良い。またnチャネル型TFT741がLDD領域を有していなくとも良い。
本発明のIDチップは、可撓性を有する基板を用いている場合、可撓性を有する対象物、或いは曲面を有する対象物に、貼り合わせるのに好適である。また本発明のIDチップが有する集積回路の中に、データの書き換えができないROMなどのメモリを形成しておけば、IDチップが取り付けられた対象物の偽造を防止することができる。また例えば、産地、生産者などによって商品価値が大きく左右される食料品に、本発明のIDチップを用いることは、産地、生産者などの偽装を低いコストで防止するのに有用である。
具体的に本発明のIDチップは、例えば、荷札、値札、名札など、対象物の情報を有するタグに取り付けて用いることができる。或いは、本発明のIDチップ自体をタグとして用いても良い。また例えば、戸籍謄本、住民票、パスポート、免許証、身分証、会員証、鑑定書、クレジットカード、キャッシュカード、プリペイドカード、診察券、定期券など、事実を証明する文書に相当する証書に取り付けても良い。また例えば、手形、小切手、貨物引換証、船貨証券、倉庫証券、株券、債券、商品券、抵当証券など、私法上の財産権を表示する証券に相当する有価証券に取り付けても良い。
図18(A)に、本発明のIDチップ1302を取り付けた小切手1301の一例を示す。図18(A)では、IDチップ1302が小切手1301の内部に取り付けられているが、表に露出させておいても良い。本発明のIDチップは、可撓性を有する基板を用いている場合、可撓性を有する小切手1301に取り付けられても、応力により破壊されにくいというメリットを有している。
図18(B)に、本発明のIDチップ1303を取り付けたパスポート1304の一例を示す。図18(B)では、IDチップ1303がパスポート1304の表紙に取り付けられているが、パスポート1304が有する他のページに取り付けられていても良い。本発明のIDチップは、可撓性を有する基板を用いている場合、可撓性を有するパスポート1304の表紙に取り付けられても、応力により破壊されにくいというメリットを有している。
図18(C)に、本発明のIDチップ1305を取り付けた、商品券1306の一例を示す。なおIDチップ1305は商品券1306の内部に形成しても良いし、商品券1306の表面に露出させるように形成しても良い。本発明のIDチップは、可撓性を有する基板を用いている場合、可撓性を有する商品券1306に取り付けられても、応力により破壊されにくいというメリットを有している。
またTFTを有する集積回路を用いたIDチップは、安価、かつ薄型である。そのため本発明のIDチップは、最終的に消費者によって使い捨てられるような用途に向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品に用いる場合、本発明の安価でかつ薄型のIDチップを有する包装材は、非常に有用である。包装材とは、ラップ、ペットボトル、トレイ、カプセルなど、対象物を包装するために成形が可能な、或いは成形された支持体に相当する。
図19(A)に、本発明のIDチップ1307が取り付けられた包装材1308で、販売用のお弁当1309を包装している様子を示す。IDチップ1307内に商品の価格などを記録しておくことで、リーダ/ライタとしての機能を有するレジスターでお弁当1309の代金を清算することができる。さらに、商品の在庫管理、商品の消費期限の管理なども、簡便に行なうことが可能である。
また例えば、商品のラベルに本発明のIDチップを付けておき、該IDチップを用いて商品の流通を管理するような利用の仕方も可能である。
図19(B)に示すように、裏面が粘着性を有する商品のラベル1310などの支持体に、本発明のIDチップ1311を取り付ける。そして、IDチップ1311が取り付けられたラベル1310を、商品1312に装着する。商品1312に関する識別情報は、ラベル1310に貼り合わされたIDチップ1311から、無線で読み取ることが可能である。よってIDチップ1311により、流通の過程において、商品の管理が容易になる。本発明のIDチップは、可撓性を有する基板を用いている場合、可撓性を有するラベル1310に取り付けられても、応力により破壊されにくいというメリットを有している。よって、本発明のIDチップを用いたラベル1310は、曲面を有する対象物に貼り合わせるのに好適である。
例えば、IDチップ1311内の集積回路が有するメモリとして、書き込みが可能な不揮発性メモリを用いている場合、商品1312の流通のプロセスを記録することができる。また商品の生産段階におけるプロセスを記録しておくことで、卸売業者、小売業者、消費者が、産地、生産者、製造年月日、加工方法などを把握することが容易になる。
本実施例は、実施例1〜実施例3の構成と組み合わせて実施することが可能である。
本実施例では、ロールツーロール法を用い、本発明のIDチップをカバー材で覆う方法について説明する。
図20(A)に、ロールツーロール法を用いてIDチップをカバー材で覆っている様子を示す。図20(A)において、リール2001には第1のカバー材2003が巻かれている。そして、リール2001とリール2002を同期させて回転させることで、リール2001から第1のカバー材2003を巻き出し、該巻き出された第1のカバー材2003を順にリール2002で巻き取ることができる。
リール2001からリール2002へ第1のカバー材2003が移動する際に、まず塗布装置2004を用いて第1のカバー材2003に樹脂2005を塗布する。なお樹脂2005は、滴下するように塗布しても良いし、散布するように塗布しても良い。次に、樹脂2005上にIDチップ2006を順に載置して、第1のカバー材2003上にIDチップ2006を固定する。
次に、塗布装置2007を用いて、IDチップ2006を覆うように第1のカバー材2003上に樹脂2008を塗布する。なお樹脂2008は樹脂2005と同様に、滴下するように塗布しても良いし、散布するように塗布しても良い。また樹脂2008は、少なくともIDチップ2006上に塗布されていれば良く、必ずしも第1のカバー材2003上に塗布する必要はない。
次に、樹脂2008上に第2のカバー材2009を貼り合わせる。第2のカバー材2009は、リール2010に巻き取られており、リール2010とリール2002を同期させて回転させることで、リール2010から第2のカバー材2009を巻き出し、該巻き出された第2のカバー材2009を、第1のカバー材2003と共に順にリール2002で巻き取ることができる。なお図20(A)では、リール2011を用いて、リール2010から巻き出された第2のカバー材2009と、IDチップ2006との位置関係を制御しているが、必ずしもリール2011を用いる必要はない。そして、第2のカバー材2009を樹脂2008上に貼り合わせるように、加圧装置2012を用いて第2のカバー材2009に圧力を加える。
次に開孔装置2013を用いて、IDチップ2006どうしを切り離すことが容易となるように、ミシン目のような点線状の孔を、第1のカバー材2003及び第2のカバー材2009に形成する。図20(B)に、ミシン目2014が形成された第2のカバー材2009の上面図を示す。ミシン目2014は、IDチップ2006が載置されている領域とは異なる領域に形成するようにする。なお図20(B)では、IDチップ2006が、移動する方向に向かって一列に並んでいる様子を示しているが、本実施例はこの構成に限定されない。図20(C)に示すように、IDチップ2006が、移動する方向に向かって複数の列を形成するように並んでいても良い。
そして、上述した工程が終了したIDチップ2006は、第1のカバー材2003及び第2のカバー材2009と共に、リール2002に巻き取られる。
本実施例のように、IDチップ2006をリール2002に巻き取ることで、IDチップ2006をリール2002に巻いた状態のまま、搬送することができる。よって、IDチップ2006の搬送の能率を高めることができる。
本発明のIDチップの斜視図及び断面図。
本発明のIDチップの断面図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの構成を示す図。
本発明のIDチップの、機能的な構成を示すブロック図。
本発明のIDチップの、機能的な構成を示すブロック図。
本発明のIDチップの、機能的な構成を示すブロック図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップの作製方法を示す図。
本発明のIDチップを示す図。
大型の基板を用いて、本発明のIDチップを複数作製する方法を示す図。
本発明のIDチップが有するTFTの断面図。
本発明のIDチップの利用方法について示す図。
本発明のIDチップの利用方法について示す図。
ロールツーロール法を用いてIDチップをカバー材で覆う方法を示す図。
符号の説明
100 集積回路
101 第1の導線
102 第2の導線
103 基板
104 TFT
105 層間絶縁膜
106 層
107 コンタクトホール