KR20090091819A - 실리콘 박막 형성방법 - Google Patents

실리콘 박막 형성방법 Download PDF

Info

Publication number
KR20090091819A
KR20090091819A KR1020097014968A KR20097014968A KR20090091819A KR 20090091819 A KR20090091819 A KR 20090091819A KR 1020097014968 A KR1020097014968 A KR 1020097014968A KR 20097014968 A KR20097014968 A KR 20097014968A KR 20090091819 A KR20090091819 A KR 20090091819A
Authority
KR
South Korea
Prior art keywords
thin film
silicon thin
substrate
plasma
forming
Prior art date
Application number
KR1020097014968A
Other languages
English (en)
Inventor
에이지 다카하시
Original Assignee
닛신덴키 가부시키 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛신덴키 가부시키 가이샤 filed Critical 닛신덴키 가부시키 가이샤
Publication of KR20090091819A publication Critical patent/KR20090091819A/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 비교적 저온 하에서 저렴하고, 생산성 좋게 결정성 실리콘 박막을 형성할 수 있는 실리콘 박막 형성방법을 제공한다. 리크 전류가 낮게 억제된 박막 트랜지스터용 기판을 얻을 수 있는 실리콘 박막 형성방법을 제공한다. 기판(S)을 수소를 함유하는 수소 결합 처리용 가스의 플라즈마에 노출한 후, 당해 기판에 결정성 실리콘 박막을 형성하는 실리콘 박막 형성방법. 기판(S)으로서 막 형성 대상면이 기판 본체 상에 형성된 질소 함유 케이트 절연막인 기판을 채용하여, 전자 이동이 높고, 오프전류가 작은 박막 트랜지스터를 제공할 수 있는 기판을 얻을 수 있다.

Description

실리콘 박막 형성방법 {METHOD FOR SILICON THIN FILM FORMATION}
본 발명은 플라즈마 CVD법에 의한 실리콘 박막의 형성방법에 관한 것이다.
종래, 액정 표시장치에서의 화소에 설치되는 TFT(박막 트랜지스터) 스위치의 재료로서, 또는 각종 집적회로, 태양전지 등의 제작에 실리콘 박막이 채용되고 있다.
실리콘 박막은, 대부분의 경우, 실란계 반응가스를 사용한 플라즈마 CVD법에 의하여 형성되고, 그 경우, 당해 막의 대부분은 아몰퍼스 실리콘 박막이다.
아몰퍼스 실리콘 박막은, 피성막 기판의 온도를 비교적 낮게 하여 형성할 수 있어, 평행 평판형의 전극을 사용한 고주파 방전(주파수 13.56MHz)에 의한 재료가스의 플라즈마 하에 용이하게 큰 면적으로 형성할 수 있다. 그 때문에 아몰퍼스 실리콘 박막은, 지금까지 액정 표시장치의 화소용 스위칭 디바이스, 태양전지 등에 널리 이용되고 있다.
그러나, 실리콘막 이용의 태양전지에서의 발전 효율의 더 한층의 향상, 실리콘막 이용의 반도체 디바이스에서의 응답 속도 등의 특성의 더 한층의 향상은 이러한 아몰퍼스 실리콘막에 요구할 수는 없다. 그 때문에 결정성 실리콘 박막(예를 들면 다결정 실리콘 박막)의 이용이 검토되고 있다(예를 들면 일본국 특개2001- 313257호 공보 참조).
다결정 실리콘 박막과 같은 결정성 실리콘 박막의 형성방법으로서는, 피성막 기판의 온도를 600℃∼700℃ 이상의 온도로 유지하여 저압 플라즈마 CVD, 열 CVD 등의 CVD법이나, 진공증착법, 스퍼터 증착법 등의 PVD법에 의하여 막 형성하는 방법(예를 들면 일본국 특개평5-234919호 공보, 특개평11-54432호 공보 참조), 각종 CVD법이나 PVD법에 의하여 비교적 저온 하에서 아몰퍼스 실리콘 박막을 형성한 후, 후처리로서, 800℃ 정도 이상의 열처리 또는 600℃ 정도에서 장시간에 걸친 열처리를 실시하는 방법(예를 들면 일본국 특개평5-218368호 공보 참조)이 알려져 있다.
아몰퍼스 실리콘막에 레이저 어닐링 처리를 실시하여 당해 막을 결정화시키는 방법도 알려져 있다(예를 들면 일본국 특개평8-124852호 공보, 특개2005-197656호 공보, 특개2004-253646호 공보 참조).
이상 외에, 촉매 CVD법에 의한 비교적 저온 하에서의 다결정 실리콘 박막의 형성도 제안되어 있다(Jpn.J.Appl.Phys.Vol.37(1998)pp.3175-3187 Part 1, No.6A, June 1998).
[특허문헌 1]
일본국 특개2001-313257호 공보
[특허문헌 2]
일본국 특개평5-234919호 공보
[특허문헌 3]
일본국 특개평11-54432호 공보
[특허문헌 4]
일본국 특개평5-218368호 공보
[특허문헌 5]
일본국 특개평8-124852호 공보
[특허문헌 6]
일본국 특개2005-197656호 공보
[특허문헌 7]
일본국 특개2004-253646호 공보
[비특허문헌 1]
Jpn.J.Appl.Phys.Vol.37(1998)pp.3175-3187 Part 1, No.6A, June 1998
그러나, 결정성 실리콘 박막의 형성에서, 기판을 고온에 노출하는 방법에서는, 기판으로서 고온에 견딜 수 있는 고가의 기판을 채용하여야 하고, 예를 들면 저렴한 저융점 유리기판(내열온도 500℃ 이하)에 대한 결정성 실리콘 박막의 형성은 곤란하고, 그 때문에, 다결정 실리콘 박막과 같은 결정성 실리콘 박막의 제조 비용이 높아진다는 문제가 있다.
레이저 어닐링법에 의할 때에는, 저온 하에서 결정성 실리콘 박막을 얻을 수 있으나, 레이저 조사 공정을 필요로 하는 것이나, 매우 높은 에너지 밀도의 레이저광을 조사해야 하는 것 등 때문에, 이 경우도 결정성 실리콘 박막의 제조 비용이 높아진다.
촉매 CVD법에 의하면 비교적 저온 하에서 다결정 실리콘 박막을 형성할 수 있다.
그런데, CVD법 등에 의한 피성막 기판에 대한 막 형성에서는, 성막실 벽에도 형성되는 경우가 있는 막을 다음 기판에 대한 막 형성에 우선하여, 또는 정기적으로 클리닝용 가스 플라즈마로 용이하게 에칭 클리닝하여, 성막실 벽 상의 막의 영향이 억제된 양질의 막을 피성막 기판에 형성하는 것이 바람직하다. 그 때문에, 촉매 CVD법에 의한 다결정성 실리콘 박막의 형성에서도, 성막실 벽 상의 막을 플라즈마 에칭에 의한 클리닝(대표예로서 NF3 가스 플라즈마에 의한 에칭 클리닝)에 의하여 쉽게 제거하는 것이 바람직하다.
그러나, 촉매 CVD법에 의한 다결정성 실리콘 박막의 형성에서는, 성막실 벽 상의 막을 플라즈마 클리닝하는 것은, 당해 클리닝용 가스 플라즈마에 의한 촉매의 손상을 초래하기 때문에 어렵다. 그 때문에, 촉매 CVD 장치의 메인터넌스 비용이 그만큼 비싸지고, 나아가서는 다결정성 실리콘 박막의 제조 비용이 높아진다.
또, 예를 들면 박막 트랜지스터의 제조에 제공하기 위하여, 이 촉매 CVD법에 의하여 게이트 절연막 상에 반도체층으로서 다결정 실리콘막을 형성하면, 게이트 절연막과 다결정 실리콘막의 계면에 실리콘의 미결합수[댕그링 본드(dangling bond)]와 같은 다수의 결함이 생기고, 그 결함 때문에 리크(leakage) 전류가 높아진다.
그래서 본 발명은, 비교적 저온 하에서 저렴하고, 생산성 좋게 결정성 실리콘 박막을 형성할 수 있는 플라즈마 CVD법에 의한 실리콘 박막의 형성방법을 제공하는 것을 제 1 과제로 한다.
또 본 발명은, 상기 제 1 과제를 해결할 수 있음과 동시에 리크 전류가 낮게 억제된 박막 트랜지스터용 기판을 얻을 수 있는 실리콘 박막의 형성방법을 제공하는 것을 제 2 과제로 한다.
본 발명은 상기 제 1 과제를 해결하기 위하여 다음의 제 1 실리콘 박막 형성방법을 제공한다.
(1) 제 1 실리콘 박막 형성방법
성막실 내에 배치한 기판 상에 플라즈마 CVD법에 의하여 결정성 실리콘 박막을 형성하는 실리콘 박막 형성방법으로서,
당해 기판 상에 결정성 실리콘 박막을 형성함에 앞서 당해 성막실 내에 수소를 함유하는 수소 결합 처리용 가스의 플라즈마를 형성하고, 당해 플라즈마에 당해 기판의 막 형성 대상면을 노출하여 당해 기판면에 수소를 결합시키는 수소 결합 공정과,
당해 수소 결합 공정 후에 상기 성막실 내에 실란계 가스를 함유하는 결정성 실리콘 박막 형성용 가스의 플라즈마를 형성하고, 당해 플라즈마 하에서 상기 수소 결합 처리된 기판면에 결정성 실리콘 박막을 형성하는 실리콘 박막 형성 공정을 포함하는 실리콘 박막 형성방법.
본 발명은 상기 제 2 과제를 해결하기 위하여 다음의 제 2 실리콘 박막 형성방법을 제공한다.
(2) 제 2 실리콘 박막 형성방법
상기 제 1 실리콘 박막 형성방법에서, 상기 기판으로서 상기 막 형성 대상면이 기판 본체 상에 형성된 박막 트랜지스터용 게이트 절연막의 면인 기판을 채용하는 실리콘 박막 형성방법.
본 발명에 관한 제 1, 제 2 실리콘 박막 형성방법에 의하면, 기판 상에 결정성 실리콘 박막을 형성함에 앞서 당해 기판의 막 형성 대상면에 수소를 결합시키는 수소 결합 공정을 실시하여, 당해 기판면에 수소를 존재시키기 때문에, 그 후의 실리콘 박막 형성 공정에서는 용이하게, 또한, 결정성 실리콘 박막과 기판의 계면에서의 비정질(아몰퍼스) 실리콘의 생성을 억제하여 결정성 실리콘 박막을 형성할 수 있다.
본 발명에 관한 제 1, 제 2 실리콘 박막 형성방법은 플라즈마 CVD법에 의한 실리콘 박막 형성방법으로서, 비교적 저온 하에서 막 형성할 수 있고, 비교적 저온 하에서 막 형성할 수 있기 때문에 비교적 저렴한 기판, 예를 들면 저융점 유리기판(내열온도 500℃ 이하)에도 결정성 실리콘 박막을 형성할 수 있고, 그만큼 저렴하게 결정성 실리콘 박막을 형성할 수 있다.
또, 고가의 레이저 조사장치에 의한 레이저 조사나, 촉매와 그 가열수단 등이 요구되지 않기 때문에, 그 점에서도 저렴하게 결정성 실리콘 박막을 형성할 수 있다. 필요하면, 성막실 벽에 형성되는 막을 예를 들면 NF3 가스 플라즈마에 의한 에칭 클리닝에 의하여 쉽게 제거할 수 있기 때문에, 막 형성장치의 메인터넌스 비용을 그만큼 낮게 억제하여 저렴하게 양질의 결정성 실리콘 박막을 형성할 수 있다.
이것에 의하여, 본 발명에 관한 제 1, 제 2 실리콘 박막 형성방법에 의하면, 비교적 저온 하에서 저렴하고, 생산성 좋게 결정성 실리콘 박막을 형성할 수 있다.
본 발명에 관한 제 2 실리콘 박막 형성방법에 의하면, 상기 기판으로서 상기 막 형성 대상면이 기판 본체 상에 형성된 박막 트랜지스터용 게이트 절연막의 면인 기판을 채용하여, 결정성 실리콘 박막을 형성함에 앞서 당해 게이트 절연막 면에 수소를 결합시키는 수소 결합 공정을 실시하고, 당해 면에 수소를 존재시키기 때문에, 그 후의 실리콘 박막 형성 공정에서는 용이하게, 또한, 게이트 절연막과 결정성 실리콘 박막의 계면의 실리콘 미결합수(댕그링 본드)와 같은 결함이 억제되고, 비정질(아몰퍼스) 실리콘의 생성이 억제된 상태에서 결정성 실리콘 박막을 형성할 수 있어, 그만큼 전자 이동도가 높고, 리크 전류가 낮게 억제된 박막 트랜지스터를 얻기에 적합한 박막 트랜지스터용 기판을 얻을 수 있다.
제 2 실리콘 박막 형성방법에서는, 수소 결합 공정을 실시하여, 당해 기판면에 수소를 존재시키기 때문에, 그 후의 실리콘 박막 형성 공정에서는 결정성 실리콘 박막과 기판의 계면에서의 비정질(아몰퍼스) 실리콘의 생성이 억제되는 상태에서 결정성 실리콘 박막이 형성되는 것이나, 상기 게이트 절연막으로서 질소 함유 게이트 절연막을 채용하여도 되고, 그렇게 함으로써, 최종적으로 얻어지는 결정성 실리콘 박막 형성 기판을 박막 트랜지스터의 제조에 제공한 경우, 당해 트랜지스터에서의 오프전류에 관한 특성을 향상시킬 수 있는 적절한 비정질(아몰퍼스) 실리콘의 생성을 허용하면서 결정성 실리콘 박막을 형성할 수 있다.
상기 박막 트랜지스터용 게이트 절연막으로서는, 산화 실리콘(SiO2)막, 질소 함유 게이트 절연막 등을 예시할 수 있다.
질소 함유 게이트 절연막으로서는 SiON막, SiNX막을 예시할 수 있다.
어느 쪽으로 하여도, 제 2 결정성 실리콘 박막의 형성방법에서는, 수소 결합 공정에서의 수소 결합 처리의 시간은 60초 이내인 것이 바람직하다. 60초를 넘으면, 기판면에 대한 수소 결합량이 많아져, 아몰퍼스 실리콘층이 너무 얇아지거나, 형성되지 않게 되고, 트랜지스터에서의 오프전류에 관한 특성 향상을 달성하기 어려워진다. 수소 결합 처리시간이 너무 짧으면 수소 결합 처리가 불충분해져, 아몰퍼스 실리콘층이 너무 두꺼워지고, 트랜지스터의 전자 이동도가 저하한다. 수소 결합 처리시간의 하한에 대해서는, 사용하는 가스 등의 조건에도 좌우되나, 대개 30초 정도 이상으로 하면 된다.
트랜지스터에서의 오프전류에 관한 특성을 향상시키기 위한 아몰퍼스 실리콘층의 두께로서는 1㎚∼10㎚, 더욱 바람직하게는 1㎚∼5㎚를 예시할 수 있다.
본 발명에 관한 제 1, 제 2 결정성 실리콘 박막의 형성방법 중 어느 것에 대해서도 이하의 사항을 말할 수 있다. 먼저, 상기 결정성 실리콘 박막으로서는, 대표예로서 다결정 실리콘 박막을 들 수 있다.
상기 수소 결합 공정에서 사용하는 수소 결합 처리용 가스로서는, 수소가스, 수소가스와 불활성가스(Ar 가스 등)의 혼합가스, 수소가스와 실란계 가스[예를 들면 모노실란(SiH4)가스]와 불활성가스의 혼합가스 등을 예시할 수 있다.
수소 결합 처리용 가스로서 수소가스 외에 SiH4 가스 등의 실란계 가스를 함유하는 가스를 채용하는 경우에는, 당해 실란계 가스의 수소 결합 처리용 가스 중에 차지하는 양을, 그 후의 실리콘 박막 형성 공정에서 결정성 실리콘이 성장하기 위한 핵을 형성할 수 있는 정도의 양으로 할 수 있다. 그러나, 어느 쪽이든, 실란계 가스를 함유하는 가스를 채용하는 경우에는, 실란계 가스량은 기판 상에 실리콘막이 형성되지 않는 정도의 양으로 한다.
실리콘 박막 형성 공정은, 수소 결합 공정 후, 성막실 내를 일단 배기처리하고 나서 개시하여도 되나, 그렇게 하지 않고 수소 결합 공정에 이어 성막실 내로 실란계 가스를 함유하는 결정성 실리콘막 형성용 가스를 도입하여 실시하여도 된다.
실리콘 박막 형성 공정에서 사용하는 실란계 가스를 함유하는 결정성 실리콘막 형성용 가스로서는, 예를 들면 실란계 가스, 실란계 가스와 수소가스의 혼합가스를 들 수 있으나, 어느 쪽이든, 결정성 실리콘막 형성용 가스에 차지하는 실란계 가스의 양을 결정성 실리콘 박막을 형성할 수 있는 양으로 한다.
수소 결합 공정에서 사용해도 되는 실란계 가스로서, 또, 실리콘 박막 형성 공정에서 사용하는 실란계 가스에는, 모노실란(SiH4) 가스, 디실란(Si2H6) 가스 등을 채용할 수 있으나, 대표예로서 SiH4 가스를 들 수 있다.
상기 수소 결합 공정은 플라즈마 포텐셜 30V 이하에서 실시하는 것이 바람직하다. 수소 결합 공정에서의 플라즈마 포텐셜은 이온에너지와 관계가 있어, 30V를 넘으면, 이온 충격에 의하여 실리콘의 결정 성장이 곤란해진다. 플라즈마 포텐셜의 하한에 대해서는, 플라즈마 유지 상에서 대략 10V 정도 이상을 예시할 수 있다.
상기 수소 결합 공정은 상기 수소 결합 처리용 가스 플라즈마에서의 전자 밀도를 1×1010개/㎤ 이상으로 하여 실시하는 것이 바람직하다.
수소 결합 공정에서의 플라즈마의 전자 밀도는 피성막 기판의 막 형성 대상면에서의 수소 결합량과 관계가 있어, 전자 밀도가 1×1010개/㎤보다 작아지면, 실리콘의 결정 성장이 곤란해진다.
당해 전자 밀도의 상한에 대해서는, 기판이나 형성되는 막의 이온에 의한 손상을 억제함에 있어서, 또, 일반적으로 말하여 그 이상 전자 밀도를 높게 하는 것은, 그 자체가 곤란해지기 때문에, 대략 1×1012개/㎤ 정도 이하를 예시할 수 있다.
상기 수소 결합 공정은 상기 수소 결합 처리용 가스 플라즈마의 전자 온도를 2.5eV 이하로 하여 실시하는 것이 바람직하다.
수소 결합 공정에서의 플라즈마의 전자 온도는 플라즈마 중에 생성되는 수소 이온수와 관계가 있고, 전자 온도가 2.5eV를 넘으면, 수소 이온량이 과잉이 되어, 그 후 형성되는 실리콘막과 피성막 기판의 계면에서의 손상이 늘고, 실리콘막의 결정성이 나빠진다. 전자온도의 하한에 대해서는, 플라즈마를 유지함에 있어서 대략 1eV 정도 이상을 예시할 수 있다.
수소 결합 공정에서,
상기 플라즈마 포텐셜은 예를 들면 성막 내 가스 압력을 조정함으로써 제어 가능하다. 상기 플라즈마에서의 전자 밀도는 예를 들면 플라즈마 생성을 위하여 투입하는 전력의 크기를 조정함으로써 제어 가능하다.
상기 플라즈마의 전자 온도는 예를 들면 당해 압력 및 전력의 크기를 조정함으로써 제어 가능하다.
이들 조정 가능한 요소 중에서, 성막실 내의 가스압에 대해서는 수소 결합 처리를 가능하게 하는 범위에 있어야 하고, 대략 1mTorr∼10mTorr(약 0.13Pa∼1.33Pa) 정도를 예시할 수 있다.
10mTorr(약 1.33Pa)을 넘으면 수소 이온이 수소 이온을 함유하는 플라즈마 중의 다른 입자에 충돌하여 기판에 도달하기 어려워진다. 1mTorr(약 0.13Pa)보다 낮아지면, 플라즈마의 유지가 곤란해진다.
상기 실리콘 박막 형성 공정에서는, 성막실 내의 가스압을 결정성 실리콘 박막의 형성을 가능하게 하는 범위로 하면 되고, 대략 0.13Pa∼6.65Pa 정도를 예시할 수 있다.
6.65Pa를 넘으면, 플라즈마 밀도의 저하에 의하여 실리콘의 결정성이 저하한다.
0.13Pa보다 낮아지면, 플라즈마의 유지가 곤란해진다.
실리콘 박막 형성 공정에서의 성막실 내의 가스압은 상기 수소 결합 공정에서의 성막실 내 가스압과 동일한 정도이어도 된다.
수소 결합 공정, 실리콘 박막 형성 공정에서의 가스 플라즈마의 형성은, 평행 평판형 전극을 성막실 내에 설치하여 당해 전극에 고주파 전력을 인가하는, 유도 결합형 안테나를 성막실 안 또는 밖에 배치하여 당해 안테나에 고주파 전력을 인가하는 등의 각종 방법으로 형성할 수 있으나, 투입 전력을 효율적으로 이용하여, 비교적 큰 면적의 기판에도 막 형성할 수 있는 점에서, 상기 수소 결합 공정 및 상기 실리콘 박막 형성 공정에서의 플라즈마는 상기 성막실 내에 설치한 유도 결합형 안테나에 고주파 전력을 인가하여 형성하여도 된다.
이상 설명한 바와 같이 본 발명에 의하면, 비교적 저온 하에서 저렴하고, 생산성 좋게 결정성 실리콘 박막을 형성할 수 있는 플라즈마 CVD법에 의한 실리콘 박막의 형성방법을 제공할 수 있다.
또 본 발명에 의하면, 이러한 이점을 가지는 실리콘 박막의 형성방법에 있어서, 리크 전류가 낮게 억제된 박막 트랜지스터용 기판을 얻을 수 있는 실리콘 박막의 형성방법을 제공할 수 있다.
도 1은 다결정 실리콘 박막의 형성에 사용할 수 있는 박막 형성장치의 일례를 나타내는 도,
도 2는 실시예 1, 비교 실시예 1에 의하여 형성되는 실리콘막의 레이저 라만 분광 분석 결과를 나타내는 도,
도 3(a)는 실시예 2에서 얻어진 게이트 절연막 상의 아몰퍼스 실리콘층 및 다결정 실리콘막의 단면의 모식도,
도 3(b)는 실시예 1에서 얻어진 게이트 절연막 상의 다결정 실리콘막의 단면 의 모식도이다.
※ 도면의 주요부분에 대한 부호의 설명
1 : 성막실 11 : 성막실(1)의 천정벽
111 : 천정벽(11)에 설치한 전기 절연성 부재
2 : 기판 홀더 21 : 히터
3 : 유도 결합형 안테나 31, 32 : 안테나(3)의 끝부
4 : 고주파 전원 41 : 매칭 박스
5 : 배기펌프 51 : 컨덕턴스 밸브
6 : 수소가스 공급부 7 : 모노실란 가스 공급부
10 : 플라즈마 진단장치 10a : 랭뮤어 프로브
10b : 플라즈마 진단부 100 : 압력계
이하 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명에 관한 결정성 실리콘 박막(본 예에서는 다결정 실리콘 박막)의 형성에 사용할 수 있는 박막 형성장치의 일례의 구성의 개략을 나타내고 있다.
도 1의 박막 형성장치는, 성막실(1)을 구비하고 있고, 성막실(1) 내의 하부에는 피성막 기판(S)을 유지하는 홀더(2)가 설치되어 있다. 홀더(2)에는 이것에 유지되는 기판(S)을 가열할 수 있는 히터(21)가 내장되어 있다.
성막실(1) 내 상부의, 홀더(2)에 대향하는 영역에 유도 결합형 안테나(3)가 배치되어 있다. 안테나(3)는 거꾸로 선 문 형상의 것으로, 그 양쪽 끝부(31, 32)는 성막실(1)의 천정벽(11)에 설치한 절연성 부재(111)를 관통하여 성막실 밖까지 연장되어 있다.
성막실 밖까지 나간 안테나 끝부(31)에는 매칭 박스(41)를 거쳐 출력 가변의 고주파 전원(4)이 접속되어 있다. 다른쪽의 안테나 끝부(32)는 접지되어 있다. 그것에는 한정되지 않으나, 여기에서의 전원(4)의 고주파 전력 주파수는 13.56MHz이다.
또, 성막실(1)에는 배기량 조정밸브(본 예에서는 컨덕턴스 밸브)(51)를 거쳐 배기펌프(5)가 접속되어 있다. 또한, 가스 도입관(61)을 거쳐 수소가스 공급부(6)가, 가스 도입관(71)을 거쳐 모노실란(SiH4) 가스 공급부(7)가 각각 접속되어 있다. 가스공급부(6, 7)의 각각에는 성막실 내로의 가스 도입량을 조정하기 위한 매스플로우 컨트롤러나 가스원 등이 포함되어 있다.
홀더(2)는 성막실(1)을 거쳐 접지 전위로 된다.
또, 성막실(1)에 대하여 랭뮤어 프로브 이용의 플라즈마 진단장치(10) 및 압력계(100)가 설치되어 있다. 플라즈마 진단장치(10)는 성막실(1) 내에 삽입된 랭뮤어 프로브(10a)를 포함하고 있고, 당해 프로브로 얻어지는 플라즈마 정보에 의거하여 플라즈마 포텐셜, 플라즈마 중의 전자 밀도 및 플라즈마의 전자 온도를 구할 수 있다. 성막실 내 압력은 압력계(100)로 계측할 수 있다.
이상 설명한 박막 형성장치에 의하면, 예를 들면 다음과 같이 하여 기판(S) 상에 다결정 실리콘 박막을 형성할 수 있다. 다결정 실리콘 박막 형성에 있어서는 기판(S)의 막 형성 대상면에 수소 결합시키는 수소 결합 공정을 실시하고, 계속해서 수소 결합 처리된 기판면에 다결정 실리콘 박막을 형성하는 실리콘 박막 형성 공정을 실시한다. 이들 공정에 대하여 이하에 설명한다.
<수소 결합 공정>
성막실(1) 내의 홀더(2) 상에 피성막 기판(S)을 유지시켜, 필요에 따라 히터(21)로 당해 기판을 가열하고, 배기펌프(5)를 운전하여 성막실 내 압력을 수소 결합 처리시의 압력보다 낮은 압력까지 배기한다. 이어서, 성막실(1) 내로 가스공급부(6)로부터 수소가스를, 가스공급부(7)로부터 SiH4 가스를 소정의 비율로 도입하고, 컨덕턴스 밸브(51)로 성막실 내 압력을 수소 결합 처리시 압력으로 조정하면서 출력 가변 고주파 전원(4)으로부터 매칭 박스(41)를 거쳐 안테나(3)로 고주파 전력을 공급한다.
그렇게 하면, 당해 안테나로부터 성막실 내의 수소가스를 함유하는 수소 결합 처리용 가스에 고주파 전력이 인가되고, 그것에 의하여 당해 가스가 고주파 여기(勵起)되어 유도 결합 플라즈마가 발생하고, 당해 플라즈마 조사에 의하여 기판(S)의 막 형성 대상면에 수소가 결합한다.
이 수소 결합 처리에서는, 기판 온도를 150℃∼400℃의 범위에서, 성막실 내 압력을 1mTorr∼10mTorr(약 0.13Pa∼1.33Pa)의 범위에서, 성막(1) 내로 도입하는 가스의 도입 유량의 비율(수소가스량〔sccm〕/SiH4 가스량〔sccm〕)을 1∼500의 범 위에서, 성막실 내의 고주파 전력 밀도를 5mW/㎤∼50mW/㎤의 범위에서 각각 선택 결정하고, 또한, 수소 결합 처리시의 플라즈마 포텐셜을 30V 이하 10V 이상으로, 플라즈마 중의 전자 밀도를 1×1010개/㎤ 이상 1×1012개/㎤ 이하의 범위로, 플라즈마의 전자 온도를 2.5eV 이하 1eV 이상으로 각각 유지하여, 30초 이상으로, 상한에 대해서는 예를 들면 60초 이하로 수소 결합 처리를 실시한다.
<실리콘 박막 형성 공정>
이렇게 하여 수소 결합 처리를 종료하면, 계속하여 성막실(1) 내로 가스 공급부(6, 7)로부터 수소가스 및 SiH4 가스를 도입하고, 또한, 그들 가스의 도입량의 비율(수소가스량〔sccm〕/SiH4 가스량〔sccm〕)을 1∼10O의 범위로부터 선택하여(단, 수소 결합 처리시보다도 SiH4 가스의 도입량은 많게 하여) 수소 결합 처리된 기판면에 다결정 실리콘막을 형성한다.
수소가스 및 SiH4 가스의 도입량의 비율에 대하여 더 설명하면(수소가스량〔sccm〕/SiH4 가스량〔sccm〕)의 수치 그 자체는 수소 결합 처리시와 동일하여도 되나, SiH4 가스의 도입량은 수소 결합 처리시보다도 많게 한다.
실리콘 박막 형성 공정에서의 기판 온도, 성막실 내 압력, 성막실 내의 고주파 전력 밀도의 범위는 본 예에서는 수소 결합 공정시의 그것들과 같은 정도의 범위로부터 선택한다. 또, 실리콘 박막 형성 공정에서는, 플라즈마 포텐셜을 50V 이 하 10V이상으로, 플라즈마 중의 전자밀도를 1×109개/㎤ 이상 1×1012개/㎤ 이하의 범위로, 플라즈마의 전자 온도를 5eV 이하 1eV 이상으로 각각 유지한다.
이와 같이 기판(S)에 대하여 수소 결합 처리를 행한 후에 결정 실리콘 박막 형성 공정을 실시함으로써, 실리콘 박막 형성 공정에서는 용이하게, 또한, 실리콘 박막과 기판의 계면에서의 결함을 억제하고, 비정질(아몰퍼스) 실리콘의 생성을 억제하여 결정성 실리콘 박막을 형성할 수 있다.
또, 플라즈마 CVD법에 의한 실리콘 박막 형성방법으로, 비교적 저온 하에서 막 형성할 수 있고, 비교적 저온 하에서 막 형성할 수 있기 때문에 비교적 저렴한 기판, 예를 들면 저융점 유리기판(내열온도 500℃ 이하)에도 결정성 실리콘 박막을 형성할 수 있고, 그만큼 저렴하게 결정성 실리콘 박막을 형성할 수 있다.
또, 고가의 레이저 조사장치에 의한 레이저 조사나, 촉매와 그 가열수단 등이 요구되지 않기 때문에, 그 점에서도 저렴하게 결정성 실리콘 박막을 형성할 수 있다. 필요하면, 성막실 벽에 형성되는 막을, 예를 들면 NF3 가스 플라즈마에 의한 에칭 클리닝에 의하여 쉽게 제거할 수 있기 때문에, 막 형성장치의 메인터넌스 비용을 그만큼 낮게 억제하여 저렴하게 양질의 결정성 실리콘 박막을 형성할 수 있다.
이것들에 의하여 비교적 저온 하에서 저렴하고, 생산성 좋게 결정성 실리콘 박막을 형성할 수 있다.
다음에 도 1의 장치에 의한 다결정 실리콘 박막의 형성, 바꾸어 말하면 도 1 의 장치에 의한 다결정 실리콘 박막을 가지는 기판의 제공에 대한 실시예를 비교 실시예와 함께 나타낸다.
<실시예 1>
기판 : 산화 실리콘(SiO2) 막을 형성한 무알칼리 유리기판(내열온도 450℃ 이하)
a) 수소 결합 공정 :
기판 온도 : 400℃
성막실 내압 : 5mTorr(0.67Pa)
성막실에 대한 가스 도입량 : H2〔sccm〕/SiH4 〔sccm〕
= 150〔sccm〕/1〔sccm〕
성막실 내 고주파 전력 밀도 : 20mW/㎤
플라즈마 포텐셜 : 25V
전자 밀도 : 3×1010개/㎤
전자 온도 : 2.4eV
처리시간 : 30초
b) 실리콘 박막 형성 공정
기판 온도, 성막실 내압 및 성막실 내 고주파 전력 밀도는 수소 결합 공정시와 동일하게 하였다.
성막실에 대한 가스 도입량 : H2〔sccm〕/SiH4〔sccm〕
= 150〔sccm〕/20〔sccm〕
플라즈마 포텐셜 : 25V
전자 밀도 : 5×1010개/㎤
전자 온도 : 2.0eV
<비교 실시예 1>
기판은 실험예 1과 동일하다.
수소 결합 공정은 실시하지 않았다.
실리콘 박막 형성 공정
기판 온도, 성막실 내압 및 성막실 내 고주파 전력 밀도는 실시예 1과 동일하게 하였다.
성막실에 대한 가스 도입량 : H2〔sccm〕/SiH4〔sccm〕
= 150〔sccm〕/20〔sccm〕
플라즈마 포텐셜 : 60V
전자 밀도 : 8×109개/㎤
전자 온도 : 2.8eV
실시예 1, 비교 실시예 1의 각각에서 형성된 결정성 실리콘 박막에 대하여 He-Ne 레이저에 의한 레이저 라만 분광 분석을 행한다.
도 2의 라인 A에 나타내는 바와 같이, 실시예 1의 막에서는 라만 시프트 520-1㎝ 부근에 샤프한 스펙트럼이 출현하는 한편, 라만 시프트 480-1㎝ 부근에 나타나는 비정질 실리콘의 라만 신호(스펙트럼 강도)가 작고, 전체로서 당해 막이 높은 결정성을 가지고 있는 것을 알 수 있다.
도 2의 라인 B에 나타내는 바와 같이, 비교 실시예 1의 막에서는 라만 시프트 520-1㎝ 부근에 출현하는 스펙트럼은 실시예 1의 막과 비교하면 폭이 넓고, 라만 시프트 480-1㎝ 부근에 나타나는 비정질 실리콘의 라만 신호(스펙트럼 강도)가 실시예 1의 막보다 크고, 전체로서 당해 막은 아몰퍼스 실리콘이 많으며, 결정화의 정도가 실시예 1의 막보다 낮은 것을 알 수 있다.
<실시예 2>
기판 : 박막 트랜지스터용 게이트 절연막으로서 질소 함유 게이트 절연막[본 예에서는 질화 실리콘(SiN)막]을 가지는 무알칼리 유리기판(내열온도 450℃ 이하)
a) 수소 결합 공정
기판 온도 : 300℃
성막실 내압 : 5mTorr(0.67Pa)
성막실에 대한 가스 도입량 : H2〔sccm〕/SiH4〔sccm〕
= 150〔sccm〕/1〔sccm〕
성막실 내 고주파 전력 밀도 : 20mW/㎤
플라즈마 포텐셜 : 25V
전자 밀도 : 2×1010개/㎤
전자 온도 : 2.4eV
처리시간 : 30초
b) 실리콘 박막 형성 공정
기판 온도, 성막실 내압 및 성막실 내 고주파 전력 밀도는 수소 결합 공정시와 동일하게 하였다.
성막실에 대한 가스 도입량 : H2〔sccm〕/SiH4〔sccm〕
= 150〔sccm〕/20〔sccm〕
플라즈마 포텐셜 : 25V
전자 밀도 : 5×1010개/㎤
전자 온도 : 2.0eV
도 3(a)는 실시예 2에서 얻어진 게이트 절연막(SiN) 상의 아몰퍼스 실리콘(a-Si)층 및 다결정 실리콘(p-Si)막의 단면을 투과형 전자현미경(TEM)으로 관찰한 상태를 모식적으로 나타내는 도면이고, 도 3(b)는 실시예 1에서 얻어진 게이트 절연막(SiO2) 상의 다결정 실리콘막(p-Si)의 단면을 투과형 전자현미경(TEM)으로 관찰한 상태를 모식적으로 나타내는 도면이다.
실시예 2에서 얻어진 게이트 절연막(SiN) 상의 아몰퍼스 실리콘(a-Si)층의 두께는 5㎚∼7㎚ 정도이고, 다결정 실리콘(p-Si)막의 평균적 두께는 50㎚ 정도이 다.
실시예 1에서 얻어진 게이트 절연막(SiO2) 상의 다결정 실리콘(p-Si)막의 평균적 두께는 50㎚ 정도이다.
실시예 2에서 형성된 결정성 실리콘 박막에 대하여 He-Ne 레이저에 의한 레이저 라만 분광 분석을 행한 바, 실시예 1의 막과 동일하게 전체로서 높은 결정성을 가지고 있는 것을 알 수 있었다.
실시예 2, 실시예 1의 각각에 의하여 제공되는 게이트 절연막 상에 결정성 실리콘 박막을 가지는 기판을 사용하여 박막 트랜지스터를 형성하고, 각 박막 트랜지스터에 대하여 전자이동도 및 오프전류를 측정한 바, 이하의 결과를 얻었다.
전자이동도 오프전류
실시예 2의 기판에 의한 것 : 5㎠/V·sec. 1×10-12A
실시예 1의 기판에 의한 것 : 5㎠/V·sec. 1×10-10A
이와 같이, 실시예 2, 1에 의한 어느 쪽의 결정성 실리콘 박막의 형성에 의해서도, 반도체층으로서 비정질 실리콘막을 사용한 박막 트랜지스터와 비교하면 전자 이동도가 1 자릿수 높은 박막 트랜지스터를 얻을 수 있는 기판을 제공할 수 있다.
또, 기판으로서 질소를 함유하는 게이트 절연막을 가지는 기판을 채용한 실시예 2에서는, 질소를 함유하지 않은 게이트 절연막을 가지는 기판을 채용한 실시예 1과 비교하면, 오프전류가 2 자릿수 작고, 리크 전류가 억제된 박막 트랜지스터 를 얻을 수 있는 기판을 제공할 수 있다.
본 발명은, 피성막 기판 상에 TFT(박막 트랜지스터) 스위치의 재료로서, 또는 각종 집적회로, 태양 전지 등의 제작에 반도체막으로서 이용할 수 있는 다결정 실리콘 박막을 형성하는 것에 이용할 수 있다.

Claims (10)

  1. 성막실 내에 배치한 기판 상에 플라즈마 CVD법에 의하여 결정성 실리콘 박막을 형성하는 실리콘 박막 형성방법으로서,
    당해 기판 상에 결정성 실리콘 박막을 형성함에 앞서 당해 성막실 내에 수소를 함유하는 수소 결합 처리용 가스의 플라즈마를 형성하고, 당해 플라즈마에 당해 기판의 막 형성 대상면을 노출하여 당해 기판면에 수소를 결합시키는 수소 결합 공정과,
    당해 수소 결합 공정 후에 상기 성막실 내에 실란계 가스를 함유하는 결정성 실리콘 박막 형성용 가스의 플라즈마를 형성하고, 당해 플라즈마 하에서 상기 수소 결합 처리된 기판면에 결정성 실리콘 박막을 형성하는 실리콘 박막 형성 공정을 포함하는 것을 특징으로 하는 실리콘 박막 형성방법.
  2. 제 1항에 있어서,
    상기 기판으로서 상기 막 형성 대상면이 기판 본체 상에 형성된 박막 트랜지스터용 게이트 절연막의 면인 기판을 채용하는 것을 특징으로 하는 실리콘 박막 형성방법.
  3. 제 2항에 있어서,
    상기 게이트 절연막이 질소 함유 게이트 절연막인 것을 특징으로 하는 실리 콘 박막 형성방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 수소 결합 공정은 60초 이하의 시간 내에서 실시하는 것을 특징으로 하는 실리콘 박막 형성방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 실리콘 박막 형성 공정에서는 다결정 실리콘 박막을 형성하는 것을 특징으로 하는 실리콘 박막 형성방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 실란계 가스는 모노실란(SiH4) 가스인 것을 특징으로 하는 실리콘 박막 형성방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 수소 결합 공정은 플라즈마 포텐셜 30V 이하에서 실시하는 것을 특징으로 하는 실리콘 박막 형성방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 수소 결합 공정은 상기 수소 결합 처리용 가스 플라즈마에서의 전자 밀도를 1×1010개/㎤ 이상으로 하여 실시하는 것을 특징으로 하는 실리콘 박막 형성방법.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 수소 결합 공정은 상기 수소 결합 처리용 가스 플라즈마의 전자온도를 2.5eV 이하로 하여 실시하는 것을 특징으로 하는 실리콘 박막 형성방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 수소 결합 공정 및 상기 실리콘 박막 형성 공정에서의 플라즈마는 상기 성막실 내에 설치한 유도 결합형 안테나에 고주파 전력을 인가하여 형성하는 것을 특징으로 하는 실리콘 박막 형성방법.
KR1020097014968A 2007-01-19 2007-10-29 실리콘 박막 형성방법 KR20090091819A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007010476A JP2008177419A (ja) 2007-01-19 2007-01-19 シリコン薄膜形成方法
JPJP-P-2007-010476 2007-01-19

Publications (1)

Publication Number Publication Date
KR20090091819A true KR20090091819A (ko) 2009-08-28

Family

ID=39635781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097014968A KR20090091819A (ko) 2007-01-19 2007-10-29 실리콘 박막 형성방법

Country Status (5)

Country Link
US (1) US20100062585A1 (ko)
JP (1) JP2008177419A (ko)
KR (1) KR20090091819A (ko)
CN (1) CN101632153B (ko)
WO (1) WO2008087775A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124111A (ja) * 2006-11-09 2008-05-29 Nissin Electric Co Ltd プラズマcvd法によるシリコン系薄膜の形成方法
WO2011080957A1 (ja) 2009-12-29 2011-07-07 シャープ株式会社 薄膜トランジスタ、その製造方法、および表示装置
JP5393895B2 (ja) * 2010-09-01 2014-01-22 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
KR102293862B1 (ko) 2014-09-15 2021-08-25 삼성전자주식회사 반도체 소자의 제조 방법
JP7200880B2 (ja) * 2019-08-19 2023-01-10 東京エレクトロン株式会社 成膜方法及び成膜装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327086B1 (ko) * 1994-06-15 2002-03-06 구사마 사부로 박막 반도체 장치의 제조방법, 박막 반도체 장치,액정표시장치 및 전자기기
JPH0851214A (ja) * 1994-08-05 1996-02-20 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US5952061A (en) * 1996-12-27 1999-09-14 Stanley Electric Co., Ltd. Fabrication and method of producing silicon films
TW386249B (en) * 1997-06-30 2000-04-01 Matsushita Electric Ind Co Ltd Method and device for manufacturing semiconductor thin film
US20020060322A1 (en) * 2000-11-20 2002-05-23 Hiroshi Tanabe Thin film transistor having high mobility and high on-current and method for manufacturing the same
JP2002164290A (ja) * 2000-11-28 2002-06-07 Tokuyama Corp 多結晶シリコン膜の製造方法
JP4254861B2 (ja) * 2004-03-26 2009-04-15 日新電機株式会社 シリコン膜形成装置
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Nec液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
JP4434115B2 (ja) * 2005-09-26 2010-03-17 日新電機株式会社 結晶性シリコン薄膜の形成方法及び装置
JP2007123008A (ja) * 2005-10-27 2007-05-17 Nissin Electric Co Ltd プラズマ生成方法及び装置並びにプラズマ処理装置
JP5162108B2 (ja) * 2005-10-28 2013-03-13 日新電機株式会社 プラズマ生成方法及び装置並びにプラズマ処理装置
JP2008124111A (ja) * 2006-11-09 2008-05-29 Nissin Electric Co Ltd プラズマcvd法によるシリコン系薄膜の形成方法

Also Published As

Publication number Publication date
JP2008177419A (ja) 2008-07-31
WO2008087775A1 (ja) 2008-07-24
CN101632153A (zh) 2010-01-20
CN101632153B (zh) 2011-04-13
US20100062585A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
KR101534637B1 (ko) 어모퍼스 실리콘막의 성막 방법 및 성막 장치
KR100306527B1 (ko) 박막반도체장치의제조방법,박막반도체장치
CN100490074C (zh) 制造多晶硅薄膜的方法及用其制造晶体管的方法
KR101451104B1 (ko) 박막 반도체장치의 제조 방법
KR100734393B1 (ko) 실리콘 박막의 원자층 증착 방법
US7521341B2 (en) Method of direct deposition of polycrystalline silicon
KR20120028247A (ko) 박막 트랜지스터
JP2008124111A (ja) プラズマcvd法によるシリコン系薄膜の形成方法
JP3027968B2 (ja) 成膜装置
KR20090091819A (ko) 실리콘 박막 형성방법
KR101184232B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP4200618B2 (ja) 半導体膜形成方法及び薄膜半導体装置の製造方法
CN101315947B (zh) 氧化硅膜、其制备方法以及具有使用其的栅极绝缘膜的半导体器件
KR20180111548A (ko) 오목부의 매립 방법 및 처리 장치
KR100773123B1 (ko) 2단계 증착에 의한 다결정 실리콘 박막의 형성 방법
JP2006319306A (ja) 多結晶質薄膜のインサイチュー成長方法
JP2002151693A (ja) ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置
JP4001906B2 (ja) 半導体装置の作製方法
WO2011161901A1 (ja) 多結晶シリコン薄膜の形成方法、多結晶シリコン薄膜基板、シリコン薄膜太陽電池及びシリコン薄膜トランジスタ装置
JP2002208707A (ja) 薄膜トランジスタの製造方法
Pangal et al. Integrated amorphous and polycrystalline silicon thin-film transistors in a single silicon layer
JP2001176806A (ja) 半導体膜形成方法及び薄膜半導体装置の製造方法
KR100233146B1 (ko) 다결정 실리콘의 제조 방법
CN100537838C (zh) 一种低温多晶硅薄膜器件及其制造方法与设备
JP2008182267A (ja) 基板の製造方法および基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application