KR20090086156A - 전기 광학 장치의 제조 방법, 전기 광학 장치 - Google Patents

전기 광학 장치의 제조 방법, 전기 광학 장치 Download PDF

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KR20090086156A
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electro
terminal
substrate
optical device
liquid crystal
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무네히데 사이멘
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세이코 엡슨 가부시키가이샤
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Abstract

(과제) 단자 사이를 확실히 전기적으로 접속할 수 있음으로써, 신뢰성을 향상시킬 수 있는 전기 광학 장치의 제조 방법을 제공한다.
(해결 수단) 외부 접속 단자 (102) 에 대하여, 저융점 재료로 구성된 도전성 입자 (3) 를 갖는 ACF (1) 를 도포하는 도포 공정과, ACF (1) 를 개재하여 외부 접속 단자 (102) 에 대하여 단자부 (113) 를 열압착함으로써, 열의 부여에 의해 도전성 입자 (3) 를 용해시키고, 공정 접합에 의해, 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속하는 접속 공정을 구비하는 것을 특징으로 한다.
외부 접속 단자, ACF, 공정 접합

Description

전기 광학 장치의 제조 방법, 전기 광학 장치{METHOD OF PRODUCING ELECTRO-OPTICAL DEVICE AND ELECTRO-OPTICAL DEVICE}
본 발명은, 전기 광학 패널에 형성된 제 1 단자부와, 박판상 기판의 제 2 단자부를 전기적으로 접속하는 전기 광학 장치의 제조 방법, 전기 광학 장치에 관한 것이다.
주지된 바와 같이, 전기 광학 장치, 예를 들어 광 투과형 액정 장치는, 유리 기판, 석영 기판 등으로 이루어지는 2 장의 기판 사이에 액정이 개재되어 구성된 전기 광학 패널인 액정 패널이 실장 케이스 등에 수용되어 구성되어 있다.
또한, 액정 장치는, 액정 패널의 일방의 기판에, 예를 들어 박막 트랜지스터 (Thin Film Transistor, 이하 TFT 라고 칭한다) 등의 스위칭 소자 및 화소 전극을 매트릭스상으로 배치하고, 타방의 기판에 대향 전극을 배치하여, 양 기판 사이에 개재된 액정층에 의한 광학 응답을 화상 신호에 따라 변화시킴으로써 화상 표시를 가능하게 하고 있다.
또한, TFT 를 배치한 TFT 기판과, 이 TFT 기판에 상대하여 배치되는 대향 기판은 따로 따로 제조된다. TFT 기판 및 대향 기판은, 예를 들어 석영 기판 상 에 소정의 패턴을 갖는 반도체 박막, 절연성 박막 또는 도전성 박막을 적층함으로써 구성된다. 반도체 박막, 절연성 박막 또는 도전성 박막은, 층마다 각종 막의 성막 공정과 포토리소그래피 공정을 반복함으로써 형성되는 것이다.
이와 같이 하여 형성된 TFT 기판 및 대향 기판은, 예를 들어 액정 봉입 방식에 의해 TFT 기판과 대향 기판 사이에 액정이 개재되는 경우에는, 일부에 절결을 갖도록 대략 둘레상으로 도포된 시일재를 개재하여 패널 조립 공정에 있어서 고정밀도 (예를 들어 얼라이먼트 오차 1μ 이내) 로 부착된다.
이어서 얼라이먼트가 실시되어 각각 압착 경화된 후, 시일재의 일부에 형성된 절결을 통해 액정이 봉입되고, 절결이 열 등에 의해 경화된 밀봉재에 의해 밀봉된다.
그 후, 예를 들어 TFT 기판이 대향 기판보다 평면에서 본 상태에서 크게 형성됨으로써, TFT 기판의 대향 기판이 부착된 면의 일부에 형성된 돌출부에 있어서, 액정 패널의 일단과 타단을 연결하는 폭 방향을 따라 형성된 외부 접속 단자에 대하여, 프로젝터 등의 전자 기기의 외부 회로와 전기적으로 접속하는, 특정 길이를 갖는 유연한 도시되지 않은 박판상 기판인 플렉시블 배선 기판 (Flexible Printed Circuits, 이하 FPC 라고 칭한다) 의 단자부가 전기적으로 접속된다.
또한, 외부 접속 단자에 대하여 FPC 의 단자부는, 이방성 도전 필름 (Anisotropic Conductive Film, 이하 ACF 라고 칭한다) 이나, 이방성 도전 페이스트 (Anisotropic Conductive Paste, 이하 ACP 라고 칭한다) 등의 이방성 도전 접착제 내의 예를 들어 금속 입자 등의 도전성 입자를 통해 열압착 등에 의해 전기적으 로 접속된다. 마지막으로, 액정 패널이 실장 케이스 등에 수용됨으로써 액정 장치가 형성된다.
이와 같이, 이방성 도전 접착제 내의 도전성 입자를 통해 단자 사이를 접속하는 구성은, 예를 들어 특허 문헌 1 에 개시되어 있다. 구체적으로는, 특허 문헌 1 에는, 접착제 내에 소정의 비율로 혼재된 도전성 입자가 되는 금속 가루를 각 단자에 삽입함으로써, 단자 사이를 확실히 전기적으로 접속하는 구성이 개시되어 있다.
특허 문헌 1 : 일본 공개특허공보 2007-48801호
그런데, 예를 들어 상기 서술한 TFT 기판을 제조하는 공정에 있어서, 예를 들어 1 장의 큰 판의 석영 기판에 복수 구성된 각 TFT 기판을 소정의 크기로 각각 절단함으로써, TFT 기판을 한 번에 복수 제조하는 수법이 주지되어 있지만, TFT 기판의 소형화를 도모하면, 1 장의 큰 판의 석영 기판으로부터 한 번에 제조할 수 있는 TFT 기판의 개수가 증가하기 때문에 제조 비용의 삭감을 도모할 수 있다. 또한, 이상과 같은 것은 대향 기판이어도 동일하다.
그러나, TFT 기판의 소형화를 도모하면 외부 접속 단자의 면적도 축소되기 때문에, 즉, 외부 접속 단자에 대한 FPC 의 단자부의 접속 면적도 축소되기 때문에, 접속 후, 외부 접속 단자로부터 FPC 의 단자부가 벗어나기 쉬워 진다는 문제가 있다.
따라서, 특허 문헌 1 에 개시된 도전성 입자를 각 단자에 삽입함으로써 각 단자 사이를 전기적으로 접속하는 수법, 구성보다, 각 단자 사이를 보다 확실히 전기적으로 접속할 수 있는 수법, 구성이 요망되고 있었다.
본 발명은 상기 사정에 주목하여 이루어진 것으로서, 단자 사이를 확실히 전기적으로 접속할 수 있음으로써, 신뢰성을 향상시킬 수 있는 전기 광학 장치의 제조 방법, 전기 광학 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 본 발명에 관련된 전기 광학 장치의 제조 방법 은, 전기 광학 패널에 형성된 제 1 단자부와, 기판의 제 2 단자부를 전기적으로 접속하는 전기 광학 장치의 제조 방법으로서, 상기 제 1 단자부와 상기 제 2 단자부 중 어느 것에 대하여, 저융점 재료로 구성된 도전성 입자를 갖는 이방성 도전 접착제를 도포하는 도포 공정과, 상기 이방성 도전 접착제를 개재하여, 상기 제 1 단자부에 대하여 상기 제 2 단자부를 열압착함으로써, 열의 부여에 의해 상기 도전성 입자를 용해시키고, 공정 (共晶) 접합에 의해 상기 제 1 단자부와 상기 제 2 단자부를 전기적으로 접속하는 접속 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 접속 공정에 있어서, 열압착시, 열의 부여에 의해 이방성 도전 접착제 내의 도전성 입자를 용해시키고, 제 1 단자부와 제 2 단자부를 공정 접합에 의해 전기적으로 접속하기 때문에, 도전성 입자를 삽입하여 제 1 단자부와 제 2 단자부를 전기적으로 접속하는 종래보다 각 단자부에 대한 도전성 입자의 접촉 면적이 증가하기 때문에, 확실히 제 1 단자부와 제 2 단자부를 전기적으로 접속할 수 있음으로써, 전기 광학 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 도전성 입자는, 500℃ 이하의 저융점 재료로 구성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 열압착시, 전기 광학 패널에 고열에 의한 데미지를 주지 않고, 제 1 단자부와 제 2 단자부를, 용해되어 퍼진 도전성 입자를 통해, 공정 접합에 의해 확실히 전기적으로 접속할 수 있다.
또한, 상기 저융점 재료는, 금속 입자로 구성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 열압착시, 전기 광학 패널에 고열에 의한 데미지를 주지 않고, 제 1 단자부와 제 2 단자부를, 용해되어 퍼진 금속 입자를 통해, 공정 접합에 의해 확실히 전기적으로 접속할 수 있다.
또한, 상기 저융점 재료는, 수지에 500℃ 이하의 저융점 재료로 구성된 금속 도금이 형성된 수지 코어 입자로 구성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 열압착시, 전기 광학 패널에 고열에 의한 데미지를 주지 않고, 제 1 단자부와 제 2 단자부를, 용해되어 퍼진 수지 코어 입자의 금속 도금을 통해 공정 접합에 의해 확실히 전기적으로 접속할 수 있다.
또한, 상기 접속 공정에 있어서의 상기 열압착은, 상기 도전성 입자의 융점보다 높은 온도를 부여하여 실시하는 것을 특징으로 한다.
본 발명에 의하면, 확실히 도전성 입자를 용해시킬 수 있기 때문에, 공정 접합에 의해 제 1 단자부와 제 2 단자부를 확실히 전기적으로 접속할 수 있다.
본 발명에 관련된 전기 광학 장치는, 청구항 1 ∼ 4 중 어느 한 항에 기재된 전기 광학 장치의 제조 방법에 의해 제조된 것을 특징으로 한다.
본 발명에 의하면, 제 1 단자부와 제 2 단자부가, 열압착시의 열의 부여에 의해 용해되어 퍼진 이방성 도전 접착제 내의 도전성 입자를 통해, 공정 접합에 의해 전기적으로 접속되는 구성을 갖고 있기 때문에, 도전성 입자가 삽입되어 제 1 단자부와 제 2 단자부가 전기적으로 접속되는 종래 구성보다 각 단자부에 대한 도전성 입자의 접촉 면적이 증가하기 때문에, 확실히 제 1 단자부와 제 2 단자부가 전기적으로 접속됨으로써, 전기 광학 장치의 신뢰성을 향상시킬 수 있다.
이하, 도면을 참조로 하여 본 발명의 실시형태를 설명한다. 또한, 이하에 나타내는 실시형태에 있어서 전기 광학 장치는 광 투과형 액정 장치를 예로 들어 설명한다. 따라서, 전기 광학 장치가 구비하는 전기 광학 패널은 액정 패널을 예로 들어 설명한다.
또한, 액정 패널에 있어서 대향 배치되는 1 쌍의 기판 중, 일방의 기판은 소자 기판 (이하 TFT 기판이라고 칭한다) 을, 또한 타방의 기판은 TFT 기판에 대향하는 대향 기판을 예로 들어 설명한다. 또한, 이방성 도전 접착제는 상기 서술한 ACF 를 예로 들어 설명한다.
먼저, 본 실시형태를 나타내는 제조 방법에 의해 제조되는 액정 장치의 구성을 도 1, 도 2 를 사용하여 설명한다. 도 1 은, 본 실시형태의 제조 방법에 의해 제조되는 액정 장치에 있어서의 액정 패널을 FPC 와 함께 나타내는 평면도, 도 2 는, 도 1 중의 II-II 선을 따라 절단한 액정 패널을 FPC 와 함께 나타내는 단면도이다.
도 1, 도 2 에 나타내는 바와 같이, 액정 패널 (100) 은, 예를 들어, 석영 기판이나 유리 기판 등을 사용한 TFT 기판 (10) 과, 그 TFT 기판 (10) 에 대향 배치되는, 예를 들어 유리 기판이나 석영 기판 등을 사용한 TFT 기판 (10) 보다 외형이 작은 대향 기판 (20) 사이의 내부 공간에 액정 (50) 이 개재되어 구성된다. 대향 배치된 TFT 기판 (10) 과 대향 기판 (20) 은, 시일재 (52) 에 의해 부착되어 있다.
TFT 기판 (10) 의 액정 (50) 과 접하는 영역에, 액정 패널 (100) 의 표시 영역 (40) 을 구성하는 TFT 기판 (10) 의 표시 영역 (10h) 이 구성되어 있다. 또한, TFT 기판 (10) 의 대향 기판 (20) 에 대향하는 대향면이 되는 표면 (10f) 측에 있어서의 표시 영역 (10h) 에 화소를 구성함과 함께, 후술하는 대향 전극 (21) 과 함께 액정 (50) 에 구동 전압을 인가하는 화소 전극 (9a) 이 매트릭스상으로 배치되어 있다.
또한, 대향 기판 (20) 의 표면 (20f) 측에 있어서의 액정 (50) 과 접하는 영역에, 액정 (50) 에 화소 전극 (9a) 과 함께 구동 전압을 인가하는 대향 전극 (21) 이 형성되어 있고, 대향 전극 (21) 의, 표시 영역 (10h) 에 대향하는 영역에, 액정 패널 (100) 의 표시 영역 (40) 을 구성하는 대향 기판 (20) 의 표시 영역 (20h) 이 구성되어 있다.
TFT 기판 (10) 의 화소 전극 (9a) 상에 러빙 처리된 배향막 (16) 이 형성되어 있고, 또한, 대향 기판 (20) 상의 전체면에 걸쳐서 형성된 대향 전극 (21) 상에도 러빙 처리된 배향막 (26) 이 형성되어 있다. 각 배향막 (16, 26) 은, 예를 들어 폴리이미드막 등의 투명한 유기막으로 이루어진다.
또한, TFT 기판 (10) 의 표시 영역 (10h) 에 있어서는, 복수 개의 도시되지 않은 주사선과 복수 개의 도시되지 않은 데이터선이 교차하도록 배선되고, 주사선과 데이터선으로 구획된 영역에 화소 전극 (9a) 이 매트릭스상으로 배치된다. 그리고, 주사선과 데이터선의 각 교차 부분에 대응하여 도시되지 않은 박막 트랜지스터 (TFT) 가 형성되고, 이 TFT 마다 화소 전극 (9a) 이 전기적으로 접속되어 있 다.
TFT 는 주사선의 ON 신호에 의해 온으로 되고, 이로써, 데이터선에 공급된 화상 신호가 화소 전극 (9a) 에 공급된다. 이 화소 전극 (9a) 과 대향 기판 (20) 에 형성된 대향 전극 (21) 사이의 전압이 액정 (50) 에 인가된다.
대향 기판 (20) 에, 액정 패널 (100) 의 표시 영역 (40) 을 규정하는 프레임으로서의 차광막 (53) 이 형성되어 있다.
액정 (50) 이 TFT 기판 (10) 과 대향 기판 (20) 사이의 공간에 이미 알려진 액정 주입 방식으로 주입되는 경우, 시일재 (52) 는, 시일재 (52) 의 1 변의 일부에 있어서 결락되어 도포되어 있다.
시일재 (52) 의 결락된 지점은, 그 결락된 지점으로부터 부착된 TFT 기판 (10) 및 대향 기판 (20) 사이의 공간에 있어서, 시일재 (52) 에 의해 둘러싸인 영역에 액정 (50) 을 주입하기 위한 절결인 액정 주입구 (108) 를 구성하고 있다. 액정 주입구 (108) 는, 액정 주입 후 밀봉재 (109) 에 의해 밀봉된다.
TFT 기판 (10) 의 표면 (10f) 에 있어서, 시일재 (52) 의 외측 영역에, TFT 기판 (10) 의 도시되지 않은 데이터선에 화상 신호를 소정의 타이밍으로 공급하여 그 데이터선을 구동하는 드라이버인 데이터선 구동 회로 (101) 와 외부 회로의 접속을 위한 제 1 단자부인 외부 접속 단자 (102) 가, TFT 기판 (10) 의 일단 (10t1) 과 TFT 기판 (10) 의 타단 (10t2) 을 연결하는 폭 방향 H 를 따라 일 측면측에 형성되어 있다.
또한, 외부 접속 단자 (102) 는, 대향 기판 (20) 에 형성되어 있어도 상관없 다. 또한, 외부 접속 단자 (102) 는, 알루미늄, ITO 등의 전기적인 도통성을 갖는 재료로 구성되어 있다. 또한, 도 1 에는, pin 수가 생략되어 나타나 있지만, 외부 접속 단자 (102) 는, 통상 100pin ∼ 1000pin 정도, 액정 패널에 의해 필요에 따른 수가 형성되어 있다.
외부 접속 단자 (102) 에, 액정 패널 (100) 을 도시되지 않은 프로젝터 등의 전자 기기와 전기적으로 접속하는 특정 길이를 갖는 FPC (112) 의 일단에 구성된 제 2 단자부인 단자부 (113) (도 5 참조) 가, ACF (1) 를 개재하여, 예를 들어 압착에 의해 전기적으로 접속되어 있다. 한편, ACF (1) 의 구성은 후술한다.
단자부 (113) 는, 구리에 니켈 금 도금이 형성된 것이나, 구리에 금 도금이 형성된 것, 구리에 주석 도금이 형성된 것 등으로 구성되어 있다. 또한, 단자부 (113) 를 구성하는 재료는 상기 서술한 것에 한정되지 않는다.
FPC (112) 의 타단이 전자 기기에 있어서의 외부 회로에 접속됨으로써, 액정 패널 (100) 과 전자 기기는 전기적으로 접속된다. 또한, ACF (1) 를 통한 외부 접속 단자 (102) 와 FPC (112) 의 단자부 (113) 의 접속 구성도 후술한다.
또한, 외부 접속 단자 (102) 와 단자부 (113) 의 전기적인 접속을 보강하기 위해서, FPC (112) 와, TFT 기판 (10) 의 일 측면 사이에는, 폭 방향 H 를 따라 직선상으로, 예를 들어 광 경화형 접착제 (70) 가 형성되어 있다.
TFT 기판 (10) 의 표면 (10f) 에 있어서, 외부 접속 단자 (102) 가 형성된 TFT 기판 (10) 의 일 측면에 인접하는 각 측면을 따라, TFT 기판 (10) 의 도시되지 않은 주사선 및 게이트 전극에 주사 신호를 소정의 타이밍으로 공급함으로써, 게이 트 전극을 구동하는 드라이버인 주사선 구동 회로 (103, 104) 가 형성되어 있다. 주사선 구동 회로 (103, 104) 는, 시일재 (52) 의 내측의 차광막 (53) 에 대향하는 위치에 있어서, TFT 기판 (10) 의 표면 (10f) 상에 형성되어 있다.
또한, TFT 기판 (10) 의 표면 (10f) 상에, 데이터선 구동 회로 (101), 주사선 구동 회로 (103, 104), 외부 접속 단자 (102) 및 상하 도통 단자 (107) 를 접속하는 배선 (105) 이 차광막 (53) 의 3 변에 대향하여 형성되어 있다.
상하 도통 단자 (107) 는, 시일재 (52) 의 코너부 4 지점의 TFT 기판 (10) 상에 형성되어 있다. 그리고, TFT 기판 (10) 과 대향 기판 (20) 상호간에, 하단이 상하 도통 단자 (107) 에 접촉하고 상단이 대향 전극 (21) 에 접촉하는 상하 도통재 (106) 가 형성되어 있고, 그 상하 도통재 (106) 에 의해 TFT 기판 (10) 과 대향 기판 (20) 사이에서 전기적인 도통이 취해져 있다.
또한, TFT 기판 (10) 의 이면 (10r) 에 커버 유리 (30) 가 접착되어 있다. 동일하게, 대향 기판 (20) 의 이면 (20r) 에도 커버 유리 (31) 가 접착되어 있다.
각 커버 유리 (30, 31) 는, TFT 기판 (10) 및 대향 기판 (20) 의 각 이면 (10r, 20r) 의 적어도 각 표시 영역 (10h, 20h) 에 먼지 등이 부착되는 것을 방지함과 함께, 먼지 등을 각 이면 (10r, 20r) 으로부터 이간시켜 디포커스함으로써, 먼지 등의 이미지를 눈에 띄지 않게 하는 기능을 갖는다.
다음으로, 이와 같이 구성된 액정 장치의 제조 방법, 구체적으로는, 외부 접속 단자에 대한 FPC 의 단자부의 접속 방법을 도 3 ∼ 도 7 을 사용하여 나타낸다. 또한, 외부 접속 단자에 대한 FPC 의 단자부의 접속 방법 이외의 액정 장치의 제조 방법은 주지되어 있기 때문에 그 설명은 생략한다.
도 3 은, 스테이지에 탑재된 TFT 기판 상에 외부 접속 단자가 형성된 상태를 개략적으로 나타내는 단면도, 도 4 는, 도 3 의 외부 접속 단자 상에 ACF 를 부착시킨 상태를 개략적으로 나타내는 단면도, 도 5 는, 도 4 의 ACF 를 개재하여 외부 접속 단자에 FPC 의 단자부를 부착시킨 상태를 개략적으로 나타내는 단면도이다.
또한, 도 6 은, 도 5 의 부착 상태로부터, FPC 의 단자부를 ACF 를 개재하여 외부 접속 단자에 본딩 툴을 사용하여 압착한 상태를 개략적으로 나타내는 단면도, 도 7 은, 도 6 의 압착 후, ACF 에 열이 부여되어 도전성 입자가 용해되고 제 1 단자부와 제 2 단자부가 공정 접합에 의해 전기적으로 접속된 상태를 개략적으로 나타내는 단면도이다.
또한, 이하 도 3 ∼ 도 7 에 있어서는, 도면을 간략화하기 위해서 외부 접속 단자의 개수를 도 1 보다 줄여서 나타내고 있다. 또한, 이하에 있어서, 도 3 ∼ 도 7 에 있어서는, 도면을 간략화하기 위해서 도전성 입자의 개수를 실제보다 줄여서 나타내고 있다.
먼저, 도 3 에 나타내는 히터 (155) 를 갖는 히터 스테이지 (150) 에 탑재된 TFT 기판 (10) 의 외부 접속 단자 (102) 상에, 도 4 에 나타내는 바와 같이, ACF (1) 를 도포하는, 즉 부착시키는 도포 공정을 실시한다.
또한, ACF (1) 는, 절연성 접착 재료 (2) 와, 그 절연성 접착 재료 (2) 내에 확산된, 예를 들어 땜납, 주석 등의 500℃ 이하의 저융점 재료로 구성된 금속 입자 로 이루어지는 소정의 입경, 예를 들어 2 ∼ 3㎛ 의 입경을 갖는 도전성 입자 (3) 로 주요부가 구성되어 있다. 또한, 이하, 도전성 입자 (3) 는 260℃ ∼ 280℃ 정도의 융점을 갖는 땜납으로 구성된 금속 입자를 예로 들어 나타낸다.
도 4 에 나타내는 도포 공정 종료 후, ACF (1) 를 개재하여, 외부 접속 단자 (102) 에 대하여 FPC (112) 의 단자부 (113) 를 전기적으로 접속하는 접속 공정을 실시한다.
구체적으로는, 먼저 도 5 에 나타내는 바와 같이, ACF (1) 를 개재하여, 각 외부 접속 단자 (102) 에 대하여 각 단자부 (113) 가 각각 대향하도록 외부 접속 단자 (102) 에 FPC (112) 를 부착시킨다. 그 후, 히터 (155) 에 의해 히터 스테이지 (150) 를 미리 60℃ ∼ 120℃ 정도로 덥힌다.
이어서, 도 6 에 나타내는 바와 같이, FPC (112) 의 두께 방향 T 의 상방으로부터, 히터 (205) 를 갖는 이미 알려진 압착 장치 (이하 본딩 툴이라고 칭한다) (200) 를 사용하여, 외부 접속 단자 (102) 에 대하여 ACF (1) 를 개재하여 단자부 (113) 를 압착한다.
구체적으로는, 히터 (205) 에 의해, 도전성 입자 (3) 를 구성하는 땜납의 융점보다 높은 온도, 예를 들어 500℃ 정도까지 가열된 본딩 툴 (200) 을 FPC (112) 의 두께 방향 T 의 상방으로부터 ACF (1) 를 세게 누름으로써, 외부 접속 단자 (102) 에 대하여 단자부 (113) 를 전기적으로 접속하는 열압착을 예를 들어 2, 3 초 실시한다.
또한, 열압착을 2, 3 초 밖에 실시하지 않는 것은, 500℃ 나 되는 열을 액정 패널 (100) 에 대하여 장시간 부여하면, 액정 패널 (100) 에 악영향을 미치는 경우가 있기 때문이다. 구체적으로는, 액정 (50) 이 열화되어 버리는 등의 문제가 발생하는 경우가 있기 때문이다.
열압착 결과, ACF (1) 에는 열이 부여되고, 260℃ ∼ 280℃ 정도의 융점을 갖는 땜납으로 구성된 도전성 입자 (3) 는, 본딩 툴 (200) 및 히터 스테이지 (150) 로부터의 열의 부여에 의해 도 7 에 나타내는 바와 같이 필렛 (fillet) 상으로 용해되어 퍼지고, 그 용해되어 퍼진 도전성 입자 (3) 는, 이미 알려진 공정 접합에 의해 외부 접속 단자 (102) 와 FPC (112) 의 단자부 (113) 를 전기적으로 접속한다.
이 때, 도전성 입자 (3) 는 용해되어 퍼져 있기 때문에, 종래와 같이, 도전성 입자 (3) 의 두께 방향 T 의 상단과 하단에서 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속하는 방법보다 접속 면적을 넓게 하여, 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속한다.
또한, 도 7 에 있어서는, 1 쌍의 외부 접속 단자 (102) 와 단자부 (113) 사이는, 1 개의 용해되어 퍼진 도전성 입자 (3) 에 있어서 전기적으로 접속되어 있는 것처럼 나타내고 있지만, 실제는, 평면에서 본 상태에서, 복수의 용해되어 퍼진 도전성 입자 (3) 에 의해 전기적으로 접속되어 있다.
이와 같이, 본 실시형태에 있어서는, 접속 공정에 있어서, 열의 부여에 의해 ACF (1) 내의 도전성 입자 (3) 를 필렛상으로 용해시키고, 공정 접합에 의해 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속하는 것으로 나타내었다.
이것에 의하면, 도전성 입자 (3) 를 삽입하여 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속하는 종래보다, 각 단자부 (102, 113) 에 대한 도전성 입자 (3) 의 접촉 면적이 증가하기 때문에, 확실히 외부 접속 단자 (102) 와 단자부 (113) 를 전기적으로 접속할 수 있음으로써, 액정 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 있어서는, ACF (1) 내의 도전성 입자 (3) 는, 500℃ 이하의 융점 재료, 구체적으로는, 260℃ ∼ 280℃ 정도의 융점을 갖는 땜납으로 구성된 금속 입자로 구성되어 있는 것으로 나타내었다.
이것에 의하면, 열압착시, 액정 패널 (100) 에 고열에 의한 데미지를 주지 않고, 외부 접속 단자 (102) 와 단자부 (113) 를, 용해되어 퍼진 땜납을 통해 공정 접합에 의해 확실히 전기적으로 접속할 수 있다.
또한 본 실시형태에 있어서는, 접속 공정에 있어서의 본딩 툴 (200) 을 사용한 열압착은, 도전성 입자 (3) 의 융점보다 높은 온도를 부여하여 실시하는 것으로 나타내었다.
이것에 의하면, 확실히 도전성 입자 (3) 를 용해시킬 수 있기 때문에, 공정 접합에 의해 외부 접속 단자 (102) 와 단자부 (113) 를 확실히 전기적으로 접속할 수 있다.
또한, 이하 변형예를 나타낸다. 본 실시형태에 있어서는, 도전성 입자 (3) 는 260℃ ∼ 280℃ 정도의 융점을 갖는 땜납으로 구성된 금속 입자를 예로 들어 나타내었지만, 이것에 한정되지 않고, 500℃ 이하의 융점을 갖는 땜납이면 다른 땜납이어도 되는 것은 물론, 232℃ 의 융점을 갖는 주석으로 구성된 금속 입자이어도 상관없고, 다른 500℃ 이하의 융점을 갖는 재료로 구성된 금속 입자이어도 상관없다. 또한, 이 경우, 도전성 입자 (3) 의 융점에 따라, 본딩 툴 (200) 의 가열 온도를 도전성 입자 (3) 를 용해시킴과 함께 액정 패널 (100) 에 데미지를 주지 않는 온도로 변경한다.
또한 이하, 도 8, 도 9 를 사용하여 다른 변형예를 나타낸다. 도 8 은 ACF 중의 수지 코어 입자를 나타내는 단면도, 도 9 는 도 8 의 수지 코어 입자 중의 금속 도금을 용해시키고, 외부 접속 단자와 FPC 의 단자부를 전기적으로 접속한 상태를 개략적으로 나타내는 부분 단면도이다.
본 실시형태에 있어서는, 도전성 입자 (3) 는 금속 입자로 구성되어 있는 것으로 나타내었다. 이것에 한정되지 않고, 도 8 에 나타내는 바와 같이, 구상의 수지 (301) 의 외주에, 500℃ 이하의 융점을 갖는 땜납, 주석 등의 금속 도금 (302) 이 형성되어 구성된 수지 코어 입자 (300) 로 구성되어 있어도 상관없다. 또한, 금속 도금 (302) 은, 500℃ 이하의 융점을 갖는 융점 재료이면 다른 것이어도 된다.
이 경우, 도 9 에 나타내는 바와 같이, 접속 공정에 있어서의 열압착에 있어서, 본딩 툴 (200) 로부터 ACF (1) 에 열이 부여되면, 수지 코어 입자 (300) 에 있어서의 금속 도금 (302) 은 필렛상으로 용해되어 퍼지고, 그 용해되어 퍼진 금속 도금 (302) 에 의한 공정 접합에 의해 외부 접속 단자 (102) 와 단자부 (113) 는 전기적으로 접속된다.
또한, 이 경우에도, 본딩 툴 (200) 로부터는, 액정 패널 (100) 에 대하여 고열에 의한 데미지를 주지 않는, 금속 도금 (302) 의 융점보다 높은 온도가 부여된다.
이와 같은 구성에 의해서도, 열압착시, 액정 패널 (100) 에 고열에 의한 데미지를 주지 않고, 외부 접속 단자 (102) 와 단자부 (113) 를, 용해되어 퍼진 수지 코어 입자 (300) 의 금속 도금 (302) 을 통해 공정 접합에 의해 확실히 전기적으로 접속할 수 있다.
또한, 상기 서술한 실시형태에 있어서는, ACF (1) 는, 외부 접속 단자 (102) 에 부착시키는 것으로 나타내었지만, 이것에 한정되지 않고, 단자부 (113) 에 부착시켜도 상관 없는 것은 물론이다.
또한, ACF (1) 를 사용하여, 외부 접속 단자 (102) 에 FPC (112) 의 단자부 (113) 를 전기적으로 접속하는 예를 들어 나타내었지만, 다른 액정 패널 (100) 의 단자부에, 다른 단자부를, ACF (1) 를 사용하여 전기적으로 접속하는 경우에 있어서도 본 실시형태는 적용할 수 있다.
또한, 상기 서술한 실시형태에 있어서는, 이방성 도전 접착제는 ACF 를 예로 들어 나타내었지만, 이것에 한정되지 않고, ACP 나, 다른 이방성 도전 접착제이어도 적용할 수 있다.
또한, 액정 패널은, 상기 서술한 도시된 예에만 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에서 여러 가지 변경을 가할 수 있는 것은 물 론이다. 예를 들어, 상기 서술한 액정 패널은, TFT (박막 트랜지스터) 등의 액티브 소자 (능동 소자) 를 사용한 액티브 매트릭스 방식의 액정 표시 모듈을 예로 들어 설명하였지만, 이것에 한정되지 않고, TFD (박막 다이오드) 등의 액티브 소자 (능동 소자) 를 사용한 액티브 매트릭스 방식의 액정 표시 모듈이어도 상관없다.
또한 본 실시형태에 있어서는, 전기 광학 장치는, 액정 장치를 예로 들어 설명하였지만, 본 발명은 이것에 한정되지 않고, 일렉트로루미네선스 장치, 특히 유기 일렉트로루미네선스 장치, 무기 일렉트로루미네선스 장치 등이나, 플라즈마 디스플레이 장치, FED (Field Emission Display) 장치, SED (Surface - Conduction Electron - Emitter Display) 장치, LED (발광 다이오드) 표시 장치, 전기 영동 표시 장치, 박형의 브라운관 또는 액정 셔터 등을 사용한 장치 등의 각종 전기 광학 장치에 적용할 수 있다.
또한, 전기 광학 장치는, 반도체 기판에 소자를 형성하는 표시용 디바이스, 예를 들어 LCOS (Liquid Crystal On Silicon) 등이어도 상관없다. LCOS 에서는, 소자 기판으로서 단결정 실리콘 기판을 사용하고, 화소나 주변 회로에 사용하는 스위칭 소자로서 트랜지스터를 단결정 실리콘 기판에 형성한다. 또한, 화소에는, 반사형 화소 전극을 사용하고, 화소 전극의 하층에 화소의 각 소자를 형성한다.
또한, 전기 광학 장치는, 편측 기판의 동일 층에, 1 쌍의 전극이 형성되는 표시용 디바이스, 예를 들어 IPS (In-Plane Switching) 나, 편측 기판에 있어서, 절연막을 개재하여 1 쌍의 전극이 형성되는 표시용 디바이스 FFS (Fringe Field Switching) 등이어도 상관없다.
도 1 은, 본 실시형태의 제조 방법에 의해 제조되는 액정 장치에 있어서의 액정 패널을 FPC 와 함께 나타내는 평면도.
도 2 는, 도 1 중의 II-II 선을 따라 절단한 액정 패널을 FPC 와 함께 나타내는 단면도.
도 3 은, 스테이지에 탑재된 TFT 기판 상에 외부 접속 단자가 형성된 상태를 개략적으로 나타내는 단면도.
도 4 는, 도 3 의 외부 접속 단자 상에 ACF 를 부착시킨 상태를 개략적으로 나타내는 단면도.
도 5 는, 도 4 의 ACF 를 개재하여 외부 접속 단자에 FPC 의 단자부를 부착시킨 상태를 개략적으로 나타내는 단면도.
도 6 은, 도 5 의 부착 상태로부터, FPC 의 단자부를, ACF 를 개재하여 외부 접속 단자에 본딩 툴을 사용하여 압착한 상태를 개략적으로 나타내는 단면도.
도 7 은, 도 6 의 압착 후, ACF 에 열이 부여되어, 도전성 입자가 용해되고 제 1 단자부와 제 2 단자부가 공정 접합에 의해 전기적으로 접속된 상태를 개략적으로 나타내는 단면도.
도 8 은, ACF 중의 수지 코어 입자를 나타내는 단면도.
도 9 는, 도 8 의 수지 코어 입자 중의 금속 도금을 용해시키고, 외부 접속 단자와 FPC 의 단자부를 전기적으로 접속한 상태를 개략적으로 나타내는 부분 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : ACF (이방성 도전 접착제)
3 : 도전성 입자
100 : 액정 패널 (전기 광학 패널)
102 : 외부 접속 단자 (제 1 단자부)
112 : FPC (기판)
113 : 단자부 (제 2 단자부)

Claims (6)

  1. 전기 광학 패널에 형성된 제 1 단자부와, 기판의 제 2 단자부를 전기적으로 접속하는 전기 광학 장치의 제조 방법으로서,
    상기 제 1 단자부와 상기 제 2 단자부 중 어느 것에 대하여, 저융점 재료로 구성된 도전성 입자를 갖는 이방성 도전 접착제를 도포하는 도포 공정과,
    상기 이방성 도전 접착제를 개재하여, 상기 제 1 단자부에 대하여 상기 제 2 단자부를 열압착함으로써, 열의 부여에 의해 상기 도전성 입자를 용해시키고, 공정 (共晶) 접합에 의해 상기 제 1 단자부와 상기 제 2 단자부를 전기적으로 접속하는 접속 공정을 구비하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전성 입자는, 500℃ 이하의 저융점 재료로 구성되어 있는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 저융점 재료는, 금속 입자로 구성되어 있는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 저융점 재료는, 수지에 500℃ 이하의 저융점 재료로 구성된 금속 도금이 형성된 수지 코어 입자로 구성되어 있는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 접속 공정에 있어서의 상기 열압착은, 상기 도전성 입자의 융점보다 높은 온도를 부여하여 실시하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 전기 광학 장치의 제조 방법에 의해 제조된 것을 특징으로 하는 전기 광학 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682666A (zh) * 2011-03-15 2012-09-19 精工爱普生株式会社 电光基板、电光装置以及电子设备

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8518304B1 (en) 2003-03-31 2013-08-27 The Research Foundation Of State University Of New York Nano-structure enhancements for anisotropic conductive material and thermal interposers
KR101234358B1 (ko) * 2010-11-02 2013-02-28 에이피시스템 주식회사 지지 유닛 및 이를 구비하는 기판 처리 장치
US8967452B2 (en) * 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips
JP6358535B2 (ja) * 2013-04-26 2018-07-18 パナソニックIpマネジメント株式会社 配線板間接続構造、および配線板間接続方法
CN107006131A (zh) * 2014-07-28 2017-08-01 通用汽车环球科技运作有限责任公司 用于增强的粘合剂结合的系统和方法
JP2017112148A (ja) * 2015-12-14 2017-06-22 デクセリアルズ株式会社 接続方法
JP6715933B2 (ja) * 2016-07-21 2020-07-01 シチズンファインデバイス株式会社 液晶表示装置
JP6956475B2 (ja) 2016-09-28 2021-11-02 エルジー ディスプレイ カンパニー リミテッド 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
JP6726070B2 (ja) * 2016-09-28 2020-07-22 エルジー ディスプレイ カンパニー リミテッド 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
TWI647769B (zh) * 2018-02-14 2019-01-11 矽品精密工業股份有限公司 電子封裝件之製法
CN114170925A (zh) * 2021-12-07 2022-03-11 Tcl华星光电技术有限公司 显示模组及其制作方法
CN116249279A (zh) * 2023-03-09 2023-06-09 东莞晶帆光电技术有限公司 Lcos芯片产品的制作方法及lcos芯片产品

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0413149Y2 (ko) * 1984-10-19 1992-03-27
US4740657A (en) * 1986-02-14 1988-04-26 Hitachi, Chemical Company, Ltd Anisotropic-electroconductive adhesive composition, method for connecting circuits using the same, and connected circuit structure thus obtained
JP3636159B2 (ja) * 1992-09-08 2005-04-06 セイコーエプソン株式会社 液晶表示装置、半導体チップの実装構造、電子光学装置および電子印字装置
JP2851779B2 (ja) * 1993-11-29 1999-01-27 シャープ株式会社 電子部品の実装方法
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
JP3417110B2 (ja) * 1994-12-30 2003-06-16 カシオ計算機株式会社 電子部品の接続方法
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US6223429B1 (en) * 1995-06-13 2001-05-01 Hitachi Chemical Company, Ltd. Method of production of semiconductor device
JPH09186191A (ja) * 1995-12-29 1997-07-15 Sony Corp 熱圧着実装方法及び熱圧着実装装置
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2896458B2 (ja) * 1996-09-02 1999-05-31 株式会社日立製作所 フラットパネル表示装置
KR100568491B1 (ko) * 1997-07-04 2006-04-07 제온 코포레이션 반도체부품 접착제
US6337522B1 (en) * 1997-07-10 2002-01-08 International Business Machines Corporation Structure employing electrically conductive adhesives
JP3317226B2 (ja) * 1998-01-16 2002-08-26 ソニーケミカル株式会社 熱圧着装置
JPH11219982A (ja) * 1998-02-04 1999-08-10 Sony Chem Corp 導電粒子及びそれを用いた異方性導電接着剤
JP2000113919A (ja) * 1998-08-03 2000-04-21 Sony Corp 電気的接続装置と電気的接続方法
JP3685624B2 (ja) * 1998-09-07 2005-08-24 株式会社アドバンスト・ディスプレイ 実装部品およびこれを使用した液晶表示パネル、並びにこの液晶表示パネルの製造方法
JP2000306651A (ja) * 1999-04-20 2000-11-02 Advanced Display Inc 熱圧着装置および回路基板の接続方法
JP2001015551A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体装置およびその製造方法
JP3851767B2 (ja) * 2000-10-16 2006-11-29 ソニーケミカル&インフォメーションデバイス株式会社 接着フィルム、及び接着フィルムの製造方法
JP4659262B2 (ja) * 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
JP2003086362A (ja) * 2001-09-12 2003-03-20 Sony Corp 表示装置およびその製造方法、ならびに電子機器
JP2005158008A (ja) * 2003-11-06 2005-06-16 Matsushita Electric Ind Co Ltd タッチパネルおよびこれを用いたタッチパネル付き液晶表示装置
JP4103835B2 (ja) * 2004-04-08 2008-06-18 セイコーエプソン株式会社 電子部品の製造方法
JP3964911B2 (ja) * 2004-09-03 2007-08-22 松下電器産業株式会社 バンプ付き基板の製造方法
JP3955302B2 (ja) * 2004-09-15 2007-08-08 松下電器産業株式会社 フリップチップ実装体の製造方法
KR101215243B1 (ko) * 2004-12-17 2012-12-24 파나소닉 주식회사 플립 칩 실장용 수지 조성물 및 범프 형성용 수지 조성물
EP1865549A4 (en) * 2005-03-29 2012-07-11 Panasonic Corp RETURN CHIP MOUNTING METHOD AND DAMPER FORMING METHOD
WO2006103949A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法および基板間接続方法
JP4402718B2 (ja) * 2005-05-17 2010-01-20 パナソニック株式会社 フリップチップ実装方法
JP4155289B2 (ja) 2005-08-08 2008-09-24 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
JPWO2007099866A1 (ja) * 2006-03-03 2009-07-16 パナソニック株式会社 電子部品実装体、ハンダバンプ付き電子部品、ハンダ樹脂混合物、電子部品の実装方法、および電子部品の製造方法
US7537961B2 (en) * 2006-03-17 2009-05-26 Panasonic Corporation Conductive resin composition, connection method between electrodes using the same, and electric connection method between electronic component and circuit substrate using the same
JP2009191185A (ja) * 2008-02-15 2009-08-27 Seiko Epson Corp 導電性接着フィルム、導電性接着フィルムの製造方法、導電性接着フィルムを用いた電子機器、導電性接着フィルムを用いた電子機器の製造方法
US8420722B2 (en) * 2008-07-10 2013-04-16 Electronics And Telecommunications Research Institute Composition and methods of forming solder bump and flip chip using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682666A (zh) * 2011-03-15 2012-09-19 精工爱普生株式会社 电光基板、电光装置以及电子设备
CN102682666B (zh) * 2011-03-15 2015-12-16 精工爱普生株式会社 电光基板、电光装置以及电子设备

Also Published As

Publication number Publication date
US8016181B2 (en) 2011-09-13
US20090197111A1 (en) 2009-08-06
CN101504924A (zh) 2009-08-12
JP2009186707A (ja) 2009-08-20
CN101504924B (zh) 2013-01-16

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