KR20090082350A - 탄화규소 반도체 장치의 제조방법 - Google Patents

탄화규소 반도체 장치의 제조방법 Download PDF

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스미토모덴키고교가부시키가이샤
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Abstract

SiC 단결정(4)의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과, 이온 주입 후의 SiC 단결정(4)의 표면 위에 Si막(8)을 형성하는 공정과, Si막(8)이 형성된 SiC 단결정(4)을 Si막(8)의 용융 온도 이상의 온도로 가열하는 공정을 포함하는 SiC 반도체 장치의 제조방법이다.
SiC 반도체 장치

Description

탄화규소 반도체 장치의 제조방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화규소 반도체 장치의 제조방법에 관한 것이며, 특히, 카본에 의해 오염되지 않고, 스텝 번칭(step bunching)에 의한 표면 거칠기를 안정적으로 억제할 수 있는 SiC 반도체 장치의 제조방법에 관한 것이다.
탄화규소(SiC)는, 규소(Si)에 비해, 금제대폭이 약 2∼3배, 절연 파괴 전압이 약 10배, 열전도율이 약 3배 크고, Si에 없는 특성을 갖고 있다. 이들 특성을 살려, SiC 단결정을 이용한 SiC 반도체 장치는, 최근에는 Si를 이용한 Si 반도체 장치의 물리적인 한계를 타파하는 파워 디바이스나 고온에서 동작하는 내환경 디바이스 등에의 응용이 기대되고 있다.
예컨대 특허문헌 1(일본 특허 공개 제2001-68428호 공보)에는, 이러한 SiC 반도체 장치의 제조방법의 일례가 개시되어 있다. 이하, 도 14∼도 18를 참조하여, 특허문헌 1에 개시된 SiC 반도체 장치의 제조방법의 일례에 대해서 설명한다.
우선, 도 14의 모식적 단면도에 도시하는 바와 같이, (0001)Si면으로부터 8˚ 오프된 n형4H-SiC 단결정으로 이루어지는 하지층(101) 위에 n형 4H-SiC 단결정으로 이루어지는 에피택셜층(102)을 에피택셜 성장시켜, 그 에피택셜층(102) 위에 발열성 산화에 의해 산화막(103)을 형성한다.
다음에, 도 15의 모식적 단면도에 도시하는 바와 같이, 산화막(103)의 표면 위에 패터닝된 포토레지스트막(104)을 형성한 후에, 포토레지스트막(104)으로부터 노출되어 있는 산화막(103)을 완충 플루오르화수소산에 의해 제거하여, 에피택셜층(102)의 표면을 노출시킨다.
계속해서, 도 16의 모식적 단면도에 도시하는 바와 같이, 노출된 에피택셜층(102)의 표면에, 실온에서 붕소 이온(105)의 이온 주입을 행하여, 에피택셜층(102)의 표면에 불순물 영역(107)을 형성한다.
그 후, 포토레지스트막(104)을 O2 플라즈마 애싱에 의해 제거하고, 산화막(103)을 완충 플루오르화수소산에 의해 모두 제거한다. 그리고, 도 17의 모식적 단면도에 도시하는 바와 같이, 메탄을 이용한 ECR-CVD법에 의해, 두께 약 100 ㎚의 다이아몬드와 같은 카본막(106)을 에피택셜층(102)의 표면 위에 형성한다.
그리고, 아르곤 분위기중에 있어서, 1700℃에서 30분간의 어닐링을 행하고, 이온 주입된 붕소를 활성화한다.
그 후, 도 18의 모식적 단면도에 도시하는 바와 같이, 다이아몬드와 같은 카본막(106)을 O2 플라즈마 애싱에 의해 제거한다.
이러한 특허문헌 1의 SiC 반도체 장치의 제조방법에 의하면, 다이아몬드와 같은 카본막(106) 제거 후의 에피택셜층(102)의 표면의 스텝 번칭(step bunching)에 의한 표면 거칠기를 억제할 수 있다.
특허문헌 1: 일본 특허 공개 제2001-68428호 공보
그러나, 상기 특허문헌 1의 SiC 반도체 장치의 제조방법에 있어서는, 다이아몬드와 같은 카본막(106)을 완전히 제거할 수 없는 경우가 있고, 다이아몬드와 같은 카본막(106)을 완전히 제거할 수 없던 경우에는, SiC 반도체 장치가 카본에 의해 오염되어 버린다고 하는 문제가 있었다.
또한, 상기 특허문헌 1의 SiC 반도체 장치의 제조방법에 있어서는, 적절한 밀도의 다이아몬드와 같은 카본막(106)을 형성하는 것이 용이하지 않고, 다이아몬드와 같은 카본막(106)의 밀도가 낮은 경우에는, 스텝 번칭에 의한 표면 거칠기를 충분히 억제할 수 없다고 하는 문제가 있었다.
상기한 사정을 감안하여, 본 발명의 목적은, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제할 수 있는 SiC 반도체 장치의 제조방법을 제공하는 것에 있다.
본 발명은, SiC 단결정의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과, 이온 주입 후의 SiC 단결정의 표면 위에 Si막을 형성하는 공정과, Si막이 형성된 SiC 단결정을 Si막의 용융 온도 이상의 온도로 가열하는 공정을 포함하는 SiC 반도체 장치의 제조방법이다. 이 방법에 의하면, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제하여 SiC 반도체 장치를 제조할 수 있다.
또한, 본 발명은, SiC 단결정의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과, 이온 주입 후의 SiC 단결정을 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도로 가열하는 공정과, 가열 후의 SiC 단결정의 표면 위에 Si막을 형성하는 공정과, Si막이 형성된 SiC 단결정을 Si막의 용융 온도 이상의 온도로 가열하는 공정을 포함하는 SiC 반도체 장치의 제조방법이다. 이 방법에 의하면, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제하여 SiC 반도체 장치를 제조할 수 있다.
또한, 본 발명은 SiC 단결정의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과, 이온 주입 후의 SiC 단결정의 표면 위에 Si막을 형성하는 공정과, Si막이 형성된 SiC 단결정을 Si막의 용융 온도 이상의 온도로, 그리고 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도로 가열하는 공정을 포함하는 SiC 반도체 장치의 제조방법이다. 이 방법에 의하면, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제하여 SiC 반도체 장치를 더 효율적으로 제조할 수 있다.
본 발명에 의하면, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제할 수 있는 SiC 반도체 장치의 제조방법을 제공할 수 있다.
따라서, 본 발명에 의하면, 표면 거칠기에 기인하는 캐리어 트랩, 리크 패스 또는 전계 집중 등의 발생을 억제할 수 있기 때문에, 신뢰성이 향상된 SiC 반도체 장치를 제조할 수 있다.
도 1은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 2는 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 3은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 4는 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 5는 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 6은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 7은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 8은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 9는 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 10은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 11은 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 12는 본 발명의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 13은 본 발명의 SiC 반도체 장치의 제조방법의 다른 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 14는 종래의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 15는 종래의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 16은 종래의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 17은 종래의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
도 18은 종래의 SiC 반도체 장치의 제조방법의 일례인 제조공정의 일부를 도시하기 위한 모식적인 단면도이다.
<부호의 설명>
1: SiC 기판, 2: p-형 SiC층, 3: n형 SiC층, 4: p형 SiC층, 5a, 5b: 이온 주입 저지막, 6, 7: 이온 주입 영역, 6a: n+층, 7a: p+층, 8: Si막, 9: 희생 산화막, 10: 필드 산화막, 11a, 11b, 11c: 오믹 전극, 12a: 소스 전극, 12b: 게이트 전극, 12c: 드레인 전극, 30a, 30b: 개구부, 101: 하지층, 102: 에피택셜층, 103: 산화막, 104: 포토레지스트막, 105: 붕소 이온, 106: 다이아몬드와 같은 카본막, 107: 불순물 영역.
이하, 본 발명의 실시형태에 대해서 설명한다. 또한, 본 발명의 도면에 있어서, 동일한 참조 부호는, 동일 부분 또는 상당 부분을 나타내는 것으로 한다.
(실시형태 1)
이하, 도 1∼도 12를 참조하여, SiC 반도체 장치의 일례인 접합형 전계 효과 트랜지스터의 제조방법의 일례에 대해서 설명한다.
우선, 도 1의 모식적 단면도에 도시하는 바와 같이, n형의 SiC 단결정으로 이루어지는 SiC 기판(1) 위에, 첫번째 제1 도전형 SiC층으로서 예컨대 p형의 SiC 단결정으로 이루어지는 p-형 SiC층(2), 제2 도전형 SiC층으로서 예컨대 n형의 SiC 단결정으로 이루어지는 n형 SiC층(3) 및 두번째 제1 도전형 SiC층으로서 예컨대 p형의 SiC 단결정으로 이루어지는 p형 SiC층(4)을 이 순서로 에피택셜 성장시킨다. 여기서, p-형 SiC층(2)의 캐리어 농도는, p형 SiC층(4)의 캐리어 농도보다 낮게 설정된다.
다음에, 도 2의 모식적 단면도에 도시하는 바와 같이, p형 SiC층(4)의 표면 위에, 소정의 영역에 개구부(30a)를 갖는 이온 주입 저지막(5a)을 형성하고, 그 개구부(30a)로부터 노출되어 있는 p형 SiC층(4)의 표면에 예컨대 인 등의 n형 도펀트의 이온을 이온 주입한다. 이것에 의해, p형 SiC층(4)의 표면에 n형 도펀트의 이 온 주입 영역(6)이 형성된다. 그 후, 이온 주입 저지막(5a)은 제거된다.
이어서, 도 3의 모식적 단면도에 도시하는 바와 같이, p형 SiC층(4)의 표면 위에, n형 도펀트의 이온의 이온 주입 영역(6)과는 상이한 영역에 개구부(30b)를 갖는 이온 주입 저지막(5b)을 형성하고, 그 개구부(30b)로부터 노출되어 있는 p형 SiC층(4)의 표면에 예컨대 알루미늄 등의 p형 도펀트의 이온을 이온 주입한다. 이것에 의해, p형 SiC층(4) 표면에 p형 도펀트의 이온 주입 영역(7)이 형성된다. 그 후, 이온 주입 저지막(5b)은 제거된다.
계속해서, 예컨대 아르곤 등의 불활성 가스분위기에 있어서, 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도(예컨대 1500℃ 이상 1800℃ 이하)로 n형 SiC층(3) 및 p형 SiC층(4)을 가열(활성화 어닐링)함으로써, 도 4의 모식적 단면도에 도시하는 바와 같이, n형 도펀트의 이온 주입 영역(6)은 n형층으로서 기능하는 n+층(6a)이 되고, p형 도펀트의 이온 주입 영역(7)은 p형층으로서 기능하는 p+층(7a)이 된다.
그러나, 도 4의 모식적 단면도에 도시하는 바와 같이, 활성화 어닐링 후의 n+층(6a), P+층(7a) 및 p형 SiC층(4)의 표면에서는, 스텝 번칭에 의한 표면 거칠기가 발생하고 있다.
그래서, 다음에, 도 5의 모식적 단면도에 도시하는 바와 같이, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 위에 예컨대 스퍼터법에 의해 Si막(8)을 형성하고, Si막(8) 및 Si막(8)이 형성된 n+층(6a), p+층(7a) 및 p형 SiC층(4)을 Si막(8)의 용융 온도 이상의 온도(예컨대 1300℃ 이상 1700℃ 이하)로 예컨대 아르곤 등의 불활성 가스 분위기에서 가열한다. 이것에 의해, 용융한 Si막(8)을 이용한 n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면의 재구성이 행해지고, 도 6의 모식적 단면도에 도시하는 바와 같이, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면이 스텝형의 자연면으로 재구성된다. 이 재구성은, 용융한 Si막(8)으로부터 Si가 n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면에 공급되고, n+층(6a), p+층(7a) 및 p형 SiC층(4)으로부터 탄소가 공급되며, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면에 있어서 SiC가 재구성하는 것에 의한 것으로 생각된다.
그 후, 도 7의 모식적 단면도에 도시하는 바와 같이, 불질산(nitric acid/hydrogen fluoride solution) 등에 침지시키는 것에 의해, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 위의 Si막(8)이 제거된다.
계속해서, 산소 분위기에 있어서, p형 SiC층(4)의 표면을 예컨대 1150℃에서 90분간 가열함으로써, 도 8의 모식적 단면도에 도시하는 바와 같이, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 위에 희생 산화막(9)을 형성한다. 그리고, 불질산 등에 침지시키는 것에 의해, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 위의 희생 산화막(9)을 제거한다. 이것에 의해, 지금까지의 공정에서 생긴 n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 부근의 손상을 제거할 수 있다.
다음에, 산소 분위기에 있어서, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면을 예컨대 1300℃에서 40분간 가열하는 것에 의해, 도 9의 모식적 단면도에 도시하는 바와 같이, n+층(6a), p+층(7a) 및 p형 SiC층(4)의 표면 위에 필드 산화막(10)을 형성한다.
그 후, 포토리소그래피 기술을 이용하여 필드 산화막(1O)의 일부에 복수의 개구부를 마련하고, 도 10의 모식적 단면도에 도시하는 바와 같이, 필드 산화막(10)의 각각의 개구부로부터 n+층(6a)의 표면 또는 p+층(7a)의 표면을 노출시킨다.
그리고, 도 11의 모식적 단면도에 도시하는 바와 같이, 리프트 오프 등을 이용하여, n+층(6a)의 표면 위 및 p+층(7a)의 표면 위에 각각, 예컨대 니켈로 이루어지는 오믹 전극(11a, 11b, 11c)을 형성한다.
그 후, 도 12의 모식적 단면도에 도시하는 바와 같이, 리프트 오프 등을 이용하여, 오믹 전극(11a) 위에 예컨대 알루미늄으로 이루어지는 소스 전극(12a)을 형성하고, 오믹 전극(11b) 위에 예컨대 알루미늄으로 이루어지는 게이트 전극(12b)을 형성하며, 오믹 전극(11c) 위에 예컨대 알루미늄으로 이루어지는 드레인 전극(12c)을 형성한다.
그리고, 소스 전극(12a), 게이트 전극(12b) 및 드레인 전극(12c)의 형성 후의 웨이퍼를 개개의 소자로 분할하는 것에 의해, SiC 반도체 장치로서의 접합형 전계 효과 트랜지스터를 얻을 수 있다.
이와 같이 하여 얻어진 접합형 전계 효과 트랜지스터의 제조공정에서는, 다이아몬드와 같은 카본막이 이용되고 있지 않기 때문에, 접합형 전계 효과 트랜지스터는 카본에 의해 오염되지 않는다.
또한, 이와 같이 하여 얻어진 접합형 전계 효과 트랜지스터에서는, Si막을 이용한 표면의 재구성에 의해 스텝 번칭에 의한 표면 거칠기가 안정적으로 억제된다. 따라서, 이 접합형 전계 효과 트랜지스터에서는, 표면 거칠기에 기인하는 캐리어 트랩, 누설 경로 또는 전계 집중 등의 발생을 억제할 수 있기 때문에, 접합형 전계 효과 트랜지스터의 신뢰성이 향상된다.
(실시형태 2)
이하, SiC 반도체 장치의 일례인 접합형 전계 효과 트랜지스터의 제조방법의 다른 일례에 대해서 설명한다. 본 실시형태에서는, 활성화 어닐링과 Si막을 이용한 p형 SiC층의 표면 재구성을 하나의 공정으로 수행하는 것을 특징으로 한다.
우선, 도 1∼도 3에 도시하는 바와 같이, SiC 기판(1) 위에, p-형 SiC층(2), n형 SiC층(3) 및 p형 SiC층(4)을 이 순서로 에피택셜 성장시키고, 이온 주입에 의해, p형 SiC층(4)의 표면의 일부에 n형 도펀트의 이온 주입 영역(6) 및 p형 도펀트의 이온 주입 영역(7)을 형성하며, 그 후, 이온 주입 저지막(5b)을 제거하는 공정까지는, 실시형태 1과 마찬가지이다.
다음에, 도 13의 모식적 단면도에 도시하는 바와 같이, n형 도펀트의 이온 주입 영역(6), p형 도펀트의 이온 주입 영역(7) 및 p형 SiC층(4)의 표면 위에 예컨대 스퍼터법에 의해 Si막(8)을 형성한다.
계속해서, 예컨대 아르곤 등의 불활성 가스 분위기에 있어서, Si막(8) 및 Si막(8)이 형성된 이온 주입 영역(6), 이온 주입 영역(7) 및 p형 SiC층(4)을 Si막(8)의 용융 온도 이상의 온도로서 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도로 가열한다. 여기서, Si막(8) 및 Si막(8)이 형성된 이온 주입 영역(6), 이온 주입 영역(7) 및 p형 SiC층(4)은, 예컨대 1500℃ 이상 1800℃ 이하 온도로 가열할 수 있다.
이것에 의해, 이온 주입에 의해 주입된 도펀트의 활성화와, 용융한 Si막(8)을 이용한 p형 SiC층(4)의 표면의 재구성이 행해지고, 활성화 어닐링 후의 p형 SiC층(4)의 표면에서의 스텝 번칭에 의한 표면 거칠기의 발생이 억제되며, 예컨대 도 6에 도시하는 바와 같이 p형 SiC층(4)의 표면이 스텝형의 자연면이 되고, n형 도펀트의 이온 주입 영역(6)은 n형층으로서 기능하는 n+층(6a)이 되며, p형 도펀트의 이온 주입 영역(7)은 p형층으로서 기능하는 p+층(7a)이 된다.
그 후는, 도 7∼도 12에 도시되는 실시형태 1과 같은 공정을 경유함으로써, SiC 반도체 장치로서의 접합형 전계 효과 트랜지스터를 얻을 수 있다.
본 실시형태에서는, 활성화 어닐링과, Si막을 이용한 SiC 단결정의 표면 재구성을 하나의 공정으로 행할 수 있기 때문에, 보다 효율적인 SiC 반도체 장치의 제조가 가능해진다. 그 외의 설명은, 실시형태 1과 마찬가지이다.
실시예
우선, p형 4H-SiC 단결정으로 이루어지는 SiC 기판의 (0001)Si면으로부터 8˚ 오프된 표면 위에, CVD(Chemical Vapor Deposition)법에 의해, p형의 4H-SiC 단결정으로 이루어지는 p-형 SiC층(층 두께: 10 ㎛, 캐리어 농도: 1×1016 cm-3), n형의 4H-SiC 단결정으로 이루어지는 n형 SiC층(층 두께: 0.4 ㎛, 캐리어 농도: 2×1017 cm-3) 및 p형의 4H-SiC 단결정으로 이루어지는 p형 SiC층(층 두께: 0.3 ㎛, 캐리어 농도: 2×1O17 cm-3)을 이 순서로 에피택셜 성장시켰다.
다음에, p형 SiC층의 표면 위에 알루미늄막을 3 ㎛의 두께로 EB(Electron Beam) 증착법에 의해 증착하였다. 그리고, 포토리소그래피 기술을 이용하여, 소정의 영역에 개구부를 갖도록 패터닝된 포토레지스트막을 그 알루미늄막 위에 형성하였다. 그리고, 그 개구부로부터 노출되어 있는 알루미늄막을 웨트 에칭에 의해 에칭하고, p형 SiC층 표면을 그 개구부로부터 노출시켰다. 그 후, 포토레지스트막을 완전히 제거하는 것에 의해, 소정의 영역에 개구부를 갖는 알루미늄막으로 이루어지는 이온 주입 저지막을 형성하였다.
이어서, 상기 이온 주입 저지막의 개구부에, n형 도펀트인 인의 이온을 이온 주입했다. 여기서, 인의 이온은 5O keV∼300 keV의 가속 에너지, 1×1O14 cm-2의 도즈량으로 주입되었다. 그리고, 이온 주입 후에, 이온 주입 저지막은 웨트 에칭에 의해 완전히 제거되었다.
계속해서, 인의 이온 주입 영역 및 p형 SiC층의 표면 위에 알루미늄막을 3 ㎛의 두께로 EB 증착법에 의해 재차 증착했다. 그리고, 포토리소그래피 기술을 이용하여, 상기 개구부와는 상이한 지점에 개구부를 갖도록 패터닝된 포토레지스트막을 그 알루미늄막 위에 형성하였다. 그리고, 그 개구부로부터 노출되어 있는 알루미늄막을 웨트 에칭에 의해 에칭하고, p형 SiC층의 표면을 그 개구부로부터 노출시켰다. 그 후, 포토레지스트막을 완전히 제거하는 것에 의해, 인의 이온 주입 영역과는 상이한 지점에 개구부를 갖는 알루미늄막으로 이루어지는 이온 주입 저지막을 형성하였다.
계속해서, 상기 이온 주입 저지막의 개구부에, p형 도펀트인 알루미늄의 이온을 이온 주입하였다. 여기서, 알루미늄의 이온은 40 keV∼300 keV의 가속 에너지, 4×1O14 cm-2의 도즈량으로 주입되었다. 그리고, 이온 주입 후에, 이온 주입 저지막은 웨트 에칭에 의해 완전히 제거되었다.
그리고, 상기의 이온 주입 후의 인의 이온 주입 영역, 알루미늄의 이온 주입영역 및 p형 SiC층을 아르곤 분위기에서 1500℃∼1800℃의 온도로 가열하여 활성화 어닐링을 수행하는 것에 의해, 이온 주입된 인 및 알루미늄을 각각 활성화하여, 인의 이온 주입 영역이 n+층이 되고, 알루미늄의 이온 주입 영역이 p+층이 되었다.
계속해서, 활성화 어닐링 후의 n+층, p+층 및 p형 SiC층의 표면 위에 스퍼터 법에 의해 Si막을 O.1 ㎛의 두께로 형성하였다. 그리고, Si막 및 Si막이 형성된 n+층, p+층 및 p형 SiC층을 아르곤 분위기에서 1300℃∼1700℃의 온도로 가열하는 것에 의해, n+층, p+층 및 p형 SiC층의 표면을 재구성하고, n+층, p+층 및 p형 SiC층의 표면을 활성화 어닐링 후의 스텝 번칭에 의한 표면 거칠기의 상태로부터 스텝형의 자연면의 상태로 하였다. 그리고 n+층, p+층 및 p형 SiC층의 표면의 재구성 후에는 불질산에 침지시키는 것에 의해 Si막을 완전히 제거하였다.
계속해서, 산소 분위기에서, Si막의 제거 후의 n+층, p+층 및 p형 SiC층의 표면을 1150℃에서 90분간 가열하는 것에 의해, n+층, p+층 및 p형 SiC층의 표면 위에 희생 산화막을 형성하였다. 그리고 불질산에 침지시키는 것에 의해, n+층, p+층 및 p형 SiC층의 표면 위의 희생 산화막을 제거하였다.
다음에, 산소 분위기에 있어서, 희생 산화막의 제거 후의 n+층, p+층 및 p형 SiC층의 표면을 1300℃에서 40분간 가열하는 것에 의해, n+층, p+층 및 p형 SiC층의 표면 위에 필드 산화막을 형성하였다.
그리고, 포토리소그래피 기술을 이용하여 필드 산화막의 일부에 복수의 개구부를 마련하고, 필드 산화막의 각각의 개구부로부터 n+층의 표면 또는 p+층의 표면을 노출시켰다. 계속해서, 필드 산화막, n+층 및 p+층의 표면 위에 두께 O.1 ㎛의 니켈막을 EB 증착법에 의해 증착하였다. 그리고, 증착한 니켈막의 일부를 리프트 오프에 의해 제거한 후, 아르곤 분위기에서, 1000℃에서 2분간 열처리를 하는 것에 의해, n+층의 표면 위 및 p+층의 표면 위에 각각 니켈막으로 이루어지는 오믹 전극을 형성하였다.
그 후, 상기 오믹 전극의 형성 지점에 대응하는 지점에 개구부를 갖는 포토레지스트막을 포토리소그래피 기술을 이용하여 형성하였다. 그리고, 그 포토레지스트막의 전체면에 두께 1.5 ㎛의 알루미늄막을 EB 증착법에 의해 증착하였다.
그리고, 증착한 알루미늄막의 일부를 리프트 오프에 의해 제거함으로써, n+층의 표면 위의 오믹 전극 위에 소스 전극 또는 드레인 전극을 형성하고, p+층의 표면 위의 오믹 전극 위에 게이트 전극을 형성하였다.
그리고, 소스 전극, 게이트 전극 및 드레인 전극이 형성된 웨이퍼를 개개의 소자로 분할하는 것에 의해, SiC 반도체 장치로서의 접합형 전계 효과 트랜지스터를 얻었다.
본 실시예에서 얻어진 접합형 전계 효과 트랜지스터는, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 억제할 수 있는 것이 확인되었다. 따라서, 본 실시예에서 얻어진 접합형 전계 효과 트랜지스터는, 표면 거칠기에 기인하는 캐리어 트랩, 누설 경로 또는 전계 집중 등의 발생을 저감할 수 있기 때문에, 신뢰성이 높다고 생각된다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 의하면, 카본에 의해 오염되지 않고, 스텝 번칭에 의한 표면 거칠기를 안정적으로 억제할 수 있는 SiC 반도체 장치의 제조방법을 제공할 수 있다.

Claims (3)

  1. 탄화규소 단결정(4)의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과,
    상기 이온 주입 후의 탄화규소 단결정(4)의 표면 위에 규소막(8)을 형성하는 공정과,
    상기 규소막(8)이 형성된 탄화규소 단결정(4)을 상기 규소막(8)의 용융 온도 이상의 온도로 가열하는 공정을 포함하는 탄화규소 반도체 장치의 제조방법.
  2. 탄화규소 단결정(4)의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과,
    상기 이온 주입 후의 탄화규소 단결정(4)을 상기 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도로 가열하는 공정과,
    상기 가열 후의 탄화규소 단결정(4)의 표면 위에 규소막(8)을 형성하는 공정과,
    상기 규소막(8)이 형성된 탄화규소 단결정(4)을 상기 규소막(8)의 용융 온도 이상의 온도로 가열하는 공정을 포함하는 탄화규소 반도체 장치의 제조방법.
  3. 탄화규소 단결정(4)의 표면 중 적어도 일부에 도펀트를 이온 주입하는 공정과,
    상기 이온 주입 후의 탄화규소 단결정(4)의 표면 위에 규소막(8)을 형성하는 공정과,
    상기 규소막(8)이 형성된 탄화규소 단결정(4)을 상기 규소막(8)의 용융 온도 이상의 온도로, 그리고 상기 이온 주입에 의해 주입된 도펀트를 활성화시키는 온도 이상의 온도로 가열하는 공정을 포함하는 탄화규소 반도체 장치의 제조방법.
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