KR20090053904A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20090053904A
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이쿠토 후쿠오카
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모토이 다카하시
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

선택 트랜지스터(ST)와 메모리 셀 트랜지스터(MT)를 갖는 메모리 셀(MC)이 매트릭스 형상으로 배열되어 이루어지는 메모리 셀 어레이(10)와, 비트 선(BL)의 전위를 제어하는 열 디코더(12)와, 제 1 워드 선(WL1)의 전위를 제어하는 전압 인가 회로(14)와, 제 2 워드 선(WL2)의 전위를 제어하는 제 1 행 디코더(16)와, 소스 선(SL)의 전위를 제어하는 제 2 행 디코더(18)를 갖고, 열 디코더는 전압 인가 회로 및 제 2 행 디코더보다 내압이 낮은 회로에 의해 구성되어 있으며, 제 1 행 디코더는 전압 인가 회로 및 제 2 행 디코더보다 내압이 낮은 회로에 의해 구성되어 있다. 비트 선과 제 2 워드 선이 고속으로 제어될 수 있기 때문에, 메모리 셀 트랜지스터에 기입된 정보를 고속으로 판독할 수 있다.
Figure P1020097004860
선택 트랜지스터, 메모리 셀 트랜지스터, 열 디코더, 행 디코더

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 선택 트랜지스터와 메모리 셀 트랜지스터에 의해 메모리 셀을 구성한 불휘발성 반도체 기억 장치가 제안되고 있다(특허문헌 1, 2 참조).
이러한 불휘발성 반도체 기억 장치에서는, 비트 선, 워드 선, 소스 선 등을 열 디코더나 행 디코더에 의해 적절히 선택함으로써, 메모리 셀이 선택되고, 선택된 메모리 셀에 대하여 정보의 판독, 기입, 소거 등이 행해진다.
특허문헌 1: 일본국 공개특허2005-116970호 공보
특허문헌 2: 일본국 공개특허2005-122772호 공보
특허문헌 3: 국제공개 제2003/012878호 팸플릿
특허문헌 4: 일본국 공개특허2000-40808호 공보
특허문헌 5: 일본국 공개특허2002-324860호 공보
그러나, 제안되어 있는 불휘발성 반도체 기억 장치에서는, 열 디코더와 행 디코더 모두에 고내압 회로(고전압 회로)가 사용되어 있었다. 고내압 회로에는 두꺼운 게이트 절연막을 갖는 고내압 트랜지스터가 사용되고 있기 때문에, 메모리 셀에 기입된 정보를 고속으로 판독하는 것이 곤란했다.
본 발명은 고속으로 동작할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면, 선택 트랜지스터와, 상기 선택 트랜지스터에 접속된 메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스 형상으로 복수 배열되어 이루어지는 메모리 셀 어레이와, 동일한 열에 존재하는 복수의 상기 선택 트랜지스터의 드레인을 공통 접속하는 복수의 비트 선과, 동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 게이트 전극을 공통 접속하는 복수의 제 1 워드 선과, 동일한 행에 존재하는 복수의 상기 선택 트랜지스터의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선과, 동일한 행에 존재하는 상기 복수의 메모리 셀 트랜지스터의 소스를 공통 접속하는 복수의 소스 선과, 상기 복수의 비트 선에 접속되고, 상기 복수의 비트 선의 전위를 제어하는 열 디코더와, 상기 복수의 제 1 워드 선에 접속되고, 상기 복수의 제 1 워드 선의 전위를 제어하는 전압 인가 회로와, 상기 복수의 제 2 워드 선에 접속되고, 상기 복수의 제 2 워드 선의 전위를 제어하는 제 1 행 디코더와, 상기 복수의 소스 선에 접속되고, 상기 복수의 소스 선의 전위를 제어하는 제 2 행 디코더를 갖고, 상기 열 디코더는 상기 전압 인가 회로 및 상기 제 2 행 디코더보다 내압(耐壓)이 낮은 회로에 의해 구성되어 있으며, 상기 제 1 행 디코더는 상기 전압 인가 회로 및 상기 제 2 행 디코더보다 내압이 낮은 회로에 의해 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
<효과>
본 발명에 의하면, 선택 트랜지스터의 드레인 확산층을 공통 접속하는 비트 선의 전위를 제어하는 열 디코더가, 고속 동작이 가능한 저전압 회로에 의해 구성되어 있고, 선택 트랜지스터의 셀렉트 게이트를 공통 접속하는 제 2 워드 선의 전위를 제어하는 제 1 행 디코더가, 고속 동작이 가능한 저전압 회로에 의해 구성되어 있으며, 비트 선과 제 2 워드 선만의 전위를 제어함으로써, 메모리 셀 트랜지스터에 기입된 정보를 판독할 수 있다. 비트 선과 제 2 워드 선이 고속으로 제어될 수 있기 때문에, 본 발명에 의하면, 메모리 셀 트랜지스터에 기입된 정보를 고속으로 판독할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 선택 트랜지스터가 NMOS 트랜지스터에 의해 구성되어 있기 때문에, PMOS 트랜지스터에 의해 선택 트랜지스터를 구성하는 경우와 비교하여, 동작 속도의 고속화에 기여할 수 있다.
도 1은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 2는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도.
도 3은 도 2의 A-A' 단면도.
도 4는 도 2의 B-B' 단면도.
도 5는 도 2의 C-C' 단면도.
도 6은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 7은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 8은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 9는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 10은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 11은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 12는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도 13은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 7 공정 단면도.
도 14는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 8 공정 단면도.
도 15는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 9 공정 단면도.
도 16은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 10 공정 단면도.
도 17은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 11 공정 단면도.
도 18은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 12 공정 단면도.
도 19는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 13 공정 단면도.
도 20은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 14 공정 단면도.
도 21은 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 15 공정 단면도.
도 22는 본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 16 공정 단면도.
도 23은 본 발명의 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도.
도 24는 본 발명의 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 25는 본 발명의 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트.
도 26은 본 발명의 제 3 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도.
도 27은 본 발명의 제 3 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 28은 본 발명의 제 4 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도.
도 29는 본 발명의 제 4 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 30은 컨트롤 게이트 전압과 임계값 전압의 차(差)와, 메모리 셀 트랜지스터의 소스/드레인 사이 전압의 관계를 나타내는 그래프.
도 31은 본 발명의 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 32는 본 발명의 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 33은 본 발명의 제 6 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 34는 본 발명의 제 6 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 35는 본 발명의 제 7 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 36은 본 발명의 제 7 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 37은 본 발명의 제 8 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 38은 본 발명의 제 8 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 39는 본 발명의 제 9 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 단면도.
도 40은 본 발명의 제 9 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 41은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 42는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도.
도 43은 도 42의 A-A' 단면도.
도 44는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 45는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트.
도 46은 메모리 셀 트랜지스터의 게이트 전압과 임계값 전압의 차와, 임계값 전압의 변화량의 관계를 나타내는 그래프.
도 47은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법의 다른 예를 나타내는 제 1 타임 차트.
도 48은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법의 다른 예를 나타내는 제 2 타임 차트.
도 49는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 50은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 51은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 52는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 53은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 54는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도 55는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 7 공정 단면도.
도 56은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제 조 방법을 나타내는 제 8 공정 단면도.
도 57은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 9 공정 단면도.
도 58은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 10 공정 단면도.
도 59는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 11 공정 단면도.
도 60은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 12 공정 단면도.
도 61은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 13 공정 단면도.
도 62는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 14 공정 단면도.
도 63은 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 15 공정 단면도.
도 64는 본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 16 공정 단면도.
도 65는 본 발명의 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 66은 본 발명의 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치의 판 독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 67은 본 발명의 제 12 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 68은 본 발명의 제 12 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면.
도 69는 본 발명의 제 13 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도.
도 70은 본 발명의 제 14 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
2: 메모리 셀 어레이 영역 4: 주변 회로 영역
6: 고내압 트랜지스터가 형성되는 영역
6N: 고내압 N채널 트랜지스터가 형성되는 영역
6P: 고내압 P채널 트랜지스터가 형성되는 영역
8: 저전압 트랜지스터가 형성되는 영역
8N: 저전압 N채널 트랜지스터가 형성되는 영역
8P: 저전압 P채널 트랜지스터가 형성되는 영역
10: 메모리 셀 어레이 12: 열 디코더
13: 센스 앰플리파이어
14: 제 1 행 디코더(전압 인가 회로)
15: 전압 인가 회로 16: 제 2 행 디코더
18: 제 3 행 디코더 20: 반도체 기판
21: 소자 영역 22: 소자 분리 영역
24: 매립 확산층 26: 웰
28: 터널 절연막 28a: 터널 절연막
28b: 게이트 절연막 30a: 플로팅 게이트
30b: 셀렉트 게이트 31a, 31b: 저농도 확산층
32a, 32b: 절연막 33a, 33b: 고농도 확산층
34a: 컨트롤 게이트 34b: 폴리실리콘 막
34c, 34d: 게이트 전극 35: 불순물 확산층
36a: 불순물 확산층, 소스 확산층
36b: 불순물 확산층, 소스/드레인 확산층
36c: 불순물 확산층, 드레인 확산층
37: 사이드월 절연막 38a: 실리사이드 층, 소스 전극
38b: 실리사이드 층, 드레인 전극 38c∼38f: 실리사이드 층
39: 사이드월 절연막 40: 층간 절연막
42: 콘택트 홀 44: 도체 플러그
46: 배선(제 1 금속 배선층) 48: 층간 절연막
50: 콘택트 홀 52: 도체 플러그
54: 배선(제 2 금속 배선층) 56: 층간 절연막
58: 콘택트 홀 60: 도체 플러그
62: 배선(제 3 금속 배선층) 64: 열 산화막
66: 실리콘 질화막 68: 홈
69: 희생 산화막 70: 매립 확산층
72P: P형 웰 72N: N형 웰
74P: P형 웰 74N: N형 웰
76: 게이트 절연막 78: 게이트 절연막
80: 반사 방지막 82: 실리콘 산화막
84: 실리콘 질화막, 사이드월 절연막
86: 저농도 확산층 88: 저농도 확산층
90: 저농도 확산층 92: 저농도 확산층
93: 실리콘 산화막, 사이드월 절연막
94: 고농도 확산층 96: 소스/드레인 확산층
98: 고농도 확산층 100: 소스/드레인 확산층
102: 고농도 확산층 104: 소스/드레인 확산층
106: 고농도 확산층 108: 소스/드레인 확산층
110N: 고내압 N채널 트랜지스터 110P: 고내압 P채널 트랜지스터
112N: 저전압 N채널 트랜지스터 112P: 저전압 P채널 트랜지스터
114: 실리콘 질화막 116: 실리콘 산화막
118: 실리콘 산화막 120: 실리콘 산화막
122: 실리콘 산화막 124: 실리콘 산화막
126: 실리콘 산화막 128: 실리콘 산화막
130: 층간 절연막 132: 콘택트 홀
134: 도체 플러그 136: 배선(제 4 금속 배선층)
138: 실리콘 산화막 140: 실리콘 산화막
142: 층간 절연막 143: 콘택트 홀
144: 도체 플러그 145: 배선
146: 실리콘 산화막 148: 실리콘 질화막
150: 제 1 보호 트랜지스터 152: 제 2 보호 트랜지스터
154: 제어 회로, 제 1 제어 회로 156: 제 4 행 디코더
158: 바이패스 트랜지스터 160: 제 2 제어 회로
162: 전하 축적층, ONO막 164: 게이트 전극
166: 실리콘 산화막 168: 실리콘 질화막
170: 실리콘 산화막 172: 게이트 전극
174: 게이트 절연막 ST: 선택 트랜지스터
MT: 메모리 셀 트랜지스터 MC: 메모리 셀
BL: 비트 선 WL1: 제 1 워드 선
WL2: 제 2 워드 선 SL: 소스 선
CL1: 제 1 제어선 CL2: 제 2 제어선
CL3: 제 3 제어선
[제 1 실시 형태]
본 발명의 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법, 소거 방법, 및, 그 불휘발성 반도체 기억 장치의 제조 방법을 도 1 내지 도 22를 사용하여 설명한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 1 내지 도 6을 사용하여 설명한다. 도 1은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 1에 나타낸 바와 같이, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 선택 트랜지스터(ST)와, 선택 트랜지스터(ST)에 접속된 메모리 셀 트랜지스터(MT)에 의해 메모리 셀(MC)이 구성되어 있다. 선택 트랜지스터(ST)의 소스는 메모리 셀 트랜지스터(MT)의 드레인에 접속되어 있다. 더 구체적으로는, 선택 트랜지스터(ST)의 소스와 메모리 셀 트랜지스터(MT)의 드레인은 하나의 불순물 확산층에 의해 일체로 형성되어 있다.
복수의 메모리 셀(MC)은 매트릭스 형상으로 배열되어 있다. 매트릭스 형상으로 배열된 복수의 메모리 셀(MC)에 의해, 메모리 셀 어레이(10)가 구성되어 있다.
동일한 열에 존재하는 복수의 선택 트랜지스터(ST)의 드레인은 비트 선(BL)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT)의 컨트롤 게이트는 제 1 워드 선(WL1)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 선택 트랜지스터(ST)의 셀렉트 게이트는 제 2 워드 선(WL2)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT)의 소스는 소스 선(SL)에 의해 공통 접속되어 있다.
선택 트랜지스터(ST)의 드레인을 공통 접속하는 복수의 비트 선(BL)은 열 디코더(12)에 접속되어 있다. 열 디코더(12)는 선택 트랜지스터(ST)의 드레인을 공통 접속하는 복수의 비트 선(BL)의 전위를 제어하기 위한 것이다. 열 디코더(12)에는, 비트 선(BL)에 흐르는 전류를 검출하기 위한 센스 앰플리파이어(13)가 접속되어 있다. 열 디코더(12)는 비교적 낮은 전압에서 동작하는 저전압 회로에 의해 구성되어 있다. 저전압 회로는 내압이 비교적 낮은 한편, 고속으로 동작할 수 있는 회로이다. 저전압 회로의 트랜지스터(도시 생략)의 게이트 절연막(도시 생략)은 비교적 얇게 형성되어 있다. 따라서, 열 디코더(12)에 사용되고 있는 저전압 회로의 트랜지스터는 비교적 고속으로 동작할 수 있다. 본 실시 형태에서 열 디코더(12)에 저전압 회로를 사용하고 있는 것은 선택 트랜지스터(ST)의 드레인에는, 고전압을 인가할 필요가 없는 한편, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에 선택 트랜지스터(ST)를 고속으로 동작시키는 것이 필요하기 때문이다. 본 실시 형태에서는, 열 디코더(12)에 저전압 회로가 사용되고 있기 때문에, 선택 트랜지스터(ST)를 비교적 고속으로 동작시킬 수 있고, 나아가서는 판독 속도가 빠 른 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
메모리 셀 트랜지스터(MT)의 컨트롤 게이트를 공통 접속하는 복수의 제 1 워드 선(WL1)은 제 1 행 디코더(전압 인가 회로)(14)에 접속되어 있다. 제 1 행 디코더(14)는 메모리 셀 트랜지스터(MT)의 컨트롤 게이트를 공통 접속하는 복수의 제 1 워드 선(WL1)의 전위를 각각 제어하기 위한 것이다. 제 1 행 디코더(14)는 고전압 회로(고내압 회로)에 의해 구성되어 있다. 고전압 회로는 동작 속도가 비교적 느린 한편, 내압이 비교적 높은 회로이다. 고전압 회로의 트랜지스터(도시 생략)의 게이트 절연막(도시 생략)은 충분한 내압을 확보하기 위해, 비교적 두껍게 형성되어 있다. 따라서, 고전압 회로의 트랜지스터는 저전압 회로의 트랜지스터와 비교하여, 동작 속도가 느리다. 본 실시 형태에서 제 1 행 디코더(14)에 고전압 회로를 사용하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때나 메모리 셀 트랜지스터(MT)에 기입된 정보를 소거할 때에, 제 1 워드 선(WL1)에 고전압을 인가할 필요가 있기 때문이다. 또한, 후술하는 바와 같이, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 워드 선(WL1)에는 항상 전원 전압(VCC)이 인가되고 있다. 따라서, 제 1 행 디코더(14)에 사용되고 있는 고전압 회로의 동작 속도가 비교적 느려도, 특별한 문제는 없다.
선택 트랜지스터(ST)의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선(WL2)은 제 2 행 디코더(16)에 접속되어 있다. 제 2 행 디코더(16)는 선택 트랜지스터(ST)의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선(WL2)의 전위를 제어하기 위한 것이다. 제 2 행 디코더(16)는 저전압 회로(저내압 회로)에 의해 구성되어 있다. 본 실시 형태에서 제 2 행 디코더(16)에 저전압 회로를 사용하고 있는 것은, 선택 트랜지스터(ST)의 셀렉트 게이트에는 고전압을 인가할 필요가 없는 한편, 선택 트랜지스터(ST)를 고속으로 동작시키는 것이 중요하기 때문이다. 본 실시 형태에서는, 제 2 행 디코더(16)에 저전압 회로가 사용되고 있기 때문에, 선택 트랜지스터(ST)를 비교적 고속으로 동작시킬 수 있고, 나아가서는 판독 속도가 빠른 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
메모리 셀 트랜지스터(MT)의 소스를 공통 접속하는 복수의 소스 선(SL)은 제 3 행 디코더(18)에 접속되어 있다. 제 3 행 디코더(18)는 메모리 셀 트랜지스터(MT)의 소스를 공통 접속하는 복수의 소스 선(SL)의 전위를 제어하기 위한 것이다. 제 3 행 디코더(18)는 고전압 회로(고내압 회로)에 의해 구성되어 있다. 본 실시 형태에서 제 3 행 디코더(18)에 고전압 회로를 사용하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 소스 선(SL)에 고전압을 인가할 필요가 있기 때문이다. 또한, 후술하는 바와 같이, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 소스 선(SL)은 항상 접지(接地)되어 있다. 따라서, 제 3 행 디코더(18)의 동작 속도가 비교적 느려도, 특별한 문제는 없다.
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 구조를 도 2 내지 도 5를 사용하여 설명한다. 도 2는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 3은 도 2의 A-A' 단면도이다. 도 4는 도 2의 B-B' 단면도이다. 도 5는 도 2의 C-C' 단면도이다.
반도체 기판(20)에는, 소자 영역(21)을 획정(劃定)하는 소자 분리 영역(22)이 형성되어 있다. 반도체 기판(20)으로서는, 예를 들어 P형의 실리콘 기판이 사용되고 있다. 소자 분리 영역(22)은 예를 들어, STI(Shallow Trench Isolation)법에 의해 형성되어 있다.
소자 분리 영역(22)이 형성된 반도체 기판(20) 내에는, N형의 매립 확산층(24)이 형성되어 있다. N형의 매립 확산층(24)의 상측(上側)의 부분은 P형 웰(26)로 되어 있다.
반도체 기판(20) 상에는, 터널 절연막(28a)을 통하여 플로팅 게이트(30a)가 형성되어 있다. 플로팅 게이트(30a)는 각각의 소자 영역(21)마다 전기적으로 분리되어 있다.
플로팅 게이트(30a) 상에는, 절연막(32a)을 통하여 컨트롤 게이트(34a)가 형성되어 있다. 동일한 행에 존재하는 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)는 공통 접속되어 있다. 환언하면, 플로팅 게이트(30) 상에는, 절연막(32)을 통하여, 컨트롤 게이트(34a)를 공통 접속하는 제 1 워드 선(WL1)이 형성되어 있다.
반도체 기판(20) 상에는, 플로팅 게이트(30a)와 병행하여, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)가 형성되어 있다. 동일한 행에 존재하는 선택 트랜지스터(ST)의 셀렉트 게이트(30b)는 공통 접속되어 있다. 환언하면, 반도체 기판(20) 상에는, 게이트 절연막(28b)을 통하여, 셀렉트 게이트(30b)를 공통 접속하 는 제 2 워드 선(WL2)이 형성되어 있다. 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께는 메모리 셀 트랜지스터(MT)의 터널 절연막(28a)의 막 두께와 동일하게 되어 있다.
셀렉트 게이트(30b) 상에는, 절연막(32b)을 통하여, 폴리실리콘 층(34b)이 형성되어 있다.
플로팅 게이트(30a)의 양측의 반도체 기판(20) 내, 및, 셀렉트 게이트(30b)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층(36a, 36b, 36c)이 형성되어 있다.
메모리 셀 트랜지스터(MT)의 드레인을 구성하는 불순물 확산층(36b)과 선택 트랜지스터(ST)의 소스를 구성하는 불순물 확산층(36b)은 동일한 불순물 확산층(36b)에 의해 구성되어 있다.
플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
또한, 셀렉트 게이트(30b)와 폴리실리콘 층(34b)을 갖는 적층체의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
메모리 셀 트랜지스터(MT)의 소스 영역(36a) 위, 선택 트랜지스터(ST)의 드레인 영역(36c) 위, 컨트롤 게이트(34a)의 상부, 및, 폴리실리콘 층(34b)의 상부에는, 예를 들어 코발트 실리사이드로 이루어지는 실리사이드 층(38a∼38d)이 각각 형성되어 있다. 소스 전극(36a) 상의 실리사이드 층(38a)은 소스 전극으로서 기능한다. 드레인 전극(36c) 상의 실리사이드 층(38c)은 드레인 전극으로서 기능한다.
이와 같이 하여, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터(MT)가 구성되어 있다.
또한, 셀렉트 게이트(30b)와 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터(ST)가 구성되어 있다. 선택 트랜지스터(ST)는 NMOS 트랜지스터이다. 본 실시 형태에서는, 선택 트랜지스터(ST)로서, PMOS 트랜지스터보다 동작 속도가 빠른 NMOS 트랜지스터가 사용되어 있기 때문에, 동작 속도의 향상에 기여할 수 있다.
메모리 셀 트랜지스터(MT) 및 선택 트랜지스터(ST)가 형성된 반도체 기판(20) 상에는, 실리콘 질화막(도시 생략)과 실리콘 산화막(도시 생략)으로 이루어지는 층간 절연막(40)이 형성되어 있다.
층간 절연막(40)에는, 소스 전극(38a), 드레인 전극(38b)에 각각 이르는 콘택트 홀(42)이 형성되어 있다.
콘택트 홀(42) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립되어 있다.
도체 플러그(44)가 매립된 층간 절연막(40) 상에는, 배선(제 1 금속 배선층)(46)이 형성되어 있다.
배선(46)이 형성된 층간 절연막(40) 상에는, 층간 절연막(48)이 형성되어 있다.
층간 절연막(48)에는, 배선(46)에 이르는 콘택트 홀(50)이 형성되어 있다.
콘택트 홀(50) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립되어 있다.
도체 플러그(52)가 매립된 층간 절연막(48) 상에는, 배선(제 2 금속 배선층)(54)이 형성되어 있다.
배선(54)이 형성된 층간 절연막(48) 상에는, 층간 절연막(56)이 형성되어 있다.
층간 절연막(56)에는, 배선(54)에 이르는 콘택트 홀(58)이 형성되어 있다.
콘택트 홀(58) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(60)가 매립되어 있다.
도체 플러그(60)가 매립된 층간 절연막(56) 상에는, 배선(제 3 금속 배선층)(62)이 형성되어 있다.
이와 같이 하여, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이(10)(도 1 참조)가 구성되어 있다.
또한, 여기서는, 도 1에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 도 2에 나타낸 평면도는 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속한 경우에 대응하고 있다. 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소 형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작 방법을 도 6을 사용하여 설명한다. 도 6은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 6에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 6에서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 6을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 VCC로 한다. 한편, 선택된 비트 선 이외의 비트 선(BL)의 전위를 0V로 한다. 소스 선(SL)의 전위는 모두 0V로 한다. 제 1 워드 선(WL1)의 전위는 판독 대기 시에, 모두 상시 VCC로 한다. 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 2 워드 선(WL2)의 전위를 VCC로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V로 한다. 웰(26)의 전위는 모두 0V로 한다. 본 실시 형태에서는, 소스 선(SL)의 전위가 판독 대기 시에 0V로 설정되어 있고, 제 1 워드 선(WL1)의 전위가 판독 대기 시에 상시 VCC로 설정되어 있기 때문에, 비트 선(BL)의 전위와 제 2 워드 선(WL2)의 전위를 제어하는 것만으로, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독하는 것이 가능하다. 본 실시 형태에서는, 비트 선(BL)의 전위를 제어하는 열 디코더(12)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 비트 선(BL)이 고속으로 제어된다. 또한, 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코더(16)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 제 2 워드 선(WL2)이 고속으로 제어된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있다.
메모리 셀 트랜지스터(MT)에 정보가 기입되어 있을 경우, 즉, 메모리 셀 트랜지스터(MT)의 정보가 "0"인 경우에는, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 축적되어 있다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르지 않고, 선택된 하나의 비트 선(BL)에는 전류가 흐르지 않는다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보는 "0"이라고 판단된다.
한편, 메모리 셀 트랜지스터(MT)에 기입된 정보가 소거되어 있을 경우, 즉, 메모리 셀의 정보가 "1"인 경우에는, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 축적되어 있지 않다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르고, 선택된 하나의 비트 선(BL)에 전류가 흐른다. 선택된 하나의 비트 선(BL)에 흐르는 전류는 센스 앰플리파이어(13)에 의해 검출된다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보가 "1"이라고 판단된다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 6을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 0V로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL)의 전위를 예를 들어, 5V(제 2 전위)로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1)의 전위를 예를 들어, 9V(제 3 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(WL1)의 전위를 0V 또는 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 플로팅으로 한다. 웰의 전위는 모두 0V로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 소 스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전자가 흐르고, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 축적되고, 메모리 셀 트랜지스터(MT)에 정보가 기입되게 된다.
(소거 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 6을 사용하여 설명한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 비트 선(BL)의 전위는 모두 플로팅으로 한다. 소스 선(SL)의 전위는 모두 플로팅으로 한다. 제 1 워드 선(WL1)의 전위는 모두 예를 들어, -9V로 한다. 제 2 워드 선(WL2)의 전위는 모두 플로팅으로 한다. 웰(26)의 전위는 모두 예를 들어, +9V로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)로부터 전하가 인출된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 축적되어 있지 않은 상태로 되고, 메모리 셀 트랜지스터(MT)의 정보가 소거되게 된다.
이와 같이, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 드레인 확산층(36c)을 공통 접속하는 비트 선(BL)의 전위를 제어하는 열 디코더(12)가, 고속 동작이 가능한 저전압 회로에 의해 구성되어 있고, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)를 공통 접속하는 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코 더가, 고속 동작이 가능한 저전압 회로에 의해 구성되어 있으며, 비트 선(BL)과 제 2 워드 선(WL2)만의 전위를 제어함으로써, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 수 있다. 비트 선(BL)과 제 2 워드 선(WL2)이 고속으로 제어될 수 있기 때문에, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 본 실시 형태에서는, 선택 트랜지스터(ST)가 NMOS 트랜지스터에 의해 구성되어 있기 때문에, PMOS 트랜지스터에 의해 선택 트랜지스터를 구성하는 경우와 비교하여, 동작 속도의 고속화에 기여할 수 있다.
(불휘발성 반도체 기억 장치의 제조 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 도 7 내지 도 22를 사용하여 설명한다. 도 7 내지 도 22는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다. 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a) 및 도 16의 (a), 도 17, 도 19 및 도 21은 메모리 셀 어레이 영역(코어 영역)(2)을 나타내고 있다. 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a), 도 16의 (a), 도 17, 도 19 및 도 21의 지면(紙面) 좌측의 도면은 도 2의 C-C' 단면에 대응하고 있다. 도 7의 (a), 도 8의 (a), 도 9의 (a), 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a), 도 16의 (a), 도 17, 도 19 및 도 21의 지면 우측은 도 2의 A-A' 단면에 대응하고 있다. 도 7의 (b), 도 8의 (b), 도 9의 (b), 도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 18, 도 20 및 도 22는 주변 회로 영역(4)을 나타내고 있다. 도 7의 (b), 도 8의 (b), 도 9의 (b), 도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 18, 도 20 및 도 22의 지면 좌측은 고내압 트랜지스터가 형성되는 영역(6)을 나타내고 있다. 고내압 트랜지스터가 형성되는 영역(6) 중 지면 좌측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 고내압 N채널 트랜지스터가 형성되는 영역(6N)의 지면 우측은 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 나타내고 있다. 고내압 P채널 트랜지스터가 형성되는 영역(6P)의 지면 우측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 도 7의 (b), 도 8의 (b), 도 9의 (b), 도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 18, 도 20 및 도 22의 지면 우측은 저전압 트랜지스터가 형성되는 영역(8)을 나타내고 있다. 저전압 트랜지스터가 형성되는 영역(8) 중 지면 좌측은 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 나타내고 있고, 저전압 트랜지스터가 형성되는 영역(8) 중 지면 우측은 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 나타내고 있다.
우선, 반도체 기판(20)을 준비한다. 이러한 반도체 기판(20)으로서는, 예를 들어 P형의 실리콘 기판을 준비한다.
다음으로, 전체 면에, 예를 들어 열 산화법에 의해, 막 두께 15㎚의 열 산화막(64)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 150㎚의 실리콘 질화막(66)을 형성한다.
다음으로, 전체 면에, 예를 들어 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 포토레지스트 막에 개구부(도시 생략)를 형성한다. 이러한 개구부는 실리콘 질화막(66)을 패터닝하기 위한 것이다.
다음으로, 포토레지스트 막을 마스크로 하여, 실리콘 질화막(66)을 패터닝한다. 이에 따라, 실리콘 질화막으로 이루어지는 하드마스크(66)가 형성된다.
다음으로, 건식 에칭에 의해, 하드마스크(66)를 마스크로 하여, 반도체 기판(20)을 에칭한다. 이에 따라, 반도체 기판(20)에 홈(68)이 형성된다(도 7 참조). 반도체 기판(20)에 형성하는 홈(68)의 깊이는 반도체 기판(20)의 표면으로부터 예를 들어, 400㎚로 한다.
다음으로, 열 산화법에 의해, 반도체 기판(20) 중 노출되어 있는 부분을 산화한다. 이에 따라, 반도체 기판(20) 중 노출되어 있는 부분에 실리콘 산화막(도시 생략)이 형성된다.
다음으로, 도 8에 나타낸 바와 같이, 전체 면에, 고밀도 플라스마 CVD법에 의해, 막 두께 700㎚의 실리콘 산화막(22)을 형성한다.
다음으로, 도 9에 나타낸 바와 같이, CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)법에 의해, 실리콘 질화막(66)의 표면이 노출될 때까지 실리콘 산화막(22)을 연마한다. 이와 같이 하여, 실리콘 산화막으로 이루어지는 소자 분리 영역(22)이 형성된다.
다음으로, 소자 분리 영역(22)을 경화시키기 위한 열 처리를 행한다. 열 처리 조건은 예를 들어, 질소 분위기 중에서 900℃, 30분으로 한다.
다음으로, 습식 에칭에 의해, 실리콘 질화막(66)을 제거한다.
다음으로, 도 10에 나타낸 바와 같이, 열 산화법에 의해, 반도체 기판(20)의 표면에 희생 산화막(69)을 성장한다.
다음으로, 도 11에 나타낸 바와 같이, 메모리 셀 어레이 영역(2)에, N형의 도펀트(dopant) 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 이 때, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에도, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 또한, 메모리 셀 어레이 영역(2)에, 매립 확산층(24)보다 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(26)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, 매립 확산층(24)보다 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72P)을 형성한다.
다음으로, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, N형의 확산층(70)을 프레임 형상으로 형성한다. 이러한 프레임 형상의 확산층(70)은 반도체 기판(20)의 표면으로부터 매립 확산층(24)의 가장자리부에 이르도록 형성한다. P형의 웰(72P)은 매립 확산층(24)과 확산층(70)에 의해 둘러싸인 상태로 된다. 또한, 도시하지 않았지만, 메모리 셀 어레이 영역(2)의 P형의 웰(26)도, 매립 확산 층(24)과 프레임 형상의 확산층(70)에 의해 둘러싸인 상태로 된다.
다음으로, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(72N)을 형성한다.
다음으로, 메모리 셀 어레이 영역(2)에, 채널 도핑(doping)을 행한다(도시 생략).
다음으로, 고내압 N채널 트랜지스터가 형성되는 영역(6N)과, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, 채널 도핑을 행한다(도시 생략).
다음으로, 반도체 기판(20)의 표면에 존재하는 희생 산화막(69)을 에칭 제거한다.
다음으로, 전체 면에, 열 산화법에 의해, 막 두께 10㎚의 터널 절연막(28)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 90㎚의 폴리실리콘 막(30)을 형성한다. 이러한 폴리실리콘 막(30)으로서는, 불순물이 도프된 폴리실리콘 막을 형성한다.
다음으로, 주변 회로 영역(4)에 존재하는 폴리실리콘 막(30)을 에칭 제거한다.
다음으로, 전체 면에, 실리콘 산화막과 실리콘 질화막과 실리콘 산화막을 순차 적층하여 이루어지는 절연막(ONO막)(32)을 형성한다. 이러한 절연막(32)은 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 절연하기 위한 것이다.
다음으로, 도 12에 나타낸 바와 같이, 저전압 N채널 트랜지스터가 형성되는 영역(8N)에, P형 도펀트 불순물을 도입함으로써, P형의 웰(74P)을 형성한다.
다음으로, 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(74N)을 형성한다.
다음으로, 저전압 N채널 트랜지스터가 형성되는 영역(8N)과, 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, 채널 도핑을 행한다(도시 생략).
다음으로, 주변 회로 영역(4)에 존재하는 절연막(ONO막)(32)을 에칭 제거한다.
다음으로, 전체 면에, 열 산화법에 의해, 예를 들어 막 두께 15㎚의 게이트 절연막(76)을 형성한다.
다음으로, 습식 에칭에 의해, 저전압 트랜지스터가 형성되는 영역(8)에 존재하는 게이트 절연막(76)을 제거한다.
다음으로, 전체 면에, 열 산화법에 의해, 예를 들어 막 두께 3㎚의 게이트 절연막(78)을 형성한다. 이에 따라, 저전압 트랜지스터가 형성되는 영역(8)에서는, 예를 들어, 막 두께 3㎚의 게이트 절연막이 형성된다. 한편, 고내압 트랜지스터가 형성되는 영역(6)에서는, 게이트 절연막(76)의 막 두께는 예를 들어, 16㎚ 정도로 된다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 180㎚의 폴리실리콘 막(34)을 형성한다.
다음으로, 전체 면에, 반사 방지막(80)을 형성한다.
다음으로, 도 13에 나타낸 바와 같이, 포토리소그래피 기술을 사용하여, 반 사 방지막(80), 폴리실리콘 막(34), 절연막(32) 및 폴리실리콘 막(30)을 건식 에칭한다. 이에 따라, 폴리실리콘으로 이루어지는 플로팅 게이트(30a)와, 폴리실리콘으로 이루어지는 컨트롤 게이트(34a)를 갖는 적층체가 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 셀렉트 게이트(30b)와, 폴리실리콘 막(34b)을 갖는 적층체가 메모리 셀 어레이 영역(2) 내에 형성된다.
다음으로, 배선(제 1 금속 배선)(46)과 셀렉트 게이트(30b)를 접속해야 하는 영역에서, 폴리실리콘 막(34b)을 에칭 제거한다(도시 생략).
다음으로, 도 14에 나타낸 바와 같이, 열 산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34a)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘 막(34b)의 측벽 부분에, 실리콘 산화막(도시 생략)을 형성한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 플로팅 게이트(30a)의 양측의 반도체 기판(20) 내, 및, 셀렉트 게이트(30b)의 양측의 반도체 기판(20) 내에, 불순물 확산층(36a∼36c)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
이와 같이 하여, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터(MT)가 형성된다. 또한, 컨트롤 게이트(30b)와 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터(ST)가 형성된다.
다음으로, 열 산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34b)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘 막(34b)의 측벽 부분에, 실리콘 산화막(82)을 형성한다.
다음으로, 예를 들어 CVD법에 의해, 막 두께 50㎚의 실리콘 질화막(84)을 형성한다.
다음으로, 건식 에칭에 의해, 실리콘 질화막(84)을 이방성(異方性) 에칭함으로써, 실리콘 질화막으로 이루어지는 사이드월 절연막(84)을 형성한다. 이 때, 반사 방지막(80)이 에칭 제거되게 된다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 트랜지스터가 형성되는 영역(6)과 저전압 트랜지스터가 형성되는 영역(8)의 폴리실리콘 막(34)을 패터닝한다. 이에 따라, 폴리실리콘 막(34)으로 이루어지는 고내압 트랜지스터의 게이트 전극(34c)이 형성된다. 또한, 폴리실리콘 막(34)으로 이루어지는 저전압 트랜지스터의 게이트 전극(34d)이 형성된다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(86)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(88)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 N채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(92)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 예를 들어 CVD법에 의해, 막 두께 100㎚의 실리콘 산화막(93)을 형성한다.
다음으로, 건식 에칭에 의해, 실리콘 산화막(93)을 이방성 에칭한다. 이에 따라, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다(도 15 참조). 또한, 셀렉트 게이트(30b)와 폴리실리콘 막(34b)을 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34c)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34d)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(94)이 형성된다. N형의 저농도 확산층(86)과 N형의 고농도 확산층(94)에 의해, LDD 구조의 N형의 소스/드레인 확산층(96)이 형성된다. 이와 같이 하여, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 형성된다. 고내압 N채널 트랜지스터(110N)는 고전압 회로(고내압 회로)에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(98)이 형성된다. P형의 저농도 확산층(88)과 P형의 고농도 확산층(98)에 의해, LDD 구조의 P형의 소스/드레인 확산층(100)이 형성된다. 이와 같이 하여, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P 채널 트랜지스터(110P)가 형성된다. 고내압 P 채널 트랜지스터(110P)는 고전압 회로(고내압 회로)에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 N채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. N형의 저농도 확산층(90)과 N형의 고농도 확산층(102)에 의해, LDD 구조의 N형의 소스/드레인 확산층(104)이 형성된다. 이와 같이 하여, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 저전압 N채널 트랜지스터(112N)가 형성된다. 저전압 N채널 트랜지스터(112N)는 저전압 회로에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터의 게이트 전 극(34d)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(106)이 형성된다. P형의 저농도 확산층(92)과 P형의 고농도 확산층(106)에 의해, LDD 구조의 P형의 소스/드레인 확산층(108)이 형성된다. 이와 같이 하여, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 저전압 P채널 트랜지스터(112P)가 형성된다. 저전압 P채널 트랜지스터(112P)는 저전압 회로에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 예를 들어 스퍼터링법에 의해, 전체 면에, 막 두께 10㎚의 코발트 막을 형성한다.
다음으로, 열 처리를 행함으로써, 반도체 기판(20)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 컨트롤 게이트(34c)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 폴리실리콘 막(34d)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 게이트 전극(34c, 34d)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 이와 같이 하여, 소스/드레인 확산층(36a, 36c) 상에 코발트 실리사이드 막(38a, 38b)이 형성된다(도 16 참조). 또한, 컨트롤 게이트(34a) 상에 코발트 실리사이드 막(38c)이 형성된다. 또한, 폴리실리콘 막(34b) 상에 코발트 실리사이드 막(38d)이 형성된다. 또한, 소스/드레인 확산층(96, 100, 104, 108) 상에 코발트 실리사이드 막(38e)이 형성된다. 또한, 게이트 전극(34c, 34d) 상에 코발트 실리사이드 막(38f)이 형성된다.
다음으로, 미반응의 코발트 막을 에칭 제거한다.
선택 트랜지스터(ST)의 드레인 확산층(36c) 상에 형성된 코발트 실리사이드 막(38b)은 드레인 전극으로서 기능한다.
메모리 셀 트랜지스터(MT)의 소스 확산층(36a) 상에 형성된 코발트 실리사이드 막(38a)은 소스 전극으로서 기능한다.
고내압 트랜지스터(110N, 110P)의 소스/드레인 확산층(96, 100) 상에 형성된 코발트 실리사이드 막(38e)은 소스/드레인 전극으로서 기능한다.
저전압 트랜지스터(112N, 112P)의 소스/드레인 확산층(104, 108) 상에 형성된 코발트 실리사이드 막(38e)은 소스/드레인 전극으로서 기능한다.
다음으로, 도 17 및 도 18에 나타낸 바와 같이, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 100㎚의 실리콘 질화막(114)을 형성한다. 실리콘 질화막(114)은 에칭 스토퍼로서 기능하는 것이다.
다음으로, 전체 면에, CVD법에 의해, 막 두께 1.6㎛의 실리콘 산화막(116)을 형성한다. 이와 같이 하여, 실리콘 질화막(114)과 실리콘 산화막(116)으로 이루어지는 층간 절연막(40)이 형성된다.
다음으로, CMP법에 의해, 층간 절연막(40)의 표면을 평탄화한다.
다음으로, 포토리소그래피 기술을 사용하여, 소스/드레인 전극(38a, 38b)에 이르는 콘택트 홀(42), 코발트 실리사이드 막(38e)에 이르는 콘택트 홀(42), 및, 코발트 실리사이드 막(38f)에 이르는 콘택트 홀(42)을 형성한다(도 19, 도 20 참조).
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배 리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(44)을 형성한다
다음으로, CMP법에 의해, 층간 절연막(40)의 표면이 노출될 때까지 텅스텐 막(44) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(42) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(44)가 매립된 층간 절연막(40) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(46)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(46)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 1 금속 배선층)(46)이 형성된다.
다음으로, 도 21 및 도 22에 나타낸 바와 같이, 예를 들어 고밀도 플라스마 CVD법에 의해, 막 두께 700㎚의 실리콘 산화막(118)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(120)을 형성한다. 실리콘 산화막(118)과 실리콘 산화막(120)에 의해 층간 절연막(48)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(46)에 이르는 콘택트 홀(50)을 층간 절연막(48)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(52)을 형성한다
다음으로, CMP법에 의해, 층간 절연막(48)의 표면이 노출될 때까지 텅스텐 막(52) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(50) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(52)가 매립된 층간 절연막(48) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(54)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(54)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 2 금속 배선층)(54)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(122)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(124)을 형성한다. 실리콘 산화막(122)과 실리콘 산화막(124)에 의해 층간 절연막(56)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(54)에 이르는 콘택트 홀(58)을 층간 절연막(56)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(60)을 형성한다
다음으로, CMP법에 의해, 층간 절연막(56)의 표면이 노출될 때까지 텅스텐 막(60) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(58) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(60)(도 22 참조)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(60)가 매립된 층간 절연막(56) 상에, 적층막(62)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(62)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 3 금속 배선층)(62)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(126)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(128)을 형성한다. 실리콘 산화막(126)과 실리콘 산화막(128)에 의해 층간 절연막(130)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(62)에 이르는 콘택트 홀(132)을 층간 절연막(130)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(134)을 형성한다.
다음으로, CMP법에 의해, 층간 절연막(130)의 표면이 노출될 때까지 텅스텐 막(134) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(132) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(도시 생략)(134)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(134)가 매립된 층간 절연막(130) 상에, 적층막(136)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(136)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 4 금속 배선층)(136)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(138)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(140)을 형성한다. 실리콘 산화막(138)과 실리콘 산화막(140)에 의해 층간 절연막(142)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(136)에 이르는 콘택트 홀(143)을 층간 절연막(142)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(146)을 형성한다.
다음으로, CMP법에 의해, 층간 절연막(142)의 표면이 노출될 때까지 텅스텐 막(146) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(143) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(144)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(144)가 매립된 층간 절연막(142) 상에, 적층막(145)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(145)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 5 금속 배선층)(145)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(146)을 형성한다.
다음으로, 플라스마 CVD법에 의해, 막 두께 1㎛의 실리콘 질화막(148)을 형성한다.
이와 같이 하여 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 제조된다.
[제 2 실시 형태]
본 발명의 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 23 내지 도 25를 사용하여 설명한다. 도 23은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도이다. 도 24는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 24에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 24에서 F는 플로팅을 나타내고 있다. 도 25는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트이다. 도 1 내지 도 22에 나타낸 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성은, 도 1을 사용하여 상술한 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성과 동일하다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법은, 비선택의 비트 선에 전원 전압(VCC)(제 1 전압)을 인가하고, 비선택의 제 2 워드 선의 전위를 0V(접지)로 하는 것에 주요한 특징이 있다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 도 25에 나타낸 타임 차트를 따르고, 각 부의 전위를 도 23 및 도 24에 나타낸 바와 같이 설정한다. 또한, 정보를 기입해야 할 메모리 셀 트랜지스터(MT)는 도 23에서 실선의 동그라미 표시로 둘러싸여 있다.
우선, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL(SELECT))의 전위, 즉, 선택 열의 비트 선(BL(SELECT))의 전위를 0V로 한다. 한편, 선택된 비트 선(BL(SELECT)) 이외의 비트 선(BL)의 전위, 즉, 비선택 열의 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다. 이 때, 모든 제 2 워드 선(WL2)의 전위는 0V(접지)로 되어 있다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2(SELECT))의 전위, 즉, 선택 행의 제 2 워드 선(WL2(SELECT))의 전위를, VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2(SELECT)) 이외의 제 2 워드 선(WL2)의 전위, 즉, 비선택 행의 제 2 워드 선(WL2)의 전위는 0V(접지) 그대로 한다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1(SELECT))의 전위, 즉, 선택 행의 제 1 워드 선(WL1(SELECT))의 전위를, 예를 들어 9V(제 3 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1(SELECT)) 이외의 제 1 워드 선(WL1)의 전위, 즉, 비선택 행의 제 1 워드 선(W1)의 전위를, 0V 또는 플로팅으로 한다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL(SELECT))의 전위, 즉, 선택 행의 소스 선(SL(SELECT))의 전위를, 예를 들어 5V(제 2 전위)로 한다. 한편, 선택된 소스 선(SL(SELECT)) 이외의 소스 선(SL)의 전위, 즉, 비선택 행의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다. 또한, 도 23에서, 선택 행의 소스 선(SL(SELECT))에 인접하는 다른 행의 소스 선(SL)의 전위가 5V(제 2 전위)로 되어 있는 것은 소스 선(SL)이 2행마다 공통으로 되어 있기 때문이다.
또한, 웰(26)의 전위는 항상 0V(접지)로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전자가 흐르고, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 축적되어, 메모리 셀 트랜지스터(MT)에 정보가 기입되게 된다.
또한, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법 및 소거 방법은, 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법 및 소거 방법과 동일하기 때문에 설명을 생략한다.
본 실시 형태에서, 비선택의 비트 선(BL)의 전위를 VCC로 하는 것은 이하와 같은 이유에 의한 것이다. 즉, 비선택의 비트 선(BL)의 전위를 제 1 실시 형태와 같이 플로팅으로 한 경우에는, 선택된 행과 동일한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입될 우려가 있다. 예를 들어, 도 23에서 부호 B로 나타낸 메모리 셀 트랜지스터(MT)에, 실수로 정보가 기입될 우려가 있다. 본 실시 형태에서는, 비선택의 비트 선(BL)의 전위를 VCC로 하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)의 전위와 선택 트랜지스터(ST)의 드레인 확산층(36c)의 전위가 동일하게 되어 있다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)를 확실하게 오프(off) 상태로 할 수 있다. 따라서, 본 실시 형태에 의하면, 선택된 행과 동일한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입되는 것을 방지할 수 있다.
또한, 본 실시 형태에서, 비선택의 제 2 워드 선(WL2)의 전위를 0V(접지)로 하는 것은 이하와 같은 이유에 의한 것이다. 즉, 비선택의 제 2 워드 선(WL2)의 전위를 제 1 실시 형태와 같이 플로팅으로 한 경우에는, 선택된 행 이외의 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입될 우려가 있다. 예를 들어, 도 23에서 부호 A, C로 나타낸 메모리 셀 트랜지스터(MT)에, 실수로 정보가 기입될 우려가 있다. 본 실시 형태에서는, 비선택의 제 2 워드 선(WL2)의 전위를 0V(접지)로 하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)의 전위가 선택 트랜지스터(ST)의 드레인 확산층(36c)의 전위보다 낮아진 다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)를 확실하게 오프 상태로 할 수 있다. 따라서, 본 실시 형태에 의하면, 선택된 행과 상이한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입되는 것을 방지할 수 있다.
또한, 본 실시 형태에서, 각 부의 전위를 도 25에 나타낸 타임 차트를 따라 설정하는 것은 제 1 워드 선(WL1) 및 소스 선(SL)에 전압이 인가되기 전에, 비선택의 메모리 셀(MC)의 선택 트랜지스터(ST)를 오프 상태로 하기 위함이다.
이와 같이, 본 실시 형태에 의하면, 비선택의 비트 선에 전원 전압(VCC)(제 1 전압)을 인가하고, 비선택의 제 2 워드 선의 전위를 0V(접지)로 하기 때문에, 비선택의 메모리 셀(MC)에 실수로 정보가 기입되는 것을 방지할 수 있다.
[제 3 실시 형태]
본 발명의 제 3 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 26 및 도 27을 사용하여 설명한다. 도 26은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도이다. 도 27은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 27에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 27에서 F는 플로팅을 나타내고 있다. 도 27은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트이다. 도 1 내지 도 25에 나타낸 제 1 또는 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성은 도 1을 사용하여 상술한 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성과 동일하다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법은 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2(SELECT))의 전위를, 비선택의 비트 선(BL)의 전위인 VCC보다 낮은 전위 VCC'로 하는 것에 주요한 특징이 있다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 도 25에 나타낸 타임 차트를 따르고, 각 부의 전위를 도 26 및 도 27에 나타낸 바와 같이 설정한다.
우선, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL(SELECT))의 전위는 0V로 한다. 한편, 선택된 비트 선(BL(SELECT)) 이외의 비트 선(BL)의 전위를 VCC(제 4 전위)로 한다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2(SELECT))의 전위를, 비선택의 비트 선(BL)의 전위 VCC(제 4 전위)보다 낮은 전위 VCC'(제 1 전위)로 한다. 환언하면, 비선택의 비트 선(BL)의 전위 VCC(제 4 전위)는 선택된 제 2 워드 선(WL2(SELECT))의 전위 VCC'(제 1 전위)보다 높게 설정되어 있다. 선택된 제 2 워드 선(WL2(SELECT))의 전위 VCC'(제 1 전위)는 비선택의 비트 선(BL)의 전위 VCC(제 4 전위)보다 예를 들어, 0.2∼0.5V 정도 낮은 전위로 한다. 한편, 선택된 제 2 워 드 선(WL2(SELECT)) 이외의 제 2 워드 선(WL2)의 전위는 0V(접지)로 한다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1(SELECT))의 전위를 예를 들어, 9V(제 3 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1(SELECT)) 이외의 제 1 워드 선(W1)의 전위는 0V 또는 플로팅으로 한다.
다음으로, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL(SELECT))의 전위를 예를 들어, 5V(제 2 전위)로 한다. 한편, 선택된 소스 선(SL(SELECT)) 이외의 소스 선(SL)의 전위는 0V 또는 플로팅으로 한다. 또한, 도 26에서, 선택 행에 인접하는 행의 소스 선(SL)이 5V(제 2 전위)로 되어 있는 것은 2행마다 소스 선(SL)이 공통으로 되어 있기 때문이다.
또한, 웰(26)의 전위는 항상 0V(접지)로 한다.
본 실시 형태에서, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2(SELECT))의 전위 VCC'(제 1 전위)를, 비선택의 비트 선(BL)의 전위 VCC(제 4 전위)보다 낮은 전위로 하는 것은 이하와 같은 이유에 의한 것이다. 즉, 비선택의 비트 선(BL)의 전위를 제 1 실시 형태와 같이 플로팅으로 한 경우에는, 선택된 행과 동일한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입될 우려가 있다. 예를 들어, 도 26에서 부호 B로 나타낸 메모리 셀 트랜지스터(MT)에, 실수로 정보가 기입될 우려가 있다. 본 실시 형태에서는, 선택된 제 2 워드 선(WL2(SELECT))의 전위 VCC'(제 1 전위)를, 비선택의 비트 선(BL)의 전위 VCC(제 4 전위)보다 낮은 전위로 하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)의 전위가 선택 트랜지스터(ST)의 드레인 확산층(36c)의 전위보다 낮아진다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)를 더 확실하게 오프 상태로 할 수 있다. 따라서, 본 실시 형태에 의하면, 선택된 행과 동일한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입되는 것을, 더 확실하게 방지할 수 있다.
이와 같이, 본 실시 형태에 의하면, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2(SELECT))의 전위를, 비선택의 비트 선(BL)의 전위인 VCC보다 낮은 전위 VCC'로 하기 때문에, 선택된 행과 동일한 행에 존재하고 있는 비선택의 메모리 셀 트랜지스터(MT)에 실수로 정보가 기입되는 것을, 더 확실하게 방지할 수 있다.
[제 4 실시 형태]
본 발명의 제 4 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 28 내지 도 30을 사용하여 설명한다. 도 28은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 일부를 나타내는 회로도이다. 도 29는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 29에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 29에서 F는 플로팅을 나타내고 있다. 도 30은 컨트롤 게이트 전압과 임계값 전압의 차와, 메모리 셀 트랜지스터의 소스/드레인 사이 전압의 관계를 나타내는 그래프이다. 도 1 내지 도 27에 나타낸 제 1 내지 제 3 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성은, 도 1을 사용하여 상술한 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 구성과 동일하다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법은, 선택해야 할 메모리 셀(MC)에 접속된 제 1 워드 선(WL1(SELECT))의 전위를 서서히 상승시키면서, 선택해야 할 메모리 셀(MC)에 접속된 소스 선(SELECT)에 전압을 펄스 형상으로 인가함으로써, 선택된 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)에 정보를 기입하는 것에 주요한 특징이 있다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 도 28에 나타낸 바와 같이, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL(SELECT))의 전위를 0V로 한다. 한편, 선택된 비트 선(BL(SELECT)) 이외의 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 2 워드 선(WL2(SELECT))의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2(SELECT)) 이외의 제 2 워드 선(WL2)의 전위를 0V(접지)로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1(SELECT))에, 도 29에 나타낸 바와 같이, 서서히 상승하는 제 1 전압(Vstep)을 인가한다. 한 편, 선택된 제 1 워드 선(WL1(SELECT)) 이외의 제 1 워드 선(WL1)의 전위를 0V 또는 플로팅으로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL(SELECT)) 에, 도 29에 나타낸 바와 같이 펄스 형상으로 제 2 전압을 인가한다. 소스 선(SL(SELECT))에 인가하는 펄스 형상의 제 2 전압은 예를 들어, 5V로 한다. 한편, 선택된 소스 선(SL(SELECT)) 이외의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다.
또한, 웰(26)의 전위는 항상 0V(접지)로 한다.
본 실시 형태에서, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)을 서서히 상승시키면서, 선택 열의 소스 선(SL(SELECT))에 전압을 펄스 형상으로 인가하는 것은 이하와 같은 이유에 의한 것이다. 즉, 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34b)에 고전압을 인가한 경우에는, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서의 전기 저항이 작아진다. 그러면, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전기 저항이 선택 트랜지스터(ST)의 소스/드레인 사이의 전기 저항과 비교하여 작아진다. 그러면, 선택 트랜지스터의 소스/드레인 사이에 큰 횡 방향 전계가 인가되는 한편, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에는 충분한 횡 방향 전계가 인가되지 않게 된다. 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 횡 방향 전계가 인가되지 않으면, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서 전자가 가속되지 않아, 기입 속도가 늦어 지게 된다. 본 실시 형태에서는, 기입의 초기의 단계에서는, 선택 행의 제 1 워드 선(WL1(SELECT))에 비교적 낮은 전압을 인가하기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전기 저항이 과도하게 작아지지 않는다. 그리고, 선택 열의 소스 선(SL(SELECT))에 전압을 펄스 형상으로 인가하면, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 주입된다. 이 후, 선택 행의 제 1 워드 선(WL1(SELECT))의 전압을 서서히 상승시키면서, 선택 열의 소스 선(SL(SELECT))에 전압을 펄스 형상으로 인가하면, 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 전하가 서서히 주입되어 간다. 선택 행의 제 1 워드 선(WL1(SELECT))에 인가되는 제 1 전압(Vstep)은 서서히 상승하여 가지만, 플로팅 게이트(30a)에 축적되는 전하도 서서히 증가해 가기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서의 전기 저항이 과도하게 작아지지 않는다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 기입 속도를 고속화할 수 있다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치에서는, 핫 캐리어를 발생시키고, 발생한 핫 캐리어를 메모리 셀 트랜지스터(MT)의 플로팅 게이트(30a)에 주입함으로써, 메모리 셀 트랜지스터(MT)에 정보가 기입된다. 핫 캐리어를 이용하여 기입을 행하기 위해서는, 터널 절연막(28a)의 장벽의 높이, 즉, 3.2V를 초과하는 에너지가 필요하고, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전위차에 의해 핫 캐리어를, 이 에너지 이상으로 가속할 필요가 있다. 도 30은 컨트롤 게이트 전압과 임계값 전압의 차와, 메모리 셀 트랜지스터의 소스/드레인 사이 전압의 관계를 나타내는 그래프이다. 또한, 도 30은 시뮬레이션에 의해 구한 것이다. 시뮬레이션을 행할 때의 조건은 선택 트랜지스터(ST)의 셀렉트 게이트(30b)에 인가하는 전압을 1.5V로 하고, 소스 선에 인가하는 전압을 5V로 했다. 도 30에서 알 수 있는 바와 같이, 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)의 전압과 메모리 셀 트랜지스터(MT)의 임계값 전압의 차가 2.5V 이하인 경우에는, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전압은 3.2V 이상으로 된다. 한편, 메모리 셀 트랜지스터(MT)의 채널에 큰 전류를 흐르게 하고, 기입 속도를 빠르게 하는 관점에서는, 메모리 셀 트랜지스터(MT)의 임계값 전압에 대하여 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)의 전압을 가능한 한 높게 설정하는 것이 바람직하다. 따라서, 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)의 전압이 메모리 셀 트랜지스터(MT)의 임계값 전압에 대하여 항상 2.5V 높게 되도록, 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)에 인가하는 제 1 전압(Vstep)을 서서히 상승시키는 것이 바람직하다. 환언하면, 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(34a)의 전압이 메모리 셀 트랜지스터(MT)의 임계값 전압에 대하여 항상 2.5V 높게 되도록, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)을 서서히 상승시키는 것이 바람직하다.
또한, 여기서는, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 전압이 메모리 셀 트랜지스터(MT)의 임계값 전압에 대하여 항상 2.5V 높게 되도록, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)을 서서히 상승시키는 경우를 예로 들어 설명했지만, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)과 메모리 셀 트랜지스터(MT)의 임계값 전압의 차는 이것에 한정되지 않는다. 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)이 메모리 셀 트랜지스터(MT)의 임계값 전압에 대하여 2∼3V 높게 되도록, 선택 행의 제 1 워드 선(WL1(SELECT))에 인가하는 제 1 전압(Vstep)을 서서히 상승시킬 수도 있다.
[제 5 실시 형태]
본 발명의 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및 소거 방법을 도 31 및 도 32를 사용하여 설명한다. 도 31은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 30에 나타낸 제 1 내지 제 4 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 31을 사용하여 설명한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 비트 선(BL)이 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있고, 제 2 워드 선(WL2)이 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있으며, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 열 디코더(12)가 비트 선(BL)으로부터 전기적으로 분리되고, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되는 것에 주요한 특징이 있다.
도 31에 나타낸 바와 같이, 각각의 비트 선(BL)은 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있다. 환언하면, 제 1 보호 트랜지스터(150)의 소스/드레인의 일방(一方)이 비트 선(BL)에 접속되어 있고, 제 1 보호 트랜지스터(150)의 소스/드레인의 타방(他方)이 열 디코더(12)에 접속되어 있다.
각각의 제 1 보호 트랜지스터(150)의 게이트는 제 1 제어선(CL1)을 통하여 제어 회로(154)에 접속되어 있다. 각각의 제 1 보호 트랜지스터(150)는 제어 회로(154)에 의해 제어된다.
제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를, 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(150)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
또한, 각각의 제 2 워드 선(WL2)은 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있다. 환언하면, 제 2 보호 트랜지스터(152)의 소스/드레인의 일방이 제 2 워드 선(WL2)에 접속되어 있고, 제 2 보호 트랜지스터(152)의 소스/드레인의 타방이 제 2 행 디코더(16)에 접속되어 있다.
각각의 제 2 보호 트랜지스터(152)의 게이트는 제 2 제어선(CL2)을 통하여 제어 회로(154)에 접속되어 있다. 각각의 제 2 보호 트랜지스터(152)는 제어 회로(154)에 의해 제어된다.
제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 2 보호 트랜지스터(152)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
이와 같이 하여, 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 구성되 어 있다.
또한, 여기서는, 도 31에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 들어 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작에 대해서 도 32를 사용하여 설명한다. 도 32는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 32에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 32에서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 32를 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 제어선(CL1)의 전위를 5V로 하고, 제 2 제어선(CL2)의 전위를 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 온(on) 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 온 상태로 되어 있기 때문에, 비트 선(BL)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 열 디코더(12)에 전기적으로 접속되어 있고, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)에 전기적으로 접속되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 수 있다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법에 대해서 도 32를 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 1 제어선(CL1)의 전위를 5V로 하고, 제 2 제어선(CL2)의 전위를 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 1 보 호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 온 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 온 상태로 되어 있기 때문에, 비트 선(BL)은 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 열 디코더(12)에 전기적으로 접속되어 있고, 제 2 워드 선(WL2)은 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)에 전기적으로 접속되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 2 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 정보를 기입할 수 있다.
(소거 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법에 대해서 도 32를 사용하여 설명한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 제어선(CL1)의 전위를 0V로 하고, 제 2 제어선(CL2)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 소거할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 오프 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 소 거 방법에서의 각 부의 전위와 동일하게 한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 워드 선(WL1)과 웰(26)에 고전압이 인가된다. 열 디코더(12) 및 제 2 행 디코더(16)는 저전압 회로에 의해 구성되어 있기 때문에, 열 디코더(12)나 제 2 행 디코더(16)가 메모리 셀 어레이(10)에 전기적으로 접속된 상태에서 메모리 셀 어레이(10)의 정보를 소거한 경우에는, 열 디코더(12)나 제 2 행 디코더(16)가 파괴되게 될 우려가 있다. 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 오프 상태로 하기 때문에, 비트 선(BL)이 열 디코더(12)로부터 전기적으로 분리되고, 제 2 워드 선(WL2)이 제 2 행 디코더(16)로부터 전기적으로 분리된다. 즉, 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 저전압 회로로 이루어지는 열 디코더(12) 및 제 2 행 디코더(16)가 메모리 셀 어레이(10)로부터 전기적으로 분리된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 내압이 낮은 열 디코더(12) 및 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
이와 같이, 본 실시 형태에 의하면, 비트 선(BL)이 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있고, 제 2 워드 선(WL2)이 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있으며, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 열 디코더(12)가 비트 선(BL)으로부터 전기적으로 분리되고, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분 리된다. 따라서, 따라서, 본 실시 형태에 의하면, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에, 내압이 낮은 열 디코더(12) 및 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
[제 6 실시 형태]
본 발명의 제 6 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및 소거 방법을 도 33 및 도 34를 사용하여 설명한다. 도 33은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 32에 나타낸 제 1 내지 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 33을 사용하여 설명한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 2 워드 선(WL2)이 제 2 행 디코더(16)뿐만 아니라, 고전압 회로로 이루어지는 제 4 행 디코더에도 접속되어 있고, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되며, 제 4 행 디코더(156)에 의해 제 2 워드 선(WL2)에 전압이 인가되는 것에 주요한 특징이 있다.
도 33에 나타낸 바와 같이, 각각의 비트 선(BL)은 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있다. 환언하면, 제 1 보호 트랜지스터(150)의 소스/드레인의 일방이 비트 선(BL)에 접속되어 있고, 제 1 보호 트랜지 스터(150)의 소스/드레인의 타방이 열 디코더(12)에 접속되어 있다.
각각의 제 1 보호 트랜지스터(150)의 게이트는 제 1 제어선(CL1)을 통하여 제어 회로(154)에 접속되어 있다. 각각의 제 1 보호 트랜지스터(150)는 제어 회로(154)에 의해 제어된다.
제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를, 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(150)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
또한, 각각의 제 2 워드 선(WL2)은 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있다. 환언하면, 제 2 보호 트랜지스터(152)의 소스/드레인의 일방이 제 2 워드 선(WL2)에 접속되어 있고, 제 2 보호 트랜지스터(152)의 소스/드레인의 타방이 제 2 행 디코더(16)에 접속되어 있다.
각각의 제 2 보호 트랜지스터(152)의 게이트는 제 2 제어선(CL2)을 통하여 제어 회로(154)에 접속되어 있다. 각각의 제 2 보호 트랜지스터(152)는 제어 회로(154)에 의해 제어된다.
제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(152)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(152)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
또한, 각각의 제 2 워드 선(WL2)은 제 4 행 디코더(156)에 또한 접속되어 있다.
제 4 행 디코더(156)는 복수의 제 2 워드 선(WL2)의 전위를 제어하기 위한 것이다. 제 4 행 디코더(156)는 고전압 회로(고내압 회로)에 의해 구성되어 있다. 본 실시 형태에서 제 4 행 디코더(156)에 고전압 회로를 사용하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 워드 선(WL2)에 고전압을 인가하기 위함이다.
이와 같이 하여, 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
또한, 여기서는, 도 33에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 들어 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작에 대해서 도 34를 사용하여 설명한다. 도 34는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 34에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 34에서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 34 를 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 제어선(CL1)의 전위를 5V로 하고, 제 2 제어선(CL2)의 전위를 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 온 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL12)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 온 상태로 되어 있기 때문에, 비트 선(BL)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 열 디코더(12)에 전기적으로 접속되어 있고, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)에 전기적으로 접속되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 수 있다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 34를 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 0V로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL)의 전위를 예를 들어, 5V(제 2 전위)로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1)의 전위를 예를 들어, 9V(제 3 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(WL1)의 전위를 0V 또는 플로팅으로 한다. 또한, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2)의 전위를 예를 들어, 4V(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V(접지)로 한다. 제 1 제어선(CL1)의 전위를 예를 들어, 5V로 한다. 제 2 제어선(CL2)의 전위를 예를 들어, 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 1 보호 트랜지스터(150)를 온 상태로 하고, 제 2 보호 트랜지스터(152)를 오프 상태로 한다. 웰(26)의 전위는 모두 0V로 한다.
본 실시 형태에서는, 고전압 회로로 이루어지는 제 4 행 디코더(156)를 사용하여 제 2 워드 선(WL2)에 전압을 인가하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)에 비교적 높은 전압을 인가할 수 있다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 채널에 흐르는 전류를 증가시킬 수 있고, 기입 속도를 빠르게 할 수 있다. 한편, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 2 보호 트랜지스터(152)를 오프 상태로 하기 때문에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
(소거 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 34를 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 각 부의 전위를, 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법에서의 각 부의 전위와 동일하게 한다.
따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 기입된 정보를 소거할 수 있다.
이와 같이, 본 실시 형태에 의하면, 제 2 워드 선(WL2)이 제 2 행 디코더(16)뿐만 아니라, 고전압 회로로 이루어지는 제 4 행 디코더에도 접속되어 있고, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되고, 제 4 행 디코더에 의해 제 2 워드 선(WL2)에 전압이 인가된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 선택 트랜지스터(ST)의 채널에 고전압을 인가할 수 있고, 선택 트랜지스터(ST)에 흐르는 전류를 증가시킬 수 있어, 기입 속도를 빠르게 할 수 있다. 또한, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되기 때문에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
[제 7 실시 형태]
본 발명의 제 7 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및 소거 방법을 도 35 및 도 36을 사용하여 설명한다. 도 35는 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 34에 나타낸 제 1 내지 제 6 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 35를 사용하여 설명한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 2 워드 선(WL2)과 소스 선(SL) 사이에 바이패스 트랜지스터(158)가 설치되어 있고, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되고, 바이패스 트랜지스터(158)에 의해 소스 선(SL)과 제 2 워드 선(WL2)이 전기적으로 접속되며, 제 3 행 디코더(18)에 의해 제 2 워드 선(WL2)에 전압이 인가되는 것에 주요한 특징이 있다.
도 35에 나타낸 바와 같이, 각각의 비트 선(BL)은 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있다. 환언하면, 제 1 보호 트랜지스터(150)의 소스/드레인의 일방이 비트 선(BL)에 접속되어 있고, 제 1 보호 트랜지스터(150)의 소스/드레인의 타방이 열 디코더(12)에 접속되어 있다.
각각의 제 1 보호 트랜지스터(150)의 게이트는 제 1 제어선(CL1)을 통하여 제 1 제어 회로(154)에 접속되어 있다. 각각의 제 1 보호 트랜지스터(150)는 제 1 제어 회로(154)에 의해 제어된다.
제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를, 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(150)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
또한, 각각의 제 2 워드 선(WL2)은 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있다. 환언하면, 제 2 보호 트랜지스터(152)의 소스/드레인의 일방이 제 2 워드 선(WL2)에 접속되어 있고, 제 2 보호 트랜지스터(152)의 소스/드레인의 타방이 제 2 행 디코더(16)에 접속되어 있다.
각각의 제 2 보호 트랜지스터(152)의 게이트는 제 2 제어선(CL2)을 통하여 제 2 제어 회로(154)에 접속되어 있다. 각각의 제 2 보호 트랜지스터(152)는 제 2 제어 회로(154)에 의해 제어된다.
제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 2 보호 트랜지스터(152)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
제 2 워드 선(WL2)과 소스 선(SL) 사이에는, 바이패스 트랜지스터(158)가 각각 설치되어 있다. 환언하면, 바이패스 트랜지스터(158)의 소스/드레인의 일방이 제 2 워드 선(WL2)에 접속되어 있고, 바이패스 트랜지스터(158)의 소스/드레인의 타방이 소스 선(SL)에 접속되어 있다.
각각의 바이패스 트랜지스터(158)의 게이트는 제 3 제어선(CL3)을 통하여 제 2 제어 회로(160)에 접속되어 있다. 각각의 바이패스 트랜지스터(158)는 제 3 제어 회로(160)에 의해 제어된다.
바이패스 트랜지스터(158)의 게이트 절연막(도시 생략)의 막 두께는 선택 트 랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 바이패스 트랜지스터(158)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 바이패스 트랜지스터(158)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
본 실시 형태에서, 제 2 워드 선(WL2)을 바이패스 트랜지스터(158)를 통하여 제 3 행 디코더(18)에 접속하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 워드 선(WL2)에 고전압을 인가하기 위함이다.
이와 같이 하여, 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
또한, 여기서는, 도 35에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 들어 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 서로 인접하 는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작에 대해서 도 36을 사용하여 설명한다. 도 36은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 36에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 36에서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 36을 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 제어선(CL1)의 전위를 5V로 하고, 제 2 제어선(CL2)의 전위를 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 온 상태로 한다. 또한, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 3 제어선(CL3)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT) 에 기입된 정보를 판독할 때에는, 바이패스 트랜지스터(158)를 오프 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 온 상태로 되어 있기 때문에, 비트 선(BL)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 열 디코더(12)에 전기적으로 접속되어 있고, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)에 전기적으로 접속되어 있다. 또한, 바이패스 트랜지스터(158)가 오프 상태로 되어 있기 때문에, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 소스 선(SL)으로부터 전기적으로 분리되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 수 있다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 36을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 0V로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 플로팅으로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL)의 전위를 예를 들어, 5V(제 1 전위)로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1)의 전위를 예를 들어, 9V(제 2 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(W1)의 전위를 0V 또는 플로팅으로 한다.
또한, 바이패스 트랜지스터(158)를 온 상태로 함으로써, 소스 선(SL)과 제 2 워드 선(WL2)을 전기적으로 접속한다. 이에 따라, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2)의 전위가 소스 선(SL)의 전위와 동일해진다. 여기서는, 선택된 소스 선(SL)의 전위를 예를 들어, 5V(제 1 전위)로 하기 때문에, 선택된 제 2 워드 선(WL2)의 전위도 예를 들어, 5V(제 1 전위)로 된다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위는 0V(접지)로 된다.
또한, 제 1 제어선(CL1)의 전위를 예를 들어, 5V로 한다. 또한, 제 2 제어선(CL2)의 전위를 예를 들어, 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 1 보호 트랜지스터(150)를 온 상태로 하고, 제 2 보호 트랜지스터(152)를 오프 상태로 한다.
또한, 제 3 제어선(CL3)의 전위를 예를 들어, 6V(제 3 전위)로 한다. 제 3 제어선(CL3)의 전위(제 3 전위)는 선택된 소스 선(SL)의 전위인 제 1 전위보다 높은 전위로 한다. 제 3 제어선(CL3)의 전위(제 3 전위)를 선택된 소스 선(SL)의 전 위(제 1 전위)보다 높게 설정하는 것은 제 2 워드 선(WL2)의 전위와 소스 선(SL)의 전위를 확실하게 동일하게 하기 위함이다.
웰(26)의 전위는 모두 0V로 한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 고전압 회로로 이루어지는 제 3 행 디코더(18)를 사용하여 제 2 워드 선(WL2)에 전압을 인가하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)에 비교적 높은 전압을 인가할 수 있다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 채널에 흐르는 전류를 증가시킬 수 있고, 기입 속도를 빠르게 할 수 있다. 또한, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 2 보호 트랜지스터(152)를 오프 상태로 하기 때문에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
(소거 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 36을 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 제어선(CL1)의 전위를 0V로 하고, 제 2 제어선(CL2)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 오프 상태로 한다. 또한, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 3 제어선(CL3)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 바이패스 트랜지스터(158)를 오프 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 오프 상태로 되어 있기 때문에, 비트 선(BL)은 제 5 실시 형태와 동일하게 열 디코더(12)로부터 전기적으로 분리되어 있고, 제 2 워드 선(WL2)은 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)로부터 전기적으로 분리되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법과 동일하게 하여, 메모리 셀 어레이(10)에 기입된 정보를 소거할 수 있다.
[제 8 실시 형태]
본 발명의 제 8 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및 소거 방법을 도 37 및 도 38을 사용하여 설명한다. 도 37은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 36에 나타낸 제 1 내지 제 7 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 37을 사용하여 설명한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 1 워드 선(WL1)과 제 2 워드 선(WL2) 사이에 바이패스 트랜지스터(158)가 설치되어 있고, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리되고, 바이패스 트랜지스터(158)에 의해 제 1 워드 선(WL1)과 제 2 워드 선(WL2)이 전기적으로 접속되며, 제 1 행 디코더(전압 인가 회로)(14)에 의해 제 1 워드 선(WL1) 및 제 2 워드 선(WL2)에 전압이 인가되는 것에 주요한 특징이 있다.
도 37에 나타낸 바와 같이, 각각의 비트 선(BL)은 제 1 보호 트랜지스터(150)를 통하여 열 디코더(12)에 접속되어 있다. 환언하면, 제 1 보호 트랜지스터(150)의 소스/드레인의 일방이 비트 선(BL)에 접속되어 있고, 제 1 보호 트랜지스터(150)의 소스/드레인의 타방이 열 디코더(12)에 접속되어 있다.
각각의 제 1 보호 트랜지스터(150)의 게이트는 제 1 제어선(CL1)을 통하여 제 1 제어 회로(154)에 접속되어 있다. 각각의 제 1 보호 트랜지스터(150)는 제 1 제어 회로(154)에 의해 제어된다.
제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(150)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 1 보호 트랜지스터(150)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 1 보호 트랜지스터(150)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
또한, 각각의 제 2 워드 선(WL2)은 제 2 보호 트랜지스터(152)를 통하여 제 2 행 디코더(16)에 접속되어 있다. 환언하면, 제 2 보호 트랜지스터(152)의 소스/드레인의 일방이 제 2 워드 선(WL2)에 접속되어 있고, 제 2 보호 트랜지스터(152)의 소스/드레인의 타방이 제 2 행 디코더(16)에 접속되어 있다.
각각의 제 2 보호 트랜지스터(152)의 게이트는 제 2 제어선(CL2)을 통하여 제 2 제어 회로(154)에 접속되어 있다. 각각의 제 2 보호 트랜지스터(152)는 제 2 제어 회로(154)에 의해 제어된다.
제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 제 1 보호 트랜지스터(152)의 게이트 절연막의 막 두께를, 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 제 1 보호 트랜지스터(152)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 제 2 보호 트랜지스터(152)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 제 2 보호 트랜지스터(152)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
제 1 워드 선(WL1)과 제 2 워드 선(WL2) 사이에는, 바이패스 트랜지스터(158)가 각각 설치되어 있다. 환언하면, 바이패스 트랜지스터(158)의 소스/드레인의 일방이 제 1 워드 선(WL1)에 접속되어 있고, 바이패스 트랜지스터(158)의 소스/드레인의 타방이 제 2 워드 선(WL2)에 접속되어 있다.
각각의 바이패스 트랜지스터(158)의 게이트는 제 3 제어선(CL3)을 통하여 제 2 제어 회로(160)에 접속되어 있다. 각각의 바이패스 트랜지스터(158)는 제 2 제어 회로(160)에 의해 제어된다.
바이패스 트랜지스터(158)의 게이트 절연막(도시 생략)의 막 두께는 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정되어 있다. 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께를, 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 마찬가지로 비교적 두껍게 설정하고 있는 것은 바이패스 트랜지스터(158)의 내압을 충분히 확보하기 위함이다.
또한, 여기서는, 바이패스 트랜지스터(158)의 게이트 절연막(도시 생략)의 막 두께를 선택 트랜지스터(SL)의 게이트 절연막(28b)의 막 두께와 동일하게 설정하는 경우를 예로 들어 설명했지만, 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께를 고내압 트랜지스터의 게이트 절연막의 막 두께와 동일하게 설정할 수도 있다. 바이패스 트랜지스터(158)의 게이트 절연막의 막 두께는 사용 전압에 따라 적절하게 설정할 수 있다.
본 실시 형태에서, 제 1 워드 선(WL1)을 바이패스 트랜지스터(158)를 통하여 제 2 워드 선(WL2)에 접속하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 워드 선(WL2)에 고전압을 인가하기 위함이다.
이와 같이 하여 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
또한, 여기서는, 도 37에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 들어 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작에 대해서 도 38을 사용하여 설명한다. 도 38은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 38에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 38에서 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 38을 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 제어선(CL1)의 전위를 5V로 하고, 제 2 제어선(CL2)의 전위를 5V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 온 상태로 한다.
또한, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 3 제어선(CL3)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 바이패스 트랜지스터(158)를 오프 상태로 한다.
또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 온 상태로 되어 있기 때문에, 비트 선(BL)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 열 디코더(12)에 전기적으로 접속되어 있고, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)에 전기적으로 접속되어 있다. 또한, 바이패스 트랜지스터(158)가 오프 상태로 되어 있기 때문에, 제 2 워드 선(WL2)은 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 소스 선(SL)으로부터 전기적으로 분리되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 1 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법과 동일하게 하여, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 수 있다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 38을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 0V로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 플로팅으로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL)의 전위를 예를 들어, 5V(제 1 전위)로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V 또는 플로팅으로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1)의 전위를 예를 들어, 9V(제 2 전위)로 한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(WL1)의 전위를 0V로 한다.
또한, 바이패스 트랜지스터(158)를 온 상태로 함으로써, 제 1 워드 선(WL1)과 제 2 워드 선(WL2)을 전기적으로 접속한다. 이에 따라, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2)의 전위가 제 1 워드 선(WL1)의 전위와 동일해진다. 여기서는, 선택된 워드 선(WL1)의 전위를 예를 들어, 9V(제 2 전위)로 하기 때문에, 선택된 제 2 워드 선(WL2)의 전위도 예를 들어, 9V(제 2 전위)로 된다. 또한, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위는 0V(접지)로 된다.
또한, 제 1 제어선(CL1)의 전위를 예를 들어, 5V로 한다. 또한, 제 2 제어선(CL2)의 전위를 예를 들어, 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 제 1 보호 트랜지스터(150)를 온 상태로 하고, 제 2 보호 트랜지스터(152)를 오프 상태로 한다.
또한, 제 3 제어선(CL3)의 전위를 예를 들어, 10V(제 3 전위)로 한다. 제 3 제어선(CL3)의 전위(제 3 전위)는 선택된 제 1 워드 선(WL1) 및 제 2 워드 선(WL2)의 전위인 제 2 전위보다 높은 전위로 한다. 제 3 제어선(CL3)의 전위(제 3 전위)를 선택된 제 1 워드 선(WL1) 및 제 2 워드 선(WL2)의 전위(제 2 전위)보다 높게 설정하는 것은 바이패스 트랜지스터(158)를 온 상태로 하기 위함이다.
웰(26)의 전위는 모두 0V로 한다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 고전압 회로로 이루어지는 제 1 행 디코더(14)를 사용하여 제 1 워드 선(WL1) 및 제 2 워드 선(WL2)에 전압을 인가하기 때문에, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)에 비교적 높은 전압을 인가할 수 있다. 따라서, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 채널에 흐르는 전류를 증가시킬 수 있고, 기입 속도를 빠르게 할 수 있다. 또한, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 보호 트랜지스터(152)를 오프 상태로 하기 때문에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 제 2 워드 선(WL2)으로부터 전기적으로 분리된다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 저전압 회로로 이루어지는 제 2 행 디코더(16)가 파괴되는 것을 방지할 수 있다.
(소거 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 38을 사용하여 설명한다.
본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 제어선(CL1)의 전위를 0V로 하고, 제 2 제어선(CL2)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)를 오프 상태로 한다. 또한, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 제 3 제어선(CL3)의 전위를 0V로 한다. 즉, 본 실시 형태에서는, 메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 바이패스 트랜지스터(158)를 오프 상태로 한다. 또한, 비트 선(BL)의 전위, 소스 선(SL)의 전위, 제 1 워드 선(WL1)의 전위, 제 2 워드 선(WL2)의 전위, 및, 웰(26)의 전위는 제 1 실시 형태에 의한 불휘발성 반도체 기 억 장치의 소거 방법에서의 각 부의 전위와 동일하게 한다.
제 1 보호 트랜지스터(150) 및 제 2 보호 트랜지스터(152)가 오프 상태로 되어 있기 때문에, 비트 선(BL)은 제 5 실시 형태와 동일하게 열 디코더(12)로부터 전기적으로 분리되어 있고, 제 2 워드 선(WL2)은 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치와 동일하게 제 2 행 디코더(16)로부터 전기적으로 분리되어 있다. 따라서, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 제 5 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법과 동일하게 하여, 메모리 셀 어레이(10)에 기입된 정보를 소거할 수 있다.
[제 9 실시 형태]
본 발명의 제 9 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법을 도 39 및 도 40을 사용하여 설명한다. 도 39는 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 단면도이다. 도 40은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 40에서 괄호 안은 비선택 선의 전위를 나타내고 있다. 또한, 도 40에서 F는 플로팅을 나타내고 있다. 도 1 내지 도 38에 나타낸 제 1 내지 제 8 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법을 도 39를 사용하여 설명한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, N형의 소스 확산층(36a)이 형성된 영역에 P형의 도펀트 불순물이 도입되어 있고, 이에 따라, P형의 불순물 확산층(35)이 형성되어 있는 것에 주요한 특징이 있다.
도 39에 나타낸 바와 같이, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에는, P형의 도펀트 불순물이 도입되어 있다. 이에 따라, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에, P형의 불순물 확산층(35)이 형성되어 있다.
본 실시 형태에서, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에 P형의 불순물 확산층(35)을 형성하고 있는 것은 이하와 같은 이유에 의한 것이다.
즉, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에 P형의 불순물 확산층(35)을 형성하면, N형의 소스 확산층(36a)으로부터의 공핍층(空乏層)의 확장이 억제된다. N형의 소스 확산층(36a)으로부터의 공핍층의 확장이 억제되면, N형의 소스 확산층(36a)의 근방에서 전기장 강도가 강해져, N형의 소스 확산층(36a)의 근방에서 캐리어를 급격하게 가속하는 것이 가능해진다. 본 실시 형태에서는, 캐리어를 급격하게 가속할 수 있기 때문에, 메모리 셀 트랜지스터(MT)에의 정보의 기입 속도를 향상시킬 수 있다.
또한, 선택 트랜지스터(ST)의 소스/드레인 확산층(36b, 36c)이 형성되어 있는 영역에는, P형의 도펀트 불순물이 도입되어 있지 않기 때문에, 선택 트랜지스터(ST)는 P형 도펀트 불순물의 영향을 받지 않는다. 따라서, 선택 트랜지스터(ST) 의 임계값 전압이 높아지지 않아, 선택 트랜지스터(ST)는 고속 동작할 수 있다.
(판독 방법)
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법은 제 1 워드 선(WL1)에 로직 회로의 전원 전압(VCC)보다 높은 전압(Vr)을 인가하는 것에 주요한 특징이 있다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)의 N형의 소스 확산층(36a)을 포함하는 영역에 P형의 불순물 확산층(35)이 형성되어 있기 때문에, 메모리 셀 트랜지스터(MT)의 임계값 전압이 비교적 높아져 있다. 따라서, 제 1 워드 선(WL1)에 비교적 낮은 전압인 VCC를 인가한 경우에는, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 전류가 흐르지 않을 우려가 있다.
따라서, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 로직 회로의 전원 전압(VCC)보다 높은 전압(Vr)을 제 1 워드 선(WL1)에 인가한다. 제 1 워드 선(WL1)에 비교적 높은 전압(Vr)이 인가되기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 전류를 흐르게 할 수 있고, 메모리 셀 트랜지스터(MT)에 기입된 정보를 안정적으로 판독하는 것이 가능해진다.
[제 10 실시 형태]
본 발명의 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법, 소거 방법, 및, 그 불휘발성 반도체 기억 장치의 제조 방법을 도 41 내지 도 64를 사용하여 설명한다. 도 1 내지 도 40에 나타낸 제 1 내지 제 9 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
(불휘발성 반도체 기억 장치)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치에 대해서 도 41 내지 43을 사용하여 설명한다. 도 41은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 회로도는, 도 1을 사용하여 상술한 불휘발성 반도체 기억 장치의 회로도와 동일하다.
즉, 도 41에 나타낸 바와 같이, 본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 선택 트랜지스터(ST)와, 선택 트랜지스터(ST)에 접속된 메모리 셀 트랜지스터(MT)에 의해 메모리 셀(MC)이 구성되어 있다. 선택 트랜지스터(ST)의 소스는 메모리 셀 트랜지스터(MT)의 드레인에 접속되어 있다. 더 구체적으로는, 선택 트랜지스터(ST)의 소스와 메모리 셀 트랜지스터(MT)의 드레인은 하나의 불순물 확산층에 의해 일체로 형성되어 있다.
복수의 메모리 셀(MC)은 매트릭스 형상으로 배열되어 있다. 매트릭스 형상으로 배열된 복수 메모리 셀(MC)에 의해, 메모리 셀 어레이(10)가 구성되어 있다.
동일한 열에 존재하는 복수의 선택 트랜지스터(ST)의 드레인은 비트 선(BL)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT)의 컨트롤 게이트는 제 1 워드 선(WL1)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 선택 트랜지스터(ST)의 셀렉트 게이트는 제 2 워드 선(WL2)에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT)의 소스는 소스 선(SL)에 의해 공통 접속되어 있다.
선택 트랜지스터(ST)의 드레인을 공통 접속하는 복수의 비트 선(BL)은 열 디코더(12)에 접속되어 있다. 열 디코더(12)는 선택 트랜지스터(ST)의 드레인을 공통 접속하는 복수의 비트 선(BL)의 전위를 제어하기 위한 것이다. 열 디코더(12)에는, 비트 선(BL)에 흐르는 전류를 검출하기 위한 센스 앰플리파이어(13)가 접속되어 있다. 열 디코더(12)는 비교적 낮은 전압에서 동작하는 저전압 회로에 의해 구성되어 있다. 저전압 회로는 내압이 비교적 낮은 한편, 고속으로 동작할 수 있는 회로이다. 저전압 회로의 트랜지스터(도시 생략)의 게이트 절연막(도시 생략)은 비교적 얇게 형성되어 있다. 따라서, 열 디코더(12)에 사용되고 있는 저전압 회로의 트랜지스터는 비교적 고속으로 동작할 수 있다. 본 실시 형태에서 열 디코더(12)에 저전압 회로를 사용하고 있는 것은 선택 트랜지스터(ST)의 드레인에는, 고전압을 인가할 필요가 없는 한편, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에 선택 트랜지스터(ST)를 고속으로 동작시키는 것이 필요하기 때문이다. 본 실시 형태에서는, 열 디코더(12)에 저전압 회로가 사용되고 있기 때문에, 선택 트랜지스터(ST)를 비교적 고속으로 동작시킬 수 있고, 나아가서는 판독 속도가 빠른 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
메모리 셀 트랜지스터(MT)의 컨트롤 게이트를 공통 접속하는 복수의 제 1 워 드 선(WL1)은 제 1 행 디코더(전압 인가 회로)(14)에 접속되어 있다. 제 1 행 디코더(14)는 메모리 셀 트랜지스터(MT)의 컨트롤 게이트를 공통 접속하는 복수의 제 1 워드 선(WL1)의 전위를 각각 제어하기 위한 것이다. 제 1 행 디코더(14)는 고전압 회로(고내압 회로)에 의해 구성되어 있다. 고전압 회로는 동작 속도가 비교적 느린 한편, 내압이 비교적 높은 회로이다. 고전압 회로의 트랜지스터(도시 생략)의 게이트 절연막(도시 생략)은 충분한 내압을 확보하기 위해, 비교적 두껍게 형성되어 있다. 따라서, 고전압 회로의 트랜지스터는 저전압 회로의 트랜지스터와 비교하여, 동작 속도가 느리다. 본 실시 형태에서 제 1 행 디코더(14)에 고전압 회로를 사용하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때나 메모리 셀 트랜지스터(MT)에 기입된 정보를 소거할 때에, 제 1 워드 선(WL1)에 고전압을 인가할 필요가 있기 때문이다. 또한, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 제 1 워드 선(WL1)에는, 항상 전원 전압(VCC)이 인가되어 있다. 따라서, 제 1 행 디코더(14)에 사용되고 있는 고전압 회로의 동작 속도가 비교적 느려도, 특별한 문제는 없다.
선택 트랜지스터(ST)의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선(WL2)은 제 2 행 디코더(16)에 접속되어 있다. 제 2 행 디코더(16)는 선택 트랜지스터(ST)의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선(WL2)의 전위를 제어하기 위한 것이다. 제 2 행 디코더(16)는 저전압 회로(저내압 회로)에 의해 구성되어 있다. 본 실시 형태에서 제 2 행 디코더(16)에 저전압 회로를 사용하고 있는 것은 선택 트랜지스터(ST)의 셀렉트 게이트에는 고전압을 인가할 필요가 없는 한편, 선택 트랜지스터(ST)를 고속으로 동작시키는 것이 중요하기 때문이다. 본 실시 형태에서는, 제 2 행 디코더(16)에 저전압 회로가 사용되고 있기 때문에, 선택 트랜지스터(ST)를 비교적 고속으로 동작시킬 수 있고, 나아가서는 판독 속도가 빠른 불휘발성 반도체 기억 장치를 제공하는 것이 가능해진다.
메모리 셀 트랜지스터(MT)의 소스를 공통 접속하는 복수의 소스 선(SL)은 제 3 행 디코더(18)에 접속되어 있다. 제 3 행 디코더(18)는 메모리 셀 트랜지스터(MT)의 소스를 공통 접속하는 복수의 소스 선(SL)의 전위를 제어하기 위한 것이다. 제 3 행 디코더(18)는 고전압 회로(고내압 회로)에 의해 구성되어 있다. 본 실시 형태에서 제 3 행 디코더(18)에 고전압 회로를 사용하고 있는 것은 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 소스 선(SL)에 고전압을 인가할 필요가 있기 때문이다. 또한, 후술하는 바와 같이, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 소스 선(SL)은 항상 접지되어 있다. 따라서, 제 3 행 디코더(18)의 동작 속도가 비교적 느려도, 특별한 문제는 없다.
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 구조를 도 42 및 도 43을 사용하여 설명한다. 도 42는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 43은 도 42의 A-A' 단면도이다.
반도체 기판(20)에는, 소자 영역(21)을 획정(劃定)하는 소자 분리 영역(22)이 형성되어 있다.
소자 분리 영역(22)이 형성된 반도체 기판(20) 내에는, N형의 매립 확산층(24)이 형성되어 있다. N형의 매립 확산층(24)의 상측의 부분은 P형 웰(26)로 되어 있다.
반도체 기판(20) 상에는, 예를 들어 ONO막으로 이루어지는 전하 축적층(162)을 통하여 게이트 전극(164)이 형성되어 있다. 전하 축적층(162)을 구성하는 ONO막은 제 1 실리콘 산화막(166)과, 제 1 실리콘 산화막(166) 상에 형성된 실리콘 질화막(168)과, 실리콘 질화막(168) 상에 형성된 제 2 실리콘 산화막(170)에 의해 구성되어 있다.
동일한 행에 존재하는 메모리 셀 트랜지스터(MT)의 게이트 전극(164)은 공통 접속되어 있다. 환언하면, 반도체 기판(20) 상에는, 전하 축적층(162)을 통하여, 게이트 전극(164)을 공통 접속하는 제 1 워드 선(WL1)이 형성되어 있다.
반도체 기판(20) 상에는, 메모리 셀 트랜지스터(MT)의 게이트 전극(164)과 병행하여, 선택 트랜지스터(ST)의 게이트 전극(172)이 형성되어 있다. 동일한 행에 존재하는 선택 트랜지스터(ST)의 셀렉트 게이트(30b)는 공통 접속되어 있다. 환언하면, 반도체 기판(20) 상에는, 게이트 절연막(174)을 통하여, 게이트 전극(172)을 공통 접속하는 제 2 워드 선(WL2)이 형성되어 있다. 선택 트랜지스터(ST)의 게이트 절연막(174)의 막 두께는 예를 들어, 5∼7㎚ 정도로 한다. 즉, 선택 트랜지스터(ST)의 게이트 절연막(174)의 막 두께는 비교적 얇게 설정되어 있다.
제 1 내지 제 9 실시 형태에 의한 불휘발성 반도체 기억 장치에서는, 선택 트랜지스터(ST)의 게이트 절연막(28b)과 메모리 셀 트랜지스터(MT)의 터널 절연막(28a)이 동일 절연막에 의해 형성되어 있기 때문에, 선택 트랜지스터(ST)의 게이트 절연막(28b)의 막 두께는 메모리 셀 트랜지스터(MT)의 터널 절연막(28a)의 막 두께와 동일하게 되어 있었다. 따라서, 제 1 내지 제 9 실시 형태에서는, 선택 트랜지스터(ST)의 채널에 흐르는 전류는 반드시 충분히 크지 않으며, 또한, 선택 트랜지스터(ST)의 동작 속도는 반드시 충분히 빠르지 않았다.
이에 대해, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 게이트 절연막(174)의 막 두께가 비교적 얇게 설정되어 있기 때문에, 선택 트랜지스터(ST)의 채널에 흐르는 전류를 증가시킬 수 있으며, 또한, 선택 트랜지스터(ST)의 동작 속도를 빠르게 하는 것이 가능해진다.
메모리 셀 트랜지스터(MT)의 게이트 전극(164)의 양측의 반도체 기판(20) 내, 및, 선택 트랜지스터(ST)의 게이트 전극(164)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층(36a, 36b, 36c)이 형성되어 있다.
메모리 셀 트랜지스터(MT)의 드레인을 구성하는 불순물 확산층(36b)과 선택 트랜지스(ST)의 소스를 구성하는 불순물 확산층(36b)은 동일한 불순물 확산층(36b)에 의해 구성되어 있다.
메모리 셀 트랜지스터(MT)의 게이트 전극(164)의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
또한, 선택 트랜지스터(ST)의 게이트 전극(172)의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
메모리 셀 트랜지스터(MT)의 소스 영역(36a)의 상부, 선택 트랜지스터(ST)의 드레인 영역(36c)의 상부, 메모리 셀 트랜지스터(MT)의 게이트 전극(164)의 상부, 및, 선택 트랜지스터(ST)의 게이트 전극(172)의 상부에는, 예를 들어 코발트 실리사이드로 이루어지는 실리사이드 층(38a∼38d)이 각각 형성되어 있다. 소스 전극(36a) 상의 실리사이드 층(38a)은 소스 전극으로서 기능한다. 드레인 전극(36c) 상의 실리사이드 층(38c)은 드레인 전극으로서 기능한다.
이와 같이 하여, 전하 축적층(162)과 게이트 전극(164)과 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터(MT)가 구성되어 있다.
또한, 게이트 전극(172)과 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터(ST)가 구성되어 있다. 선택 트랜지스터(ST)는 NMOS 트랜지스터이다. 본 실시 형태에서는, 선택 트랜지스터(ST)로서, PMOS 트랜지스터보다 동작 속도가 빠른 NMOS 트랜지스터가 사용되고 있기 때문에, 동작 속도의 향상에 기여할 수 있다.
메모리 셀 트랜지스터(MT) 및 선택 트랜지스터(ST)가 형성된 반도체 기판(20)의 위에는, 실리콘 질화막(도시 생략)과 실리콘 산화막(도시 생략)으로 이루어지는 층간 절연막(40)이 형성되어 있다.
층간 절연막(40)에는, 소스 전극(38a), 드레인 전극(38b)에 각각 이르는 콘택트 홀(42)이 형성되어 있다.
콘택트 홀(42) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립되어 있다.
도체 플러그(44)가 매립된 층간 절연막(40) 상에는, 배선(제 1 금속 배선 층)(46)이 형성되어 있다.
배선(46)이 형성된 층간 절연막(40) 상에는, 층간 절연막(48)이 형성되어 있다.
층간 절연막(48)에는, 배선(46)에 이르는 콘택트 홀(50)이 형성되어 있다.
콘택트 홀(50) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립되어 있다.
도체 플러그(52)가 매립된 층간 절연막(48) 상에는, 배선(제 2 금속 배선층)(54)이 형성되어 있다.
배선(54)이 형성된 층간 절연막(48) 상에는, 층간 절연막(56)이 형성되어 있다.
층간 절연막(56)에는, 배선(54)에 이르는 콘택트 홀(도시 생략)이 형성되어 있다.
콘택트 홀(도시 생략) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(도시 생략)가 매립되어 있다.
도체 플러그(도시 생략)가 매립된 층간 절연막(56) 상에는, 배선(제 3 금속 배선층)(62)이 형성되어 있다.
이와 같이 하여, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이(10a)(도 41 참조)가 구성되어 있다.
또한, 여기서는, 도 41에 나타낸 바와 같이, 각각의 행의 메모리 셀 트랜지스터(MT)가 각각의 행에 설치된 소스 선(SL)에 각각 접속되어 있는 경우를 예로 들 어 설명했지만, 후에 도 65를 사용하여 상세하게 설명하는 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속할 수도 있다. 도 42에 나타낸 평면도는 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를, 공통의 소스 선(SL)에 의해 접속한 경우에 대응하고 있다. 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스를 공통의 소스 선(SL)에 의해 접속하면, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화를 실현할 수 있다. 또한, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작 방법을 도 44를 사용하여 설명한다. 도 44는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 44에서 괄호 안은 비선택 선의 전위를 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 44를 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 비트 선 이외의 비트 선(BL)의 전위를 0V로 한다. 소스 선(SL)의 전위는 모두 0V로 한다. 제 1 워드 선(WL1)의 전위는 판독 대기 시에, 모두 상시 VCC로 한다. 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 2 워드 선(WL2)의 전위를 VCC로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V로 한다. 웰(26)의 전위는 모두 0V로 한다. 본 실시 형태에서는, 소스 선(SL)의 전위가 판독 대기 시에 0V로 설정되어 있고, 제 1 워드 선(WL1)의 전위가 판독 대기 시에 상시 VCC로 설정되어 있기 때문에, 비트 선(BL)의 전위와 제 2 워드 선(WL2)의 전위를 제어하는 것만으로, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독하는 것이 가능하다. 본 실시 형태에서는, 비트 선(BL)의 전위를 제어하는 열 디코더(12)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 비트 선(BL)이 고속으로 제어된다. 또한, 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코더(16)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 제 2 워드 선(WL2)이 고속으로 제어된다. 또한, 선택 트랜지스터(ST)의 게이트 절연막(174)이 비교적 얇게 설정되어 있기 때문에, 선택 트랜지스터(ST)는 고속으로 동작할 수 있다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있다.
메모리 셀 트랜지스터(MT)에 정보가 기입되어 있을 경우, 즉, 메모리 셀 트랜지스터(MT)의 정보가 "0"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적 층(162)에 전하가 축적되어 있다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르지 않고, 선택된 하나의 비트 선(BL)에는 전류가 흐르지 않는다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보는 "0"이라고 판단된다.
한편, 메모리 셀 트랜지스터(MT)에 기입된 정보가 소거되어 있을 경우, 즉, 메모리 셀의 정보가 "1"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르고, 선택된 하나의 비트 선(BL)에 전류가 흐른다. 선택된 하나의 비트 선(BL)에 흐르는 전류는 센스 앰플리파이어(13)에 의해 검출된다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보가 "1"이라고 판단된다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 44 내지 도 48을 사용하여 설명한다. 도 45는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 타임 차트이다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 0V(접지)로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 VCC로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 소스 선(SL)에, 도 45에 나타낸 바와 같이, 펄스 형상으로 제 2 전압을 인가한다. 소스 선(SL)에 인가하는 펄스 형상의 제 2 전압은 예를 들어, 5.5V로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V(접지)로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속되어 있는 제 1 워드 선(WL1)에, 도 45에 나타낸 바와 같이, 서서히 상승하는 제 1 전압(Vstep)을 인가한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(WL1)의 전위를 0V(접지)로 한다.
또한, 선택해야 할 메모리 셀(MC)에 접속된 제 2 워드 선(WL2)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V(접지)로 한다.
웰의 전위는 모두 0V(접지)로 한다.
본 실시 형태에서, 선택 행의 제 1 워드 선(WL1)에 인가하는 제 1 전압(Vstep)을 서서히 상승시키면서, 선택 열의 소스 선(SL)에 전압을 펄스 형상으로 인가하는 것은 이하와 같은 이유에 의한 것이다.
즉, 메모리 셀 트랜지스터(MT)의 게이트 전극(164)에 고전압을 인가한 경우에는, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서의 전기 저항이 작아진다. 그러면, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전기 저항이 선택 트랜지스터(ST)의 소스 /드레인 사이의 전기 저항과 비교하여 작아진다. 그러면, 선택 트랜지스터(ST)의 소스/드레인 사이에 큰 횡 방향 전계가 인가되는 한편, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에는, 충분한 횡 방향 전계가 인가되지 않게 된다. 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 횡 방향 전계가 인가되지 않으면, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서 전자가 가속되지 않고, 기입 속도가 늦어지게 된다.
본 실시 형태에서는, 기입의 초기의 단계에서는, 선택 행의 제 1 워드 선(WL1)에 비교적 낮은 전압을 인가하기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전기 저항이 과도하게 낮아지지 않는다. 그리고, 선택 열의 소스 선(SL)에 전압을 펄스 형상으로 인가하면, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 주입된다. 이 후, 선택 행의 제 1 워드 선(WL1)의 전압을 서서히 상승시키면서, 선택 열의 소스선(SL)에 전압을 펄스 형상으로 인가하면, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 서서히 주입되어 간다. 선택 행의 제 1 워드 선(WL1)에 인가되는 제 1 전압(Vstep)은 서서히 상승해 가지만, 전하 축적층(162)에 축적되는 전하도 서서히 증가해 가기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에서의 전기 저항이 과도하게 낮아지지 않는다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 기입 속도를 고속화할 수 있다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치에서는, 핫 캐리어를 발생시키고, 발생한 핫 캐리어를 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 주입함 으로써, 메모리 셀 트랜지스터(MT)에 정보가 기입된다. 핫 캐리어를 이용하여 기입을 행하기 위해서는, 실리콘 산화막(166)(도 43 참조)의 장벽의 높이를 초과하는 에너지가 필요하고, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이의 전위차에 의해 핫 캐리어를, 이 에너지 이상으로 가속할 필요가 있다.
도 46은 메모리 셀 트랜지스터의 게이트 전압과 임계값 전압의 차와, 임계값 전압의 변화량의 관계를 나타내는 그래프이다. 또한, 도 46은 실험에 의해 구한 것이다. 시뮬레이션을 행할 때의 조건은 선택 트랜지스터(ST)의 임계값 전압을 0.8V로 하고, 선택 트랜지스터(ST)의 게이트 전극(172)에 인가하는 전압을 1.8V로 했다. 즉, 선택 트랜지스터(ST)의 게이트 전극(172)에 인가하는 전압을 선택 트랜지스터(ST)의 임계값 전압보다 1.0V 높게 설정했다.
도 46으로부터 알 수 있는 바와 같이, 메모리 셀 트랜지스터(MT)의 게이트 전압을 임계값 전압에 대하여 4∼5V 정도 높게 설정하면, 메모리 셀 트랜지스터(MT)의 임계값 전압의 변화량은 가장 커지고, 전하 축적층(162)에 전하가 가장 축적되기 쉬워진다.
또한, 메모리 셀 트랜지스터(MT)의 게이트 전압과 임계값 전압의 차와, 임계값 전압의 변화량의 관계는 상기와 같은 조건에서 실험을 행한 경우의 것이고, 메모리 셀 트랜지스터(MT)의 게이트 전압과 임계값 전압의 차와, 임계값 전압의 변화량의 관계는 선택 트랜지스터(ST)의 채널 길이, 메모리 셀 트랜지스터(MT)의 채널 길이, 소스/드레인 확산층(36a∼36c)으로의 도펀트 불순물의 주입량 등에 의해 상이한 값으로 된다.
또한, 여기서는, 도 45에 나타낸 바와 같이, 선택된 제 1 워드 선(WL1)에 인가하는 전압을 단계적으로 상승시키는 경우를 예로 들어 설명했지만, 선택된 제 1 워드 선(WL1)에 인가하는 전압은 도 45에 나타낸 바와 같은 전압에 한정되지 않는다.
도 47은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법의 다른 예를 나타내는 제 1 타임 차트이다.
도 47에 나타낸 바와 같이, 전압을 상승시킨 후에 일시적으로 전압을 저하시켜, 더 높은 전압을 인가하도록 할 수도 있다.
도 48은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법의 다른 예를 나타내는 제 2 타임 차트이다.
도 48에 나타낸 바와 같이, 선택된 제 1 워드 선(WL1)에 인가하는 전압을 연속적으로 상승시킬 수도 있다.
(소거 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 45를 사용하여 설명한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 비트 선(BL)의 전위는 모두 0V(접지)로 한다. 소스 선(SL)의 전위는 모두 5V로 한다. 제 1 워드 선(WL1)의 전위는 모두 예를 들어, -5V로 한다. 제 2 워드 선(WL2)의 전위는 0V(접지)로 한다. 웰(26)의 전위는 0V(접지)로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)으로부터 전하가 인출된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않은 상태로 되고, 메모리 셀 트랜지스터(MT)의 정보가 소거되게 된다.
이와 같이, 본 실시 형태에 의하면, 선택 트랜지스터(ST)의 드레인 확산층(36c)을 공통 접속하는 비트 선(BL)의 전위를 제어하는 열 디코더(12)가 고속 동작이 가능한 저전압 회로에 의해 구성되어 있고, 선택 트랜지스터(ST)의 셀렉트 게이트(30b)를 공통 접속하는 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코더가 고속 동작이 가능한 저전압 회로에 의해 구성되어 있다. 또한, 본 실시 형태에서는, 선택 트랜지스터(ST)의 게이트 절연막(174)의 막 두께가 비교적 얇게 형성되어 있기 때문에, 선택 트랜지스터(ST)는 고속 동작이 가능하다. 그리고, 비트 선(BL)과 제 2 워드 선(WL2)만의 전위를 제어함으로써, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독하는 것이 가능하다. 비트 선(BL)과 제 2 워드 선(WL2)이 고속으로 제어되고, 또한, 선택 트랜지스터(ST)가 고속으로 동작할 수 있기 때문에, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
(불휘발성 반도체 기억 장치의 제조 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 도 49 내지 도 64를 사용하여 설명한다. 도 49 내지 도 64는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다. 도 49의 (a), 도 50의 (a), 도 51의 (a), 도 52의 (a), 도 53의 (a), 도 54의 (a), 도 55의 (a), 도 56의 (a), 도 57의 (a), 도 58의 (a), 도 59의 (a), 도 60의 (a), 도 61 및 도 63은 메모리 셀 어레이 영역(코어 영역)(2)을 나타내고 있다. 도 49의 (a), 도 50의 (a), 도 51의 (a), 도 52의 (a), 도 53의 (a), 도 54의 (a), 도 55의 (a), 도 56의 (a), 도 57의 (a), 도 58의 (a), 도 59의 (a), 도 60의 (a), 도 61 및 도 63의 지면 좌측의 도면은 도 42의 E-E' 단면에 대응하고 있다. 도 49의 (a), 도 50의 (a), 도 51의 (a), 도 52의 (a), 도 53의 (a), 도 54의 (a), 도 55의 (a), 도 56의 (a), 도 57의 (a), 도 58의 (a), 도 59의 (a), 도 60의 (a), 도 61 및 도 63의 지면 우측의 도면은 도 42의 D-D' 단면에 대응하고 있다. 도 49의 (b), 도 50의 (b), 도 51의 (b), 도 52의 (b), 도 53의 (b), 도 54의 (b), 도 55의 (b), 도 56의 (b), 도 57의 (b), 도 58의 (b), 도 59의 (b), 도 60의 (b), 도 62는 및 도 64는 주변 회로 영역(4)을 나타내고 있다. 도 49의 (b), 도 50의 (b), 도 51의 (b), 도 52의 (b), 도 53의 (b), 도 54의 (b), 도 55의 (b), 도 56의 (b), 도 57의 (b), 도 58의 (b), 도 59의 (b), 도 60의 (b), 도 62 및 도 64의 지면 좌측은 고내압 트랜지스터가 형성되는 영역(6)을 나타내고 있다. 고내압 트랜지스터가 형성되는 영역(6) 중 지면 좌측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 고내압 N채널 트랜지스터가 형성되는 영역(6N)의 지면 우측은 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 나타내고 있다. 고내압 P채널 트랜지스터가 형성되는 영역(6P)의 지면 우측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 도 49의 (b), 도 50의 (b), 도 51의 (b), 도 52의 (b), 도 53의 (b), 도 54의 (b), 도 55의 (b), 도 56의 (b), 도 57의 (b), 도 58의 (b), 도 59의 (b), 도 60의 (b), 도 62 및 도 64의 지면 우측은 저전압 트랜지스터가 형성되는 영역(8)을 나타내고 있다. 저전압 트랜지스터가 형성되는 영역(8) 중 지면 좌측은 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 나타내고 있고, 저전압 트랜지스터가 형성되는 영역(8) 중 지면 우측은 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 나타내고 있다.
우선, 반예를 들어 P형의 실리콘 기판으로 이루어지는 도체 기판(20)을 준비한다.
다음으로, 전체 면에, 예를 들어 열 산화법에 의해, 막 두께 15㎚의 열 산화막(64)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 150㎚의 실리콘 질화막(66)을 형성한다
다음으로, 전체 면에, 예를 들어 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다
다음으로, 포토리소그래피 기술을 사용하여, 포토레지스트 막에 개구부(도시 생략)를 형성한다. 이러한 개구부는 실리콘 질화막(66)을 패터닝하기 위한 것이다.
다음으로, 포토레지스트 막을 마스크로 하여, 실리콘 질화막(66)을 패터닝한다. 이에 따라, 실리콘 질화막으로 이루어지는 하드마스크(66)가 형성된다.
다음으로, 건식 에칭에 의해, 하드마스크(66)를 마스크로 하여, 반도체 기 판(20)을 에칭한다. 이에 따라, 반도체 기판(20)에 홈(68)이 형성된다(도 49 참조). 반도체 기판(20)에 형성하는 홈(68)의 깊이는 반도체 기판(20)의 표면으로부터 예를 들어, 300㎚로 한다.
다음으로, 열 산화법에 의해, 반도체 기판(20) 중 노출되어 있는 부분을 산화한다. 이에 따라, 반도체 기판(20) 중 노출되어 있는 부분에 실리콘 산화막(도시 생략)이 형성된다.
다음으로, 도 50에 나타낸 바와 같이, 전체 면에, 고밀도 플라스마 CVD법에 의해, 막 두께 700㎚의 실리콘 산화막(22)을 형성한다.
다음으로, 도 51에 나타낸 바와 같이, CMP법에 의해, 실리콘 질화막(66)의 표면이 노출될 때까지 실리콘 산화막(22)을 연마한다. 이와 같이 하여, 실리콘 산화막으로 이루어지는 소자 분리 영역(22)이 형성된다.
다음으로, 소자 분리 영역(22)을 경화시키기 위한 열 처리를 행한다. 열 처리 조건은 예를 들어, 질소 분위기 중에서 900℃, 30분으로 한다.
다음으로, 습식 에칭에 의해, 실리콘 질화막(66)을 제거한다.
다음으로, 도 52에 나타낸 바와 같이, 열 산화법에 의해, 반도체 기판(20)의 표면에 희생 산화막(69)을 성장한다.
다음으로, 도 53에 나타낸 바와 같이, 메모리 셀 어레이 영역(2)에, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 이 때, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에도, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 또한, 메모리 셀 어레이 영 역(2)에, 매립 확산층(24)보다 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(26)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, 매립 확산층(24)보다 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72P)을 형성한다.
다음으로, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, N형의 확산층(70)을 프레임 형상으로 형성한다. 이러한 프레임 형상의 확산층(70)은 반도체 기판(20)의 표면으로부터 매립 확산층(24)의 가장자리부에 이르도록 형성한다. P형의 웰(72P)은 매립 확산층(24)과 확산층(70)에 의해 둘러싸인 상태로 된다. 또한, 도시하지 않았지만, 메모리 셀 어레이 영역(2)의 P형의 웰(26)도, 매립 확산층(24)과 프레임 형상의 확산층(70)에 의해 둘러싸인 상태로 된다.
다음으로, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(72N)을 형성한다.
다음으로, 저전압 N채널 트랜지스터가 형성되는 영역(8N)에, P형의 도펀트 불순물을 도입함으로써, P형의 웰(74P)을 형성한다.
다음으로, 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(74N)을 형성한다.
다음으로, 메모리 셀 어레이 영역(2)에, 채널 도핑을 행한다(도시 생략).
다음으로, 고내압 N채널 트랜지스터가 형성되는 영역(6N)과, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, 채널 도핑을 행한다(도시 생략).
다음으로, 저전압 N채널 트랜지스터가 형성되는 영역(8N)과, 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, 채널 도핑을 행한다(도시 생략).
다음으로, 반도체 기판(20)의 표면에 존재하는 희생 산화막(69)을 에칭 제거한다.
다음으로, 전체 면에, 열 산화법에 의해, 제 1 실리콘 산화막(166)을 형성한다.
다음으로, 전체 면에, CVD법에 의해, 실리콘 질화막(168)을 형성한다.
다음으로, 전체 면에, 실리콘 질화막(168)의 표면을 열 산화법에 의해 산화함으로써, 제 2 실리콘 산화막(170)을 형성한다.
이와 같이 하여, 예를 들어 막 두께 4㎚의 제 1 실리콘 산화막(166)과, 제 1 실리콘 산화막(166) 상에 형성된 예를 들어, 막 두께 5㎚의 실리콘 질화막(168)과, 실리콘 질화막(168) 상에 형성된 예를 들어, 막 두께 7㎚의 제 2 실리콘 산화막(170)으로 이루어지는 ONO막(162)이 형성된다(도 54 참조). ONO막(162)는 메모리 셀 트랜지스터(MT)의 전하 축적층으로 이루어지는 것이다.
다음으로, 고내압 트랜지스터가 형성되는 영역(6)에 존재하고 있는 ONO막(162)을 에칭 제거한다.
다음으로, 고전압 트랜지스터가 형성되는 영역(6)에, 열 산화법에 의해, 예를 들어 막 두께 15㎚의 게이트 절연막(76)을 형성한다(도 55 참조).
다음으로, 선택 트랜지스터(ST)가 형성되는 영역에 존재하고 있는 ONO막(162)을 에칭 제거한다.
다음으로, 선택 트랜지스터(ST)가 형성되는 영역에서의 반도체 기판(20) 상 에, 열 산화법에 의해, 예를 들어 막 두께 5∼7㎚의 게이트 절연막(174)을 형성한다(도 56 참조).
다음으로, 저전압 트랜지스터가 형성되는 영역(8)에 존재하고 있는 ONO막(162)을 에칭 제거한다.
다음으로, 저전압 트랜지스터가 형성되는 영역(8)에, 열 산화법에 의해, 예를 들어 막 두께 3㎚의 게이트 절연막(78)을 형성한다(도 57 참조).
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 180㎚의 폴리실리콘 막(34)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 폴리실리콘 막(34)을 패터닝한다. 이에 따라, 폴리실리콘으로 이루어지는 메모리 셀 트랜지스터(MT)의 게이트 전극(164)이 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 선택 트랜지스터(ST)의 게이트 전극(172)이 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 고내압 트랜지스터(110N, 110P)의 게이트 전극(34c)이 고내압 트랜지스터가 형성되는 영역(6) 내에 형성된다. 또한, 폴리실리콘(34)으로 이루어지는 저전압 트랜지스터(112N, 112P)의 게이트 전극(34d)이 저내압 트랜지스터가 형성되는 영역(8) 내에 형성된다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(86)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(88)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 N채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(92)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 이온 주입법에 의해, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이온 주입의 조건은 예를 들어, 이하와 같다. 도펀트 불순물로서는, 예를 들어 비소를 사용한다. 가속 에너지는 예를 들어, 20keV로 한다. 도스량은 예를 들어, 1×1014∼1×1015으로 한다. 이와 같이 하여, 게이트 전극(164)의 양측의 반도체 기판(20) 내, 및, 게이트 전극(172)의 양측의 반도체 기판(20) 내에, 불순물 확산층(31a∼31c)이 형성된다. 이 후, 포토레지스트 막을 박리한다(도 58 참조).
다음으로, 예를 들어 CVD법에 의해, 막 두께 100㎚의 실리콘 산화막(93)을 형성한다.
다음으로, 건식 에칭에 의해, 실리콘 산화막(93)을 이방성(異方性) 에칭한다. 이에 따라, 메모리 셀 트랜지스터(MT)의 게이트 전극(164)의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 선택 트랜지스터(ST)의 게이트 전극(172)의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34c)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34d)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(94)이 형성된다. N형의 저농도 확산층(86)과 N형의 고농도 확산층(94)에 의해, LDD 구조의 N형의 소스/드레인 확산층(96)이 형성된다. 이와 같이 하여, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 형성된다. 고내압 N채널 트랜지스터(110N)는 고전압 회로(고내압 회로)에 사용된다. 이 후, 포토레지스 트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(98)이 형성된다. P형의 저농도 확산층(88)과 P형의 고농도 확산층(98)에 의해, LDD 구조의 P형의 소스/드레인 확산층(100)이 형성된다. 이와 같이 하여, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P 채널 트랜지스터(110P)가 형성된다. 고내압 P채널 트랜지스터(110P)는 고전압 회로(고내압 회로)에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 N채널 트랜지스터가 형 성되는 영역(8N)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 N채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. N형의 저농도 확산층(90)과 N형의 고농도 확산층(102)에 의해, LDD 구조의 N형의 소스/드레인 확산층(104)이 형성된다. 이와 같이 하여, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 저전압 N채널 트랜지스터(112N)가 형성된다. 저전압 N채널 트랜지스터(112N)는 저전압 회로에 사용된다. 이 후, 포토레지스트 막을 박리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(106)이 형성된다. P형의 저농도 확산층(92)과 P형의 고농도 확산층(106)에 의해, LDD 구조의 P형의 소스/드레인 확산층(108)이 형성된다. 이와 같이 하여, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 저전압 P채널 트랜지스터(112P)가 형성된다. 저전압 P채널 트랜지스터(112P)는 저전압 회로에 사용된다. 이 후, 포토레지스트 막을 박 리한다.
다음으로, 전체 면에, 스핀 코팅법에 의해, 포토레지스트 막(도시 생략)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시 생략)를 포토레지스트 막에 형성한다.
다음으로, 포토레지스트 막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 메모리 셀 트랜지스터(MT)의 게이트 전극(164)의 일방 측의 반도체 기판(20) 내에, N형의 고농도 확산층(33a)이 형성되고, 선택 트랜지스터(ST)의 게이트 전극(172)의 일방 측의 반도체 기판(20) 내에, N형의 고농도 확산층(33b)이 형성된다. N형의 저농도 확산층(31a)과 N형의 고농도 확산층(33a)에 의해, LDD 구조의 N형의 소스 확산층(36a)이 형성된다. 또한, N형의 저농도 확산층(31c)과 N형의 고농도 확산층(33b)에 의해, LDD 구조의 N형의 드레인 확산층(36c)이 형성된다. 또한, N형의 저농도 확산층(31b)으로 이루어지는 N형의 소스/드레인 확산층(36b)이 형성된다. 이 후, 포토레지스트 막을 박리한다.
이와 같이 하여, 전하 축적층(162)과 게이트 전극(164)과 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터(MT)가 형성된다. 또한, 게이트 전극(172)과 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터(ST)가 형성된다(도 59 참조).
다음으로, 예를 들어 스퍼터링법에 의해, 전체 면에, 막 두께 10㎚의 코발트 막을 형성한다.
다음으로, 열 처리를 행함으로써, 반도체 기판(20)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 게이트 전극(164)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 게이트 전극(172)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 또한, 게이트 전극(34c, 34d)의 표면의 실리콘 원자와 코발트 막 중의 코발트 원자를 반응시킨다. 이와 같이 하여, 소스/드레인 확산층(36a, 36c) 상에 코발트 실리사이드 막(38a, 38b)이 형성된다. 또한, 게이트 전극(164) 상에 코발트 실리사이드 막(38c)이 형성된다. 또한, 게이트 전극 폴리실리콘 막(172) 상에 코발트 실리사이드 막(38d)이 형성된다. 또한, 소스/드레인 확산층(96, 100, 104, 108) 상에 코발트 실리사이드 막(38e)이 형성된다. 또한, 게이트 전극(34c, 34d) 상에 코발트 실리사이드 막(38f)이 형성된다.
다음으로, 미반응의 코발트 막을 에칭 제거한다(도 60 참조).
선택 트랜지스터(ST)의 드레인 확산층(36c) 상에 형성된 코발트 실리사이드 막(38b)은 드레인 전극으로서 기능한다.
메모리 셀 트랜지스터(MT)의 소스 확산층(36a) 상에 형성된 코발트 실리사이드 막(38a)은 소스 전극으로서 기능한다.
고내압 트랜지스터(110N, 110P)의 소스/드레인 확산층(96, 100) 상에 형성된 코발트 실리사이드 막(38e)은 소스/드레인 전극으로서 기능한다.
저전압 트랜지스터(112N, 112P)의 소스/드레인 확산층(104, 108) 상에 형성된 코발트 실리사이드 막(38e)은 소스/드레인 전극으로서 기능한다.
다음으로, 도 61 및 도 62에 나타낸 바와 같이, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 20㎚의 실리콘 질화막(114)을 형성한다. 실리콘 질화막(114)은 에칭 스토퍼로서 기능하는 것이다.
다음으로, 전체 면에, CVD법에 의해, 막 두께 1.6㎛의 실리콘 산화막(116)을 형성한다. 이와 같이 하여, 실리콘 질화막(114)과 실리콘 산화막(116)으로 이루어지는 층간 절연막(40)이 형성된다.
다음으로, CMP법에 의해, 층간 절연막(40)의 표면을 평탄화한다.
다음으로, 포토리소그래피 기술을 사용하여, 소스/드레인 전극(38a, 38b)에 이르는 콘택트 홀(42), 소스/드레인 전극(38e)에 이르는 콘택트 홀(42), 및, 코발트 실리사이드 막(38f)에 이르는 콘택트 홀(42)을 형성한다(도 63, 도 64 참조).
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 전체 면에 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(44)을 형성한다
다음으로, CMP법에 의해, 층간 절연막(40)의 표면이 노출될 때까지 텅스텐 막(44) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(42) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(44)가 매립된 층간 절연막(40) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(46)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(46)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 1 금속 배선층)(46)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 예를 들어 막 두께 720㎚의 실리콘 산화막(118)을 형성한다.
다음으로, TEOSCVD법에 의해, 예를 들어 막 두께 1.1㎛의 실리콘 산화막(120)을 형성한다. 실리콘 산화막(118)과 실리콘 산화막(120)에 의해 층간 절연막(48)이 형성된다.
다음으로, 예를 들어 CMP법에 의해, 층간 절연막(48)의 표면을 평탄화한다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(46)에 이르는 콘택트 홀(50)을 층간 절연막(48)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, 예를 들어 막 두께 10㎚의 Ti막과 예를 들어, 막 두께 7㎚의 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(52)을 형성한다.
다음으로, CMP법에 의해, 층간 절연막(48)의 표면이 노출될 때까지 텅스텐 막(52) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(50) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(52)가 매립된 층간 절연막(48) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적 층막(54)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(54)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 2 금속 배선층)(54)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(122)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(124)을 형성한다. 실리콘 산화막(122)과 실리콘 산화막(124)에 의해 층간 절연막(56)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(54)에 이르는 콘택트 홀(58)을 층간 절연막(56)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(60)을 형성한다
다음으로, CMP법에 의해, 층간 절연막(56)의 표면이 노출될 때까지 텅스텐 막(60) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(58) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(60)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(60)가 매립된 층간 절연막(56) 상에, 적층막(62)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(62)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 3 금속 배선층)(62)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(126)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(128)을 형성한다. 실리콘 산화막(126)과 실리콘 산화막(128)에 의해 층간 절연막(130)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(62)에 이르는 콘택트 홀(132)을 층간 절연막(130)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(134)을 형성한다.
다음으로, CMP법에 의해, 층간 절연막(130)의 표면이 노출될 때까지 텅스텐 막(134) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(132) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(134)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(134)가 매립된 층간 절연막(130) 상에, 적층막(136)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(136)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 4 금속 배선층)(136)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(138)을 형성한다.
다음으로, TEOSCVD법에 의해, 실리콘 산화막(140)을 형성한다. 실리콘 산화 막(138)과 실리콘 산화막(140)에 의해 층간 절연막(142)이 형성된다.
다음으로, 포토리소그래피 기술을 사용하여, 배선(136)에 이르는 콘택트 홀(143)을 층간 절연막(142)에 형성한다.
다음으로, 전체 면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어 층(도시 생략)을 형성한다.
다음으로, 전체 면에, 예를 들어 CVD법에 의해, 막 두께 300㎚의 텅스텐 막(146)을 형성한다.
다음으로, CMP법에 의해, 층간 절연막(142)의 표면이 노출될 때까지 텅스텐 막(146) 및 배리어 막을 연마한다. 이와 같이 하여, 콘택트 홀(143) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(144)가 매립된다.
다음으로, 예를 들어 스퍼터링법에 의해, 도체 플러그(144)가 매립된 층간 절연막(142) 상에, 적층막(145)을 형성한다.
다음으로, 포토리소그래피 기술을 사용하여, 적층막(145)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제 5 금속 배선층)(145)이 형성된다.
다음으로, 예를 들어 고밀도 플라스마 CVD법에 의해, 실리콘 산화막(146)을 형성한다.
다음으로, 플라스마 CVD법에 의해, 막 두께 1㎛의 실리콘 질화막(148)을 형성한다.
이와 같이 하여 본 실시 형태에 의한 불휘발성 반도체 기억 장치가 제조된다.
[제 11 실시 형태]
본 발명의 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법, 소거 방법을 도 65 및 도 66을 사용하여 설명한다. 도 65는 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 64에 나타낸 제 1 내지 제 10 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스가, 공통의 소스 선(SL)에 의해 접속되어 있는 것에 주요한 특징이 있다.
도 65에 나타낸 바와 같이, n행째에는, 복수의 메모리 셀(MCn)이 배열되어 있다. 또한, n+1행째에는, 복수의 메모리 셀(MCn+1)이 배열되어 있다. 또한, n+2행째에는, 복수의 메모리 셀(MCn+2)이 배열되어 있다. 또한, n+3행째에는, 복수의 메모리 셀(MCn+3)이 배열되어 있다. 또한, 동일하게 하여, n+m행째에는, 복수의 메모리 셀(MCn+m)이 배열되어 있다.
n행째의 메모리 셀(MCn)의 메모리 셀 트랜지스터(MT)의 소스와, n+1행째의 메모리 셀(MCn+1)의 메모리 셀 트랜지스터(MT)의 소스는 공통의 소스 선(SL)에 의해 접속되어 있다.
또한, n+2행째의 메모리 셀(MCn+2)의 메모리 셀 트랜지스터(MT)의 소스와, n+3행째의 메모리 셀(MCn+3)의 메모리 셀 트랜지스터(MT)의 소스는 공통의 소스 선(SL)에 의해 접속되어 있다.
즉, 본 실시 형태에서는, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스가, 공통의 소스 선(SL)에 의해 접속되어 있다.
각각의 소스 선은 제 3 행 디코더(18)에 접속되어 있다.
본 실시 형태에 의하면, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스가, 공통의 소스 선(SL)에 의해 접속되어 있기 때문에, 메모리 셀 어레이 영역(2)의 면적을 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화에 기여할 수 있다.
또한, 본 실시 형태에 의하면, 제 3 행 디코더(18)에 의해 제어해야 할 소스 선(SL)의 개수를 적게 할 수 있기 때문에, 제 3 행 디코더(18)의 간소화를 실현할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작 방법을 도 66을 사용하여 설명한다. 도 66은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 66에서 괄호 안은 비선택 선의 전위를 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 66을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 비트 선 이외의 비트 선(BL)의 전위를 0V로 한다. 소스 선(SL)의 전위는 모두 0V로 한다. 제 1 워드 선(WL1)의 전위는 판독 대기 시에, 모두 상시 VCC로 한다. 선택해야 할 메모리 셀(MCn)에 접속되어 있는 제 2 워드 선(WL2)의 전위를 VCC로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V로 한다. 웰(26)의 전위는 모두 0V로 한다. 본 실시 형태에서는, 소스 선(SL)의 전위가 판독 대기 시에 0V로 설정되어 있고, 제 1 워드 선(WL1)의 전위가 판독 대기 시에 상시 VCC로 설정되어 있기 때문에, 비트 선(BL)의 전위와 제 2 워드 선(WL2)의 전위를 제어하는 것만으로, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독하는 것이 가능하다. 본 실시 형태에서는, 비트 선(BL)의 전위를 제어하는 열 디코더(12)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 비트 선(BL)이 고속으로 제어된다. 또한, 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코더(16)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 제 2 워드 선(WL2)이 고속으로 제어된다. 또한, 선택 트랜지스터(ST)의 게이트 절연막(174)이 비교적 얇게 설정되어 있기 때문에, 선택 트랜지스터(ST)는 고속으로 동작할 수 있다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있다.
메모리 셀 트랜지스터(MT)에 정보가 기입되어 있을 경우, 즉, 메모리 셀 트랜지스터(MT)의 정보가 "0"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르지 않고, 선택된 하나의 비트 선(BL)에는 전류가 흐르지 않는다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보는 "0"이라고 판단된다.
한편, 메모리 셀 트랜지스터(MT)에 기입된 정보가 소거되어 있을 경우, 즉, 메모리 셀의 정보가 "1"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르고, 선택된 하나의 비트 선(BL)에 전류가 흐른다. 선택된 하나의 비트 선(BL)에 흐르는 전류는 센스 앰플리파이어(13)에 의해 검출된다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보가 "1"이라고 판단된다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 66을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 비트 선(BL)의 전위를 0V(접지)로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 VCC로 한다.
또한, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 소스 선(SL)에, 도 45에 나타낸 바와 같이, 펄스 형상으로 제 2 전압을 인가한다. 소스 선(SL)에 인가하는 펄스 형상의 제 2 전압은 예를 들어 5.5V로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V(접지)로 한다.
또한, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 제 1 워드 선(WL1)에, 도 45, 도 47 또는 도 48에 나타낸 바와 같이, 서서히 상승하는 제 1 전압(Vstep)을 인가한다. 한편, 선택된 제 1 워드 선(WL1) 이외의 제 1 워드 선(WL1)의 전위를 0V(접지)로 한다.
또한, 선택해야 할 메모리 셀(MCn)에 접속된 제 2 워드 선(WL2)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V(접지)로 한다.
웰의 전위는 모두 0V(접지)로 한다.
이와 같이 하여, 선택된 메모리 셀(MCn)의 메모리 셀 트랜지스터(MT)에 정보가 기입된다.
(소거 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 66을 사용하여 설명한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 비트 선(BL)의 전위는 모두 0V(접지)로 한다. 소스 선(SL)의 전위는 모두 5V로 한다. 제 1 워드 선(WL1)의 전위는 모두 예를 들어, -5V로 한다. 제 2 워드 선(WL2)의 전위는 0V(접지)로 한다. 웰(26)의 전위는 0V(접지)로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)로부터 전하가 인출된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않은 상태로 되고, 메모리 셀 트랜지스터(MT)의 정보가 소거되게 된다.
[제 12 실시 형태]
본 발명의 제 12 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법, 소거 방법을 도 67 및 도 68을 사용하여 설명한다. 도 67은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 66에 나타낸 제 1 내지 제 11 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, 복수의 제 1 워드 선(WL1)의 전압을 전압 인가 회로(15)에 의해 일괄적으로 제어하는 것에 주요한 특징이 있다.
도 67에 나타낸 바와 같이, n행째에는, 복수의 메모리 셀(MCn)이 배열되어 있다. 또한, n+1행째에는, 복수의 메모리 셀(MCn+1) 이 배열되어 있다. 또한, n+2행째에는, 복수의 메모리 셀(MCn+2)이 배열되어 있다. 또한, n+3행째에는, 복수의 메모리 셀(MCn+3)이 배열되어 있다. 또한, 같은 방법으로, n+m행째에는, 복수의 메모리 셀(MCn+m)이 배열되어 있다.
n행째의 메모리 셀(MCn)의 메모리 셀 트랜지스터(MT)의 소스와, n+1행째의 메모리 셀(MCn+1)의 메모리 셀 트랜지스터(MT)의 소스는 공통의 소스 선(SL)에 의해 접속되어 있다.
또한, n+2행째의 메모리 셀(MCn+2)의 메모리 셀 트랜지스터(MT)의 소스와, n+3행째의 메모리 셀(MCn+3)의 메모리 셀 트랜지스터(MT)의 소스는 공통의 소스 선(SL)에 의해 접속되어 있다.
즉, 본 실시 형태에서는, 서로 인접하는 행에 존재하는 메모리 셀 트랜지스터(MT)의 소스가, 공통의 소스 선(SL)에 의해 접속되어 있다.
각각의 소스 선은 제 3 행 디코더(18)에 접속되어 있다.
n행째에 존재하는 복수의 메모리 셀(MCn)의 각각의 메모리 셀 트랜지스 터(MT)는 n행째의 제 1 워드 선(WL1n)에 의해 접속되어 있다.
n+1행째에 존재하는 복수의 메모리 셀(MCn+1)의 각각의 메모리 셀 트랜지스터(MT)는 n+1행째의 제 1 워드 선(WL1n+1)에 의해 접속되어 있다.
n+2행째에 존재하는 복수의 메모리 셀(MCn+2)의 각각의 메모리 셀 트랜지스터(MT)는 n+2행째의 제 1 워드 선(WL1n+2)에 의해 접속되어 있다.
n+3행째에 존재하는 복수의 메모리 셀(MCn+3)의 각각의 메모리 셀 트랜지스터(MT)는 n+3행째의 제 1 워드 선(WL1n+3)에 의해 접속되어 있다.
n행째의 제 1 워드 선(WL1n), n+1행째의 제 1 워드 선(WL1n+1), n+2행째의 제 1 워드 선(WL1n+2), n+3행째의 제 1 워드 선(WL1n+3)에 인가되는 전압은 전압 인가 회로(15)에 의해 일괄적으로 제어되도록 되어 있다.
또한, 여기서는, 4개의 제 1 워드 선(WL1n∼WL1n+4)의 전위를 전압 인가 회로(15)에 의해 일괄적으로 제어하는 경우를 예로 들어 설명했지만, 오동작이 생기지 않는 범위이면, 더 많은 제 1 워드 선을 전압 인가 회로(15)에 의해 일괄적으로 제어하도록 할 수도 있다. 예를 들어, 8개의 제 1 워드 선의 전위를 전압 인가 회로(15)에 의해 일괄적으로 제어하도록 할 수도 있다. 더 나아가서는, 16개의 제 1 워드 선(WL1)의 전위를 전압 인가 회로(15)에 의해 일괄적으로 제어하도록 할 수도 있다.
본 실시 형태에 의하면, 복수의 제 1 워드 선(WL1)의 전위를 전압 인가 회로(15)에 의해 일괄적으로 제어한다. 복수의 제 1 워드 선(WL1)의 전위를 일괄적으로 제어할 수 있는 전압 인가 회로(15)는 각각의 제 1 워드 선(WL1)의 전위를 제어하는 제 1 행 디코더(14)(도 1 참조)와 비교하여 회로 구성이 간략하다. 따라서, 본 실시 형태에 의하면, 불휘발성 반도체 기억 장치의 소형화, 저비용화에 기여할 수 있다.
(불휘발성 반도체 기억 장치의 동작)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작 방법을 도 68을 사용하여 설명한다. 도 68은 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 68에서 괄호 안은 비선택 선의 전위를 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 68을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 비트 선 이외의 비트 선(BL)의 전위를 0V로 한다. 소스 선(SL)의 전위는 모두 0V로 한다. 제 1 워드 선(WL1)의 전위는 판독 대기 시에, 모두 상시 VCC로 한다. 제 1 워드 선(WL1)의 전 위는 전압 인가 회로(15)에 의해 일괄적으로 제어된다. 선택해야 할 메모리 셀(MC)에 접속되기에서 있는 제 2 워드 선(WL2)의 전위를 VCC로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V로 한다. 웰(26)의 전위는 모두 0V로 한다. 본 실시 형태에서는, 소스 선(SL)의 전위가 판독 대기 시에 0V로 설정되어 있고, 제 1 워드 선(WL1)의 전위가 판독 대기 시에 상시 VCC로 설정되어 있기 때문에, 비트 선(BL)의 전위와 제 2 워드 선(WL2)의 전위를 제어하는 것만으로, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독하는 것이 가능하다. 본 실시 형태에서는, 비트 선(BL)의 전위를 제어하는 열 디코더(12)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 비트 선(BL)이 고속으로 제어된다. 또한, 제 2 워드 선(WL2)의 전위를 제어하는 제 2 행 디코더(16)가 상술한 바와 같이 저전압 회로에 의해 구성되어 있기 때문에, 제 2 워드 선(WL2)이 고속으로 제어된다. 또한, 선택 트랜지스터(ST)의 게이트 절연막(174)이 비교적 얇게 설정되어 있기 때문에, 선택 트랜지스터(ST)는 고속으로 동작할 수 있다. 따라서, 본 실시 형태에 의하면, 메모리 셀 트랜지스터(MT)에 기입된 정보를 고속으로 판독할 수 있다.
메모리 셀 트랜지스터(MT)에 정보가 기입되어 있을 경우, 즉, 메모리 셀 트랜지스터(MT)의 정보가 "0"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르지 않고, 선택된 하나의 비트 선(BL)에는 전류가 흐르지 않는다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보는 "0"이라고 판단된다.
한편, 메모리 셀 트랜지스터(MT)에 기입된 정보가 소거되어 있는 경우, 즉, 메모리 셀의 정보가 "1"의 경우에는, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 소스 확산층(36a)과 선택 트랜지스터(ST)의 드레인 확산층(36c) 사이에 전류가 흐르고, 선택된 하나의 비트 선(BL)에 전류가 흐른다. 선택된 하나의 비트 선(BL)에 흐르는 전류는 센스 앰플리파이어(13)에 의해 검출된다. 이 경우에는, 메모리 셀 트랜지스터(MT)의 정보가 "1"이라고 판단된다.
(기입 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법을 도 68을 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 정보를 기입할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 비트 선(BL)의 전위를 0V(접지)로 한다. 한편, 선택된 비트 선(BL) 이외의 비트 선(BL)의 전위를 VCC로 한다.
또한, 선택해야 할 메모리 셀(MCn)에 접속되어 있는 소스 선(SL)에, 도 45에 나타낸 바와 같이 펄스 형상으로 제 2 전압을 인가한다. 소스 선(SL)에 인가하는 펄스 형상의 제 2 전압은 예를 들어, 5.5V로 한다. 한편, 선택된 소스 선(SL) 이외의 소스 선(SL)의 전위를 0V(접지)로 한다.
또한, 제 1 워드 선(WL1)에, 도 45, 도 47 또는 도 48에 나타낸 바와 같이, 서서히 상승하는 제 1 전압(Vstep)을 인가한다. 제 1 워드 선(WL1)의 전위는 전압 인가 회로(15)에 의해 일괄적으로 제어된다.
또한, 선택해야 할 메모리 셀(MCn)에 접속된 제 2 워드 선(WL2)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 제 2 워드 선(WL2) 이외의 제 2 워드 선(WL2)의 전위를 0V(접지)로 한다.
웰의 전위는 모두 0V(접지)로 한다.
이와 같이 하여, 선택된 메모리 셀(MCn)의 메모리 셀 트랜지스터(MT)에 정보가 기입된다.
(소거 방법)
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 소거 방법을 도 66을 사용하여 설명한다.
메모리 셀 어레이(10)에 기입된 정보를 소거할 때에는, 각 부의 전위를 이하와 같이 설정한다.
즉, 비트 선(BL)의 전위는 모두 0V(접지)로 한다. 소스 선(SL)의 전위는 모두 5V로 한다. 제 1 워드 선(WL1)의 전위는 모두 예를 들어, -5V로 한다. 제 1 워드 선(WL1)의 전위는 전압 인가 회로(15)에 의해 일괄적으로 제어된다. 제 2 워 드 선(WL2)의 전위는 0V(접지)로 한다. 웰(26)의 전위는 0V(접지)로 한다.
각 부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)로부터 전하가 인출된다. 이에 따라, 메모리 셀 트랜지스터(MT)의 전하 축적층(162)에 전하가 축적되어 있지 않은 상태로 되고, 메모리 셀 트랜지스터(MT)의 정보가 소거되게 된다.
[제 13 실시 형태]
본 발명의 제 13 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법, 소거 방법을 도 69를 사용하여 설명한다. 도 69는 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 1 내지 도 68에 나타낸 제 1 내지 제 12 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
다음으로, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 동작 방법을 도 69를 사용하여 설명한다. 도 69는 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법을 나타내는 도면이다. 도 69에서 괄호 안은 비선택 선의 전위를 나타내고 있다.
(판독 방법)
우선, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법을 도 69를 사용하여 설명한다.
메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 각 부의 전위를 이하와 같이 설정한다. 즉, 선택해야 할 메모리 셀(MC)에 접속되어 있는 비트 선(BL)의 전위를 VCC(제 1 전위)로 한다. 한편, 선택된 비트 선 이외의 비트 선(BL)의 전위를 0V로 한다. 소스 선(SL)의 전위는 모두 0V로 한다. 제 1 워드 선(WL1)의 전위는 판독 대기 시에, 모두 상시 Vr로 한다. Vr은 로직 회로의 전원 전압(VCC)보다 높은 전압이다.
불휘발성 반도체 기억 장치에 공급되는 전원이 2종류 존재하는 경우에는, 이들 2종류의 전원 중 높은 쪽의 전원을 사용하여, 제 1 워드 선에 전압 Vr을 인가하는 것이 가능하다. 또한, 불휘발성 반도체 기억 장치에 공급되는 전원이 로직 회로의 전원 전압(VCC)보다 높을 경우에는, 이러한 전원을 사용하여 제 1 워드 선에 전압 Vr을 인가하는 것이 가능하다. 또한, 불휘발성 반도체 기억 장치에 공급되는 전원을 그대로 제 1 워드 선에 인가할 수도 있고, 불휘발성 반도체 기억 장치에 공급되는 전원을 강압(降壓)시킨 것을 제 1 워드 선에 인가할 수도 있다.
본 실시 형태에 의하면, 제 1 워드 선(WL1)에 로직 회로의 전원 전압(VCC)보다 높은 전압 Vr이 인가되기 때문에, 판독 전류를 증가시킬 수 있고, 나아가서는 판독 시간을 단축할 수 있다.
(기입 방법 및 소거 방법)
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법 및 소거 방법은 제 10 실시 형태 내지 제 12 실시 형태 중 어느 하나와 동일하게 하면 된다. 따라서, 여기서는, 본 실시 형태에 의한 불휘발성 반도체 기억 장치의 기입 방법 및 소거 방법에 대해서는 설명을 생략한다.
[제 14 실시 형태]
본 발명의 제 14 실시 형태에 의한 불휘발성 반도체 기억 장치 및 그 판독 방법을 도 70을 사용하여 설명한다. 도 70은 본 실시 형태에 의한 불휘발성 반도체 기억 장치를 나타내는 단면도이다. 도 1 내지 도 69에 나타낸 제 1 내지 제 14 실시 형태에 의한 불휘발성 반도체 기억 장치 등과 동일한 구성요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시 형태에 의한 불휘발성 반도체 기억 장치는, N형의 소스 확산층(36a)이 형성된 영역에 P형의 도펀트 불순물이 도입되어 있고, 이에 따라, P형의 불순물 확산층(35)이 형성되어 있는 것에 주요한 특징이 있다.
도 70에 나타낸 바와 같이, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에는, P형의 도펀트 불순물이 도입되어 있다. 이에 따라, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에, P형의 불순물 확산층(35)이 형성되어 있다.
본 실시 형태에서, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에 P형의 불순물 확산층(35)을 형성하고 있는 것은 이하와 같은 이유에 의한 것이다. 즉, N형의 소스 확산층(36a)이 형성된 영역을 포함하는 영역에 P형의 불순물 확산층(35)을 형성하면, N형의 소스 확산층(36a)으로부터의 공핍층의 확장이 억제된다. N형의 소스 확산층(36a)으로부터의 공핍층의 확장이 억제되면, N형의 소스 확산층(36a)의 근방에서 전기장 강도가 강해져, N형의 소스 확산층(36a)의 근방에 서 캐리어를 급격하게 가속하는 것이 가능해진다. 본 실시 형태에서는, 캐리어를 급격하게 가속할 수 있기 때문에, 메모리 셀 트랜지스터(MT)로의 정보의 기입 속도를 향상시킬 수 있다.
또한, 선택 트랜지스터(ST)의 소스/드레인 확산층(36b, 36c)이 형성되어 있는 영역에는, P형의 도펀트 불순물이 도입되어 있지 않기 때문에, 선택 트랜지스터(ST)는 P형의 도펀트 불순물의 영향을 받지 않는다. 따라서, 선택 트랜지스터(ST)의 임계값 전압이 높아지지 않고, 선택 트랜지스터(ST)는 고속 동작할 수 있다.
(판독 방법)
본 실시 형태에 의한 불휘발성 반도체 기억 장치의 판독 방법은 제 1 워드 선(WL1)에 로직 회로의 전원 전압(VCC)보다 높은 전압(Vr)을 인가하는 것에 주요한 특징이 있다.
본 실시 형태에서는, 메모리 셀 트랜지스터(MT)의 N형의 소스 확산층(36a)을 포함하는 영역에 P형의 불순물 확산층(35)이 형성되어 있기 때문에, 메모리 셀 트랜지스터(MT)의 임계값 전압이 비교적 높아져 있다. 따라서, 제 1 워드 선(WL1)에 비교적 낮은 전압인 VCC를 인가한 경우에는, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 전류가 흐르지 않을 우려가 있다.
따라서, 본 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 기입된 정보를 판독할 때에는, 로직 회로의 전원 전압(VCC)보다 높은 전압(Vr)을 제 1 워드 선(WL1) 에 인가한다. 제 1 워드 선(WL1)에 비교적 높은 전압(Vr)이 인가되기 때문에, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 전류를 흐르게 할 수 있고, 메모리 셀 트랜지스터(MT)에 기입된 정보를 안정적으로 판독하는 것이 가능해진다.
또한, 여기서는, 제 1 워드 선(WL1)에 로직 회로의 전원 전압(VCC)보다 높은 전압(Vr)을 인가하는 경우를 예로 들어 설명했지만, 제 1 워드 선(WL1)에 VCC를 인가한 경우에도, 메모리 셀 트랜지스터(MT)의 소스/드레인 사이에 충분한 전류가 흘러들 경우에는, 제 1 워드 선(WL1)에 VCC를 인가할 수도 있다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한하지 않고 다양한 변형이 가능하다.
예를 들어, 제 6 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 2 워드 선(WL2)의 전위(제 1 전위)를 4V로 하는 경우를 예로 들어 설명했지만, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 제 2 워드 선(WL2)의 전위(제 1 전위)는 4V에 한정되지 않는다. 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 제 2 워드 선(WL2)의 전위(제 1 전위)는 저전압 회로의 전원 전압(VCC)보다 높은 전압으로 하면 된다. 적어도 저전압 회로의 전원 전압(VCC)보다 높은 전압을 제 2 워드 선(WL2)에 인가하면, 선택 트랜지스터(ST)의 채널에 흐르는 전류를 증가시킬 수 있고, 기입 속도를 빠르게 할 수 있다.
또한, 제 7 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때 에, 제 3 제어선(CL3)의 전위(제 3 전위)를 6V로 하는 경우를 예로 들어 설명했지만, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 제 3 제어선(CL3)의 전위(제 3 전위)는 6V에 한정되지 않는다. 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 제 3 제어선(CL3)의 전위(제 3 전위)는 선택된 소스 선(SL)의 전위(제 1 전위)보다 높은 전위로 되면 된다. 적어도 선택된 소스 선(SL)의 전위(제 1 전위)보다 높은 전위를 제 3 제어선(CL3)에 인가하면, 바이패스 트랜지스터(158)를 온 상태로 할 수 있다.
또한, 제 8 실시 형태에서는, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때에, 제 3 제어선(CL3)의 전위(제 3 전위)를 10V로 하는 경우를 예로 들어 설명했지만, 메모리 셀 트랜지스터(MT)에 정보를 기입할 때의 제 3 제어선(CL3)의 전위(제 3 전위)는 10V에 한정되지 않는다.
또한, 제 1 내지 제 9 실시 형태에서는, 복수의 제 1 워드 선(WL1)의 각각의 전압을 제 1 행 디코더(14)를 사용하여 제어하는 경우를 예로 들어 설명했지만, 도 67을 사용하여 상술한 제 12 실시 형태에 의한 불휘발성 반도체 기억 장치와 같이, 복수의 제 1 워드 선(WL1)의 전압을 전압 인가 회로(15)에 의해 일괄적으로 제어할 수도 있다. 복수의 제 1 워드 선(WL1)의 전압을 일괄적으로 제어하는 전압 인가 회로(15)(도 67 참조)는 각각의 제 1 워드 선(WL1)의 전위를 제어하는 제 1 행 디코더(14)와 비교하여 회로 구성이 간략하다. 따라서, 복수의 제 1 워드 선(WL1)의 전압을 일괄적으로 제어하는 전압 인가 회로를 사용하면, 불휘발성 반도체 기억 장치의 소형화, 저비용화에 기여할 수 있다.
본 발명에 의한 불휘발성 반도체 기억 장치는, 고속으로 동작할 수 있는 불휘발성 반도체 기억 장치를 제공하는 데 유용하다.

Claims (20)

  1. 선택 트랜지스터와, 상기 선택 트랜지스터에 접속된 메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스 형상으로 복수 배열되어 이루어지는 메모리 셀 어레이와,
    동일한 열에 존재하는 복수의 상기 선택 트랜지스터의 드레인을 공통 접속하는 복수의 비트 선과,
    동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 게이트 전극을 공통 접속하는 복수의 제 1 워드 선과,
    동일한 행에 존재하는 복수의 상기 선택 트랜지스터의 셀렉트 게이트를 공통 접속하는 복수의 제 2 워드 선과,
    동일한 행에 존재하는 상기 복수의 메모리 셀 트랜지스터의 소스를 공통 접속하는 복수의 소스 선과,
    상기 복수의 비트 선에 접속되고, 상기 복수의 비트 선의 전위를 제어하는 열 디코더와,
    상기 복수의 제 1 워드 선에 접속되고, 상기 복수의 제 1 워드 선의 전위를 제어하는 전압 인가 회로와,
    상기 복수의 제 2 워드 선에 접속되고, 상기 복수의 제 2 워드 선의 전위를 제어하는 제 1 행 디코더와,
    상기 복수의 소스 선에 접속되고, 상기 복수의 소스 선의 전위를 제어하는 제 2 행 디코더를 갖고,
    상기 열 디코더는 상기 전압 인가 회로 및 상기 제 2 행 디코더보다 내압(耐壓)이 낮은 회로에 의해 구성되어 있으며,
    상기 제 1 행 디코더는 상기 전압 인가 회로 및 상기 제 2 행 디코더보다 내압이 낮은 회로에 의해 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 트랜지스터는 반도체 기판 상에 터널 절연막을 통하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 절연막을 통하여 형성된 상기 게이트 전극과, 상기 플로팅 게이트의 일방(一方) 측의 상기 반도체 기판 내에 형성되고, 상기 소스를 구성하는 제 1 불순물 확산층과, 상기 플로팅 게이트의 타방(他方) 측의 상기 반도체 기판 내에 형성된 제 2 불순물 확산층을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 트랜지스터는 반도체 기판 상에 전하 축적층을 통하여 형성된 상기 게이트 전극과, 상기 게이트 전극의 일방 측의 상기 반도체 기판 내에 형성되고, 상기 소스를 구성하는 제 1 불순물 확산층과, 상기 게이트 전극의 타방 측의 상기 반도체 기판 내에 형성된 제 2 불순물 확산층을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 전하 축적층은 상기 반도체 기판 상에 형성된 제 1 실리콘 산화막과, 상기 제 1 실리콘 산화막 상에 형성된 실리콘 질화막과, 상기 실리콘 질화막 상에 형성된 제 2 실리콘 산화막을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전압 인가 회로는 상기 복수의 제 1 워드 선의 전위를 각각 제어하는 제 3 행 디코더인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전압 인가 회로는 상기 복수의 제 1 워드 선의 전위를 일괄적으로 제어하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 행 디코더에 의해 하나의 상기 제 2 워드 선에 제 1 전압을 선택 적으로 인가하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 2 전압을 선택적으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 제 3 전압을 선택적으로 인가하고, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지(接地)하며, 상기 열 디코더에 의해 상기 하나의 비트 선을 제외하는 다른 상기 비트 선에 상기 제 1 전압을 인가함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 행 디코더에 의해 하나의 상기 제 2 워드 선에 제 1 전압을 선택적으로 인가하고, 상기 제 1 행 디코더에 의해 상기 하나의 제 2 워드 선을 제외하는 다른 상기 제 2 워드 선을 접지하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 2 전압을 선택적으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 제 3 전압을 선택적으로 인가하며, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 행 디코더에 의해 하나의 상기 제 2 워드 선에 제 1 전압을 선택 적으로 인가하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 2 전압을 선택적으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 제 3 전압을 선택적으로 인가하고, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지하며, 상기 열 디코더에 의해 상기 하나의 비트 선을 제외하는 다른 상기 비트 선에 상기 제 1 전압보다 높은 제 4 전압을 인가함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    서서히 상승하는 제 1 전압을 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 선택적으로 인가하는 동시에, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 2 전압을 펄스 형상으로 인가함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 복수의 비트 선은 제 1 보호 트랜지스터를 통하여 각각 상기 열 디코더에 접속되어 있고,
    상기 복수의 제 2 워드 선은 제 2 보호 트랜지스터를 통하여 각각 상기 제 1 행 디코더에 접속되어 있으며,
    복수의 상기 제 1 보호 트랜지스터 및 복수의 상기 제 2 보호 트랜지스터를 제어하는 제 1 제어 회로를 더 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제 11 항에 있어서,
    상기 제 1 제어 회로에 의해 상기 제 1 보호 트랜지스터를 제어함으로써 상기 복수의 비트 선을 상기 열 디코더로부터 전기적으로 분리하고, 상기 제 1 제어 회로에 의해 상기 제 2 보호 트랜지스터를 제어함으로써 상기 복수의 제 2 워드 선을 상기 제 1 행 디코더로부터 전기적으로 분리하고, 상기 전압 인가 회로에 의해 상기 복수의 제 1 워드 선에 전압을 인가함으로써, 상기 메모리 셀에 기입된 정보를 소거하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제 11 항에 있어서,
    상기 복수의 제 2 워드 선에 접속되고, 상기 복수의 제 2 워드 선의 전위를 제어하는 제 3 행 디코더를 더 갖고,
    상기 제 3 행 디코더는 상기 제 1 행 디코더보다 내압이 높은 회로에 의해 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제 13 항에 있어서,
    상기 제 1 제어 회로에 의해 상기 복수의 제 2 보호 트랜지스터를 제어함으로써 상기 복수의 제 2 워드 선을 상기 제 1 행 디코더로부터 전기적으로 분리하고, 상기 제 3 행 디코더에 의해 하나의 상기 제 2 워드 선에 선택적으로 제 1 전압을 인가하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 2 전압을 선택적으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 제 3 전압을 선택적으로 인가하며, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제 11 항에 있어서,
    각각의 행에서의 상기 제 2 워드 선과 상기 소스 선 사이에 설치된 바이패스 트랜지스터와,
    복수의 상기 바이패스 트랜지스터를 제어하는 제 2 제어 회로를 더 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제 15 항에 있어서,
    상기 제 1 제어 회로에 의해 상기 복수의 제 2 보호 트랜지스터를 제어함으로써 상기 복수의 제 2 워드 선을 상기 제 1 행 디코더로부터 전기적으로 분리하고, 상기 제 2 제어 회로에 의해 상기 복수의 바이패스 트랜지스터를 제어함으로 써, 각각의 행에서의 상기 제 2 워드 선과 상기 소스 선을 서로 전기적으로 접속하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선 및 하나의 상기 제 2 워드 선에 제 1 전압을 선택적으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선에 상기 제 1 전압보다 높은 제 2 전압을 선택적으로 인가하며, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제 11 항에 있어서,
    각각의 행에서의 상기 제 2 워드 선과 상기 제 1 워드 선 사이에 설치된 바이패스 트랜지스터와,
    복수의 상기 바이패스 트랜지스터를 제어하는 제 2 제어 회로를 더 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제 17 항에 있어서,
    상기 제 1 제어 회로에 의해 상기 복수의 제 2 보호 트랜지스터를 제어함으로써 상기 복수의 제 2 워드 선을 상기 제 1 행 디코더로부터 전기적으로 분리하고, 상기 제 2 제어 회로에 의해 상기 복수의 바이패스 트랜지스터를 제어함으로써, 각각의 행에서의 상기 제 1 워드 선과 상기 제 2 워드 선을 서로 전기적으로 접속하고, 상기 제 2 행 디코더에 의해 하나의 상기 소스 선에 제 1 전압을 선택적 으로 인가하고, 상기 전압 인가 회로에 의해 하나의 상기 제 1 워드 선 및 하나의 상기 제 2 워드 선에 제 2 전압을 선택적으로 인가하며, 상기 열 디코더에 의해 하나의 상기 비트 선을 선택적으로 접지함으로써, 선택된 상기 메모리 셀에 정보를 기입하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 불순물 확산층은 N형의 불순물 확산층으로 이루어지고,
    상기 제 2 불순물 확산층은 N형의 다른 불순물 확산층으로 이루어지며,
    상기 제 1 불순물 확산층이 형성된 영역을 포함하는 영역에 P형의 도펀트 불순물이 도입되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    서로 인접하는 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 상기 소스가, 공통의 상기 소스 선에 의해 접속되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
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