KR20090046734A - 반도체 장치의 제작 방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 대면적화를 하나의 과제로 한다. 또는, 대면적화에 있어서 생기는 문제점을 해결하는 것을 하나의 과제로 한다. 또는, 상기 반도체 기판을 사용한 반도체 장치의 신뢰성을 향상하는 것을 과제의 하나로 한다.
반도체 기판의 대면적화를 도모하기 위해서, 베이스 기판으로서 유리 기판 등의 절연 표면을 갖는 기판을 사용한다. 그리고, 상기 베이스 기판에 대형의 반도체 기판을 사용하여 단결정 반도체층을 형성한다. 또, 베이스 기판에는 복수의 단결정 반도체층을 형성하는 것이 바람직하다. 그 후, 단결정 반도체층을, 패터닝에 의해 복수의 단결정 반도체 영역으로 잘라 나눈다. 그리고, 표면의 평탄성을 향상하고, 결함을 저감하기 위해서, 단결정 반도체 영역에 대하여 레이저 광을 조사하거나, 또는 가열 처리를 실시한다. 상기 단결정 반도체 영역의 둘레 가장자리부는 반도체 소자로서 사용하지 않고서, 중앙부를 반도체 소자로서 사용한다.
단결정 반도체 기판, 대면적화, 적층 구조, 손상 영역, 유기실란가스
Description
본 발명은 SOI(Silicon on Insulator) 구조의 반도체 장치, 및 그 제작 방법에 관한 것이다. 또, 본 명세서중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하는 것으로 한다.
최근에 들어, LSI 기술이 비약적인 진보를 이루는 중에서, 고속화, 저소비 전력화를 실현할 수 있는 SOI 구조가 주목되고 있다. 이러한 기술은, 종래, 벌크 단결정 실리콘으로 형성되어 있던 전계 효과 트랜지스터(FET; Field Effect Transistor)의 활성 영역(채널 형성 영역)을, 단결정 실리콘 박막으로 하는 기술이다. SOI 구조를 사용하여 MOS형 전계 효과 트랜지스터를 제작하면, 종래의 벌크 단결정 실리콘 기판을 사용하는 경우보다도 기생 용량을 작게 할 수 있고, 고속화에 유리해지는 것이 알려져 있다.
S0I 구조를 갖는 기판(이하, S0I 기판이라고도 함)으로서는, SIM0X 기판, 접합 기판 등을 들 수 있다. 예를 들면 SIM0X 기판은, 단결정 실리콘 기판에 산소 이온을 주입하고, 1300℃ 이상에서 열처리하여 매립 산화막(BOX; Buried Oxide)층을 형성함으로써, 표면에 단결정 실리콘 박막을 형성하여 SOI 구조를 얻고 있다. SIM0X 기판에서는, 산소 이온의 주입을 정밀하게 제어할 수 있기 때문에 단결정 실리콘 박막을 균일한 두께로 제어성 좋게 형성할 수 있지만, 산소 이온의 주입에 장시간을 요하기 때문에 시간 및 비용에 문제가 있다. 또한, 산소 이온의 주입 시에, 단결정 실리콘 박막에 대미지를 주어 버릴 수 있다는 문제도 있다.
접합 기판은, 산화막을 개재하여 2장의 단결정 실리콘 기판(베이스 기판 및 본드 기판)을 접합하고, 한쪽의 단결정 실리콘 기판(본드 기판)을 이면(접합한 면이 아닌 면)으로부터 연삭·연마하여, 박막화함으로써, 단결정 실리콘 박막을 형성하여 SOI 구조를 얻고 있다. 연삭·연마에서는 균일하고 얇은 단결정 실리콘 박막을 형성하는 것이 어렵기 때문에, 스마트 컷(등록 상표)이라고 불리는 수소 이온 주입을 이용하는 박막화 기술도 제안되어 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 일본 공개특허공보 제(평)5-211128호
SOI 기판을 사용한 반도체 장치의 생산성을 향상하고, 또한, 대형의 반도체 장치의 제공을 가능하게 하기 위해서, SOI 기판의 대면적화가 요구되고 있다. 그런데, 종래의 SOI 기판에서는 베이스 기판으로서 단결정 실리콘 웨이퍼를 사용하고 있어, 대면적화를 도모하는 것은 어려웠다. 상기 문제점을 감안하여, 본 발명은 반도체 기판(SOI 기판)의 대면적화를 하나의 과제로 한다. 또는, 대면적화 시에 있어서 생기는 문제점을 해결하는 것을 하나의 과제로 한다. 또는, 상기 반도체 기판을 사용한 반도체 장치의 신뢰성을 향상시키는 것을 하나의 과제로 한다.
본 발명은 베이스 기판에, 절연층을 개재하여, 제작되어야 할 표시 장치의 화면의 대각(對角) 치수보다도 큰 단결정 반도체층을 형성하고, 상기 단결정 반도체층으로 표시 장치를 구성하는 트랜지스터 등의 소자를 형성한다. 상기 소자가 형성되는 영역에는, 단결정 반도체층과 함께 베이스 기판에 접합된 절연층을 잔존시킨다. 즉, 베이스 기판에 절연층을 개재하여 단결정 반도체층을 형성하고, 상기 단결정 반도체층의 내측 영역을 사용하여, 상기 절연층을 잔존시킨 채로 표시 장치를 제작하는 것을 요지로 한다.
본 발명에서는 SOI 기판(이하, 단지 「반도체 기판」이라고도 함)의 대면적화를 도모하기 위해서, 베이스 기판으로서 유리 기판 등의 절연 표면을 갖는 기판을 사용한다. 그리고, 상기 베이스 기판에 단결정 반도체층을 형성한 구조의 반도 체 기판을 제작한다. 또, 베이스 기판에는 복수의 단결정 반도체층을 형성하는 것이 바람직하다. 여기에서, 단결정 반도체층은 비교적 대형이다. 구체적으로는, 대각선의 길이가 6인치(150mm) 이상(바람직하게는 10인치(250mm) 이상)의 직사각형의 단결정 반도체 기판을 사용하여, 상기 단결정 반도체층을 형성한다. 즉, 단결정 반도체층도 대각선의 길이가 6인치(150mm) 이상(바람직하게는 10인치(250mm) 이상)의 직사각형이 된다. 상기 직사각형의 단결정 반도체 기판은, 직경 8인치(200mm) 이상(바람직하게는 12인치(300mm) 이상)의 원형의 단결정 반도체 기판을 가공함으로써 형성할 수 있다.
또, 베이스 기판 위에 단결정 반도체층을 형성한 직후에 있어서는, 단결정 반도체층의 표면 요철이 크고, 또한, 단결정 반도체층 중에는 결함이 많이 존재한다. 이러한 문제를 해결하기 위한 방책으로서는, 연삭·연마(예를 들면, 화학적 기계적 연마(CMP))를 들 수 있지만, 상기 방법은 대면적 기판에는 적합하지 않다. 그래서, 본 발명에서는, 표면의 평탄성을 향상하고, 결함을 저감하기 위해서, 단결정 반도체층에 대하여 레이저 광을 조사한다. 또는, 레이저 광의 조사 처리 대신에, RTA(Rapid Thermal Annealing)법 등을 사용한 가열 처리를 하여도 좋다. 물론, 레이저 광의 조사와 가열 처리를 조합하여 행하여도 좋다.
상술한 바와 같이, 단결정 반도체층에 대하여 레이저 광의 조사 처리나 가열 처리를 실시하는 경우에는, 베이스 기판과 단결정 반도체층의 열팽창 계수의 상이함으로부터 열 응력이 생겨, 접합 계면에서의 결함이 증대한다는 문제가 생긴다. 또한, 열 응력에 의한 막 벗겨짐의 문제도 있다. 이러한 문제는, 본 발명과 같이, 형성되는 단결정 반도체층이 대형화될수록 심각해진다. 그래서, 본 발명에서는, 레이저 광의 조사 처리 전 또는 가열 처리 전에, 단결정 반도체층을 패터닝한다. 보다 구체적으로는, 단결정 반도체층을, 패터닝에 의해 일정한 면적 이상, 또한 일정한 면적 이하의, 복수의 단결정 반도체 영역으로 잘라 나눈다. 이 때, 단결정 반도체층의 하지층으로서 형성되어 있는 절연층은 패터닝하지 않고서 잔존시키는 것이 바람직하다.
또, 단결정 반도체 영역에 대하여 레이저 광을 조사함으로써, 단결정 반도체 영역의 둘레 가장자리부(단부)에서는 반도체 특성(예를 들면, 평탄성)이 저하된다. 따라서, 상기 반도체 특성이 저하되는 부분을 사용하지 않고서 반도체 소자(예를 들면, 트랜지스터)를 제작하는 것이 바람직하다. 구체적으로는, 반도체 영역의 1변의 길이(La)에 대하여, 양 단부의 길이(Lb)에 상당하는 영역을 제거하고, 잔존한 영역을 사용하여 반도체 소자를 제작한다. 여기에서, Lb는, La의 10% 이상 20% 이하로 하는 것이 바람직하다.
본 발명의 반도체 장치의 제작 방법의 하나는, 단결정 반도체 기판의 주표면에 이온을 조사하고, 단결정 반도체 기판중에 손상 영역을 형성하고, 단결정 반도체 기판의 주표면에, 제 1 절연층을 형성하고, 제 1 절연층의 표면에, 접합층으로서 기능하는 제 2 절연층을 형성하고, 제 2 절연층과, 절연 표면을 갖는 기판을 접합시켜, 단결정 반도체 기판을, 손상 영역에서 분리시킴으로써, 절연 표면을 갖는 기판 위에 단결정 반도체층을 형성하고, 단결정 반도체층을 패터닝하여, 복수의 단결정 반도체 영역으로 분리하고, 복수의 단결정 반도체 영역에 대하여, 레이저 광 의 조사 처리 또는 가열 처리를 실시하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법의 다른 하나는, 복수의 단결정 반도체 기판의 주표면에 이온을 조사하고, 복수의 단결정 반도체 기판중에 손상 영역을 형성하고, 복수의 단결정 반도체 기판의 주표면에, 제 1 절연층을 형성하고, 제 1 절연층의 표면에, 접합층으로서 기능하는 제 2 절연층을 형성하고, 제 2 절연층과, 절연 표면을 갖는 기판을 접합시켜, 복수의 단결정 반도체 기판을, 손상 영역에서 분리시킴으로써, 절연 표면을 갖는 기판 위에 복수의 단결정 반도체층을 형성하고, 복수의 단결정 반도체층을 패터닝하여, 단결정 반도체층의 각각을 복수의 단결정 반도체 영역으로 분리하고, 복수의 단결정 반도체 영역에 대하여, 레이저 광의 조사 처리 또는 가열 처리를 실시하는 것을 특징으로 한다.
상기에 있어서, 제 1 절연층은, 산화규소, 질화규소, 산화질화규소, 질화산화규소의 어느 하나를 포함하는 것이 바람직하다. 또한, 제 1 절연층은, 적층 구조에 의해 형성되어도 좋다. 예를 들면, 단결정 반도체 기판의 주표면측으로부터, 산화규소 또는 산화질화규소와, 질화규소 또는 질화산화규소의 적층 구조로 할 수 있다.
또한, 상기에 있어서, 제 1 절연층을 잔존시키도록, 단결정 반도체층의 패터닝을 하는 것이 바람직하다. 또한, 복수의 단결정 반도체 영역의 각각의 면적은, 반도체 소자(예를 들면, 트랜지스터)를 1 내지 104개 정도 제작할 수 있는 면적으로 한다. 구체적으로는, 예를 들면, 1㎟ 이상 10000㎟ 이하(바람직하게는 25㎟ 이상 2500㎟ 이하, 더욱 바람직하게는 100㎟ 이상 150㎟ 이하)로 하면 좋다. 또한, 직사각형의 단결정 반도체 영역의 각 변에 대하여, 그 길이의 10% 내지 20% 길이에 해당하는 부분을, 그 양 단부로부터 제거하고, 잔존하는 영역(즉 중앙부)을 사용하여 반도체 소자를 제작하면 좋다.
또한, 상기에 있어서, 제 2 절연층은, 예를 들면, 유기실란가스를 사용하여 화학기상 성장법에 의해 형성할 수 있다. 또한, 단결정 반도체 기판으로서는, 직경이 300mm(12인치) 이상의 원형의 단결정 반도체 기판을 직사각형으로 가공한 것을 사용하는 것이 바람직하다. 보다 구체적으로는, 그 대각선의 길이를 250mm 이상으로 하면 좋다.
상기 반도체 장치의 제작 방법을 사용하여 여러 가지의 반도체 장치를 제작할 수 있다. 또한, 상기 반도체 장치를 사용하여, 여러 가지의 전자기기를 제공할 수 있다.
또, 상기에 있어서, 단결정 반도체란, 결정 구조가 일정한 규칙성을 갖고 형성되어 있고, 어떤 부분에 있어서도 결정축이 동일한 방향을 향하고 있는 반도체를 말한다. 요컨대, 결함의 다소에 대해서는 묻지 않는다.
본 발명에 의해, 반도체 기판의 대면적화를 도모할 수 있다. 즉, 대형의 반도체 장치를 제공하는 것이 가능해진다. 또한, 반도체 기판을 대형화함으로써, 반도체 장치의 생산성이 향상된다. 또한, 단결정 반도체층에 대하여 레이저 광을 조사함으로써, 단결정 반도체층 표면의 평탄성이 향상되어, 결함이 저감된다. 가열 처리를 실시하는 경우에는, 레이저 광의 조사에서는 수복할 수 없는 미세한 결함을 수복할 수 있다.
또한, 레이저 광의 조사 처리 전 또는 가열 처리 전에 단결정 반도체층을 패터닝함으로써, 열 응력에 의한 결함의 증대 및 열 응력에 의한 막 벗겨짐의 문제를 해소할 수 있다. 또한, 패터닝 시에, 단결정 반도체층의 하지층으로서 형성되어 있는 절연층을 잔존시킴으로써, 베이스 기판으로부터의 오염 물질(불순물 원소등)이 반도체층에 침입하는 것을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 레이저 광의 조사나 가열 처리에 의해서 반도체 특성이 저하되는 영역을 사용하지 않는 것에 의해, 반도체 소자의 특성을 향상시키고, 우수한 반도체 장치를 제공할 수 있다.
이하에, 본 발명을 설명한다. 본 발명은 많은 다른 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 실시 형태나 실시예의 기재 내용에 한정하여 해석되지 않는다. 또한, 다른 도면 간에서 같은 부호가 붙어 있는 요소는 같은 요소를 표시하고 있으며, 재료, 형상, 제작 방법 등에 대하여 반복되는 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 반도체 장치의 제작 방법의 일례에 관해서 설명한다.
먼저, 반도체 장치에 사용하는 반도체 기판(SOI 기판)의 제작 방법에 관해서, 도 1 내지 도 3을 참조하여 설명한다.
먼저, 베이스 기판(100)을 준비한다(도 1a 참조). 베이스 기판(100)에는, 액정 표시 장치 등에 사용되어 있는 투광성을 갖는 유리 기판을 사용할 수 있다. 유리 기판으로서는, 변형점이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 것을 사용하면 좋지만, 이것에 한정되지 않는다. 또, 유리 기판으로는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 보로 실리케이트 유리, 바륨 보로 실리케이트 유리 등의 유리재료가 사용된다.
또, 베이스 기판(100)으로서는, 유리 기판 외에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판 등을 사용할 수도 있다.
또, 베이스 기판(100)의 표면에 절연층을 형성하여도 좋다. 상기 절연층을 구성하는 재료로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 산화게르마늄, 질화게르마늄, 산화질화게르마늄, 질화산화게르마늄 등의, 규소 또는 게르마늄을 조성에 포함하는 절연 재료를 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물, 질화알루미늄 등의 금속의 질화물, 산화질화알루미늄 등의 금속의 산화질화물, 질화산화알루미늄 등의 금속의 질화산화물을 사용할 수도 있다.
또, 본 명세서에 있어서, 산화질화물이란, 그 조성에 있어서, 질소보다도 산소의 함유량(원자수)이 많은 것을 나타내고, 예를 들면, 산화질화규소란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 규소가 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 말한다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다도 질소의 함유량(원자수)이 많은 것을 나타내고, 예를 들면, 질화산화규소란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 규소가 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위로 포함되는 것을 말한다. 단지, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우를 말한다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 초과하지 않는다.
다음에, 반도체 기판(110)을 준비한다(도 1b 참조). 여기에서, 도 1b는 반도체 기판(110)의 단면도이다. 반도체 기판(110)을 박편화한 반도체층을 베이스 기판(100)에 접합함으로써, 반도체 기판이 제작된다. 반도체 기판(110)으로서는 단결정 반도체 기판을 사용하는 것이 바람직하지만, 다결정 반도체 기판을 사용할 수도 있다. 또한, 실리콘, 게르마늄, 실리콘-게르마늄, 탄화실리콘 등의 제 14 족 원소로 이루어지는 반도체 기판을 사용할 수 있다. 물론, 갈륨비소, 인듐인 등의 화합물 반도체로 이루어지는 반도체 기판을 사용하여도 좋다. 본 실시 형태에 있어서는, 반도체 기판(110)으로서, 단결정 실리콘 기판을 사용한다. 반도체 기판(110)의 사이즈에 제한은 없지만, 8인치(200mm) 이상(예를 들면, 12인치(300mm), 18인치(450mm) 등)의 원형의 반도체 기판을, 직사각형으로 가공하여 사용하는 것이 바람직하다. 또, 도 2에는, 원형의 반도체 기판(200)을, 직사각형의 반도체 기 판(110)으로 가공한 모양을 도시한다. 여기에서, 원형의 반도체 기판(200)은 오리엔테이션(orientation) 플랫(202)을 갖고 있지만, 본 발명에 있어서는, 반도체층의 면방위나 결정축의 방향은 특히 한정되지 않는다.
또, 원형의 반도체 기판(200)을 직사각형으로 가공할 때는, 대각선의 길이가 원형의 반도체 기판의 직경과 같은 정도가 되도록 직사각형의 반도체 기판(110)을 절단하는 것이 바람직하다. 이로써, 반도체 기판(200)을 최대한으로 이용할 수 있다. 예를 들면, 직경 8인치(200mm)의 원형의 반도체 기판으로부터는, 대각선의 길이가 6인치(150mm) 이상 8인치 이하의 직사각형의 반도체 기판을 제작할 수 있다. 또한, 직경 12인치(300mm)의 원형의 반도체 기판으로부터는, 대각선의 길이가 10인치(250mm) 이상 12인치 이하의 직사각형의 반도체 기판을 제작할 수 있다. 또, 사용하는 반도체 기판(200)의 사이즈가 커짐에 따라서, 반도체 기판(110)으로서 이용할 수 없는 영역은 커진다. 상기 영역을 폐기하는 것은 비용 면에서 바람직하지 않기 때문에, 상기 영역을 직사각형의 반도체 기판(204) 등으로 가공하여, 재이용하면 좋다.
또, 후 공정에서, 베이스 기판(100)과 복수의 반도체 기판(110)을 접합하게 된다. 따라서, 반도체 기판(110)을 복수 준비하고, 이하에 제시하는 공정을 복수회 행하거나 또는 복수 병렬하여 행함으로써, 복수의 반도체 기판(110)을 준비해 두면 좋다. 또한, 본 실시 형태에 있어서는, 베이스 기판(100)을 준비한 후, 반도체 기판(110)을 처리하는 구성으로 하고 있지만, 이것은 설명의 편의를 위해서이며, 본 발명이 상기 순서에 한정하여 해석되지 않는다.
반도체 기판(110)을 세정한 후, 반도체 기판(110) 표면에, 절연층(112)을 형성한다(도 1c 참조). 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 그 두께는 10nm 이상 400nm 이하로 하면 좋다.
절연층(112)을 구성하는 재료로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 산화게르마늄, 질화게르마늄, 산화질화게르마늄, 질화산화게르마늄 등의, 규소 또는 게르마늄을 조성에 포함하는 절연 재료를 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물, 질화알루미늄 등의 금속의 질화물, 산화질화알루미늄 등의 금속의 산화질화물, 질화산화알루미늄 등의 금속의 질화산화물을 사용할 수도 있다.
절연층(112)의 형성방법으로서는, CVD법, 스퍼터법, 반도체 기판(110)의 산화(또는 질화)에 의한 방법 등을 들 수 있다.
베이스 기판(100)에 알칼리 금속 또는 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 베이스 기판(100)으로부터, 반도체층으로 확산되는 것을 방지할 수 있는 층을 적어도 1층 이상 형성하는 것이 바람직하다. 이러한 층에 사용할 수 있는 재료로서는, 질화규소, 질화산화규소, 질화알루미늄 또는 질화산화알루미늄 등이 있다. 이러한 재료를 사용함으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들면, 절연층(112)을 단층 구조의 배리어층으로서 형성하는 경우에는, 질화규소, 질화산화규소, 질화알루미늄 또는 질화산화알루미늄을 사용하여, 두께 10nm 이상 200nm 이하의 절연층을 형성하면 좋다.
또한, 절연층(112)을 배리어층으로서 기능시키고, 2층 구조로 하는 경우에는, 예를 들면, 산화규소와 질화규소의 적층 구조, 산화질화규소와 질화규소의 적층 구조, 산화규소와 질화산화규소의 적층 구조, 산화질화규소와 질화산화규소의 적층 구조 등을 채용할 수 있다. 이 경우, 앞서 기재한 재료(산화규소 또는 산화질화규소)로 이루어지는 층을 반도체 기판(110)에 접하도록 형성한다. 이것은, 블로킹 효과가 높은 재료(질화규소 또는 질화산화규소)로 이루어지는 층의 내부 응력이 반도체층에 작용하지 않도록 하기 위해서이다. 여기에서, 각 층의 두께는 10nm 이상 200nm 이하로 할 수 있다.
본 실시 형태에서는, 반도체 기판(110)에 접하는 층을, 프로세스 가스로 하여 SiH4 및 N2O를 사용하여 플라즈마 CVD법으로 형성한 산화질화규소로 이루어지는 층으로 하고, 블로킹 효과가 높은 층을, 프로세스 가스로 하여 SiH4 및 NH3을 사용하여 플라즈마 CVD법으로 형성한 질화산화실리콘으로 이루어지는 층으로 한 2층 구조를 사용한다.
다음에, 절연층(112)을 통하여, 전계에서 가속된 이온으로 이루어지는 이온빔(130)을 반도체 기판(110)에 조사하고, 반도체 기판(110)의 표면으로부터 소정의 깊이의 영역에, 손상 영역(114)을 형성한다(도 1d 참조). 이온빔의 조사전에 절연층(112)을 형성함으로써, 이온 조사 시의 반도체 기판(110)의 오염을 방지하고, 또한, 조사되는 이온의 충격으로 반도체 기판(110)이 손상되는 것을 방지할 수 있다. 손상 영역(114)이 형성되는 영역의 깊이는, 이온빔(130)의 가속 에너지와 이온 빔(130)의 입사각에 의해서 제어할 수 있다. 즉, 이온의 평균 침입 깊이와 같은 정도의 깊이 영역에 손상 영역(114)이 형성된다.
상술한 손상 영역(114)이 형성되는 깊이에 의해, 반도체 기판(110)으로부터 분리되는 반도체층의 두께가 결정된다. 손상 영역(114)이 형성되는 깊이는, 반도체 기판(110)의 표면으로부터 50nm 이상 500nm 이하이고, 바람직하게는 50mm 이상 200nm 이하이다.
이온을 반도체 기판(110)에 조사할 때는, 이온 주입 장치 또는 이온 도핑 장치를 사용할 수 있다. 이온 주입 장치에서는, 소스 가스를 여기하여 이온종을 생성하고, 생성된 이온종을 질량 분리하고, 소정의 질량을 갖는 이온종을 피처리물에 주입한다. 이온 도핑 장치는, 프로세스 가스를 여기하여 이온종을 생성하고, 생성된 이온종을 질량 분리하지 않고서 피처리물에 조사한다. 또, 질량 분리 장치를 구비하고 있는 이온 도핑 장치에서는, 이온 주입 장치와 마찬가지로, 질량 분리를 수반하는 이온 조사가 가능하다.
이온 도핑 장치를 사용하는 경우의 이온 조사 공정은, 예를 들면, 이하의 조건으로 할 수 있다.
·가속 전압 10kV 이상 100kV 이하(바람직하게는 30kV 이상 80kV 이하)
·도즈량 1×1016/㎠ 이상 4×1016/㎠ 이하
·빔 전류 밀도 2 ㎂/㎠ 이상(바람직하게는 5 ㎂/㎠ 이상, 더욱 바람직하게는 10 ㎂/㎠ 이상)
이온 도핑 장치를 사용하는 경우, 이온 조사 공정의 소스 가스로는 수소를 포함하는 가스를 사용할 수 있다. 상기 가스를 사용함으로써 이온종으로서 H+, H2 +, H3 +를 생성할 수 있다. 상기 가스를 소스 가스로서 사용하는 경우에는, H3 +를 많이 주입하는 것이 바람직하다. H3 + 이온을 많이 주입함으로써, H+, H2 +를 주입하는 것보다도 이온의 조사 효율이 향상된다. 요컨대, 이온 조사에 걸리는 시간을 단축할 수 있다. 또한, 손상 영역(114)에서의 분리가 더욱 용이해진다. 또한, H3 +를 사용함으로써, 이온의 평균 침입 깊이를 얕게 할 수 있기 때문에, 손상 영역(114)을 보다 얕은 영역에 형성할 수 있다.
이온 주입 장치를 사용하는 경우에는, 질량 분리에 의해, H3 + 이온이 주입되도록 하는 것이 바람직하다. 물론, H2 +를 주입하여도 좋다. 단지, 이온 주입 장치를 사용하는 경우에는, 이온종을 선택하여 주입하기 때문에, 이온 도핑 장치를 사용하는 경우와 비교하여, 이온의 조사 효율이 저하되는 경우가 있다.
이온 도핑 장치를 사용하는 경우는, 이온빔(130)에, H+, H2 +, H3 +의 총량에 대하여 H3+ 이온이 70% 이상 포함되도록 하는 것이 바람직하다. H3 + 이온의 비율은 80% 이상으로 하는 것이 더욱 바람직하다. 이와 같이 H3 +의 비율을 높여 둠으로써, 손상 영역(114)에 1×1020atoms/㎤ 이상의 농도로 수소를 포함시키는 것이 가능하다. 또, 손상 영역(114)에 5×1020atoms/㎤ 이상의 수소를 포함시킴으로써, 반도체층의 분리가 용이해진다.
이온 조사 공정의 소스 가스로는 수소를 포함하는 가스 외에, 헬륨이나 아르곤 등의 희가스, 불소 가스나 염소 가스로 대표되는 할로겐 가스, 불소 화합물 가스(예를 들면, BF3) 등의 할로겐 화합물 가스로부터 선택된 1종 또는 복수 종류의 가스를 사용할 수 있다. 소스 가스로 헬륨을 사용하는 경우는, 질량 분리를 하지 않아도, He+ 이온의 비율이 높은 이온빔(130)을 만들어낼 수 있다. 이러한 이온빔(130)을 사용함으로써, 손상 영역(114)을 효율이 좋게 형성할 수 있다.
또한, 이온 조사 공정을 복수회 행함으로써, 손상 영역(114)을 형성할 수도 있다. 이 경우, 이온 조사 공정마다 소스 가스를 다르게 하여도 좋고, 같은 소스 가스를 사용하여도 좋다. 예를 들면, 소스 가스로서 희가스를 사용하여 이온을 조사한 후, 수소를 포함하는 가스를 소스 가스로서 사용하여 이온을 조사할 수 있다. 또한, 처음에 할로겐 가스 또는 할로겐 화합물 가스를 사용하여 이온을 조사하고, 다음에, 수소 가스를 포함하는 가스를 사용하여 이온을 조사할 수도 있다.
이하에 있어서, 본 발명의 특징의 하나인 이온의 조사 방법에 관해서 고찰한다.
본 발명에서는, 수소(H)에 유래하는 이온(이하 「수소 이온종」이라고 부름)을 단결정 반도체 기판에 대하여 조사하고 있다. 보다 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 원재료로서 사용하고, 수소 플라즈마를 발생시켜, 상기 수소 플라즈마중의 수소 이온종을 단결정 반도체 기판에 대하여 조사하고 있다.
(수소 플라즈마중의 이온)
상기와 같은 수소 플라즈마중에는, H+, H2 +, H3 +와 같은 수소 이온종이 존재한다. 여기에서, 각 수소 이온종의 반응 과정(생성 과정, 소멸 과정)에 관해서, 이하에 반응식을 열거한다.
e+H→e+ H++e …(1)
e+ H2→e+ H2 ++e …(2)
e+H2 →e+(H2)*→e+H+H …(3)
e+H2 +→e+(H2 +)*→e+H++H …(4)
H2 ++H2→H3 ++H …(5)
H2 ++H2→H++H+H2 …(6)
e+H3 +→e+H++H+H …(7)
e+H3 +→H2+H …(8)
e+H3 +→H+H+H …(9)
도 10에, 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 도시한다. 또, 도 10에 도시하는 에너지 다이어그램은 모식도에 불과하며, 반응에 따른 에너지의 관계를 엄밀하게 규정하는 것이 아닌 점에 유의하고자 한다.
(H3 +의 생성 과정)
상기한 바와 같이, H3 +는, 주로 반응식(5)에 의해 표시되는 반응 과정에 의해 생성된다. 한편으로, 반응식(5)과 경합하는 반응으로서, 반응식(6)에 의해 표시되는 반응 과정이 존재한다. H3 +가 증가하기 위해서는, 적어도, 반응식(5)의 반응이, 반응식(6)의 반응보다 많이 일어날 필요가 있다(또, H3 +가 감소하는 반응으로서는 그 외에도 (7), (8), (9)가 존재하기 때문에, (5)의 반응이 (6)의 반응보다 많다고 해서, 반드시 H3 +가 증가한다고는 한정하지 않음.). 반대로, 반응식(5)의 반응이, 반응식(6)의 반응보다 적은 경우에는, 플라즈마 중에 있어서의 H3 +의 비율 은 감소한다.
상기 반응식에 있어서의 우변(최우변)의 생성물의 증가량은, 반응식의 좌변(최좌변)으로 나타내는 원료의 밀도나, 그 반응에 따른 속도 계수 등에 의존하고 있다. 여기에서, H2 +의 운동 에너지가 약 11eV보다 작은 경우에는 (5)의 반응이 주요하게 되고(즉, 반응식(5)에 따른 속도 계수가, 반응식(6)에 따른 속도 계수와 비교하여 충분히 커지고), H2 +의 운동 에너지가 약 11eV보다 큰 경우에는 (6)의 반응이 주요하게 되는 것이 실험적으로 확인되어 있다.
하전(荷電) 입자는 전장으로부터 힘을 받아 운동 에너지를 얻는다. 상기 운동 에너지는, 전장에 의한 포텐셜 에너지의 감소량에 대응하고 있다. 예를 들면, 어떤 하전 입자가 다른 입자와 충돌하기까지의 사이에 얻는 운동 에너지는, 그 사이에 통과한 전위차분의 포텐셜 에너지와 같다. 요컨대, 전장중에 있어서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 커지는 경향이 있다. 이러한, 하전 입자에 걸리는 운동 에너지의 증대 경향은, 입자의 평균 자유 행정이 큰 상황, 즉, 압력이 낮은 상황에서 생길 수 있다.
또한, 평균 자유 행정이 작아도, 그 사이에 큰 운동 에너지를 얻을 수 있는 상황이라면, 하전 입자의 운동 에너지는 커진다. 즉, 평균 자유 행정이 작아도, 전위차가 큰 상황이면, 하전 입자가 가지는 운동 에너지는 커진다고 말할 수 있다.
이것을 H2 +에 적용해 본다. 플라즈마의 생성에 관계되는 챔버 내와 같이 전장의 존재를 전제로 하면, 상기 챔버 내의 압력이 낮은 상황에서는 H2 +의 운동 에너지는 커지고, 상기 챔버 내의 압력이 높은 상황에서는 H2 +의 운동 에너지는 작아진다. 요컨대, 챔버 내의 압력이 낮은 상황에서는 (6)의 반응이 주요하게 되기 때문에, H3 +는 감소하는 경향이 되고, 챔버 내의 압력이 높은 상황에서는 (5)의 반응이 주요하게 되기 때문에, H3 +는 증가하는 경향이 된다. 또한, 플라즈마 생성 영역에서의 전장(또는 전계)이 강한 상황, 즉, 어떤 2점간의 전위차가 큰 상황에서는 H2 +의 운동 에너지는 커지고, 반대의 상황에서는 H2 + 운동 에너지는 작아진다. 요컨대, 전장이 강한 상황에서는 (6)의 반응이 주요하게 되기 때문에 H3 +는 감소하는 경향이 되고, 전장이 약한 상황에서는 (5)의 반응이 주요하게 되기 때문에, H3 +는 증가하는 경향이 된다.
(이온원에 의한 차이)
여기에서, 이온종의 비율(특히 H3 +의 비율)이 다른 예를 제시한다. 도 21 은, 100% 수소 가스(이온원의 압력: 4.7×10-2Pa)로부터 생성되는 이온의 질량 분석 결과를 나타내는 그래프이다. 또, 상기 질량 분석은 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 횡축은 이온의 질량이다. 스펙트럼중, 질량 1, 2, 3의 피크는, 각각, H+, H2 +, H3 +에 대응한다. 세로축은, 스펙트럼의 강도이고, 이온의 수에 대응한다. 도 21에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대비로 나타낸다. 도 21로부터, 상기 이온원에 의해 생성되는 이온의 비율은, H+:H2 +:H3 += 1:1:8 정도가 되는 것을 알 수 있다. 또, 이러한 비율의 이온은, 플라즈마를 생성하는 플라즈마 소스부(이온원)와, 상기 플라즈마로부터 이온빔을 인출하기 위한 인출전극 등으로 구성되는 이온 도핑 장치에 의해서도 얻을 수 있다.
도 22는 도 21과는 다른 이온원을 사용한 경우로서, 이온원의 압력이 대략 3×10-3Pa일 때에, PH3로부터 생성한 이온의 질량 분석 결과를 나타내는 그래프이다. 상기 질량 분석 결과는, 수소 이온종에 착안한 것이다. 또한, 질량 분석은, 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 도 21과 마찬가지로 횡축은 이온의 질량을 나타내고, 질량 1, 2, 3의 피크는, 각각 H+, H2 +, H3 +에 대응한다. 세로축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 22로부터, 플라즈마중의 이온의 비율은 H+:H2 +:H3 +=37:56:7 정도인 것을 알 수 있다. 또, 도 22는 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용하였을 때도, 수소 이온종의 비율은 같은 정도로 된다.
도 22의 데이터를 얻은 이온원의 경우에는, H+, H2 + 및 H3 + 중, H3 +가 7% 정도 밖에 생성되어 있지 않다. 다른 한편, 도 21의 데이터를 얻은 이온원의 경우에는, H+의 비율을 50% 이상(상기 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은, 상기 고찰에 있어서 분명해진 챔버 내의 압력 및 전장에 기인하는 것으로 생각된다.
(H3 +의 조사 메카니즘)
도 21과 같은 복수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온종을 질량 분리하지 않고 단결정 반도체 기판에 조사하는 경우, 단결정 반도체 기판의 표면에는, H+, H2 +, H3 +의 각 이온이 조사된다. 이온의 조사로부터 이온 도입 영역 형성에 걸친 메카니즘을 재현하기 위해서, 이하의 5종류의 모델을 생각한다.
1. 조사되는 이온종이 H+이며, 조사 후도 H+(H)인 경우
2. 조사되는 이온종이 H2 +이며, 조사 후도 H2 +(H2)인 채인 경우
3. 조사되는 이온종이 H2 +이며, 조사 후에 2개의 H(H+)로 분열하는 경우
4. 조사되는 이온종이 H3 +이며, 조사 후도 H3 +(H3)인 채인 경우
5. 조사되는 이온종이 H3 +이며, 조사 후에 3개의 H(H+)로 분열하는 경우.
(시뮬레이션 결과와 실측치의 비교)
상기 모델을 기초로 하여, 수소 이온종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용의 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter: 몬테칼로법에 의한 이온 도입 과정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판)을 사용하고 있다. 또, 계산 관계상, 모델 2에서는 H2 +를 질량 2배의 H+로 치환하여 계산하였다. 또한, 모델 4에서는 H3 +를 질량 3배의 H+로 치환하여 계산하였다. 또한, 모델 3에서는 H2 +를 운동 에너지 1/2의 H+로 치환하고, 모델 5에서는 H+를 운동 에너지 1/3의 H+로 치환하여 계산을 하였다.
또, SRIM는 비정질 구조를 대상으로 하는 소프트웨어이기는 하지만, 고에너지, 고도즈의 조건으로 수소 이온종을 조사하는 경우에는, SRIM을 적용할 수 있다. 수소 이온종과 Si 원자의 충돌에 의해, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 23에, 모델 1 내지 모델 5를 사용하여 수소 이온종을 조사한 경우(H 환산으로 10만개 조사 시)의 계산 결과를 도시한다. 또한, 도 21의 수소 이온종을 조사한 Si 기판중의 수소 농도(SIMS(Secondary Ion Mass Spectroscopy)의 데이터)를 아울러 나타낸다. 모델 1 내지 모델 5를 사용하여 행한 계산의 결과에 대해서는, 세로축을 수소 원자의 수로 표시하고 있고(우측 축), SIMS 데이터에 대해서는, 세로축을 수소 원자의 밀도로 나타낸다(좌측 축). 횡축은 Si 기판 표면으로부터의 깊이이다. 실측치인 SIMS 데이터와, 계산 결과를 비교한 경우, 모델 2 및 모델 4는 분명히 SIMS 데이터의 피크로부터 벗어나 있고, 또한, SIMS 데이터중에는 모델 3에 대응하는 피크도 보이지 않는다. 이 사실로부터, 모델 2 내지 모델 4의 기여는, 상대적으로 작은 것을 알 수 있다. 이온의 운동 에너지가 keV 정도인 것에 대하여, H-H의 결합 에너지는 수eV 정도에 불과한 것을 생각하면, 모델 2 및 모델 4의 기여가 작은 것은, Si 원소와의 충돌에 의해, 대부분의 H2 +나 H3 +가, H+나 H로 분리되어 있기 때문이라고 생각된다.
이상으로부터, 모델 2 내지 모델 4에 관해서는, 이하에서는 고려하지 않는다. 도 24 내지 도 26에, 모델 1 및 모델 5를 사용하여 수소 이온종을 조사한 경우(H 환산으로 10만개 조사 시)의 계산 결과를 도시한다. 또한, 도 21의 수소 이온종을 조사한 Si 기판중의 수소 농도(SIMS 데이터) 및, 상기 시뮬레이션 결과를 SIMS 데이터에 피팅시킨 것(이하 피팅 함수라고 부름)을 아울러 나타낸다. 여기에서, 도 24는 가속 전압을 80kV로 한 경우를 도시하고, 도 25는 가속 전압을 60kV로 한 경우를 도시하고, 도 26은 가속 전압을 40kV로 한 경우를 도시한다. 또, 모델 1 및 모델 5를 사용하여 행한 계산의 결과에 대해서는, 세로축을 수소 원자의 수로 표시하고(우측 축), SIMS 데이터 및 피팅 함수에 대해서는, 세로축을 수소 원자의 밀도로 나타낸다(좌측 축). 횡축은 Si 기판 표면으로부터의 깊이이다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식에 의해 구하기로 하였다. 또, 계산식중, X, Y는 피팅에 관련되는 파라미터이고, V는 체적이다.
[피팅 함수]
= X/V×[모델 1의 데이터]+ Y/V×[모델 5의 데이터]
현실적으로 조사되는 이온종의 비율(H+:H2 +:H3 +=1:1:8 정도)을 생각하면 H2 +의 기여(즉, 모델 3)에 대해서도 고려하여야 하지만, 이하에 제시하는 이유에 의해, 여기에서는 제외하고 생각하였다.
·모델 3에 나타나는 조사 과정에 의해 도입되는 수소는, 모델 5의 조사 과정과 비교하여 약간이기 때문에, 제외하고 생각해도 큰 영향은 없다(SIMS 데이터에 있어서도, 피크가 나타나 있지 않다).
·모델 5와 피크 위치가 가까운 모델 3은, 모델 5에 있어서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의해 은폐될 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 어림하는 것은 곤란하다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고 있고, 결정성에 기인하는 영향을 고려하고 있지 않는 것에 의한 것이다.
도 27에, 상기 피팅 파라미터를 정리한다. 어느 가속 전압에 있어서도, 도입되는 H의 수의 비는, [모델 1]:[모델 5]=1:42 내지 1:45 정도(모델 1에 있어서의 H의 수를 1로 한 경우, 모델 5에 있어서의 H의 수는 42 이상 45 이하 정도)이고, 조사되는 이온종의 수의 비는, [H+(모델 1)]:[H3 +(모델 5)]= 1:14 내지 1:15 정도(모델 1에 있어서의 H+의 수를 1로 한 경우, 모델 5에 있어서의 H3 +의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하고 있지 않는 것이나 비정질 Si라고 가정하여 계산하고 있는 것 등을 생각하면, 실제의 조사에 따른 이온종의 비(H+:H2 +:H3 += 1:1:8 정도)에 가까운 값이 얻어지고 있다고 말할 수 있다.
(H3 +를 사용하는 효과)
도 21에 도시하는 바와 같은 H3 +의 비율을 높인 수소 이온종을 기판에 조사 함으로써, H3 +에 기인하는 복수의 메리트를 누릴 수 있다. 예를 들면, H3 +는 H+나 H 등으로 분리하여 기판내에 도입되기 때문에, 주로 H+나 H2 +를 조사하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이로써, 반도체 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 +가 분리한 후의 H+나 H의 운동 에너지는 작아지는 경향이 있으므로, 얇은 반도체층의 제조에 적합하다.
또, 본 명세서에서는, H3 +를 효율적으로 조사하기 위해서, 도 21에 도시하는 바와 같은 수소 이온종을 조사할 수 있는 이온 도핑 장치를 사용하는 방법에 관해서 설명하고 있다. 이온 도핑 장치는 저가고, 대면적 처리에 우수하기 때문에, 이러한 이온 도핑 장치를 사용하여 H3 +를 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 한편으로, H3 +의 조사를 가장 우위로 생각한다면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
이온 조사에 의해 손상 영역(114)을 형성한 후, 절연층(112) 위에, 접합층(116)을 형성한다(도 1e 참조). 접합층(116)은, 평활한 친수성의 표면을 갖는 층이다. 이러한 접합층(116)으로서는, 화학적인 반응에 의해 형성되는 절연층을 사용하는 것이 바람직하고, 그 중에서도 산화규소를 사용한 절연층을 사용하는 것이 바람직하다. 접합층(116)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 10nm 이상 100nm 이하이고, 더욱 바람직하게는 20nm 이상 50nm 이하이다. 또, 접합층(116)을 형성하는 공정에서, 반도체 기판(110)의 가열 온도는 손상 영역(114)에 도입된 원소나 분자가 이탈하지 않는 온도로 할 필요가 있다. 구체적으로는, 가열 온도는 400℃ 이하로 하는 것이 바람직하다.
접합층(116)으로서, 산화규소로 이루어지는 절연층을 플라즈마 CVD법으로 형성하는 경우에는, 실리콘의 소스 가스로서 유기실란가스를 사용하는 것이 바람직하 다. 산소의 소스 가스로서는 산소(O2) 가스를 사용할 수 있다. 유기실란가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS:화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등을 사용할 수 있다. 또한, 실리콘의 소스 가스로서는 유기실란가스 이외에도, 실란(SiH4)이나 디실란(Si2H6) 등을 사용할 수 있다.
플라즈마 CVD법 이외에도, 열 CVD법을 사용함으로써 산화실리콘막을 형성할 수 있다. 이 경우, 실리콘의 소스 가스로서는 실란(SiH4)이나 디실란(Si2H6) 등을, 산소의 소스 가스로서는 산소(O2) 가스나 일산화이질소(N2O) 가스 등을 사용할 수 있다. 가열 온도는 200℃ 이상 500℃ 이하로 하는 것이 바람직하다.
상기한 방법에 의해 절연층(112), 손상 영역(114), 접합층(116)이 형성된 복수의 반도체 기판(110)을 준비하여, 베이스 기판(100)과 상기 복수의 반도체 기판(110)을 접합한다(도 1f 참조). 구체적으로는, 베이스 기판(100), 및 접합층(116)이 형성된 반도체 기판(110)을 초음파 세정 등의 방법으로 세정하고, 그 후, 베이스 기판(100)과 접합층(116)을 밀착시킨다. 이로써, 베이스 기판(100)과 접합층(116)이 접합한다. 또, 접합의 메카니즘으로서는, 반데르발스 힘(Van der Waal's force)이 관련되는 메카니즘이나, 수소 결합이 관련되는 메카니즘 등이 생각된다.
이와 같이, 접합층(116)으로서, 유기실란을 사용하여 플라즈마 CVD법으로 형성한 산화규소로 이루어지는 층이나, 열 CVD법으로 형성한 산화규소로 이루어지는 층 등을 사용함으로써, 베이스 기판(100)과 접합층(116)을 상온에서 접합할 수 있다. 이로써, 베이스 기판(100)으로서, 유리 기판을 비롯한 내열성이 낮은 기판을 사용하는 것이 가능해진다.
베이스 기판(100)과 접합층(116)의 결합력을 보다 강고한 것으로 하기 위해서, 베이스 기판(100)의 표면을 산소 플라즈마 처리 또는 오존 처리하고, 그 표면을 친수성으로 하여도 좋다. 이 처리에 의해서 베이스 기판(100)의 표면에 수산기가 부가되기 때문에, 접합층(116)과의 접합 계면에 수소 결합을 형성할 수 있다. 또, 베이스 기판(100) 위에 절연층을 형성하는 경우에는, 상기 절연층의 표면을 친수성으로 하는 처리를 하여도 좋다.
베이스 기판(100)과 반도체 기판(110)을 밀착시킨 후에는, 가열 처리 또는 가압 처리를 하여도 좋다. 가열 처리 또는 가압 처리를 함으로써, 베이스 기판(100)과 접합층(116)의 결합력을 향상시킬 수 있다. 가열 처리를 실시하는 경우에는, 베이스 기판의 가열에 의한 팽창, 수축의 영향이 현저하게 나타나지 않는 온도로 하는 것이 바람직하다. 가압 처리를 실시하는 경우에는, 접합 계면에 수직 방향으로 힘이 가해지도록 압력을 가하면 좋다. 가하는 압력은 베이스 기판(100) 및 반도체 기판(110)의 강도를 고려하여 결정할 수 있다.
또, 본 실시 형태에 있어서는, 복수의 반도체 기판(110)을 준비하여 베이스 기판(100)과 접합하는 구성으로 하였지만, 본 발명은 이것에 한정되지 않는다. 예 를 들면, 반도체 기판(110)이 충분히 큰 것이면(예를 들면, 반도체 기판(110)과 베이스 기판(100)이 동등한 크기이면), 1개의 반도체 기판(110)만을 베이스 기판(100)에 접합하는 구성으로 하여도 좋다.
다음에, 반도체 기판(110)을 반도체 기판(118)과 반도체층(120)으로 분리한다(도 1g 참조). 반도체 기판(110)의 분리는, 베이스 기판(100)과 반도체 기판(110)을 접합한 후, 반도체 기판(110)을 가열함으로써 행한다. 이 경우에도, 베이스 기판의 가열에 의한 팽창, 수축의 영향이 현저하게 나타나지 않는 온도로 하는 것이 바람직하다. 예를 들면, 베이스 기판(100)으로서 유리 기판을 사용하는 경우에는, 400℃ 이상 650℃ 이하로 하는 것이 바람직하다.
상술한 바와 같은 가열 처리를 함으로써, 손상 영역(114)에 형성된 미소한 구멍의 체적 변화가 생겨, 손상 영역(114)에 균열이 생긴다. 그 결과, 손상 영역(114)을 따라서 반도체 기판(110)이 분리한다. 접합층(116)은 베이스 기판(100)과 접합하고 있기 때문에, 베이스 기판(100) 위에는 반도체 기판(110)으로부터 분리된 반도체층(120)이 잔존하게 된다. 또한, 이 가열 처리에서, 베이스 기판(100)과 접합층(116)의 접합 계면이 가열되기 때문에, 접합 계면에 공유 결합이 형성되어, 베이스 기판(100)과 접합층(116)의 결합력이 향상된다.
이상에 의해, 베이스 기판(100)에 복수의 반도체층(120)이 형성된 반도체 기판(140)이 제작된다. 반도체 기판(140)은, 베이스 기판(100) 위에, 접합층(116), 절연층(112), 반도체층(120)이 차례로 적층된 다층 구조의 기판이고, 베이스 기판(100)과 접합층(116)의 계면에서 접합이 형성되어 있다. 또한, 베이스 기 판(100) 위에는, 복수의 반도체층(120)이 형성되어 있다.
도 3은, 상기 공정에 의해서 제작된 반도체 기판(140)의 구성예를 도시하는 평면도이다. 도 3a 및 도 3b는, 베이스 기판(100)으로서, 사이즈가 600mm×720mm인 마더유리를 사용하는 경우의 반도체 기판(140)의 구성예이고, 도 3c는 베이스 기판(100)으로서, 사이즈가 730mm×920mm인 제 4 세대의 마더유리를 사용하는 경우의 반도체 기판(140)의 구성예이다. 600mm×720mm의 마더유리 대신에, 620mm×750mm의 마더유리를 사용하여도 좋다. 그 외에도, 680mm×880mm(제 4 세대), 1100mm×1300mm(제 5 세대), 1500mm×1850mm(제 6 세대), 1870mm×2200mm(제 7 세대), 2200mm×2400mm(제 8 세대) 등, 대형 기판을 베이스 기판(100)으로서 사용할 수 있다.
도 3a에서는, 베이스 기판(100) 위에, 2행 2열로 반도체층(120)이 배치되어 있다. 상기 반도체층(120)의 사이즈는, 280mm×350mm이고, 대각선의 길이는 약 18인치이다. 반도체층(120)끼리의 간격은, x 방향(도면 가로방향), y 방향(도면 세로방향), 모두 10mm이고, 베이스 기판(100)의 가장자리로부터 반도체층(120)까지의 거리는, x방향, y방향, 모두 5mm이다. 도 3a에 있어서의 반도체층(120)은, 직경 18인치의 반도체 기판을 직사각형으로 가공한 반도체 기판을 사용하여 형성된다.
도 3b에서는, 베이스 기판(100) 위에, 3행3열로 반도체층(120)이 배치되어 있다. 상기 반도체층(120)의 사이즈는, 184mm×230mm이고, 대각선의 길이는 약 12인치이다. 반도체층(120)끼리의 간격은, x방향, y방향, 모두 10mm이고, 베이스 기판(100)의 가장자리로부터 반도체층(120)까지의 거리는, x방향, y방향, 모두 5mm이 다. 도 3b에 있어서의 반도체층(120)은, 직경 12인치의 반도체 기판을 직사각형으로 가공한 반도체 기판을 사용하여 형성된다.
도 3c에서는, 베이스 기판(100) 위에, 3행 2열에 반도체층(120)이 배치되어 있다. 상기 반도체층(120)의 사이즈는, 280mm×350mm(350mm×280mm)이고, 대각선의 길이는 약 18인치이다. 반도체층(120)끼리의 간격은, x 방향이 10mm, y 방향이 20mm이고, 베이스 기판(100)의 가장자리로부터 반도체층(120)까지의 거리는, x 방향이 10mm, y 방향이 20mm이다. 도 3c에 있어서의 반도체층(120)은, 도 3a의 경우와 같이, 직경 18인치의 반도체 기판을 직사각형으로 가공한 반도체 기판을 사용하여 형성된다.
또, 상술한 반도체 기판(140)의 구성은 일례에 불과하며, 본 발명이 상기 구성에 한정하여 해석되지 않는다. 예를 들면, 반도체층(120)끼리의 간격을 좁혀, 연속적으로 반도체층(120)을 배치하여도 좋다. 또한, 보다 큰 베이스 기판(100)을 사용하여도 좋고, 보다 큰 반도체층(120)을 형성하여도 좋다.
다음에, 반도체 기판(140)의 후 처리 공정에 대하여, 도 4 및 도 5를 참조하여 설명한다.
먼저, 도 1g에 도시하는 상태의 반도체 기판(140)을 준비하고, 반도체층(120) 위에, 반도체층(120)을 패터닝하기 위한 마스크(132)를 형성한다(도 4a 참조). 또, 마스크(132)는, 포토리소그래피법이나 잉크젯법을 사용하여 형성할 수 있다. 여기에서, 마스크의 형상, 면적 등은 임의이지만, 반도체층(120)을 원하는 형상, 면적 등으로 가공할 수 있도록 형성한다.
다음에, 반도체층(120)을 패터닝하고, 복수의 반도체 영역(122)을 형성한다(도 4b 참조). 상기 패터닝은, 드라이 에칭 또는 웨트 에칭에 의해 행할 수 있다. 드라이 에칭은 이방성이 강하고, 웨트 에칭은 등방성이 강하다는 특징을 갖고 있다. 여기에서, 반도체 영역(122)은, 반도체 소자(예를 들면, 트랜지스터)를 1 내지 104개 정도 제작할 수 있는 크기로 하는 것이 바람직하다. 구체적으로는, 예를 들면, 1㎟ 이상 10000㎟ 이하(바람직하게는 25㎟ 이상 2500㎟ 이하, 더욱 바람직하게는 100㎟ 이상 150㎟ 이하) 정도의 면적이 되도록 형성할 수 있다. 반도체 영역(122)이 지나치게 큰 경우에는 열 응력에 기인하는 문제의 해소가 충분하지 않아도, 반도체 영역이 지나치게 작은 경우에는 반도체 소자의 제작이 곤란하게 되기 때문이다. 여기에서, 반도체 영역(122)의 둘레 가장자리부는 후에 제거하게 되기 때문에, 상기 제거영역을 고려하여 반도체 영역(122)의 크기를 결정할 필요가 있다. 또, 반도체 영역(122)끼리의 간격에 대해서는 임의로 결정할 수 있다.
상기 반도체층(120)의 패터닝 시는, 절연층(112)은 패터닝하지 않고서 잔존시키는 것이 바람직하다. 절연층(112)을 패터닝하지 않는 것에 의해, 반도체 영역(122)의 하부에는 배리어층으로서 기능하는 절연층(112)이 존재하게 되고, 베이스 기판(100) 중에 포함되는 불순물 원소(예를 들면, 나트륨이나 칼륨 등의 알칼리 금속이나, 마그네슘, 칼슘 등의 알칼리토류 금속, 철, 구리, 니켈 등의 천이금속)의 반도체층으로의 침입을 방지할 수 있기 때문이다.
상술한 바와 같이, 복수의 반도체 영역(122)을 형성함으로써, 후의 레이저 광의 조사 처리나, 가열 처리에 동반하는 열 응력의 영향을 완화하고, 결함이나 막 벗겨짐의 발생을 억제할 수 있다. 또, 패터닝의 종료 후에는, 마스크(132)는 제거하는 것으로 한다.
상기 공정에 의해 제작된 복수의 반도체 영역(122)에는, 분리공정이나 이온 조사 공정에 기인하는 결함이 존재하고, 또한, 그 표면의 평탄성은 손상되고 있다. 이러한 요철이 있는 반도체 영역(122)의 표면에, 얇고, 또한, 높은 절연 내압의 게이트 절연층을 형성하는 것은 곤란하다. 또한, 반도체 영역(122)의 결함의 존재에 의해, 게이트 절연층과의 계면에서의 국재 준위 밀도가 높아지는 등, 반도체 소자의 성능 및 신뢰성이 저하된다. 따라서, 다음에, 반도체 영역(122)의 표면을 평탄화하고, 결함을 감소시키는 처리를 한다.
본 실시 형태에 있어서, 반도체 영역(122)의 표면의 평탄화, 및 결함의 감소는, 반도체 영역(122)에 레이저 광(134)을 조사함으로써 실현할 수 있다(도 4c 참조). 레이저 광(134)을 반도체 영역(122)의 상면측으로부터 조사함으로써, 반도체 영역(122) 상면을 용융시킨다. 용융 후, 반도체 영역(122)이 냉각, 고화함으로써, 그 상면의 평탄성이 향상하고, 결함이 감소한 반도체 영역(124)이 얻어진다(도 4d 참조). 본 실시 형태에서는, 레이저 광(134)을 사용하고 있기 때문에, 베이스 기판을 가열할 필요가 없고, 베이스 기판(100)의 온도 상승이 억제된다. 따라서, 유리 기판과 같은 내열성이 낮은 기판을 베이스 기판(100)에 사용하는 것이 가능해진다. 또한, 연마처리를 하지 않아도 충분한 평탄성을 확보할 수 있다. 물론, 베이스 기판의 내열 온도의 범위 내에서의 가열을 동반하는 구성으로 하여도 좋다. 베 이스 기판을 가열함으로써, 비교적 낮은 에너지 밀도의 레이저 광을 사용하는 경우라도, 결함의 저감을 효과적으로 진행시킬 수 있다.
또, 레이저 광(134)의 조사에 의한 반도체 영역(122)의 용융은, 부분 용융으로 할 필요가 있다. 완전 용융시킨 경우에는, 액상이 된 반도체 영역(122)에 있어서의 무질서한 핵 발생에 의해, 반도체 영역(122)이 재결정화(미결정화)하게 되고, 반도체 영역(124)의 결정성이 저하되어 버리기 때문이다. 부분 용융시킴으로써, 용융되어 있지 않는 고상 부분으로부터 결정 성장이 진행한다. 이로써, 반도체 영역(122)의 결함을 감소시킬 수 있다. 또, 완전 용융이란, 반도체 영역(122)이 절연층(112)과의 계면까지 용융되어, 액체 상태가 되는 것을 말한다. 다른 한편, 부분 용융이란, 이 경우, 상부는 용융하여 액상이 되지만, 하부는 용융하지 않고서 고상인 채인 것을 말한다.
레이저 광의 조사로는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은, 순간적으로 고에너지의 펄스 레이저 광을 발진할 수 있고, 부분 용융 상태를 만들어내는 것이 용이하게 되기 때문이다. 발진 주파수는, 1Hz 이상 10MHz 이하 정도로 하는 것이 바람직하다. 더욱 바람직하게는, 10Hz 이상 1MHz 이하이다. 상술한 펄스 발진 레이저로서는 Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금증기 레이저 등을 사용할 수 있다. 또, 부분 용융시키기 위해서는 펄스 발진 레이저를 사용하는 것이 바람직하지만, 이것에 한정하여 해석되지 않는다. 즉, 연속 발진 레이저의 사용을 제외하는 것은 아니다. 또, 연속 발진 레이저로서는, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 헬륨카드뮴 레이저 등이 있다.
레이저 광(134)의 파장은, 반도체 영역(122)에 흡수되는 파장으로 할 필요가 있다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정하면 좋다. 예를 들면, 250nm 이상 700nm 이하의 범위로 할 수 있다. 또한, 레이저 광(134)의 에너지 밀도는, 레이저 광(134)의 파장, 레이저 광의 표피 깊이, 반도체 영역(122)의 막두께 등을 고려하여 결정할 수 있다. 예를 들면, 300mJ/㎠ 이상 800mJ/㎠ 이하의 범위로 할 수 있다. 또, 상기 에너지 밀도의 범위는, 펄스 발진 레이저로서 XeCl 엑시머 레이저(파장: 308nm)를 사용한 경우의 일례이다.
또, 이온 조사 공정에서 이온의 침입 깊이를 조절하고, 반도체 영역(122)의 두께를 50nm보다 크게 함으로써, 레이저 광(134)의 에너지 밀도의 조절이 용이하게 된다. 이로써, 레이저 광(134)의 조사에 의한 반도체 영역(122) 표면의 평탄성의 향상, 및 결정성의 향상을, 수율 좋게 실현할 수 있다. 또, 반도체 영역(122)을 두껍게 하면 레이저 광(134)의 에너지 밀도를 높게 할 필요가 생기기 때문에, 반도체 영역(122)의 두께는 200nm 이하로 해 두는 것이 바람직하다.
레이저 광(134)의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기, 또 는 질소 분위기와 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기중에서 레이저 광(134)을 조사하기 위해서는, 기밀성이 있는 챔버 내의 분위기를 제어하고, 상기 챔버 내에서 레이저 광(134)을 조사하면 좋다. 챔버를 사용하지 않은 경우는, 레이저 광(134)의 피조사면에 질소가스 등의 불활성 가스를 분사함으로써, 질소 분위기를 형성할 수도 있다.
또, 질소 등의 불활성 분위기에 있어서 레이저 광(134)을 조사하는 쪽이, 대기분위기에서 조사하는 것보다도 반도체 영역(122)의 평탄성을 향상시키는 효과는 높다. 또한, 대기 분위기보다도 불활성 분위기의 쪽이 균열이나 리지(ridge)의 발생을 억제하는 효과가 높고, 레이저 광(134)의 사용 가능한 에너지 밀도의 범위가 넓어진다. 또, 레이저 광(134)의 조사는, 진공 중에서 행하여도 좋다. 진공 중에서 레이저 광(134)을 조사한 경우에는, 불활성 분위기에 있어서의 조사와 동등한 효과를 얻을 수 있다.
상술한 바와 같이 레이저 광(134)을 조사한 후에는, 반도체 영역(124)의 막두께를 작게 하는 박막화 공정을 행하여도 좋다. 반도체 영역(124)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽 또는 쌍방을 조합한 에칭 처리 또는 엣치백 처리를 적용하면 좋다. 예를 들면, 반도체 기판(110)이 실리콘 기판의 경우, SF6와 O2를 프로세스 가스에 사용한 드라이 에칭 처리에서, 반도체 영역(124)을 얇게 할 수 있다. 반도체 영역의 막두께를 작게 하는 처리는, 레이저 광의 조사전에 행하여도 좋다. 레이저 광의 조사와, 에칭 처리 또는 엣치백 처리를 조합하여 사용함 으로써, 반도체층 표면의 요철, 결함 등을 현저하게 저감할 수 있다.
또한, 레이저 광(134)의 조사 전후의 어느 한쪽 또는 양쪽에 있어서, 베이스 기판(100)의 내열 온도 이하에 있어서의 가열 처리를 실시하여도 좋다. 이로써, 레이저 광(134)의 조사에서는 수복할 수 없는 미세한 결함을 수복할 수 있다. 상기 가열 처리는, 예를 들면, GRTA(Gas Rapid Thermal Annealing)법이나, LRTA(Lamp Rapid Thermal Annealing)법 등의 RTA법을 사용하여 행할 수 있다. 표면의 평탄성 등에 큰 문제가 없는 경우에는, 레이저 광의 조사 대신에, 상기의 가열 처리만을 실시하는 구성으로 하여도 좋다. 물론, 상술한 가열 처리 또는 에칭 처리 또는 엣치백 처리를 항상 사용할 필요는 없다.
본 발명에서는, 대면적의 반도체층을 반도체 영역으로 분리한 후에 레이저 광의 조사 처리 또는 가열 처리를 실시하고 있다. 이로써, 반도체 영역으로 분리하기 전에 레이저 광을 조사하거나 또는 가열 처리를 실시하는 경우와 비교하여, 반도체층과 베이스 기판(또는 절연층 등)의 열팽창 계수의 차이에 의해 생기는 열 응력의 영향을 완화할 수 있다. 요컨대, 열팽창 계수가 다른 재료끼리의 접촉 면적이 클수록, 열 응력의 영향은 커지지만, 반도체층을 패터닝함으로써, 접촉 면적 자체를 작게 하여 열 응력을 저감하고 있다. 또한, 반도체층이 대면적인 경우에는, 단부에 응력이 집중하고, 결함이나 막 벗겨짐의 요인이 되는 경향이 있지만, 반도체층을 반도체 영역으로 분리함으로써(즉, 면적을 저감함으로써), 각 반도체 영역에 응력을 분산시킬 수 있기 때문에, 대면적으로 인해 생기는 응력의 문제를 해소할 수 있다.
이상에 의해, 반도체 영역(124)을 갖는 반도체 기판(142)이 얻어진다(도 4d 참조). 도 5는, 하나의 반도체층(120)으로부터 3행 3열의 반도체 영역(124)을 형성한 구성의 반도체 기판(142)을 도시하는 평면도이다. 도 5에 있어서의 반도체 기판(142)은, 도 3a에 도시한 반도체 기판(140)을 가공한 것에 대응한다. 또, 도 5는 반도체 기판(142)의 일례를 나타낸 것에 불과하며, 본 발명의 반도체 기판(142)이 상기 구성에 한정하여 해석되지 않는다. 특히, 반도체 영역(124)의 형성의 방법(면적, 배치 등)에 대해서는, 적절하게 변경할 수 있다.
다음에, 도 6 내지 도 9를 참조하여, 상기 반도체 기판(142)을 사용한 반도체 장치의 제작 방법에 관해서 설명한다. 여기에서는, 반도체 장치의 일례로서 복수의 트랜지스터로 이루어지는 반도체 장치의 제작 방법에 관해서 설명하기로 한다. 또, 이하에 있어서 나타내는 트랜지스터를 조합하여 사용함으로써, 여러 가지 반도체 장치를 형성할 수 있다.
도 6a는, 도 5에 있어서 도시한 반도체 기판(142)의 일부를 도시하는 평면도이다. 또한, 도 6b는 도 6a의 A-B에서의 단면도이다. 또한, 도 6c는 도 6b에 있어서의 C-D(도 6b의 파선으로 둘러싸인 영역)를 확대한 단면도이다. 또, 도 6c에 있어서는, 반도체 영역(124)의 중앙 부분을 일부 생략한다.
도 6c에서는, 반도체 영역(124)의 단부에, 반도체 특성이 저하된 영역(602)이 존재한다. 상기 영역(602)은, 반도체 영역에 대한 레이저 광의 조사나 가열 처리 등에 의한 용융 재결정화에 의해, 단부에 응력이 잔류함으로써 생기는 것으로 생각된다. 본 발명에서는, 상기 반도체 특성이 저하된 영역(602)을 사용하지 않고 서 트랜지스터를 제작한다. 구체적으로는, 반도체 영역(124)의 1변의 길이(La)에 대하여, 양 단부의 길이(Lb)에 상당하는 영역을 제거하고, 잔존한 영역을 사용하여 트랜지스터를 제작한다. 여기에서, Lb는, La의 10% 이상 20% 이하로 하는 것이 바람직하다.
영역(602)의 제거 및 트랜지스터의 활성층의 제작을 위해, 반도체 영역(124) 위에 마스크(604)를 형성한다(도 6d 참조). 또, 마스크(604)는, 포토리소그래피법이나 잉크젯법을 사용하여 형성할 수 있다. 여기에서, 마스크의 형상, 면적 등은 트랜지스터의 활성층에 맞추어 결정하면 좋지만, 영역(602)을 제거할 수 있도록 형성할 필요가 있다.
그 후, 마스크(604)를 사용하여 반도체 영역(124)을 패터닝하여, 섬형상의 반도체층을 복수 형성한다. 여기에서는, 대표적으로, 반도체층(606) 및 반도체층(608)에 관해서 나타낸다(도 7a 참조). 상기 패터닝은, 드라이 에칭 또는 웨트 에칭에 의해 행할 수 있다. 여기에서, 드라이 에칭은 이방성이 강하고, 웨트 에칭은 등방성이 강하다는 특징을 갖는다. 이러한 특징을 이용하여, 테이퍼 형상이 되도록 섬형상의 반도체층을 형성하여도 좋고, 섬형상의 반도체층의 단부가 둥그스럼함을 띤 형상이 되도록 가공하여도 좋다. 예를 들면, 등방성이 강한 에칭을 사용함으로써, 섬형상의 반도체층의 단부에 둥그스름함을 띨 수 있다. 또한, 소위 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절하고, 원하는 테이퍼 형상이 되도록 섬형상 의 반도체층을 형성할 수도 있다. 테이퍼 형상은, 마스크의 형상에 따라서 제어할 수도 있다. 섬형상의 반도체층이 테이퍼 형상이 되도록 형성됨으로써, 후에 형성되는 절연층이나 도전층의 피복이 양호하게 행하여지기 때문에, 절연층이나 도전층의 단절(段切)을 방지할 수 있다. 또한, 섬형상의 반도체층의 단부가 둥그스름함을 띰으로써, 전계의 집중을 완화하여 반도체 소자에 불량이 생기는 것을 방지할 수 있다.
반도체층(606) 및 반도체층(608)에는, 트랜지스터의 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하여도 좋다. 불순물을 첨가하는 영역, 및 첨가하는 불순물의 종류는, 적절하게 변경할 수 있다. 예를 들면, n 채널형 트랜지스터의 형성 영역에는 p형 불순물을 첨가하고, p 채널형 트랜지스터의 형성 영역에는 n형 불순물을 첨가할 수 있다. 상술한 불순물을 첨가할 때는, 도즈량이 1×1015/㎠ 이상 10×1017/㎠이하 정도가 되도록 하면 좋다.
다음에, 반도체층(606)과 반도체층(608)을 덮도록, 게이트 절연층(610)을 형성한다(도 7b 참조). 여기에서는, 플라즈마 CVD법을 사용하여, 산화규소막을 단층으로 형성하는 것으로 한다. 그 외에도, 산화질화규소, 질화산화규소, 질화규소, 산화하프늄, 산화알루미늄, 산화탄탈 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성함으로써 게이트 절연층(610)으로 하여도 좋다.
플라즈마 CVD법 이외의 제작 방법으로서는, 스퍼터링법이나, 고밀도 플라즈 마 처리에 의한 산화 또는 질화에 의한 방법을 들 수 있다. 고밀도 플라즈마 처리는, 예를 들면, 헬륨, 아르곤, 크립톤, 크세논 등의 희가스와, 산소, 산화질소, 암모니아, 질소, 수소 등의 가스의 혼합 가스를 사용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마에서 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해서, 반도체층의 표면을 산화 또는 질화함으로써, 1nm 이상 20nm 이하, 바람직하게는 2nm 이상 10nm 이하의 절연층을 반도체층에 접하도록 형성한다.
상술한 고밀도 플라즈마 처리에 의한 반도체층의 산화 또는 질화는 고상 반응이기 때문에, 게이트 절연층(610)과, 반도체층(606) 또는 반도체층(608)과의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체층을 직접 산화 또는 질화함으로써, 형성되는 절연층의 두께의 편차를 억제할 수 있다. 또한, 반도체층이 결정성을 갖기 때문에, 고밀도 플라즈마 처리를 사용하여 반도체층의 표면을 고상 반응으로 산화시키는 경우라도, 결정립계에서의 불균일한 산화를 억제하여, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연층을 형성할 수 있다. 이와 같이, 고밀도 플라즈마 처리에 의해 형성된 절연층을 트랜지스터의 게이트 절연층의 일부 또는 전부에 사용함으로써, 특성의 격차를 억제할 수 있다.
플라즈마 처리에 의한 절연층의 제작 방법의 보다 구체적인 일례에 관해서 설명한다. 아산화질소(N2O)를, 아르곤(Ar)을 사용하여 1배 이상 3배 이하(유량비) 로 희석하고, 10Pa 이상 30Pa 이하의 압력하에서 3kW 이상 5kW 이하의 마이크로파(2.45GHz) 전력을 인가하고, 반도체층(606)과 반도체층(608)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm 이상 10nm 이하(바람직하게는 2nm 이상 6nm 이하)의 게이트 절연층(610)의 하층을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 이상 30Pa 이하의 압력하에서 3kW 이상 5kW 이하의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의해 산화질화실리콘막을 형성하고, 게이트 절연층(610)의 상층으로 한다. 이와 같이, 고상 반응과 기상 성장법을 조합하여 게이트 절연층(610)을 형성함으로써, 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연층(610)을 형성할 수 있다. 또, 이 경우에 있어서는, 게이트 절연층(610)은 2층 구조가 된다.
또는, 반도체층(606)과 반도체층(608)을 열산화시킴으로써, 게이트 절연층(610)을 형성하도록 하여도 좋다. 이러한 열산화를 사용하는 경우에는, 내열성이 비교적 높은 베이스 기판을 사용하는 것이 바람직하다.
또, 수소를 포함하는 게이트 절연층(610)을 형성하고, 그 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 함으로써, 게이트 절연층(610) 중에 포함되는 수소를 반도체층(606) 및 반도체층(608) 중으로 확산시키도록 하여도 좋다. 이 경우, 게이트 절연층(610)으로서, 플라즈마 CVD법을 사용한 질화실리콘 또는 질화산화실리콘을 사용할 수 있다. 또, 게이트 절연층의 제작 온도는 350℃ 이하로 하면 좋다. 이와 같이, 반도체층(606) 및 반도체층(608)에 수소를 공급함으로써, 반 도체층(606) 중, 반도체층(608) 중, 게이트 절연층(610)과 반도체층(606)의 계면, 및 게이트 절연층(610)과 반도체층(608)의 계면에서의 결함을 효과적으로 저감할 수 있다.
다음에, 게이트 절연층(610) 위에 도전층을 형성한 후, 상기 도전층을 소정의 형상으로 가공(패터닝)함으로써, 반도체층(606)과 반도체층(608)의 상방에 전극(612)을 형성한다(도 7c 참조). 도전층의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전층은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등의 재료를 사용하여 형성할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금 재료를 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 도전성을 부여하는 불순물 원소를 도핑한 다결정규소 등의 반도체 재료를 사용하여 형성하여도 좋다.
본 실시 형태에서는 전극(612)을 단층의 도전층으로 형성하고 있지만, 본 발명의 반도체 장치는 상기 구성에 한정되지 않는다. 전극(612)은 적층된 복수의 도전층으로 형성되어 있어도 좋다. 2층 구조로 하는 경우에는, 예를 들면, 몰리브덴막, 티타늄막, 질화티타늄막 등을 하층에 사용하고, 상층에는 알루미늄막등을 사용하면 좋다. 3층 구조인 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조나, 티타늄막과 알루미늄막과 티타늄막의 적층 구조 등을 채용하면 좋다.
또, 전극(612)을 형성할 때에 사용하는 마스크는, 산화규소나 질화산화규소 등의 재료를 사용하여 형성하여도 좋다. 이 경우, 산화규소막이나 질화산화규소막 등을 패터닝하여 마스크를 형성하는 공정이 가해지지만, 레지스트 재료를 사용한 마스크와 비교하여, 에칭 시에 있어서의 마스크의 막 줄어듬이 적기 때문에, 보다 정확한 형상의 전극(612)을 형성할 수 있다. 또한, 마스크를 사용하지 않고서, 액적 토출법을 사용하여 선택적으로 전극(612)을 형성하여도 좋다. 여기에서, 액적 토출법이란, 소정의 조성물을 포함하는 액적을 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절하여, 원하는 테이퍼 형상이 되도록 도전층을 에칭함으로써, 전극(612)을 형성할 수도 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서 제어할 수도 있다. 또, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소 등을 적절하게 사용할 수 있다.
다음에, 도 7d에 도시한 바와 같이, 전극(612)을 마스크로 하여, 일 도전형을 부여하는 불순물 원소를 반도체층(606), 반도체층(608)에 첨가한다. 본 실시 형태에서는, 반도체층(606)에 n형을 부여하는 불순물 원소(예를 들면 인 또는 비소)를, 반도체층(608)에 p형을 부여하는 불순물 원소(예를 들면 붕소)를 첨가한다. 또, n형을 부여하는 불순물 원소를 반도체층(606)에 첨가할 때는, p형의 불순물이 첨가되는 반도체층(608)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체층(608)에 첨가할 때는, n형의 불순물이 첨가되는 반도체층(606)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또는, 반도체층(606) 및 반도체층(608)에, p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 한쪽을 첨가한 후, 한쪽의 반도체층에만, 보다 높은 농도로 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소의 다른쪽을 첨가하도록 하여도 좋다. 상기 불순물의 첨가에 의해, 반도체층(606)에 불순물 영역(614), 반도체층(608)에 불순물 영역(616)이 형성된다.
다음에, 도 8a에 도시하는 바와 같이, 전극(612)의 측면에 사이드월(618)을 형성한다. 사이드월(618)은, 예를 들면, 게이트 절연층(610) 및 전극(612)을 덮도록 새롭게 절연층을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의해, 상기 절연층을 부분적으로 에칭함으로써 형성할 수 있다. 또, 상기 이방성 에칭에 의해, 게이트 절연층(610)을 부분적으로 에칭하여도 좋다. 본 실시 형태에 있어서는, 전극(612) 하 및 사이드월(618) 하의 게이트 절연층(610) 이외에 대해서는 제거된 구성을 나타낸다. 사이드월(618)을 형성하기 위한 절연층으로서는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 유기재료 등을 포함하는 막을, 단층 구조 또는 적층 구조로 형성하면 좋다. 본 실시 형태에서는, 막두께 100nm의 산화규소막을 플라즈마 CVD법에 의해서 형성한다. 또한, 에칭 가스로서는, CHF3과 헬륨의 혼합 가스를 사용할 수 있다. 또, 사이드월(618)을 형성하는 공정은, 이들에 한정되지 않는다.
다음에, 도 8b에 도시하는 바와 같이, 게이트 절연층(610), 전극(612) 및 사 이드월(618)을 마스크로 하여, 반도체층(606), 반도체층(608)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또, 반도체층(606), 반도체층(608)에는, 각각 앞서의 공정에서 첨가한 불순물 원소와 동일한 도전형의 불순물 원소를 보다 높은 농도로 첨가한다. 또, n형을 부여하는 불순물 원소를 반도체층(606)에 첨가할 때는, p형의 불순물이 첨가되는 반도체층(608)은 마스크 등으로 덮고, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다. 또한, p형을 부여하는 불순물 원소를 반도체층(608)에 첨가할 때는, n형의 불순물이 첨가되는 반도체층(606)은 마스크 등으로 덮고, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행하여지도록 한다.
상기 불순물 원소의 첨가에 의해, 반도체층(606)에, 한 쌍의 고농도 불순물 영역(620)과, 한쌍의 저농도 불순물 영역(622)과, 채널 형성 영역(624)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의해, 반도체층(608)에, 한 쌍의 고농도 불순물 영역(626)과, 한 쌍의 저농도 불순물 영역(628)과, 채널 형성 영역(630)이 형성된다. 고농도 불순물 영역(620), 고농도 불순물 영역(626)은 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(622), 저농도 불순물 영역(628)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또, 반도체층(606) 위에 형성된 사이드월(618)과, 반도체층(608) 위에 형성된 사이드월(618)은, 캐리어가 이동하는 방향(소위 채널 길이에 평행한 방향)에 있어서의 폭이 같아지도록 형성하여도 좋지만, 상기 폭이 다르도록 형성하여도 좋다. p 채널형 트랜지스터가 되는 반도체층(608) 위의 사이드월(618)의 폭은, n 채널형 트랜지스터가 되는 반도체층(606) 위의 사이드월(618)의 폭보다도 길게 하면 좋다. 왜냐하면, p 채널형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위해서 주입되는 붕소는 확산하기 쉽고, 단채널 효과를 유발하기 쉽기 때문이다. p 채널형 트랜지스터에 있어서, 사이드월(618)의 폭을 보다 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가하는 것이 가능해져, 소스 및 드레인을 저저항화할 수 있다.
소스 및 드레인을 더욱 저저항화하기 위해서, 반도체층(606) 및 반도체층(608)의 일부를 실리사이드화한 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체층에 금속을 접촉시켜, 가열 처리(예를 들면, GRTA법, LRTA법 등)에 의해, 반도체층 중의 규소와 금속을 반응시켜 행한다. 실리사이드층으로서는, 코발트실리사이드 또는 니켈실리사이드를 사용하면 좋다. 반도체층(606)이나 반도체층(608)이 얇은 경우에는, 반도체층(606), 반도체층(608)의 바닥부까지 실리사이드반응을 진행시켜도 좋다. 실리사이드화에 사용할 수 있는 금속 재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오듐(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 들 수 있다. 또한, 레이저 광의 조사 등에 의해서도 실리사이드층을 형성할 수 있다.
상술한 공정에 의해, n 채널형 트랜지스터(650) 및 p 채널형 트랜지스터(652)가 형성된다. 또, 도 8b에 도시하는 단계에서는, 소스 전극 또는 드레인 전극으로서 기능하는 도전층은 형성되어 있지 않지만, 이들의 소스 전극 또는 드레인 전극으로서 기능하는 도전층을 포함하여 트랜지스터라고 부르기도 한다.
다음에, 도 8c에 도시하는 바와 같이, n 채널형 트랜지스터(650), p 채널형 트랜지스터(652)를 덮도록 절연층(632)을 형성한다. 절연층(632)은 반드시 형성할 필요는 없지만, 절연층(632)을 형성함으로써, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 n 채널형 트랜지스터(650), p 채널형 트랜지스터(652)에 침입하는 것을 방지할 수 있다. 구체적으로는, 절연층(632)을, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 질화알루미늄, 산화알루미늄 등의 재료를 사용하여 형성하는 것이 바람직하다. 본 실시 형태에서는, 막두께 600nm 정도의 질화산화규소막을, 절연층(632)으로서 사용한다. 이 경우, 상술한 수소화의 공정은, 상기 질화산화 규소막 형성 후에 행하여도 좋다. 또, 본 실시 형태에 있어서는, 절연층(632)을 단층 구조로 하고 있지만, 적층 구조로 해도 좋은 것은 물론이다. 예를 들면, 2층 구조로 하는 경우에는, 산화질화규소막과 질화산화규소막의 적층 구조로 할 수 있다.
다음에, n 채널형 트랜지스터(650), p 채널형 트랜지스터(652)를 덮도록, 절연층(632) 위에 절연층(634)을 형성한다. 절연층(634)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기재료를 사용하여 형성하면 좋다. 또한, 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화규소, 질화규소, 산화질화규소, 질화산화규소, PSG(인유리), BPSG(인붕소유리), 알루미나 등을 사용할 수도 있다. 여기에서, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기에 수소 외에, 불소, 알킬기 또는 방향족 탄화수소 중 적어도 1 종을 갖고 있어도 좋다. 또, 이들의 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(634)을 형성하여도 좋다. 또한, 절연층(634)은, 그 표면을 CMP 법 등에 의해 평탄화시켜도 좋다.
절연층(634)의 형성에는, 그 재료에 따라서, CVD법, 스퍼터법, SOG법, 스핀코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에, 반도체층(606)과 반도체층(608)이 각각 일부 노출되도록 절연층(632) 및 절연층(634)에 콘택트 홀을 형성한다. 그리고, 도 9a에 도시하는 바와 같이, 상기 콘택트 홀을 통하여 반도체층(606)과 반도체층(608)에 접하는 도전층(636), 도전층(638)을 형성한다. 도전층(636) 및 도전층(638)은, 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 또, 본 실시 형태에 있어서는, 콘택트 홀 개구 시의 에칭에 사용하는 가스로서 CHF3와 He의 혼합 가스를 사용하였지만, 이것에 한정되지 않는다.
도전층(636), 도전층(638)은, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로는, 도전층(636), 도전층(638)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si) 등을 사용할 수 있다. 또한, 상기 재료를 주성분으로 하는 합금을 사용하여도 좋고, 상기 재료를 포함하는 화합물을 사용하여도 좋다. 또한, 도전층(636), 도전층(638)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
알루미늄을 주성분으로 하는 합금의 예로서는, 알루미늄을 주성분으로서, 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것을 들 수 있다. 알루미늄이나 알루미늄실리콘(Al-Si)은 저항치가 낮고, 저가이기 때문에, 도전층(636), 도전층(638)을 형성하는 재료로서 적합하다. 특히, 알루미늄실리콘은, 패터닝 시의 레지스트 베이크에 의한 힐록(hillock)의 발생을 억제할 수 있기 때문에 바람직하다. 또한, 규소 대신에, 알루미늄에 0.5% 정도의 Cu를 혼입시킨 재료를 사용하여도 좋다.
도전층(636), 도전층(638)을 적층 구조로 하는 경우에는, 예를 들면, 배리어막과 알루미늄실리콘막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘막과 질화티타늄막과 배리어막의 적층 구조 등을 채용하면 좋다. 또, 배리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물 등을 사용하여 형성된 막이다. 배리어막의 사이에 알루미늄실리콘막을 끼우도록 도전층을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 한층 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체층(606)과 반도체층(608) 위에 얇은 산화막이 형성되어 있었다고 해도, 배리어막에 포함되는 티타늄이 상기 산화막을 환원하고, 도전층(636)과 반도체층(606), 및 도전층(638)과 반도체층(608)의 콘택트를 양호한 것으로 할 수 있다. 또한, 배리어막을 복수 적층하도록 하여도 좋다. 그 경우, 예를 들면, 도전층(636), 도전층(638)을, 하층으로부터 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄과 같이, 5층 구조 또는 그 이상의 적층 구조로 할 수도 있다.
또한, 도전층(636), 도전층(638)으로서, WF6 가스와 SiH4 가스로부터 화학기상 성장법으로 형성한 텅스텐 실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전층(636), 도전층(638)으로서 사용하여도 좋다.
또, 도전층(636)은 n 채널형 트랜지스터(650)의 고농도 불순물 영역(620)에 접속되어 있다. 도전층(638)은 p 채널형 트랜지스터(652)의 고농도 불순물 영역(626)에 접속되어 있다.
도 9b에, 도 9a에 도시한 n 채널형 트랜지스터(650) 및 p 채널형 트랜지스터(652)의 평면도를 도시한다. 여기에서, 도 9b의 C-D에서의 단면이 도 9a에 대응한다. 단, 도 9b에 있어서는, 간단하게 하기 위해, 도전층(636), 도전층(638), 절연층(632), 절연층(634) 등을 생략한다.
또, 본 실시 형태에 있어서는, n 채널형 트랜지스터(650)와 p 채널형 트랜지스터(652)가, 각각 게이트 전극으로서 기능하는 전극(612)을 1개씩 갖는 경우를 예시하고 있지만, 본 발명은 상기 구성에 한정되지 않는다. 본 발명에서 제작되는 트랜지스터는, 게이트 전극으로서 기능하는 전극을 복수 갖고, 또한 상기 복수의 전극이 전기적으로 접속되어 있는 멀티게이트 구조를 갖고 있어도 좋다.
이상에 의해, 복수의 트랜지스터를 갖는 반도체 장치를 제작할 수 있다.
본 발명에서는, 베이스 기판에 유리 기판 등의 대형 기판을 채용함으로써, 반도체 기판의 대면적화를 도모할 수 있다. 또한, 베이스 기판에 접합하는 단결정 반도체 기판을 대형인 것으로 함으로써, 반도체 기판의 제작 효율이 향상하고, 반도체 기판의 대면적화도 용이하게 된다. 그리고, 반도체 기판을 대형으로 함으로써, 반도체 장치의 생산성이 향상되고, 또한, 대형의 반도체 장치를 제작하는 것도 가능해진다. 또한, 단결정 반도체층에 대하여 레이저 광을 조사함으로써, 단결정 반도체층 표면의 평탄성이 향상되고, 결함이 저감된다. 또한, 가열 처리를 실시함으로써, 레이저 광의 조사에서는 수복할 수 없는 미세한 결함을 수복할 수 있다. 이로써, 반도체 소자의 특성을 향상시키고, 우수한 반도체 장치를 제공할 수 있다.
또한, 레이저 광의 조사 처리 전 또는 가열 처리 전에 단결정 반도체층을 패터닝함으로써, 열 응력에 의한 결함의 증대 및 열 응력에 의한 막 벗겨짐의 문제를 해소할 수 있다. 이로써, 반도체 소자의 성능 및 신뢰성이 향상된다. 또한, 패터닝 시에, 단결정 반도체층의 하지층으로서 형성되어 있는 절연층을 잔존시킴으로써, 베이스 기판으로부터의 오염 물질(불순물 원소 등)이 반도체층에 침입하는 것을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 레이저 광의 조사나 가열 처리에 의해서 반도체 특성이 저하하는 영역을 반도체 소자로서 사용하지 않는 것에 의해, 반도체 소자의 특성을 향상시키고, 우수한 반도체 장치를 제공할 수 있다.
(실시 형태 2)
본 실시형태에서는 본 발명의 반도체 장치의 제조 방법의 일예에 대하여, 도 11 내지 도 14를 참조하여 설명한다. 또, 본 실시 형태에 있어서는, 반도체 장치의 일예로서 액정 표시 장치를 예로 들어 설명하지만, 본 발명의 반도체 장치는 액 정 표시 장치에 한정되지 않는다.
먼저, 실시 형태 1에 제시하는 방법 등을 사용하여 제작된, 단결정 반도체층을 갖는 반도체 기판을 준비한다(도 11a 참조). 여기에서는, 절연 표면을 갖는 기판(1100; 베이스 기판)의 위에 접합층을 포함하는 절연층(1102), 절연층(1104), 단결정 반도체층(1106)을 차례로 형성한 구성을 사용하여 설명하지만, 본 발명은 이것에 한정되지 않는다. 여기에서, 절연층(1104)은, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 재료를 사용하여 형성할 수 있다. 또한, 절연층(1104)은 적층 구조이어도 좋다. 상세한 것에 대해서는, 실시 형태 1을 참조할 수 있다. 또, 상기 반도체 기판은, 실시 형태 1에 있어서의 반도체 기판(142)에 대응하고, 절연층(1104)은 절연층(112)에 대응하고 있다.
다음에, 단결정 반도체층(1106)을 원하는 형상으로 패터닝하고, 섬형상의 단결정 반도체층을 형성한다. 본 실시 형태에 있어서도, 실시 형태 1과 마찬가지로, 반도체 특성이 저하된 영역이 제거되도록 단결정 반도체층(1106)의 패터닝을 한다. 상세하게 대해서는 실시 형태 1을 참조할 수 있기 때문에, 여기에서는 생략한다. 패터닝 시의 에칭 가공으로서는, 드라이 에칭(플라즈마 에칭 등), 웨트 에칭의 어느 쪽을 채용하여도 좋지만, 대면적 기판을 처리하기 위해서는 플라즈마에칭이 적합하다. 에칭 가스로서는 CF4, NF3, Cl2, BCl3, 등의 불소계 또는 염소계의 가스를 사용하고, He나 Ar 등의 불활성 가스를 적절하게 가하여도 좋다. 또한, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하고, 기판 전체면에 마스 크층을 형성하지 않고서 에칭을 할 수 있다.
또한, 실시 형태 1에 있어서 설명한 것처럼, 테이퍼 형상이 되도록 섬형상의 단결정 반도체층을 형성하여도 좋고, 섬형상의 단결정 반도체층의 단부가 둥그스럼함을 띤 형상이 되도록 가공하여도 좋다. 섬형상의 단결정 반도체층이 테이퍼 형상이 되도록 형성됨으로써, 후에 형성되는 절연층이나 도전층의 피복이 양호하게 행하여지기 때문에, 절연층이나 도전층의 단절(段切)을 방지할 수 있다. 또한, 섬형상의 단결정 반도체층의 단부가 둥그스럼함을 띠는 것에 의해, 전계의 집중을 완화하여 반도체 소자에 불량이 생기는 것을 방지할 수 있다.
또, 절연층(1104)은 에칭하지 않고 잔존시키는 구성으로 하는 것이 바람직하다. 절연층(1104)을 잔존시킴으로써, 절연 표면을 갖는 기판(1100) 중에 포함되는 불순물 원소(예를 들면, 나트륨이나 칼륨 등의 알칼리 금속이나, 마그네슘, 칼슘 등의 알칼리토류 금속, 철, 구리, 니켈 등의 천이금속)의 단결정 반도체층으로의 침입을 방지할 수 있기 때문이다.
단결정 반도체층(1106)을 패터닝한 후에는, 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형 불순물을 첨가하면 좋다. 예를 들면, p형 불순물로서, 붕소를 5×1016/㎤ 이상 1×1018/㎤ 이하의 농도로 첨가할 수 있다.
절연층(1104)은, 불순물 원소에 대한 배리어층을 갖고 있는 것이 바람직하다. 상기 배리어층은, 예를 들면, 질화실리콘이나 질화산화실리콘 등의 재료를 사용하여 형성할 수 있다. 배리어층을 형성하는 경우에는, 예를 들면, 질화산화실리 콘, 산화질화실리콘의 적층 구조로 할 수 있다. 질화산화실리콘 대신에 질화실리콘을 사용하여도 좋다. 또한, 산화질화실리콘 대신에 산화실리콘을 사용하여도 좋다.
다음에, 섬형상의 단결정 반도체층을 덮는 게이트 절연층(1108)을 형성한다(도 11b 참조). 또, 여기에서는 편의상, 패터닝에 의해서 형성된 섬형상의 단결정 반도체층을 각각 단결정 반도체층(1110), 단결정 반도체층(1112), 단결정 반도체층(1114)이라고 부르기로 한다. 게이트 절연층(1108)은 플라즈마 CVD법 또는 스퍼터법 등을 사용하여, 두께를 10nm 이상 150nm 이하로 하여 규소를 포함하는 절연막으로 형성한다. 구체적으로는, 질화실리콘, 산화실리콘, 산화질화실리콘, 질화산화실리콘으로 대표되는 규소의 산화물재료 또는 질화물재료 등의 재료로 형성하면 좋다. 또, 게이트 절연층(1108)은 단층 구조나, 적층 구조로 하여도 좋다. 더욱이, 단결정 반도체층과 게이트 절연층의 사이에, 막두께 1nm 이상 100nm 이하, 바람직하게는 1nm 이상 10nm 이하, 더욱 바람직하게는 2nm 이상 5nm 이하의 얇은 산화실리콘막을 형성하여도 좋다. 또, 낮은 온도에서 누설 전류가 적은 게이트 절연막을 형성하기 위해서, 아르곤 등의 희가스 원소를 반응 가스에 포함시켜도 좋다.
다음에, 게이트 절연층(1108) 위에 게이트 전극층으로서 사용하는 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 제 1 도전막의 막두께는 20nm 이상 100nm 이하 정도, 제 2 도전막의 막두께는 100nm 이상 400nm 이하 정도로 하면 좋다. 또한, 제 1 도전막과 제 2 도전막은, 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있다. 제 1 도전막과 제 2 도전막은, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 네오듐 등으로부터 선택된 원소, 또는 상기의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료 등을 사용하여 형성하면 좋다. 또한, 제 1 도전막이나 제 2 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금 등을 사용하여도 좋다. 또, 본 실시 형태에 있어서는 2층 구조의 도전층을 사용하여 설명하고 있지만, 본 발명은 이것에 한정되지 않는다. 3층 이상의 적층 구조로 하여도 좋고, 단층 구조이어도 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트 재료로 이루어지는 마스크(1116a), 마스크(1116b), 마스터(1116c), 마스크(1116d), 및 마스크(1116e)를 형성한다. 그리고, 상기 마스크를 사용하여 제 1 도전막과 제 2 도전막을 원하는 형상으로 가공하고, 제 1 게이트 전극층(1118a), 제 1 게이트 전극층(1118b), 제 1 게이트 전극층(1118c), 제 1 게이트 전극층(1118d), 제 1 도전층(1118c), 도전층(1120a), 도전층(1120b), 도전층(1120c), 도전층(1120d), 및 도전층(1120e)을 형성한다(도 11c 참조).
여기에서, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절함으로써, 원하는 테이퍼 형상이 되도록 에칭할 수 있다. 또한, 마스크의 형상에 따라서, 테이퍼의 각도 등을 제어할 수도 있다. 또, 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스, 또는 O2 를 적절하게 사용할 수 있다. 본 실시 형태에서는, CF4, Cl2, O2로 이루어지는 에칭용 가스를 사용하여 제 2 도전막의 에칭을 하고, 연속하여 CF4, Cl2로 이루어지는 에칭용 가스를 사용하여 제 1 도전막을 에칭한다.
다음에, 마스크(1116a), 마스크(1116b), 마스크(1116c), 마스크(1116d), 및 마스크(1116e)를 사용하여, 도전층(1120a), 도전층(1120b), 도전층(1120c), 도전층(1120d), 및 도전층(1120e)을 원하는 형상으로 가공한다. 이 때, 도전층을 형성하는 제 2 도전막과, 제 1 게이트 전극층 및 제 1 도전층을 형성하는 제 1 도전막과의 선택비가 높은 에칭 조건으로 에칭한다. 이 에칭에 의해서, 제 2 게이트 전극층(1122a), 제 2 게이트 전극층(1122b), 제 2 게이트 전극층(1122c), 제 2 게이트 전극층(1122d), 및 제 2 도전층(1122e)을 형성한다. 본 실시 형태에서는, 제 2 게이트 전극층 및 제 2 도전층도 테이퍼 형상이지만, 그 테이퍼 각은, 제 1 게이트 전극층 및 제 1 도전층이 갖는 테이퍼 각보다 크다. 또, 테이퍼 각이란 대상물의 저면과 측면이 만드는 각도를 말한다. 따라서, 테이퍼 각이 90도인 경우, 도전층은 저면에 대하여 수직인 측면을 갖게 된다. 테이퍼 각을 90도 미만으로 함으로써, 적층되는 막의 피복성이 향상하기 때문에, 결함을 저감할 수 있다. 또, 본 실시 형태에서는, 제 2 게이트 전극층 및 제 2 도전층을 형성하기 위한 에칭용 가스로서 Cl2, SF6, O2를 사용한다.
이상의 공정에 의해서, 주변 구동회로 영역(1180)에, 게이트 전극층(1124a), 게이트 전극층(1124b), 화소 영역(1182)에, 게이트 전극층(1124c), 게이트 전극 층(1124d), 및 도전층(1124e)을 형성할 수 있다(도 11d 참조). 또, 마스크(1116a), 마스크(1116b), 마스크(1116c), 마스크(1116d), 및 마스크(1116e)는, 상기 공정 후에 제거한다.
다음에, 게이트 전극층(1124a), 게이트 전극층(1124b), 게이트 전극층(1124c), 게이트 전극층(1124d)을 마스크로 하여, n형을 부여하는 불순물 원소를 첨가하고, 제 1 n형 불순물 영역(1126a), 제 1 n형 불순물 영역(1126b), 제 1 n형 불순물 영역(1128a), 제 1 n형 불순물 영역(1128b), 제 1 n형 불순물 영역(1130a), 제 1 n형 불순물 영역(1130b), 제 1 n형 불순물 영역(1130c)을 형성한다(도 12a 참조). 본 실시 형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용하여 도핑을 한다. 여기에서는, 제 1 n형 불순물 영역에, n형을 부여하는 불순물 원소인 인(P)이 1×1016/㎤ 이상 5×1019/㎤ 이하 정도의 농도로 포함되도록 한다.
다음에, 단결정 반도체층(1110), 단결정 반도체층(1114)의 일부를 덮는 마스크(1132a), 마스크(1132b), 마스크(1132c)를 형성한다. 그리고, 마스크(1132a), 마스크(1132b), 마스크(1132c), 및 제 2 게이트 전극층(1122b)을 마스크로 하여 n형을 부여하는 불순물 원소를 첨가한다. 이로써, 제 2 n형 불순물 영역(1134a), 제 2 n형 불순물 영역(1134b), 제 3 n형 불순물 영역(1136a), 제 3 n형 불순물 영역(1136b), 제 2 n형 불순물 영역(1140a), 제 2 n형 불순물 영역(1140b), 제 2 n형 불순물 영역(1140c), 제 3 n형 불순물 영역(1142a), 제 3 n형 불순물 영역(1142b), 제 3 n형 불순물 영역(1142c), 제 3 n형 불순물 영역(1142d)가 형성된다. 본 실시 형태에서는, 불순물 원소를 포함하는 도핑가스로서 포스핀(PH3)을 사용하여 도핑을 한다. 여기에서는, 제 2 n형 불순물 영역에 n형을 부여하는 불순물 원소인 인(p)이 1×1017/㎤ 이상 1×1021/㎤ 이하 정도의 농도로 포함되도록 한다. 제 3 n형 불순물 영역(1136a), 제 3 n형 불순물 영역(1136b)에는, 제 3 n형 불순물 영역(1142a), 제 3 n형 불순물 영역(1142b), 제 3 n형 불순물 영역(1142c), 제 3 n형 불순물 영역(1142d)과 같은 정도, 또는 조금 높은 쪽의 농도로 n형을 부여하는 불순물 원소가 첨가된다. 또한, 채널 형성 영역(1138), 채널 형성 영역(1144a) 및 채널 형성 영역(1144b)이 형성된다(도 12b 참조).
제 2 n형 불순물 영역은 고농도 불순물 영역이고, 소스 또는 드레인으로서 기능한다. 한편, 제 3 n형 불순물 영역은 저농도 불순물 영역이고, 소위 LDD(Lightly Doped Drain) 영역이 된다. 제 3 n형 불순물 영역(1136a), 제 3 n형 불순물 영역(1136b)은, 제 1 게이트 전극층(1118b)과 겹치는 영역에 형성되어 있다. 이로써, 소스 또는 드레인 근방의 전계를 완화하고, 핫캐리어에 의한 온전류의 열화를 방지할 수 있다. 한편, 제 3 n형 불순물 영역(1142a), 제 3 n형 불순물 영역(1142b), 제 3 n형 불순물 영역(1142c), 제 3 n형 불순물 영역(1142d)은 게이트 전극층(1124c), 게이트 전극층(1124d)과 겹치지 않고, 오프 전류를 저감하는 효과가 있다.
다음에, 마스크(1132a), 마스크(1132b), 마스크(1132c)를 제거하고, 단결정 반도체층(1112), 단결정 반도체층(1114)을 덮는 마스크(1146a), 마스크(1146b)를 형성한다. 그리고, 마스크(1146a), 마스크(1146b), 게이트 전극층(1124a)을 마스크로 하여 p형을 부여하는 불순물 원소를 첨가한다. 이로써, 제 1 p형 불순물 영역(1148a), 제 1 p형 불순물 영역(1148b), 제 2 p형 불순물 영역(1150a), 제 2 p형 불순물 영역(1150b)이 형성된다. 본 실시 형태에서는, 불순물 원소를 포함하는 도핑가스로서 디보란(B2H6)을 사용하여 도핑을 한다. 여기에서는, 제 1 p형 불순물 영역, 및 제 2 p형 불순물 영역에 p형을 부여하는 불순물 원소인 붕소(B)가 1×1018/㎤ 이상 5×1021/㎤ 이하 정도의 농도로 포함되도록 한다. 또한, 채널 형성 영역(1152)이 형성된다(도 12c 참조).
제 1 p형 불순물 영역은 고농도 불순물 영역이고, 소스 또는 드레인으로서 기능한다. 한편, 제 2 p형 불순물 영역은 저농도 불순물 영역이고, 소위 LDD(Lightly Doped Drain) 영역이 된다.
그 후, 마스크(1146a), 마스크(1146b)를 제거한다. 마스크를 제거한 후에, 게이트 전극층의 측면을 덮도록 절연막을 형성하여도 좋다. 상기 절연막은, 플라즈마 CVD법이나 감압 CVD(LPCVD)법을 사용하여 형성할 수 있다. 또한, 불순물 원소를 활성화하기 위해서, 가열 처리, 강광의 조사, 레이저 광의 조사 등을 하여도 좋다.
이어서, 게이트 전극층, 및 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시 형태에서는, 절연막(1154)과 절연막(1156)의 적층 구조로 한다 (도 13a 참 조). 절연막(1154)으로서 질화산화실리콘막을 막두께 100nm로써 형성하고, 절연막(1156)으로서 산화질화실리콘막을 막두께 900nm로써 형성한다. 본 실시 형태에 있어서는, 2층의 적층 구조로 하였지만, 단층 구조나, 3층 이상의 적층 구조로 하여도 좋다. 본 실시 형태에서는, 절연막(1154) 및 절연막(1156)을, 플라즈마 CVD법을 사용하여, 대기에 노출하지 않고 연속적으로 형성한다. 또, 절연막(1154) 및 절연막(1156)은 상기 재료에 한정되지 않는다.
절연막(1154), 절연막(1156)은, 그 외에, 산화실리콘이나 질화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄, 다이아몬드라이크카본(DLC), 질소 함유 탄소 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료를 사용하여 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 또, 실록산수지란, Si-0-Si 결합을 포함하는 수지를 말한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 유기기는, 플루오로기를 포함하고 있어도 좋다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용하여도 좋다. 또한, 폴리이미드, 아크릴중합체, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐계재료, 폴리실라잔 등의 유기절연성 재료를 사용할 수도 있다.
이어서, 레지스트 재료로 이루어지는 마스크를 사용하여 절연막(1154), 절연막(1156), 게이트 절연층(1108)에 단결정 반도체층 및 게이트 전극층에 달하는 콘택트 홀(개구부)을 형성한다. 에칭은, 사용하는 재료의 선택비에 의해서, 일회로 행하거나 복수회 행하여도 좋다. 본 실시 형태에서는, 산화질화실리콘막인 절연막(1156)과, 질화산화실리콘막인 절연막(1154) 및 게이트 절연층(1108)과 선택비를 얻을 수 있는 조건으로, 제 1 에칭을 하여, 절연막(1156)을 제거한다. 다음에, 제 2 에칭에 의해서, 절연막(1154) 및 게이트 절연층(1108)을 제거하고, 소스 또는 드레인에 달하는 개구부를 형성한다.
그 후, 개구부를 덮도록 도전막을 형성하고, 상기 도전막을 에칭한다. 이로써, 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(1158a), 소스 전극층 또는 드레인 전극층(1158b), 소스 전극층 또는 드레인 전극층(1160a), 소스 전극층 또는 드레인 전극층(1160b), 소스 전극층 또는 드레인 전극층(1162a), 소스 전극층 또는 드레인 전극층(1162b)을 형성한다. 소스 전극층 또는 드레인 전극층에는, 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 네오듐, 크롬, 니켈, 백금, 금, 은, 구리, 마그네슘, 스칸듐, 코발트, 아연, 니오브, 실리콘, 인, 붕소, 비소, 갈륨, 인듐, 주석 등으로부터 선택된 하나 또는 복수의 원소, 또는, 상기 원소를 성분으로서 함유하는 화합물이나 합금 재료(예를 들면, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화실리콘을 첨가한 인듐주석산화물(ITSO), 산화아연, 알루미늄 네오듐(Al-Nd), 마그네슘은(Mg-Ag) 등), 또는, 이들의 화합물을 조합한 물질 등이 사용된다. 그 외에도, 실리사이드(예를 들면, 알루미늄실리콘, 몰리브덴실리콘, 니켈실리사이드)나, 질소를 함유하는 화합물(예를 들면, 질화티타늄, 질화탄탈, 질화몰리브덴), 인(P) 등의 불순물 원소를 도핑한 실리콘(Si) 등을 사용할 수도 있다.
이상의 공정에서 주변 구동회로 영역(1180)에 p 채널형 박막 트랜지스터(1164), 및 n 채널형 박막 트랜지스터(1166)를, 화소 영역(1182)에 n 채널형 박막 트랜지스터(1168), 용량 배선(1170)이 형성된다(도 13b 참조).
다음에 제 2 층간 절연층으로서 절연막(1172)을 형성한다. 절연막(1172)으로서는 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄, 다이아몬드라이크카본(DLC), 질소함유탄소, PSG(인유리), BPSG(인붕소유리), 폴리실라잔, 그 밖의 무기절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 폴리이미드, 아크릴중합체, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐계재료 등의 유기절연성 재료를 사용할 수도 있다.
다음에, 화소 영역(1182)의 절연막(1172)에 콘택트 홀을 형성하고, 화소 전극층(1174)을 형성한다(도 13c 참조). 화소 전극층(1174)은, 인듐주석산화물(ITO), 산화인듐에 산화아연을 혼합한 IZO(indium zinc oxide), 산화인듐에 산화실리콘을 혼합한 도전성 재료, 유기인듐, 유기주석, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 또는 텅스텐, 몰리브덴, 지르코늄, 하프늄, 바나듐, 니오브, 탄탈, 크롬, 코발트, 니켈, 티타늄, 백금, 알루미늄, 구리, 은 등의 금속 또는 그 합금, 또는 그 금속 질화물을 사용하여 형성할 수 있다.
또한, 화소 전극층(1174)으로서는 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 박막에 있어서의 시트 저항이 10000Ω/sq. 이하인 것이 바람직하다. 또한, 광투과성을 갖는 화소 전극층으로서 박막을 형성하는 경우에는, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항률이 O.1Ω·cm 이하인 것이 바람직하다.
상기 도전성 고분자로서는, 소위 π 전자공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 또는, 이들의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산)등을 들 수 있다.
상기 도전성 고분자를, 단독으로 사용하여도 좋고, 막의 특성을 조정하기 위 해서 유기수지를 첨가하여 사용하여도 좋다.
또한, 도전성 조성물에 억셉터성의 도펀트나 도너성의 도펀트를 도핑함으로써, 공액 도전성 고분자의 산화 환원 전위를 변화시켜, 전기 전도도를 조절하여도 좋다.
상술한 바와 같은 도전성 조성물을 물 또는 유기용제(알콜계 용제, 케톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜, 도포법, 코팅법, 액적 토출법(잉크젯법이라고도 함), 인쇄법 등에 의해 화소 전극층(1174)이 되는 박막을 형성할 수 있다.
다음에, 화소 전극층(1174) 및 절연막(1172)을 덮도록, 배향막이라고 불리는 절연층(1402)을 형성한다(도 14b 참조). 절연층(1402)은, 스크린 인쇄법이나 오프셋 인쇄법을 사용하여 형성할 수 있다. 또, 도 14는, 반도체 장치의 평면도 및 단면도를 도시하고, 도 14a는 반도체 장치의 평면도, 도 14b는 도 14a의 E-F에서의 단면도이다. 반도체 장치에는, 외부단자 접속 영역(1176), 밀봉 영역(1178), 주변 구동회로 영역(1180), 화소 영역(1182)이 형성된다.
절연층(1402)을 형성한 후, 러빙 처리를 한다. 배향막으로서 기능하는 절연층(1406)에 대해서도, 절연층(1402)과 동일하게 하여 형성할 수 있다.
그 후, 대향기판(1400)과, 절연성 표면을 갖는 기판(1100)을, 씨일재(1414) 및 스페이서(1416)를 개재하여 접합하고, 그 공극에 액정층(1404)을 형성한다. 또, 대향기판(1400)에는, 배향막으로서 기능하는 절연층(1406), 대향전극으로서 기능하는 도전층(1408), 컬러 필터로서 기능하는 착색층(1410), 편광자(1412; 편광판 이라고도 함) 등이 설치되어 있다. 또, 절연성 표면을 갖는 기판(1100)에도 편광자(1418; 편광판)를 설치하지만, 본 발명은 이것에 한정되지 않는다. 예를 들면, 반사형의 액정 표시 장치에 있어서는, 편광자는, 한쪽에 설치하면 좋다.
계속해서, 화소 영역과 전기적으로 접속되어 있는 단자 전극층(1420)에, 이방성 도전체층(1422)을 통하여, FPC(1424)를 접속한다. FPC(1424)는, 외부로부터의 신호를 전달하는 역할을 맡는다. 상기 공정에 의해, 액정 표시 장치를 제작할 수 있다.
본 실시 형태에 있어서는, 실시 형태 1에 제시한 방법을 사용하여 제작된 반도체 기판을 사용하여 액정 표시 장치를 제작하고 있다. 따라서, 액정의 스위칭을 담당하는 반도체 소자(예를 들면, 화소 영역에서의 트랜지스터)의 특성을 향상시킬 수 있다. 또한, 구동회로 영역의 반도체 소자의 동작 속도를 향상시킬 수 있다. 따라서, 본 발명에 의해, 액정 표시 장치의 표시 특성이 크게 향상하게 된다. 또한, 반도체 소자의 신뢰성이 향상하기 때문에, 액정 표시 장치의 신뢰성도 높아지게 된다.
또, 본 실시 형태에 있어서는 액정 표시 장치를 제작하는 방법에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않는다. 본 실시 형태는, 실시 형태 1과 적절하게 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명에 따른 발광 소자를 갖는 반도체 장치(일렉트로루미네선스 표시 장치)에 대하여 설명한다. 또, 주변 회로 영역이나 화소 영역 등에 사용되는 트랜지스터의 제작 방법은, 실시 형태 2를 참조할 수 있기 때문에, 상세한 것에 대해서는 생략한다.
또, 발광 소자를 갖는 반도체 장치에는, 하면 방사, 상면 방사, 양면 방사의 어느 한 방식이 사용된다. 본 실시 형태에서는, 하면 방사 방식을 사용한 반도체 장치에 대하여, 도 15를 사용하여 설명하지만, 본 발명은 이것에 한정되지 않는다.
도 15의 반도체 장치는, 하방(도면중의 화살표 방향)으로 광을 방사한다. 여기에서, 도 15a는 반도체 장치의 평면도이고, 도 15b는, 도 15a의 G-H에서의 단면도이다. 도 15에 있어서 반도체 장치는, 외부단자 접속 영역(1530), 밀봉 영역(1532), 구동회로 영역(1534), 화소 영역(1536)을 갖는다.
도 15에 도시하는 반도체 장치는, 소자기판(1500), 박막 트랜지스터(1550), 박막 트랜지스터(1552), 박막 트랜지스터(1554), 박막 트랜지스터(1556), 발광 소자(1560), 절연층(1568), 충전재(1570), 씨일재(1572), 배선층(1574), 단자 전극층(1576), 이방성 도전층(1578), FPC(1580), 밀봉기판(1590) 등에 의해서 구성되어 있다. 또, 발광 소자(1560)는, 제 1 전극층(1562)과 발광층(1564)과 제 2 전극층(1566)을 포함한다.
제 1 전극층(1562)으로서는, 발광층(1564)으로부터 방사하는 광을 투과할 수 있도록, 광투과성을 갖는 도전성 재료를 사용한다. 한편, 제 2 전극층(1566)으로서는, 발광층(1564)으로부터 방사하는 광을 반사할 수 있는 도전성 재료를 사용한다.
제 1 전극층(1562)으로서는, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐 을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화규소를 첨가한 인듐주석산화물(ITSO)을 사용하여도 좋다.
또한, 제 1 전극층(1562)으로서는, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용할 수도 있다. 또, 상세한 것에 대해서는 실시 형태 2를 참조할 수 있으므로, 여기에서는 생략한다.
제 2 전극층(1566)으로서는, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용할 수 있다. 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 좋고, 본 실시 형태에서는, 알루미늄막을 사용하기로 한다.
또, 상면 방사, 양면 방사의 각 방식을 사용하는 경우에는, 적절하게 전극층의 설계를 변경해 주면 좋다. 구체적으로는, 상면 방사의 경우에는, 반사성을 갖는 재료를 사용하여 제 1 전극층(1562)을 형성하고, 광투과성을 갖는 재료를 사용하여 제 2 전극층(1566)을 형성한다. 양면 방사의 경우에는, 광투과성을 갖는 재료를 사용하여 제 1 전극층(1562) 및 제 2 전극층(1566)을 형성하면 좋다. 또, 하면 방사, 상면 방사에 있어서는, 광투과성을 갖는 재료를 사용하여 한쪽의 전극층을 형성하고, 광투과성을 갖는 재료와 광반사성을 갖는 재료의 적층 구조에 의해, 다른쪽의 전극층을 형성하는 구성으로 하여도 좋다. 전극층에 사용할 수 있는 재료는 하면 방사의 경우와 같기 때문에, 여기에서는 생략한다.
또, 일반적으로, 광투과성을 갖지 않는다고 생각되는 금속과 같은 재료라도, 막두께를 작게(5nm 이상 30nm 이하 정도) 함으로써, 광을 투과시킬 수 있다. 이로써, 상술한 광반사성 재료를 사용하여, 광을 투과하는 전극층을 제작하는 것도 가능하다.
또한, 밀봉기판(1590)에 컬러 필터(착색층)를 형성하는 구성으로 하여도 좋다. 컬러 필터(착색층)는, 증착법이나 액적 토출법에 의해서 형성할 수 있다. 또한, 색 변환층을 사용하는 구성이어도 좋다.
본 실시 형태에 있어서는, 실시 형태 1 등에 제시한 방법을 사용하여 일렉트로루미네선스 표시 장치를 제작하고 있다. 따라서, 일렉트로루미네선스 표시 장치의 발광을 담당하는 반도체 소자(예를 들면, 화소 영역에서의 트랜지스터)의 특성을 향상시킬 수 있다. 또한, 구동회로 영역의 반도체 소자의 동작 속도를 향상시킬 수 있다. 따라서, 본 발명에 의해, 일렉트로루미네선스 표시 장치의 표시 특성이 크게 향상하게 된다. 또한, 반도체 소자의 신뢰성이 향상하기 때문에, 일렉트로루미네선스 표시 장치의 신뢰성도 높아지게 된다.
또, 본 실시 형태에서는 일렉트로루미네선스 표시 장치를 사용하여 설명하였지만, 본 발명은 이것에 한정되지 않는다. 본 실시 형태는, 실시 형태 1 또는 2와 적절하게 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명에 따른 반도체 장치의 다른 예에 관해서, 도 16 및 도 17을 참조하여 설명한다. 또, 본 실시 형태에 있어서는, 마이크로프로세서 및 전자 태그를 예로 들고 설명하지만, 본 발명의 반도체 장치는 이들에 한정되 지 않는다.
도 16에, 본 발명의 마이크로프로세서의 구성의 일례를 도시한다. 도 16의 마이크로프로세서(1600)는, 본 발명의 반도체 기판을 사용하여 제조되는 것이다. 상기 마이크로프로세서(1600)는, 연산회로(1601; Arithmetic logic unit(ALU)), 연산회로 제어부(1602; ALU Controller), 명령 해석부(1603; Instruction Decoder), 인터럽트 제어부(1604; Interrupt Controller), 타이밍 제어부(1605; Timing Controller), 레지스터(1606; Reigster), 레지스터 제어부(1607: Register Controller), 버스 인터페이스(1608; Bus I/F), ROM(1609; Read Only Memory, 판독 전용 메모리), 및 ROM 인터페이스(1610; ROMI/F)를 갖고 있다.
버스 인터페이스(1608)를 통하여 마이크로프로세서(1600)에 입력된 명령은, 명령 해석부(1603)에 입력되고, 디코드된 후, 연산회로 제어부(1602), 인터럽트 제어부(1604), 레지스터 제어부(1607), 타이밍 제어부(1605)에 입력된다. 연산회로 제어부(1602), 인터럽트 제어부(1604), 레지스터 제어부(1607), 타이밍 제어부(1605)는, 디코드된 명령에 기초하여 각종 제어를 한다. 구체적으로는, 연산회로 제어부(1602)는, 연산회로(1601)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(1604)는, 마이크로프로세서(1600)의 프로그램 실행중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를, 그 우선도 등으로부터 판단하여 처리한다. 레지스터 제어부(1607)는, 레지스터(1606)의 어드레스를 생성하고, 마이크로프로세서(1600)의 상태에 따라서 레지스터(1606)의 판독이나 기록을 한다. 타이밍 제어부(1605)는, 연산회로(1601), 연산회로 제어부(1602), 명령 해 석부(1603), 인터럽트 제어부(1604), 레지스터 제어부(1607)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(1605)는, 기준클록 신호(CLK1)를 바탕으로, 내부클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또, 도 16에 도시하는 마이크로프로세서(1600)의 구성은, 어디까지나 일 예이고, 그 용도에 따라서 적절하게 구성을 변경할 수 있다.
본 실시 형태에 있어서는, 실시 형태 1 등에 제시한 반도체 기판을 사용하여 마이크로프로세서를 제작하고 있다. 이로써, 반도체 소자의 동작 속도가 향상하고, 마이크로프로세서의 성능의 향상에 기여한다. 또한, 반도체 소자의 신뢰성이 향상하기 때문에, 마이크로프로세서의 신뢰성도 높아지게 된다.
다음에, 비접촉으로 데이터의 송수신을 할 수 있는 연산 기능을 구비한 반도체 장치의 일예에 관해서 도 17을 참조하여 설명한다. 도 17은 무선 통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 무선 태그의 일례이다. 또, 본 발명의 무선 태그는 내부에 중앙처리장치(CPU)를 갖고 있고, 말하자면 소형의 컴퓨터이다. 무선 태그(1700)는, 아날로그 회로부(1701)와 디지털 회로부(1702)를 갖고 있다. 아날로그 회로부(1701)로서, 공진용량을 갖는 공진회로(1703), 정류회로(1704), 정전압회로(1705), 리셋회로(1706), 발진회로(1707), 복조회로(1708), 변조회로(1709), 전원관리회로(1719)를 갖고 있다. 디지털 회로부(1702)는, RF 인터페이스(1710), 제어 레지스터(1711), 클록 컨트롤러(1712), CPU 인터페이스(1713), CPU(1714), RAM(1715), ROM(1716)을 갖고 있다.
이러한 구성의 무선 태그(1700)의 동작은 이하와 같다. 안테나(1717)가 외부로부터 신호를 받으면, 공진회로(1703)는 상기 신호를 바탕으로 유도 기전력을 발생한다. 정류회로(1704)를 거친 유도 기전력에 의해, 용량부(1718)가 충전된다. 이 용량부(1718)는 세라믹 콘덴서나 전기이중층 콘덴서 등으로 형성되어 있는 것이 바람직하다. 용량부(1718)는 무선 태그(1700)와 일체로써 형성되어 있어도 좋고, 별도의 부품으로서 무선 태그(1700)를 구성하는 절연 표면을 갖는 기판에 장착되어 있어도 좋다.
리셋회로(1706)는, 디지털 회로부(1702)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승의 타이밍으로부터 늦게 상승하는 신호를 리셋신호로서 생성한다. 발진회로(1707)는, 정전압회로(1705)에 의해 생성되는 제어신호에 따라서, 클록 신호의 주파수와 듀티비를 변경한다. 로패스 필터로 형성되는 복조회로(1708)는, 예를 들면 진폭변조(ASK) 방식의 수신 신호의 진폭의 변동을 2치화한다. 변조회로(1709)는, 진폭변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조회로(1709)는, 공진회로(1703)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시키고 있다. 클록 컨트롤러(1712)는, 전원 전압 또는 CPU(1714)에 있어서의 소비전류에 따라서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원관리회로(1719)가 행하고 있다.
안테나(1717)로부터 무선 태그(1700)에 입력된 신호는 복조회로(1708)에서 복조된 후, RF 인터페이스(1710)에서 제어 커맨드나 데이터 등으로 나누어진다. 제어 커맨드는 제어 레지스터(1711)에 격납된다. 제어 커맨드에는, ROM(1716)에 기억되어 있는 데이터의 판독 명령, RAM(1715)으로의 데이터의 기록 명령, CPU(1714)로의 연산 명령 등이 포함되어 있다. CPU(1714)는, CPU 인터페이스(1713)를 통하여 ROM(1716), RAM(1715), 제어 레지스터(1711)에 액세스한다. CPU 인터페이스(1713)는, CPU(1714)가 요구하는 어드레스로부터, ROM(1716), RAM(1715), 제어 레지스터(1711)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
CPU(1714)의 연산방식은, ROM(1716)에 OS(operating system)을 기억시켜 둘 수 있고, 기동과 동시에 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 연산회로를 구성하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 처리를 하고, 나머지의 연산을, 프로그램을 사용하여 CPU(1714)가 실행하는 방식을 적용할 수 있다.
본 실시 형태에 있어서는, 실시 형태 1 등에 제시한 반도체 기판을 사용하여 무선 태그를 제작하고 있다. 이로써, 반도체 소자의 동작 속도가 향상하고, 무선 태그의 성능의 향상에 기여한다. 또한, 반도체 소자의 신뢰성이 향상하기 때문에, 무선 태그의 신뢰성도 높아지게 된다.
또, 본 실시 형태는, 실시 형태 1 내지 3과 적절하게 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 반도체 장치, 특히 표시 장치를 사용한 전자기기에 관해서, 도 18 및 도 19를 참조하여 설명한다.
본 발명의 반도체 장치(특히 표시 장치)를 사용하여 제작되는 전자기기로서, 비디오카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트디스플레이), 네비게이션 시스템, 음향 재생 장치(카오디오 콤포넌트 등), 컴퓨터, 게임기기, 휴대정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다.
도 18a는 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터이다. 하우징(1801), 지지대(1802), 표시부(1803), 스피커부(1804), 비디오 입력 단자(1805) 등을 포함한다. 표시부(1803)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 텔레비전 수상기 또는 퍼스널 컴퓨터의 모니터를 제공할 수 있다.
도 18b는 디지털 카메라이다. 본체(1811)의 정면 부분에는 수상부(1813)가 설치되어 있고, 본체(1811)의 상면 부분에는 셔터 버튼(1816)이 설치되어 있다. 또한, 본체(1811)의 배면 부분에는, 표시부(1812), 조작키(1814), 및 외부 접속 포트(1815)가 설치되어 있다. 표시부(1812)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 디지털 카메라를 제공할 수 있다.
도 18c는 노트형 퍼스널 컴퓨터이다. 본체(1821)에는, 키보드(1824), 외부 접속 포트(1825), 포인팅 디바이스(1826)가 설치되어 있다. 또한, 본체(1821)에 는, 표시부(1823)를 갖는 하우징(1822)이 장착되어 있다. 표시부(1823)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 노트형 퍼스널 컴퓨터를 제공할 수 있다.
도 18d는 모바일 컴퓨터이고, 본체(1831), 표시부(1832), 스위치(1833), 조작키(1834), 적외선 포트(1835) 등을 포함한다. 표시부(1832)에는 액티브 매트릭스 표시 장치가 설치되어 있다. 표시부(1832)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 모바일 컴퓨터를 제공할 수 있다.
도 18e는 화상 재생 장치이다. 본체(1841)에는, 표시부(1844), 기록매체 판독 기록부(1845) 및 조작키(1846)가 설치되어 있다. 또한, 본체(1841)에는, 스피커부(1847) 및 표시부(1843) 각각을 갖는 케이스(1842)가 장착되어 있다. 표시부(1843) 및 표시부(1844) 각각은, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 따라, 신뢰성이 높고 고성능인 화상 재생 장치를 제공할 수 있다.
도 18f는 전자서적이다. 본체(1851)에는 조작키(1853)가 설치되어 있다. 또한, 본체(1851)에는 복수의 표시부(1852)가 장착되어 있다. 표시부(1852)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 전자서적을 제공할 수 있다.
도 18g는 비디오카메라이고, 본체(1861)에는 외부 접속 포트(1864), 리모콘 수신부(1865), 수상부(1866), 배터리(1867), 음성 입력부(1868), 조작키(1869)가 설치되어 있고, 또한, 본체(1861)에는, 표시부(1862)를 갖는 케이스(1863)가 장착 되어 있다. 표시부(1862)에는, 본 발명의 반도체 장치가 사용되고 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 비디오카메라를 제공할 수 있다.
도 18h는 휴대전화이고, 본체(1871), 하우징(1872), 표시부(1873), 음성 입력부(1874), 음성출력부(1875), 조작키(1876), 외부 접속 포트(1877), 안테나(1878) 등을 포함한다. 표시부(1873)에는, 본 발명의 반도체 장치가 사용되어 있다. 본 발명에 의해, 신뢰성이 높고 고성능인 휴대전화를 제공할 수 있다.
도 19는 전화로서의 기능과, 정보 단말로서의 기능을 아울러 가진 휴대전자기기(1900)의 구성의 일례이다. 여기에서, 도 19a는 정면도, 도 19b는 배면도, 도 19c는 전개도이다. 휴대전자기기(1900)는, 전화와 정보 단말의 쌍방의 기능을 구비하고 있고, 음성 통화 이외에도 여러 가지 데이터 처리가 가능한, 소위 스마트 폰이라고 불리는 전자기기이다.
휴대전자기기(1900)는 하우징(1901) 및 하우징(1902)으로 구성되어 있다. 하우징(1901)은, 표시부(1911), 스피커(1912), 마이크로폰(1913), 조작키(1914), 포인팅 디바이스(1915), 카메라용 렌즈(1916), 외부 접속단자(1917) 등을 구비하고, 하우징(1902)은, 키보드(1921), 외부 메모리 슬롯(1922), 카메라용 렌즈(1923), 라이트(1924), 이어폰 단자(1925) 등을 구비하고 있다. 또한, 안테나는 하우징(1901) 내부에 내장되어 있다. 상기 구성에 더하여, 비접촉 IC칩, 소형기록장치 등을 내장하고 있어도 좋다.
표시부(1911)에는, 본 발명의 반도체 장치가 장착되어 있다. 또, 표시부(1911)에 표시되는 영상(및 그 표시방향)은, 휴대전자기기(1900)의 사용형태에 따라서 여러가지로 변화한다. 또한, 표시부(1911)와 동일면에 카메라용 렌즈(1916)를 구비하고 있기 때문에, 영상을 동반하는 음성 통화(소위 텔레비전 전화)가 가능하다. 또, 스피커(1912) 및 마이크로폰(1913)은 음성 통화에 한정되지 않고, 녹음, 재생 등에 사용하는 것이 가능하다. 카메라용 렌즈(1923)(및, 라이트(1924))를 사용하여 정지화 및 동화의 촬영을 하는 경우에는, 표시부(1911)는 파인더로서 사용되게 된다. 조작키(1914)는, 전화의 발신·착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등에 사용된다.
겹친 하우징(1901)과 하우징(1902; 도 19a)은, 슬라이드하고, 도 19c와 같이 전개하여, 정보 단말로서 사용할 수 있다. 이 경우에는, 키보드(1921), 포인팅 디바이스(1915)를 사용한 원활한 조작이 가능하다. 외부 접속단자(1917)는 AC 어댑터나 USB 케이블 등과의 각종 케이블과 접속 가능하고, 충전이나 컴퓨터 등과의 데이터 통신을 가능하게 하고 있다. 또한, 외부 메모리 슬롯(1922)에 기록매체를 삽입하고, 보다 대용량의 데이터의 보존 및 이동에 대응할 수 있다. 상기 기능에 더하여, 적외선 등의 전자파를 사용한 무선 통신 기능이나, 텔레비전 수신 기능 등을 갖고 있어도 좋다. 본 발명에 의해, 신뢰성이 높고 고성능인 휴대전자기기를 제공할 수 있다.
이상과 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자기기에 사용할 수 있다. 또, 본 실시 형태는, 실시 형태 1 내지 4와 적절하게 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 반도체 장치, 특히 무선 태그의 용도에 관해서, 도 20을 참조하여 설명한다.
본 발명에 의해 무선 태그로서 기능하는 반도체 장치를 형성할 수 있다. 무선 태그의 용도는 다방면에 걸쳐 있지만, 예를 들면, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 20a 참조), 포장용 용기류(포장지나 병 등, 도 20c 참조), 기록매체(DVD 소프트나 비디오테이프 등, 도 20b 참조), 탈것류(자전거 등, 도 20d 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 20e, 20f 참조) 등의 물품에 설치하여 사용할 수 있다. 또, 도 20에 있어서, 무선 태그는 2000으로 나타낸다.
또, 전자기기란, 예를 들면, 액정 표시 장치, EL 표시 장치, 텔레비전 장치(단지 텔레비전, 텔레비 수상기, 텔레비전 수상기라고도 부름), 휴대전화 외에, 실시 형태 5에서 제시한 물품 등을 가리킨다. 또한, 상기 반도체 장치를, 동물류, 인체 등에 사용할 수 있다.
무선 태그는, 물품의 표면에 붙이거나, 물품에 매립하여, 물품에 고정된다. 예를 들면, 책이면 종이에 매립하고, 유기수지로 이루어지는 포장용 용기 등이면 상기 유기수지에 매립하면 좋다. 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류 등에 무선 태그를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 무선 태그를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 본 발명에 의해 제작할 수 있는 무선 태그는, 저가이면서도 높은 신뢰성을 갖고 있고, 여러 가지 물품에 대하여 적용할 수 있다.
본 발명에 의해 형성할 수 있는 무선 태그를, 물건의 관리나 유통의 시스템에 응용함으로써, 시스템의 고기능화를 도모할 수 있다. 예를 들면, 꼬리표에 설치되는 무선 태그에 기록된 정보를, 벨트 컨베이어의 근처에 설치된 리더 라이터로 판독함으로써, 유통과정 및 배달장소 등의 정보가 판독되어, 상품의 검품이나 짐의 분배를 용이하게 할 수 있다.
이상과 같이, 본 발명의 적용 범위는 극히 넓고, 모든 물품에 대하여 사용할 수 있다. 또, 본 실시 형태는, 실시 형태 1 내지 5와 적절하게 조합하여 사용할 수 있다.
도 1은 반도체 기판의 제작 방법에 관해서 도시하는 도면.
도 2는 반도체 기판의 가공의 모양을 도시하는 도면.
도 3은 반도체 기판의 평면도.
도 4는 반도체 기판의 후처리 공정에 관해서 도시하는 도면.
도 5는 후처리 후의 반도체 기판의 평면도.
도 6은 반도체 장치의 제작 공정을 도시하는 도면.
도 7은 반도체 장치의 제작 공정을 도시하는 단면도.
도 8은 반도체 장치의 제작 공정을 도시하는 단면도.
도 9는 반도체 장치의 평면도 및 단면도.
도 10은 수소 이온종의 에너지 다이어그램에 관해서 도시하는 도면.
도 11은 반도체 장치의 제작 공정을 도시하는 도면.
도 12는 반도체 장치의 제작 공정을 도시하는 도면.
도 13은 반도체 장치의 제작 공정을 도시하는 도면.
도 14는 반도체 장치의 평면도 및 단면도.
도 15는 반도체 장치의 평면도 및 단면도.
도 16은 반도체 장치의 구성을 도시하는 도면.
도 17은 반도체 장치의 구성을 도시하는 도면.
도 18은 반도체 장치를 사용한 전자기기를 도시하는 도면.
도 19는 반도체 장치를 사용한 전자기기를 도시하는 도면.
도 20은 반도체 장치의 용도를 도시하는 도면.
도 21은 이온의 질량 분석 결과를 도시하는 도면.
도 22는 이온의 질량 분석 결과를 도시하는 도면.
도 23은 가속 전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치 및 계산치)을 도시하는 도면.
도 24는 가속 전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅 함수)을 도시하는 도면.
도 25는 가속 전압을 60kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅 함수)을 도시하는 도면.
도 26은 가속 전압을 40kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측치, 계산치, 및 피팅 함수)을 도시하는 도면.
도 27은 피팅 파라미터의 비(수소 원소 비 및 수소 이온종 비)를 정리한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
100: 베이스 기판 110: 반도체 기판
112: 절연층 114: 손상 영역
116: 접합층 118: 반도체 기판
120: 반도체층 122: 반도체 영역
124: 반도체 영역 130: 이온빔
132: 마스크 134: 레이저 광
140: 반도체 기판 142: 반도체 기판
200: 반도체 기판 202: 오리엔테이션 플랫
204: 반도체 기판 602: 영역
604: 마스크 606: 반도체층
608: 반도체층 610: 게이트 절연층
612: 전극 614: 불순물 영역
616: 불순물 영역 618: 사이드월
620: 고농도 불순물 영역 622: 저농도 불순물 영역
624: 채널 형성 영역 626: 고농도 불순물 영역
628: 저농도 불순물 영역 630: 채널 형성 영역
632: 절연층 634: 절연층
636: 도전층 638: 도전층
650: n 채널형 트랜지스터 652: p 채널형 트랜지스터
Claims (20)
- 반도체 장치 제작 방법에 있어서,단결정 반도체 기판에 손상 영역을 형성하기 위해 상기 단결정 반도체 기판의 표면에 이온들을 조사하는 단계;상기 단결정 반도체 기판의 표면 위에 제 1 절연층을 형성하는 단계;상기 제 1 절연층의 표면 위에 제 2 절연층을 형성하는 단계;상기 제 2 절연층을 절연 표면을 갖는 기판에 접합하는 단계;상기 절연 표면을 갖는 기판 위에 단결정 반도체 층을 형성하기 위해 상기 손상 영역에서 상기 단결정 반도체 기판을 분리하는 단계;복수의 단결정 반도체 영역들로 분리되도록 상기 단결정 반도체 층을 패터닝하는 단계;상기 복수의 단결정 반도체 영역들에 대하여 레이저 광 조사 처리 및 가열 처리 중 적어도 하나를 실시하는 단계; 및반도체 층들을 상기 복수의 단결정 반도체 영역들로 패터닝하는 단계를 포함하는, 반도체 장치 제작 방법.
- 반도체 장치 제작 방법에 있어서,복수의 단결정 반도체 기판들에 손상 영역들을 형성하기 위해 상기 복수의 단결정 반도체 기판들의 표면에 이온들을 조사하는 단계;상기 복수의 단결정 기판들의 표면들 위에 제 1 절연층들을 형성하는 단계;상기 제 1 절연층들의 표면들 위에 제 2 절연층들을 형성하는 단계;절연 표면을 갖는 기판에 상기 제 2 절연층들을 접합하는 단계;상기 절연 표면을 갖는 기판 위에 복수의 단결정 반도체층들을 형성하기 위해 상기 손상 역역들에서 상기 복수의 단결정 반도체 기판들을 분리하는 단계;복수의 단결정 반도체 영역들로 분리되도록 상기 복수의 단결정 반도체층들의 각각을 패터닝하는 단계;상기 복수의 단결정 반도체 영역들에 대하여 레이저 광 조사 처리 및 가열 처리 중 적어도 하나를 실시하는 단계; 및반도체층들을 상기 복수의 단결정 반도체 영역들로 패터닝하는 단계를 포함하는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 산화규소, 질화규소, 산화질화규소, 또는 질화산화규소 중 어느 하나를 포함하는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 제 1 절연층들은 산화규소, 질화규소, 산화질화규소, 또는 질화산화규소 중 어느 하나를 포함하는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 적층 구조를 갖는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 제 1 절연층들은 적층 구조를 갖는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 제 1 절연층은 산화규소 또는 산화질화규소와, 질화규소 또는 질화산화규소의 적층 구조를 갖고, 상기 단결정 반도체 기판의 표면 위에 이 순서로 적층되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 제 1 절연층들은 산화규소 또는 산화질화규소와, 질화규소 또는 질화산화규소의 적층 구조를 갖고, 상기 복수의 단결정 반도체 기판들의 표면들 위에 이 순서로 적층되는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 단결정 반도체층은 상기 제 1 절연층을 잔존시키도록 패터닝되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 복수의 단결정 반도체층들은 상기 제 1 절연층들을 잔존시키도록 패터닝되는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 제 2 절연층은 유기실란가스를 사용하여 화학기상 성장법에 의해 형성되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 제 2 절연층들은 유기실란가스를 사용하여 화학기상 성장법에 의해 형성되는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 단결정 반도체층은 직사각형이고, 상기 단결정 반도체층의 대각선의 길이는 250mm 이상인, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 복수의 단결정 반도체층들의 각각은 직사각형이고, 상기 복수의 단결정 반도체층들의 각각의 대각선의 길이는 250mm 이상인, 반도체 장치 제작 방법.
- 제 1 항에 있어서,반도체 소자는 상기 복수의 단결정 반도체 영역들의 중앙부를 이용하여 형성되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,반도체 소자는 상기 복수의 단결정 반도체 영역들의 중앙부를 이용하여 형성되는, 반도체 장치 제작 방법.
- 제 1 항에 있어서,상기 레이저 광 조사 처리 및 상기 가열 처리 모두는 상기 복수의 단결정 반도체 영역들상에 실시되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 레이저 광 조사 처리 및 상기 가열 처리 모두는 상기 복수의 단결정 반도체 영역들상에 실시되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 복수의 단결정 반도체 기판들의 표면들은 동시에 이온들로 조사되는, 반도체 장치 제작 방법.
- 제 2 항에 있어서,상기 복수의 단결정 반도체 기판들의 표면들은 연속하여 이온들로 조사되는, 반도체 장치 제작 방법.
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