KR20090031993A - 자기 저항 소자 및 자기 메모리 - Google Patents

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Abstract

자기 저항 소자는, 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제1 참조층과, 자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과, 제1 참조층과 기록층 사이에 형성되며, 또한 비자성 재료로 이루어지는 제1 중간층을 구비하고, 기록층을 구성하는 자성층은, 제1 중간층과 접하는 제1 자성층과, 제1 중간층과 접하고 있지 않은 제2 자성층을 포함하며, 제1 자성층은, 코발트(Co) 및 철(Fe)을 함유하는 합금으로 이루어지며, 또한 그 막 두께가 제2 자성층의 막 두께보다 크다.
자기 저항 소자, 자기 메모리, 자기 이방성, 자성층, 비자성층

Description

자기 저항 소자 및 자기 메모리{MAGNETORESISTIVE ELEMENT AND MAGNETIC MEMORY}
본 출원은 일본국 특허 출원 2007-250287(2007년 9월 26일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 자기 저항 소자 「magnetoresistive element」 및 자기 메모리 「magnetic memory」에 관한 것으로, 예를 들면 쌍방향에 전류를 공급함으로써 정보를 기록하는 것이 가능한 자기 저항 소자 및 그것을 이용한 자기 메모리 에 관한 것이다.
자기 저항(Magnetoresistive) 효과는, 자기 기억 장치인 하드디스크 드라이브(HDD: Hard Disk Drive)에 응용되며, 현재, 실용화되어 있다. HDD에 탑재되는 자기 헤드는, GMR(Giant Magnetoresistive) 효과, 또는 TMR(Tunneling Magnetoresistive) 효과가 응용되며, 이들은 모두 2개의 자성층의 자화 방향이 서로 각도를 이루는 것에 의해 생기는 저항 변화를 이용하여, 자기 매체로부터의 자장을 검출한다.
최근, GMR 소자 또는 TMR 소자를 이용하여 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)를 실현하기 위해, 다양한 기술이 제안되어 있다. 그 일례로서, MTJ(Magnetic Tunnel Junction) 소자의 자화 상태에 의해 "1", "0" 정보를 기록하고, TMR 효과에 따른 저항 변화에 의해 이 정보를 읽어내는 형식을 들 수 있다. 이 형식의 MRAM에서도, 실용화를 향해 수많은 기술이 제안되어 있다. 또한, 스핀 편극 전류에 의한 자화 반전이 이론적으로 예상되어, 실험에서도 확인되도록 되고, 스핀 편극 전류를 이용한 MRAM이 제안되어 있다. 이 방식에 의하면, 자성층에 스핀 편극 전류를 흘리는 것만으로 자성층의 자화 반전을 실현할 수 있어, 자성층의 체적이 작으면 주입하는 스핀 편극 전자도 적게 끝나기 때문에, 미세화, 저전류화를 양립할 수 있으리라 기대되고 있다. 그러나, 열 요란의 문제는 미세화에 수반되어 현재화된다.
열 요란 내성을 확보하기 위해서는, 자기 이방성 에너지 밀도를 증가시킬 필요가 있다. 이제까지 주로 검토되고 있는 면내 자화형의 구성에서는, 형상 자기 이방성을 이용하는 것이 일반적이다. 이 경우, 형상을 이용하여 자기 이방성을 확보하고 있기 때문에, 반전 전류는 형상 민감으로 되어, 미세화에 수반하여 반전 전류 변동이 증가하는 것이 문제로 된다. 형상 자기 이방성을 이용하여 자기 이방성 에너지 밀도를 증가시키기 위해서는, MTJ 소자의 어스펙트비를 크게 하고, 자성층의 막 두께를 증가시키며, 자성층의 포화 자화를 증가시키는 것이 고려된다.
MTJ 소자의 어스펙트비의 증대는, 셀 면적을 증대시켜, 대용량화에 적합하지 않다. 자성체의 막 두께, 포화 자화의 증가는, 스핀 편극 전류에 의한 자화 반전에 필요한 전류값을 증가시키는 결과로 되어, 바람직하지 못하다. 면내 자화형의 구성에서 형상 자기 이방성이 아니라, 결정 자기 이방성을 이용하는 경우, 큰 결정 자기 이방성 에너지 밀도를 갖는 재료(예를 들면, 하드디스크 매체로 이용되고 있는 Co-Cr 합금 재료)를 이용한 경우, 결정 축이 면내에 크게 분산되기 때문에, MR(Magnetoresistance)이 저하되거나, 또는 인코히런트한 세차 운동이 유발되어, 결과적으로 반전 전류가 증가된다.
이에 대하여, 수직 자화형의 구성으로 결정 자기 이방성을 이용하는 경우, 면내 자화형에서 과제이었던 결정축의 분산을 억제할 수 있다. 예를 들면, 전술한 Co-Cr 합금 재료의 결정 구조는 육방정 구조이며, c축을 용이축으로 한 1축의 결정 자기 이방성을 갖기 때문에, 결정 방위를 c축이 막면의 수직 방향과 평행하게 되도록 제어하면 된다. 면내 자화형의 경우, c축을 막면 내에서 1축으로 일치시킬 필요가 있고, 각 결정립의 막면 내의 회전이 결정축의 회전으로 되어 1축 방향으로 분산된다. 수직 자화형의 경우, c축은 막면에 수직 방향으로 있기 때문에, 각 결정립이 막면 내에 회전하여도, c축은 수직 방향을 유지한 채로 분산되지 않는다.
마찬가지로, 정방정 구조에서도 c축을 수직 방향으로 제어함으로써, 수직 자화형의 MTJ 구성을 실현하는 것이 가능하게 된다. 정방정 구조의 자성 재료는, 예를 들면, L10형의 결정 구조를 갖는 Fe-Pt 규칙 합금, Fe-Pd 규칙 합금, Co-Pt 규칙 합금, Fe-Co-Pt 규칙 합금, Fe-Ni-Pt 규칙 합금, 또는 Fe-Ni-Pd 규칙 합금 등을 들 수 있다. 그런데, L10 구조를 수직 자화막으로 하기 위해서는, 그 결정 배향성을 (001)면에 배향시키는 것이 필요하기 때문에, 결정 배향성을 제어하기 위한 기초층이나 규칙화시키기 위한 열 공정을 스핀 편극 전류에 의한 자화 반전 방식에 맞춰서 개발하는 것이 필요하다.
한편, 수직 자기 이방성을 계면의 자기 이방성을 이용하여 실현하는 것이 고려된다. 계면의 자기 이방성을 이용한 수직 자화막에는, 예를 들면, 자성층과 비자성층을 반복 적층한, 소위 인공 격자가 있다. 이 경우에도 면내 자화형에서 과제이었던 결정축의 분산을 억제할 수 있다. 인공 격자로 구성되는 자성 재료의 경우, 수직 자기 이방성이 Fe-Pt 규칙 합금 등과 같이 결정 자기 이방성을 주로 하고 있지 않기 때문에, 결정 배향성에는 비교적 제약을 받기 어렵다. 인공 격자의 수직 자기 이방성 재료는, 자성층을 Co, 비자성층을 Pt으로 하여, 이들이 교대로 적층된 계가 잘 알려져 있다.
스핀 편극 전류에 의한 자화 반전 방식을 고려한 경우, 기록층 재료로서는, 덤핑 상수가 작은 쪽이 바람직하다. 그런데, 자성층의 계면에 비자성층으로서 Pt이 존재하면, 스핀 펌핑 효과에 의해, 덤핑 상수가 증대된다고 하는 문제가 있다. 또한, 인공 격자는 자성층을 0.3 내지 1.0㎚ 정도로 박막화한 쪽이, 자기 이방성 에너지 밀도의 관점에서 보면 바람직하지만, 자성층을 박막화 하면, 스핀 펌핑 효과가 보다 현저하게 높아지기 때문에, 덤핑 상수가 커진다고 하는 문제가 있다.
MRAM의 대용량화에는, 판독의 관점에서 보면 높은 자기 저항비가 필요하다. 최근, 높은 자기 저항비를 나타내는 배리어 재료로서, MgO을 이용한 MTJ의 보고가 다수 있으며, 높은 자기 저항비를 실현하기 위해서는 MgO의 (100)면이 배향하고 있는 것이 중요하게 되어 있다. 자성층으로서 미결정 구조 또는 아몰퍼스 구조를 갖는 CoFeB를 MgO의 양 계면측에 형성한 경우, (100)면에 배향하는 것이 알려져 있다. 인공 격자에서 CoFeB를 자성층으로 한 보고예는 없으며, 명료한 결정 구조를 갖지 않는 CoFeB는 결정 구조를 갖는 Co에 비해, 수직 자기 이방성이 현저하게 감소하는 것이 예상된다.
스핀 주입 방식에 의해 수직 자기 이방성을 갖는 기록층의 자화를 반전시키는 경우, 스핀 주입 소자의 어스펙트비가 1이어도 되기 때문에, 미세화에도 바람직하다. 따라서, 스핀 편극 전류에 의한 자화 반전을 수직 자화형의 스핀 주입 소자로 실현할 수 있으면, 기입 전류의 저감과 비트 정보의 열 요란 내성의 확보, 셀 면적의 축소를 동시에 만족하는 것이 가능하게 된다. 그런데, 인공 격자를 기록층 재료에 이용하여 스핀 주입 소자를 형성하기 위해서는, 전술한 바와 같이 스핀 펌핑 효과에 의한 덤핑 상수의 증대와 고 TMR화가 문제로 된다. 인공 격자를 기록층 재료에 이용하여, 저덤핑 상수이며 또한 높은 자기 저항비를 실현한 스핀 주입 소자의 보고예 및 구체적인 방법은 지금까지 제안되어 있지 않다.
본 발명의 일 양태에 따른 자기 저항 소자는, 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제1 참조층과, 자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과, 상기 제1 참조층과 상기 기록층 사이에 형성되며, 또한 비자성 재료로 이루어지는 제1 중간층을 구비하고, 상기 기록층을 구성하는 자성층은, 상기 제1 중간층과 접하는 제1 자성층과, 상기 제1 중간층과 접하고 있지 않은 제2 자성층을 포함하며, 상기 제1 자성층은, 코발트(Co) 및 철(Fe)을 함유하는 합금으로 이루어지며, 또한 그 막 두께가 상기 제2 자성층의 막 두께보다 크다.
본 발명의 일 양태에 따른 자기 저항 소자는, 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 참조층과, 자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과, 상기 참조층과 상기 기록층 사이에 형성되고, 또한 비자성 재료로 이루어지는 중간층을 구비하며, 상기 기록층을 구성하는 자성층은, 상기 중간층과 접하는 제1 자성층과, 상기 중간층과 접하고 있지 않은 제2 자성층을 포함하고, 상기 제1 자성층은, 그 조성이 Co2XY인 합금을 함유하며, 또한 그 막 두께가 제2 자성층의 막 두께보다 크고, X는, 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 니켈(Ni) 및 구리(Cu) 중 1개 이상의 원소이며, Y는, 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 안티몬(Sb) 중 1개 이상의 원소이다.
본 발명의 일 양태에 따른 자기 메모리는, 자기 저항 소자와, 상기 자기 저항 소자를 사이에 두도록 형성되며, 또한 상기 자기 저항 소자에 대하여 전류를 공 급하도록 구성된 제1 및 제2 전극을 포함하는 메모리 셀을 구비하고, 상기 자기 저항 소자는, 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제1 참조층과, 자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과, 상기 제1 참조층과 상기 기록층 사이에 형성되고, 또한 비자성 재료로 이루어지는 제1 중간층을 구비하며, 상기 기록층을 구성하는 자성층 중 상기 제1 중간층과 접하는 제1 자성층은, 코발트(Co) 및 철(Fe)을 함유하는 합금으로 이루어지고, 또한 그 막 두께가 상기 제1 중간층과 접하고 있지 않은 자성층의 막 두께보다 크다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한，이하의 설명에서, 동일한 기능 및 구성을 갖는 요소에 대해서는, 동일 부호를 붙이고, 중복된 설명은 필요한 경우에만 행한다.
<제1 실시 형태>
[1] 기록층 재료로서의 인공 격자
스핀 주입형의 자기 저항 소자를 구성하는 기록층으로서 인공 격자를 이용하는 경우, 수직 자기 이방성의 확보, 덤핑 상수의 저감, 고자기 저항비(MR비)를 동시에 양립해야 한다. 인공 격자를 기록층으로서 이용한 공지예로서는, 특허 문헌 1: US2005/0185455A1, 특허 문헌 2: US2005/010410lA1을 들 수 있다. 특허 문헌 1에는, 인공 격자를 구성하는 비자성층으로서 Pt이 개시되어 있으며, 이것은 덤핑 상수가 커지는 것이 예상된다. 특허 문헌 2에는, 인공 격자로서, Co/Pt, Co/Au, Ni/Cu에 대하여 개시되어 있지만, 수직 자기 이방성의 확보, 덤핑 상수의 저감, 고 MR비를 모두 만족할 수 있는 구체적인 수단이 개시되어 있지 않다. 후술하지만, Co/Au을 적층한 것 만으로는, 상기 조건을 충족시킬 수는 없다.
발명자들은, 자성층과 비자성층을 교대로 적층한 인공 격자의 형태에서, 저덤핑 상수를 실현하기 위해서, 우선, 비자성층의 재료에 관하여 고찰을 행하였다. 수직 자기 이방성을 갖는 인공 격자를 실현하는 비자성 재료는, 통상적으로, 백금(Pt) 및 팔라듐(Pd)이 알려져 있다. 그런데, 스핀 펌핑 효과에 의한 덤핑 상수의 증가의 정도는 Pt이 현저히 크며, 인공 격자를 구성하는 자성층을 박막화하는 것에 의해 더욱 커진다. 따라서, 스핀 주입에 의한 자화 반전을 고려한 경우, Pt을 이용하는 것은 덤핑 상수의 관점에서 보면 바람직하지 못하다. Pd은 Pt보다도 덤핑 상수를 증가시키지 않지만, 후술하는 바와 같이 인공 격자를 구성하는 자성 재료를 적절하게 선택해야 한다.
Pd 이외의 비자성 재료의 후보로서, 발명자들은, 스핀 산란 효과가 적은 구리(Cu), 은(Ag), 및 금(Au)에 주목하였다. 이들 비자성 재료를 이용하여, 자성층을 Co로서 인공 격자를 형성한 바, Cu, Ag은 면내 자화막으로 되었지만, Au은 수직 자화막으로 되어, 수직 자기 이방성을 나타내는 것을 확인할 수 있었다. 따라서, 덤핑 상수의 저감과 수직 자기 이방성의 확보의 관점에서 보면, 비자성 재료에는 팔라듐(Pd), 또는 금(Au)을 주체로 하는 재료를 선택하는 것이 바람직하다.
다음으로, 인공 격자를 구성하는 자성 재료에 관하여 검토를 행하였다. 비 자성 재료를 Pd으로서 인공 격자를 형성하고, 수직 자기 이방성 에너지 밀도와 Co-Fe 합금의 조성 의존성을 측정한 바, 철(Fe)이 많아짐에 따라서, 수직 자기 이방성이 저하되는 것을 알았다. 한편，Co-Fe 합금을 덤핑 상수의 관점에서 고찰하면，Fe의 농도가 많을수록 덤핑 상수가 작은 것이 알려져 있다.
발명자들은, 새롭게 인공 격자를 형성하는 비자성 재료인 팔라듐(Pd), 및 금(Au)을 상정하여, Au/Co-Fe/Au, 및 Pd/Co-Fe/Pd의 적층막을 각각 형성하고, 덤핑 상수의 Co-Fe 합금의 조성에 대한 의존성, 및 덤핑 상수의 막 두께 의존성에 대하여 검토하였다. 또한, 적층막의 기재에서, "/"의 좌측이 상층, 우측이 하층(기판측)을 나타내고 있다.
그 결과, Co-Fe 합금의 조성 의존성은, Co-Fe 합금의 막 두께에 의해, 그 의존성이 크게 상이한 것을 발견하였다(도 1 참조). Co-Fe 합금의 막 두께가 3㎚ 정도인 경우에는, 비자성 재료가 Pd 및 Au의 양방에서, Fe의 농도가 20at% 근방에서 덤핑 상수가 가장 작아지는 것을 알 수 있다. 또한, 「at%」는, 원자(수) 퍼센트를 나타내고 있다. Co-Fe 합금의 막 두께가 1㎚ 정도로 얇아지면, 비자성 재료가 Pd인 경우, Co의 농도가 80at%(즉, Fe의 농도가 20at%) 근방에서 덤핑 상수가 최소로 되지만, Fe의 농도가 50at%인 경우에 비해 큰 차는 없어진다.
비자성 재료가 Au인 경우, Fe의 농도가 50at%인 쪽이 20at%보다도 덤핑 상수는 작아진다. 즉, Co의 농도가 80at%(즉, Fe의 농도가 20at%) 근방은 덤핑 상수가 작지만, Co-Fe 합금을 박막화하면，Fe의 농도가 50at%인 쪽이 덤핑 상수의 막 두께 의존성이 느슨하기 때문에, 어떤 막 두께에서 Fe의 농도가 20at%와 50at%의 덤핑 상수가 동일 정도로 되어, 더욱 박막화하면 Fe의 농도가 50at%인 쪽이 덤핑 상수가 작아지는 경향이 보인다.
Fe이 0at%, 즉, Co가 100at%에서는 덤핑 상수의 막 두께 의존성이 현저하기 때문에, 덤핑 상수의 저감의 관점에서 보면, 자성 재료를 코발트(Co)로 한 인공 격자를 스핀 주입 방식에 의한 기록층 재료로서 이용하는 것은 바람직하지 못하다. 따라서, 수직 자기 이방성을 유지하면서, 덤핑 상수를 저감하기 위해서는, Fe을 20at% 이상(즉, Co를 80% 이하) 함유한 Co-Fe 합금을 자성 재료에 이용하여 인공 격자를 형성하는 것이 바람직하다. 또한, 도 1로부터 분명히 알 수 있듯이, 동일 막 두께이면, 비자성 재료로서는 Pd보다 Au의 쪽이 덤핑 상수의 관점에서 보면 바람직하다.
따라서, 인공 격자를 형성하는 비자성 재료로서 Pd-Au 합금을 검토하였다. 도 2에, Pd-Au/Co80Fe20/Pd-Au의 적층 구성에서의 덤핑 상수의 Pd-Au 합금의 조성에 대한 의존성을 나타낸다. 단，Co80Fe20의 막 두께는 3㎚ 정도이다. 도 2에 도시한 바와 같이, Pd에 대하여 Au 농도를 증가해 가면, 덤핑 상수를 저감할 수 있는 것을 알 수 있다. 따라서, 인공 격자를 형성하는 비자성 재료로서 Pd-Au 합금을 이용하는 경우, 덤핑 상수만의 관점에서 보면 Au을 50at% 이상 함유하고 있는 것이 바람직하다.
다음으로, 비자성 재료로서 Pd-Au 합금을 이용한 인공 격자에서, 수직 자기 이방성의 크기를 검토하였다. 열 산화 기판상에, 막 두께 5㎚ 정도의 Ta, 막 두께 10㎚ 정도의 Ru, 막 두께 1㎚ 정도의 Pd, 막 두께 4㎚ 정도의 Au, [Co80Fe20 0.5㎚ 정도/Pd-Au 1㎚ 정도]를 2주기, 막 두께 0.5㎚ 정도의 Co80Fe20, 막 두께 3㎚ 정도의 Au을 순차적으로 형성한 적층 구조를 이용하여, 자기 이방성 에너지 밀도의 Pd-Au 합금의 조성에 대한 의존성을 측정한 결과를 도 3에 도시한다.
도 3에 도시한 바와 같이, Pd이 50at% 정도에서 이방성 에너지 밀도가 포화 경향이 있는 것을 알 수 있다. 이 결과로부터, 덤핑 상수 및 수직 자기 이방성의 관점에서 보면, Pd-Au 합금을 비자성 재료로서 이용하는 경우, Au의 조성은 50at% 정도인 것이 가장 바람직하다. 또한，Au의 조성이 45at% 이상 55at% 이하로 되는 범위에서 특히 우수한 효과를 얻을 수 있다. 이 비자성 재료를 기록층의 비자성층에 적용하면, 수직 자기 이방성을 유지하면서 덤핑 상수를 현저하게 저하시키는 것이 가능하게 된다.
또한, 기록층으로서 인공 격자를 형성하는 자성층 중, 제1 중간층과 접하는 제1 자성층의 덤핑 상수는 특히 작은 것이 바람직하다. 제1 자성층은 제1 중간층에 접하고 있기 때문에, 스핀 편극한 전자가 처음에 유입되어, 스핀 토크를 받기 쉽다. 제1 자성층이 Co-Fe 또는 Co-Fe-B로 이루어지는 경우에는, Co-Fe 조성은 전술한 대로이지만, 스핀 펌핑 효과를 감안하면, 제1 자성층의 막 두께는, 수직 자화를 유지할 수 있는 범위 내에서 두꺼운 쪽이 덤핑 상수를 작게 할 수 있기 때문에 바람직하다.
또한, 덤핑 상수가 작은 자성 재료로서, 조성이 Co2XY로 이루어지는 자성 재 료를 제1 자성층으로서 이용할 수도 있다. 여기에서, X는 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 니켈(Ni) 및 구리(Cu) 중 1개 이상의 원소이며, Y는 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 안티몬(Sb) 중 1개 이상의 원소이다. 이들 조성의 합금은, 규칙 합금을 형성하면 L2l 구조를 나타낸다. 또한，X와 Y가 불규칙하게 치환된 구조는 B2 구조이며, 분극율이 L2l구조에 비하여 작게 된다. Co, X, Y가 불규칙하게 치환되면 A2 구조(체심 입방정 구조)로 된다. 제1 자성층으로서는, 덤핑 상수 및 분극율의 관점에서 보면, L2l 또는 B2 구조가 바람직하다.
통상적으로，GMR(Giant Magnetoresistive)막에서는, 스페이서 재료(중간층)로서 구리(Cu)가 종종 이용된다. 그러나, 도 3의 결과로부터, 수직 자화형의 GMR 소자를 형성하는 경우에는, 스페이서 재료로서, 구리(Cu)보다도 금(Au)을 이용한 쪽이 수직 자기 이방성을 확보하기 용이하다는 것을 알 수 있다. 이것은 전술한 바와 같이, 코발트(Co)를 자성 재료로서 이용하고, 비자성 재료로서 구리(Cu), 은(Ag) 및 금(Au)을 이용하여 각각 인공 격자를 형성한 경우를 비교하였을 때에, Au이 수직 자기 이방성을 나타낸 점으로부터도 알 수 있다.
따라서, 도 4와 같은 층 구성으로 스핀 주입형의 GMR 소자를 형성하였다. 도 4의 층 구성은, 열산화막을 갖는 Si 기판(11) 상에, 저저항층(12)으로서 Ta/Cu/Ta, 저저항층(12)과의 밀착층(13)으로서 막 두께 5㎚ 정도의 Ta, 밀착층(13) 상에 기초층(14)으로서 막 두께 10㎚ 정도의 Ru, 참조층(15)으로서 막 두께 1㎚ 정 도의 Pd과 막 두께 0.3㎚ 정도의 Co를 8주기 적층하고, 9주기째의 자성층 Co를 막 두께 2㎚ 정도로 한 인공 격자 Co 2㎚/Pd l㎚/[Co 0.3㎚/Pd 1㎚]8, 스페이서층(16)으로서 막 두께 4㎚ 정도의 Au, 기록층(17)으로서 막 두께 0.5㎚ 정도의 Co와 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자로부터, 스페이서층(16)과 가장 떨어진 자성층에 접하는 (최상층의) 비자성층을 Au 1㎚로 한 Au 1㎚/Co 0.5㎚/Pd 1㎚/Co 0.5㎚, 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성한 구성이다. 소자 가공 시에 필요한 하드 마스크(19)에는, 막 두께 35㎚ 정도의 Ru과 막 두께 60㎚ 정도의 Ta을 순차적으로 형성하였다.
소자 직경 80㎚로 가공한 GMR 소자의 MR-H 곡선을 도 5에 도시한다. 도 5에서, 종축은 MR비(%), 횡축은 자계 H(Oe)이다. 도 5에 도시한 바와 같이, GMR 소자는, 명료한 보자력 차형의 루프를 나타내고 있다. 이것에 대하여, I-H 상도를 작성하여, 반전 전류를 평가한 바, 참조층(15)과 기록층(17)의 자화 배열이 반평행(Anti-Parallel)으로부터 평행(Parallel)으로의 반전 전류 밀도가 120MA/㎠, 평행으로부터 반평행으로의 반전 전류 밀도가 120MA/㎠이었다. 단，I-H 상도로부터 전류를 인가하지 않을 때의 보자력은 2.4kOe이었다.
이에 대하여, 기록층(17)의 비자성층을 Pd 1㎚로부터 Au 1㎚로 바꾼 Au 1㎚/Co 0.5㎚/Au 1㎚/Co 0.5㎚의 구성으로 한 바, 자화 배열이 반평행으로부터 평행으로의 반전 전류 밀도가 4.8MA/㎠, 평행으로부터 반평행으로의 반전 전류 밀도가 4.4MA/㎠이었다. 단，I-H 상도로부터 전류를 인가하지 않을 때의 보자력은 130Oe이었다. 덤핑 상수로부터의 예상대로, 비자성층을 전부 Au으로 한 쪽이 보자력으 로 규격화한 전류 밀도가 내려가고 있기 때문에, 저전류화가 실현되어 있다고 말할 수 있다.
또한, 기록층(17)의 자성층을 Co로부터 Co80Fe20로 바꾼 Au 1㎚/Co80Fe20 0.5㎚/Pd l㎚/Co80Fe20 0.5㎚의 구성으로 한 바, 자화 배열이 반평행으로부터 평행으로의 반전 전류 밀도가 2.7MA/㎠, 평행으로부터 반평행으로의 반전 전류 밀도가 6.1MA/㎠이었다. 단，I-H 상도로부터 전류를 인가하지 않을 때의 보자력은 1.8kOe이었다. 덤핑 상수로부터의 예상대로, 자성층을 Co로부터 Co80Fe20로 한 쪽이 보자력으로 규격화한 전류 밀도가 내려가고 있기 때문에, 저전류화가 실현되어 있다고 말할 수 있다.
이상에 의해, 비자성 재료로서 Au, 자성 재료로서 CoFe을 이용하여 인공 격자를 형성하고, 이 인공 격자를 기록층에 이용함으로써, 저전류 밀도의 스핀 주입 반전이 가능한 GMR 소자를 실현할 수 있다.
다음으로, 발명자들은 높은 자기 저항비를 실현하기 위해서, 도 6과 같은 MTJ 구조에서 예의 연구를 행하였다. 도 6의 적층 구조는, 열 산화막을 갖는 Si 기판(11) 상에, 기초층(14)과의 밀착층(13)으로서 막 두께 5㎚ 정도의 Ta, 기초층(14)으로서 막 두께 3㎚ 정도의 Co40Fe40B20, 막 두께 0.5㎚ 정도의 MgO, 막 두께 20㎚ 정도의 TiN, 및 막 두께 3㎚ 정도의 Pd을 순차적으로 형성하였다. 기초층(14) 상에는, 참조층(15)으로서 막 두께 10㎚ 정도의 FePtB, 막 두께 2㎚ 정도의 Co40Fe40B20를 순차적으로 형성하였다. FePtB는, 400℃에서 가열 성막을 행하였다. 참조층(15) 상에는, 터널 배리어층(16)으로서 막 두께 1㎚ 정도의 MgO, 후술하는 인공 격자로 이루어지는 기록층(17), 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성하였다. 소자 가공 시에 필요한 하드 마스크(19)에는, 막 두께 100㎚ 정도의 Ta을 형성하였다.
기록층(17)은, 막 두께 1㎚ 정도의 CoFeB와 막 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의 Co와 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자 [Pd 1㎚/Co 0.3㎚]2/Pd 1㎚/CoFeB 1㎚로 구성되어 있다. 구체적으로는, 기록층(17)은, 제1 자성층(17A-1)으로서 막 두께 1㎚ 정도의 CoFeB, 제1 비자성층(17B-1)으로서 막 두께 1㎚ 정도의 Pd, 제2 자성층(17A-2)으로서 막 두께 0.3㎚ 정도의 Co, 제2 비자성층(17B-2)으로서 막 두께 1㎚ 정도의 Pd, 제3 자성층(17A-3)으로서 막 두께 0.3㎚ 정도의 Co, 제3 비자성층(17B-3)으로서 막 두께1㎚ 정도의 Pd이 순서대로 적층된 인공 격자이다.
터널 배리어층(16)으로서는, NaCl 구조를 갖고, 또한 (100)면에 배향한 절연체가 이용된다. 높은 자기 저항비를 실현하기 위해서는, 터널 배리어층(16)으로서의 MgO이 (100)면에 배향하고 있는 것이 중요하게 된다. MgO은, NaCl 구조를 갖는다. 기록층(17)의 형성 공정으로서, 참조층(15), 터널 배리어층(16)을 형성한 후, 기록층(17)의 처음의 자성층(17A-1)으로서의 CoFeB 1㎚를 형성하고，300℃, 2시간의 진공중 어닐링을 행하여, CoFeB(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계 를 형성시켜 고 MR비를 실현하고 있다. 그리고, 이 어닐링 처리 후, 인공 격자를 구성하는 비자성 재료로 다시 형성을 행한다. 이와 같이 구성된 MTJ 구조에서는, MR비 100%를 실현할 수 있었다. CoFeB(100)/MgO(100)/CoFeB(100)의 결정 배향성은 막 전체에 걸쳐 실현되어 있는 것이 바람직하지만, 예를 들면, 배향면이 다른 결정립이나 적층 결함 등의 배향성이 서로 다른 부위가, MR비를 크게 열화시키지 않는 범위에서 포함되어 있어도 무방하다.
또한, 마찬가지로 기록층(17)은, 막 두께 1㎚ 정도의 CoFeB와 막 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의 Co80Fe20과 막 두께 1㎚ 정도의 Pd-Au 합금을 2주기 적층한 인공 격자 [Pd-Au 1㎚/CoFe 0.3㎚]2/Pd 1㎚/CoFeB 1㎚로 구성되어 있다. 구체적으로는, 기록층(17)은, 제1 자성층(17A-1)으로서 막 두께 1㎚ 정도의 CoFeB, 제1 비자성층(17B-1)으로서 막 두께 1㎚ 정도의 Pd, 제2 자성층(17A-2)으로서 막 두께 0.3㎚ 정도의 Co80Fe20, 제2 비자성층(17B-2)으로서 막 두께 1㎚ 정도의 Pd-Au 합금, 제3 자성층(17A-3)으로서 막 두께 0.3㎚ 정도의 Co80Fe20, 제3 비자성층(17B-3)으로서 막 두께 1㎚ 정도의 Pd-Au 합금이 순차적으로 적층된 인공 격자로 구성되어 있다. 이와 같이 구성된 MTJ 구조에서는, MR비 90%를 실현할 수 있었다.
상기의 기록층(17)은 터널 배리어층(16)에 접하는 자성층으로서 고 MR비를 실현하기 위해 CoFeB 1㎚를 형성하고 있기 때문에, 비자성층으로서 Au을 이용한 경우, 수직 자기 이방성을 실현하는 것이 어렵다. 이 때문에, CoFeB 상의 비자성층에는, Pd을 이용하고 있다. 또한, 그 위의 비자성층은, 덤핑 상수의 더 많은 저감 을 위해, Pd을 50at% 첨가한 Au-Pd 합금으로 하고 있다. 즉, 단순히 Co/Au에서는 고 MR비는 실현하는 것이 어렵고, 인공 격자를 구성하는 각 자성 재료와 막 두께, 및 비자성 재료와 막 두께를 적절하게 설정해야 한다.
또한, 중간층(터널 배리어층)과 접하는 자성층(상기 예에서는 CoFeB)에 접하는 비자성층으로서는, Pd에 한하지 않고 Pd-Au 합금을 이용하여도 된다. 이 경우, 해당 자성층에 접하는 비자성층에서의 Pd-Au 합금의 Pd 조성을, 접하지 않는 비자성층에서의 Pd-Au 합금의 Pd 조성보다도 크게 하면 된다. 예를 들면, 상기 자성층에 접하는 비자성층의 Pd 조성을 20at% 이상 90at% 이하의 범위로 하고, 접하지 않는 비자성층의 Pd 조성을 10at% 이상 55at% 이하의 범위로 할 수 있다. 이와 같은 범위에서도, 수직 자기 이방성을 유지하면서 원하는 MR비를 실현하는 것이 가능하다.
높은 자기 저항비를 실현하기 위해서는, 터널 배리어층(16)에 접하는 제1 자성층(17A-1)은, 입방정 구조 또는 정방정 구조를 갖고, 또한 (100)면에 배향하고 있는 것이 바람직하다. 이 때문에, 제1 자성층(17A-l)은, CoFe 합금에 붕소(B)가 첨가되어 구성되어 있다. 붕소(B)의 농도는, 지나치게 많으면 수직 자기 이방성이 열화되기 때문에, 30at% 이하인 것이 바람직하다. 구체적으로는, 전술한 철(Fe)의 농도를 고려하면, 제1 자성층(17A-1)은, 코발트(Co), 철(Fe), 및 붕소(B)를 함유하는 합금(Co1100-x-Fex)100 - yBy로 이루어지고, X≥20at%, 0<y≤30at%로 설정된다.
수직 자기 이방성의 확보와 고 MR비를 양립시키기 위해서는, 터널 배리어 층(16)에 접하는 제1 자성층(17A-1)은, 터널 배리어층(16)에 접하고 있지 않은 자성층(17A-2, 17A-3)의 막 두께보다 크게 설정된다. 구체적으로는, 상기 관계를 만족시키면서, 터널 배리어층(16)에 접하는 제1 자성층(17A-1)의 막 두께는, 수직 자기 이방성과 고 MR비와의 관점에서 보면, 0.5 내지 1.5㎚ 정도인 것이 바람직하다. 터널 배리어층(16)에 접하고 있지 않은 자성층(17A-2, 17A-3)의 막 두께는, 수직 자기 이방성 및 덤핑 상수의 밸런스로 적당히 조정하면 되지만, 0.2 내지 1㎚의 범위에 있는 것이 바람직하다. 비자성층(17B-1, 17B-2 및 17B-3)의 막 두께는, 2㎚ 이상으로 지나치게 두꺼우면 자성 재료끼리의 교환 결합이 약해지기 때문에 바람직하지 못하며, 0.5 내지 1.5㎚ 정도인 것이 바람직하다.
[2] 자기 저항 소자(MTJ 소자)
전술한 인공 격자로 구성되는 기록층(17)을 이용하여, 메모리 등에 사용되는 MTJ(Magnetic Tunnel Junction) 소자(10)를 구성할 수 있다. 이하에, 인공 격자로 구성되는 기록층(17)을 MTJ 소자에 적용한 실시 형태에 대하여 설명한다.
[2-1] 싱글 핀 구조
도 7은, 제1 실시 형태에 따른 싱글 핀 구조의 MTJ 소자(10)의 개략도이다. 도 7에서의 화살표는, 자화 방향을 나타내고 있다. 또한, 싱글 핀 구조란, 기록층과 참조층이 중간층을 개재하여 적층된 구조이다.
도 7에 도시한 바와 같이, MTJ 소자(10)는, 자성체로 이루어지는 참조층('핀드층'이라고도 함)(15)과, 자성체로 이루어지는 기록층('자유층'이라고도 함)(17)과, 참조층(15)과 기록층(17) 사이에 끼워진 중간층(비자성층)(16)을 갖는 적층 구 조이다. 그리고, 참조층(15) 및 기록층(17)이 수직 자기 이방성을 갖고, 참조층(15) 및 기록층(17)의 자화 방향이 막면에 대하여 수직 방향을 향하는, 소위 수직 자화형의 MTJ 소자(10)이다. 또한, 참조층(15)은, 자화(또는, 스핀)의 방향이 고정되어 있다. 기록층(17)은, 자화 방향이 변화(반전) 가능하다.
MTJ 소자(10)는, 비자성층(16)이 절연체이며, TMR(Tunneling Magnetoresistive) 효과를 갖는다. 여기에서, 비자성층(16)이 절연체의 경우에는 산화마그네슘(MgO), 산화알루미늄(AlOx) 등이 이용된다. 비자성층(16)이 금속의 경우에는 GMR 소자이며, GMR(Giant Magnetoresistive) 효과를 갖는다. 비자성층(16)이 금속인 경우에는 금(Au), 은(Ag), 구리(Cu) 등이 이용된다. 본 실시 형태에서는, 비자성층(16)이 금속인 경우에는, 전술한 바와 같이 Au이 가장 바람직하다. 비자성층(16)에 Au을 이용함으로써, 덤핑 상수를 저감할 수 있으며, 또한 반전 전류 밀도를 저감하는 것이 가능하게 된다.
<동작>
MTJ 소자(10)는, 스핀 주입형의 자기 저항 소자이다. 따라서, MTJ 소자(10)에 데이터를 기입하거나, 또는 MTJ 소자(10)로부터 데이터를 읽어내는 경우, MTJ 소자(10)는, 막면(또는, 적층면)에 수직인 방향에서, 쌍방향으로 전류가 흐른다. 또한，MTJ 소자(10)는, 2개의 자성층(기록층(17) 및 참조층(15))의 자화 배열이 평행(Parallel) 배열, 또는 반평행(Anti-Parallel) 배열로 된다. 이들 자화 배열에 의해 변화하는 MTJ 소자(10)의 저항값에, "0", "1"의 정보를 대응시킴으로써, MTJ 소자(10)를 기억 소자로서 이용할 수 있다.
구체적으로는, 참조층(15)측으로부터 전자(즉, 참조층(15)로부터 기록층(17)을 향하는 전자)를 공급한 경우, 참조층(15)의 자화 방향과 동일한 방향에 스핀 편극된 전자가 기록층(17)에 주입된다. 이 경우, 기록층(17)의 자화 방향은, 참조층(15)의 자화 방향과 동일한 방향에 배열할 수 있다. 이것에 의해, 참조층(15)과 기록층(17)의 자화 방향이 평행 배열로 된다. 이 평행 배열일 때는 MTJ 소자(10)의 저항값은 가장 작아지고, 이 경우를 예를 들면 데이터 "0"이라 규정한다.
한편, 기록층(17)측으로부터 전자(즉, 기록층(17)으로부터 참조층(15)을 향하는 전자)를 공급한 경우, 참조층(15)에 의해 반사됨으로써 참조층(15)의 자화 방향과 반대 방향으로 스핀 편극된 전자가 기록층(17)에 주입된다. 이 경우, 기록층(17)의 자화 방향은, 참조층(15)의 자화 방향과 반대 방향에 배열할 수 있다. 이것에 의해, 참조층(15)과 기록층(17)의 자화 방향이 반평행 배열로 된다. 이 반평행 배열일 때는 MTJ 소자(10)의 저항값은 가장 커지고, 이 경우를 예를 들면 데이터 "1"이라 규정한다.
<자성 재료>
MTJ 소자(10)에서, 참조층(15)으로서 자화 반전 전류가 큰 자성층을 이용하여, 기록층(17)으로서 참조층(15)보다도 자화 반전 전류가 작은 자성층을 이용함으로써, 고성능한 MTJ 소자(10)를 실현할 수 있다. 스핀 편극 전류에 의해 자화 반전을 일으키는 경우, 그 반전 전류는 포화 자화, 이방성 자계 및 체적에 비례하기 때문에, 이들을 적절하게 조정하여, 기록층(17)과 참조층(15)의 반전 전류에 차이를 낼 수 있다.
본 실시 형태에서는, 기록층(17)은 인공 격자로 구성하지만, 참조층(15)은 하기에 나타내는 재료로부터 적절히 선택할 수 있다. 수직 자화를 실현하는 참조층(15)을 구성하는 자성 재료로서는, 예를 들면 5×105erg/cc 이상의 결정 자기 이방성 에너지 밀도를 갖는 재료가 바람직하며, 이하에 구체적으로 예를 든다.
(1) 불규칙 합금
불규칙 합금은, 코발트(Co)를 주성분으로 하며, 크롬(Cr), 탄탈(Ta), 니오븀(Nb), 바나듐(V), 텅스텐(W), 하프늄(Hf), 티탄(Ti), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd), 철(Fe) 및 니켈(Ni) 중 1개 이상의 원소를 함유하는 합금으로 구성된다. 예를 들면, CoCr, CoPt, CoCrTa, CoCrPt, CoCrPtTa, CoCrNb 등을 들 수 있다. 이들 합금은, 비자성 원소의 비율을 증가시켜 자기 이방성 에너지 밀도, 포화 자화를 조정할 수 있다.
(2) 규칙 합금
규칙 합금은, 철(Fe), 코발트(Co) 및 니켈(Ni) 중 1개 이상의 원소와, 팔라듐(Pd) 및 백금(Pt) 중 1개 이상의 원소로 구성되며, 또한, 결정 구조가 L10 구조의 강자성 합금(규칙 합금)이다. 예를 들면, Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, Co30Ni20Pt50을 들 수 있다. 또한, 이들 규칙 합금은, 상기 조성비에 한정되지 않는다. 이들 규칙 합금에, Cu(구리), 크롬(Cr), 은(Ag) 등의 불순물 원소 또는 그 합금, 절연물을 가하여 자기 이방성 에너지 밀도, 포화 자화를 낮게 조정할 수 있다.
(3) 인공 격자
인공 격자는, 자기 이방성 에너지 밀도, 포화 자화를 적절하게 조정하여 참조층으로서 이용할 수도 있다. 철(Fe), 코발트(Co) 및 니켈(Ni) 중 1개 이상의 원소 또는 1개의 원소를 함유하는 합금과, 크롬(Cr), 백금(Pt), 팔라듐(pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu) 중 1개의 원소 또는 1개의 원소를 함유하는 합금이 교대로 적층된 구조를 이용할 수 있다. 예를 들면, Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu 등의 인공 격자를 들 수 있다. 이들 인공 격자는, 자성층에의 원소의 첨가, 또는 자성층과 비자성층의 막 두께비를 조정함으로써, 자기 이방성 에너지 밀도, 포화 자화를 조정할 수 있다.
(4) 페리 자성체
페리 자성체로서는, 희토류 금속과 천이 금속의 합금이 이용된다. 구체적으로는, 테르븀(Tb), 디스프로슘(Dy), 또는 가돌리늄(Gd)과, 천이 금속 중 1개 이상의 원소로 이루어지는 아몰퍼스 합금이 이용된다. 이와 같은 페리 자성체로서는, 예를 들면, TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등을 들 수 있다. 이들 합금은, 조성을 조정함으로써 자기 이방성 에너지 밀도, 포화 자화를 조정할 수 있다.
또한, 자성층은, 비자성체부가 편석함으로써, 자성체부와 비자성체부가 분리된 구조로 하여도 된다. 예를 들면, 산화실리콘(SiO2), 산화마그네슘(MgO), 질화실리콘(SiN), 탄화실리콘(SiC) 등의 산화물, 질화물, 탄화물을 비자성체부로 하여도 되며, 예를 들면 Cr 농도가 25at% 이상으로 큰 비자성 CoCr 합금과 같은 합금이어도 된다.
또한，MTJ 소자(10)의 비자성층(16)에 접하는 자성층(기록층(17), 참조층(15))의 계면에는, 고분극율 재료로서, 철(Fe), 코발트(Co) 및 니켈(Ni) 중 1개 이상의 원소 또는 1개의 원소를 함유하는 합금으로 이루어지는 자성 금속층을 배치하여, 자기 저항비를 상승시킨 구성으로 하여도 된다. 단, 통상적으로, 이 자성 금속층은 단층에서는 면내 자화로 되기 때문에, 수직 자화의 안정성을 손상하지 않도록, 자성 금속층에 적층하는 수직 자기 이방성 재료와의 자기적인 막 두께비를 조정할 필요가 있다.
그 밖에, 기록층(17) 및 참조층(15)은 각각, 자성층을 적층한 구조로 이루어지며, 그 한쪽의 자성층은 자성체가 분산된, 소위 그래뉼라 구조이어도 된다.
이하에, 싱글 핀 구조의 MTJ 소자(10)의 구체예에 대하여 설명한다.
(a) 구체예 1-1
구체예 1-1의 MTJ 소자(10)는, 참조층(15) 및 기록층(17)이 각각 인공 격자로 구성되어 있다. 도 8은, 구체예 1-1에 따른 MTJ 소자(10)의 구성을 나타내는 단면도이다.
도 8에 도시한 바와 같이, MTJ 소자(10)는, 열산화막을 갖는 Si 기판(11) 상에, 기초층(14)과의 밀착층(13)으로서 막 두께 5㎚ 정도의 Ta, 기초층(14)으로서 막 두께 10㎚ 정도의 Ru, 기초층(14) 상에 참조층(15)으로서 막 두께 1㎚정도의 Pt과 막 두께 0.3㎚ 정도의 Co를 8주기 적층하고, 9주기째의 자성층을 막 두께 1.5㎚ 정도의 CoFeB로 한 인공 격자 CoFeB 1.5㎚/Pt 1㎚/[Co 0.3㎚/Pt 1㎚]8, 터널 배리어층(16)으로서 막 두께 1㎚ 정도의 MgO, 기록층(17)으로서 막 두께 0.5㎚ 정도의 Co50Fe50과 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의Co80Fe20과 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자 [Pd 1㎚/CoFe 0.3㎚]2/Pd 1㎚/CoFe 0.5㎚, 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성하였다. 소자 가공 시에 필요한 하드 마스크(19)에는, 막 두께 100㎚ 정도의 Ta을 형성하였다. 또한, 밀착층(13)은 하부 전극으로서도 기능하고, 하드 마스크(19)는 상부 전극으로서도 기능한다.
기록층(17)의 형성 공정으로서, 참조층(15), 터널 배리어층(16)을 형성한 후, 기록층(17)의 처음의 자성층 CoFe 0.5㎚를 형성하고，300℃, 2시간의 진공중 어닐링을 행하여, CoFe(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계를 형성시켜 고 MR비를 실현하고 있다. 그리고, 이 어닐링 처리 후, 인공 격자를 구성하는 비자성 재료로 다시 형성을 시작한다. 이와 같이 구성된 구체예 1-1의 MTJ 소자(10)에서는, MR비 50%를 실현할 수 있었다.
전술한 구체예 1-1의 구성은, 터널 배리어층(16)에 대하여, 참조층(15)이 하측(기판측), 기록층(17)이 상측에 배치되는, 소위 보텀 핀(bottom pin) 구조이다. 구체예 1-1과 마찬가지의 구성을 터널 배리어층(16)에 대하여, 참조층(15)이 상측, 기록층(17)이 하측(기판측)에 배치되는, 소위 톱 핀(top pin) 구조로 하여도 된다.
보텀 핀 구조, 톱 핀 구조 모두, 참조층(15)을 한 방향으로 고착하기 위해 서, 인접하여 반 강자성층을 형성하여도 된다. 이 반 강자성층으로서는, 망간(Mn)과, 철(Fe), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 오스뮴(Os),또는 이리듐(Ir)과의 합금인 FeMn, NiMn, PtMn, PtPdMn, RuMn, OsMn, IrMn 등을 이용할 수 있다.
(b) 구체예 1-2
구체예 1-2의 MTJ 소자(10)는, 구체예 1-1의 참조층(15)이 L10 구조의 FePt 규칙 합금인 이외에는, 구체예 1-1과 거의 마찬가지의 구성이다.
MTJ 소자(10)는, 열 산화막을 갖는 Si 기판(11) 상에, 기초층(14)과의 밀착층(13)으로서 막 두께 10㎚ 정도의 Ta, 기초층(14) 상에 참조층(15)으로서 막 두께 10㎚ 정도의 FePtB와 자기 저항비를 증가시키기 위해 막 두께 2㎚ 정도의 Co40Fe40B20를 적층한 구성이다. 참조층(15)의 FePtB는, 400℃의 기판 가열을 행하면서 형성한다. 참조층(15) 상에는, 터널 배리어층(16)으로서 막 두께 1㎚ 정도의 MgO, 기록층(17)으로서 막 두께 1㎚ 정도의 Co40Fe40B20와 막 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의 Co80Fe20과 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자 [Pd 1㎚/CoFe 0.3㎚]2/Pd 1㎚/CoFeB 1㎚, 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성하였다. 소자 가공 시에 필요한 하드 마스크(19)에는, 막 두께 100㎚의 Ta을 형성하였다.
기록층(17)의 형성 공정으로서, 참조층(15), 터널 배리어층(16)을 형성한 후, 기록층(17)의 최초의 자성층 CoFeB 1㎚를 형성하고，300℃, 2시간의 진공중 어 닐링을 행하여, CoFeB(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계를 형성시켜 고 MR비를 실현하고 있다. 그리고, 이 어닐링 처리 후, 인공 격자를 구성하는 비자성 재료로 다시 형성을 시작한다.
이와 같이 구성된 구체예 1-2의 MTJ 소자(10)에서는, MR비 90%를 실현할 수 있었다. 또한, 참조층(15)에 L10 구조를 갖는 규칙 합금을 이용함으로써, 양호한 수직 자기 이방성을 갖는 참조층(15)을 구성하는 것이 가능하게 된다.
[2-2] 듀얼 핀 구조
도 9는, 제1 실시 형태에 따른 듀얼 핀 구조의 MTJ 소자(10)의 개략도이다. 또한, 듀얼 핀 구조란, 기록층의 양측에 각각 중간층을 개재하여 2개의 참조층이 배치된 구조이다.
도 9에 도시한 바와 같이, MTJ 소자(10)는, 자성체로 이루어지는 기록층(17)과, 자성체로 이루어지는 제1 및 제2 참조층(15, 22)과, 기록층(17) 및 제1 참조층(15) 사이에 끼워진 중간층(비자성층)(16)과, 기록층(17) 및 제2 참조층(22) 사이에 끼워진 중간층(비자성층)(21)을 갖는 적층 구조이다. 그리고, 참조층(15, 22) 및 기록층(17)의 자화 방향이 막면에 대하여 수직 방향을 향하는, 소위 수직 자화형의 MTJ 소자(10)이다. 여기에서, 제1 및 제2 참조층(15, 22)은, 자화가 반대 방향을 향하는 반평행 배열이다.
비자성층(16, 21)으로서는, 산화마그네슘(MgO), 산화알루미늄(AlOx) 등의 절연체나, 금(Au), 은(Ag), 구리(Cu) 등의 금속 또는 그들의 합금이 이용된다. 본 실시 형태에서는, 비자성층이 금속인 경우에는, Au이 가장 바람직하다. 비자성층에 Au을 이용함으로써, 반전 전류 밀도를 저감하는 것이 가능하게 된다.
여기에서, 듀얼 핀 구조의 MTJ 소자(10)에서는, 비자성층(16)을 사이에 두는 2개의 자성층(기록층(17) 및 참조층(15)), 및 비자성층(21)을 사이에 두는 2개의 자성층(기록층(17) 및 참조층(22))은, 평행, 또는 반평행 배열을 취한다. 그러나，MTJ 소자(10) 전체로서 본 경우, 평행 배열과 반평행 배열이 동시에 존재하기 때문에, 비자성층(16, 21)을 개재한 MR비에 차이를 내어 둘 필요가 있다.
따라서, 비자성층(16)을 터널 배리어층으로 하고, 비자성층(21)을 금속(스페이서층)으로 한 경우, 터널 배리어층(16)에서 생기는 MR비의 쪽이 비자성층(21)에서 생기는 MR비에 비하여 커진다. 따라서, 터널 배리어층(16)을 사이에 두는 2개의 자성층(기록층(17) 및 참조층(15))의 자화 배열을, "0", "1"의 정보에 대응시킨다.
또한, 기록층(17) 및 참조층(15, 22)의 재료로서는, 상기 싱글 핀 구조 와 마찬가지의 재료를 이용할 수 있다.
<동작>
듀얼 핀 구조의 MTJ 소자(10)의 동작에 대하여 설명한다. MTJ 소자(10)에 데이터를 기입하거나, 또는 MTJ 소자(10)로부터 데이터를 읽어내는 경우, MTJ 소자(10)는, 막면(또는, 적층면)에 수직인 방향에서, 쌍방향으로 전류가 흐른다.
참조층(15) 측으로부터 전자(즉, 참조층(15)로부터 기록층(17)을 향하는 전자)를 공급한 경우, 참조층(15)의 자화 방향과 동일한 방향에 스핀 편극된 전자와, 참조층(22)에 의해 반사됨으로써 참조층(22)의 자화 방향과 반대 방향으로 스핀 편극된 전자가 기록층(17)에 주입된다. 이 경우, 기록층(17)의 자화 방향은, 참조층(15)의 자화 방향과 동일한 방향에 배열된다. 이것에 의해, 참조층(15)과 기록층(17)의 자화 방향이 평행 배열로 된다. 이 평행 배열일 때에는 MTJ 소자(10)의 저항값은 가장 작아지며, 이 경우를 예를 들면 데이터 "0"이라 규정한다.
한편, 참조층(22) 측으로부터 전자(즉, 참조층(22)으로부터 기록층(17)을 향하는 전자)를 공급한 경우, 참조층(22)의 자화 방향과 동일한 방향으로 스핀 편극된 전자와, 참조층(15)에 의해 반사됨으로써 참조층(15)의 자화 방향과 반대 방향으로 스핀 편극된 전자가 기록층(17)에 주입된다. 이 경우, 기록층(17)의 자화 방향은, 참조층(15)의 자화 방향과 반대 방향에 배열할 수 있다. 이 반평행 배열일 때는 MTJ 소자(10)의 저항값은 가장 커지며, 이 경우를 예를 들면 데이터 "1"이라 규정한다.
이와 같이, MTJ 소자(10)를, 참조층(15, 22)을 기록층(17)의 양측에 배치한 듀얼 핀 구조로 함으로써, 스핀 편극 전자의 반사의 효과를 보다 이용할 수 있기 때문에, 싱글 핀 구조보다도 자화 반전 전류를 더욱 저감할 수 있다.
이하에, 듀얼 핀 구조의 MTJ 소자(10)의 구체예에 대하여 설명한다.
(a) 구체예 2-1
구체예 2-1의 MTJ 소자(10)는, 참조층(15, 22) 및 기록층(17)이 각각 인공 격자로 구성되어 있다. 도 10은, 구체예 2-1에 따른 MTJ 소자(10)의 구성을 나타내는 단면도이다.
MTJ 소자(10)는, 열 산화막을 갖는 Si 기판(11) 상에, 기초층(14)과의 밀착층(13)으로서 막 두께 5㎚ 정도의 Ta, 기초층(14)으로서 막 두께 10㎚ 정도의 Ru, 기초층(14) 상에 참조층(15)으로서 막 두께 1㎚ 정도의 Pd과 막 두께 0.3㎚ 정도의 Co를 8주기 적층하고, 9주기째의 자성층을 막 두께 1.5㎚ 정도의 CoFeB로 한 인공 격자 CoFeB 1.5㎚/Pd 1㎚/[Co 0.3㎚/Pd 1㎚]8, 터널 배리어층(16)으로서 막 두께 1㎚ 정도의 MgO, 기록층(17)으로서 막 두께 1㎚ 정도의 Co40Fe40B20와 막 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의 Co80Fe20과 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자 [Pd 1㎚/CoFe 0.3㎚]2/Pd 1㎚/CoFeB l㎚를 순차적으로 형성하였다.
기록층(17)의 형성 공정으로서, 참조층(15), 터널 배리어층(16)을 형성한 후, 기록층(17)의 처음의 자성층 CoFeB 1㎚를 형성하고，300℃, 2시간의 진공중 어닐링을 행하여, CoFeB(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계를 형성시켜 고 MR비를 실현하고 있다. 이 어닐링 처리 후, 인공 격자를 구성하는 막 두께 1㎚ 정도의 Pd, [Pd l㎚/CoFe 0.3㎚]2를 순차적으로 형성한다.
기록층(17) 상에는, 스페이서층(21)으로서 막 두께 4㎚ 정도의 Au, 참조층(22)으로서 막 두께 0.5㎚ 정도의 CoFe와 막 두께 1㎚ 정도의 Pt을 7주기 적층한 인공 격자 [CoFe 0.5㎚/Pt 1㎚]7, 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성하였다. 소자 가공 시에 필요한 하드 마스크(19)에는, 막 두께 100㎚ 정도의 Ta을 형성하였다.
참조층(22)의 보자력은 참조층(15)의 보자력보다도 크고, 이 보자력의 차를 이용하여 참조층(15)과 참조층(22)의 자화 배열을 반평행하게 설정하는 것이 가능하게 된다. 즉, 2회의 착자를 행하면 된다. 우선，1회째의 자장 인가에 의해, 참조층(15)의 자화와, 기록층(17) 및 참조층(22)의 자화는, 동일한 방향에 배열한다. 그 후, 2회째의 자장 인가는, 1회째와 역방향으로 행한다. 이 2회째의 인가 자장은, 참조층(15)의 보자력보다도 크고, 참조층(22)의 보자력보다도 작게 설정한다. 이것에 의해, 참조층(22)의 자화 방향에 대하여, 기록층(17) 및 참조층(15)의 자화는 역방향으로 된다. 이와 같이 하여, 도 10에 도시한 바와 같은 자화 배열을 실현할 수 있다.
구체예 2-1의 구성에서는, 스페이서층(21)의 Au을 개재한 자기 저항의 변화보다, 터널 배리어층(16)의 MgO을 개재한 자기 저항의 변화의 쪽이 크며, MTJ 소자(10)는, 기록층(17)과 참조층(15)의 자화 배열, 및 기록층(17)과 참조층(22)의 자화 배열에 의해, 정보를 기억한다. 또한, 기록층(17)과 터널 배리어층(16)의 계면, 및 기록층(17)과 스페이서층(21)의 계면에, 분극율이 큰 자성 재료를 계면층으로서 형성하여도 무방하다. 또한, 스페이서층(21)을, 예를 들면, 산화마그네슘(MgO)이나 산화알루미늄(AlOx)과 같은 절연체로 구성하여도 무방하다. 이 경우, 스페이서층(21)의 저항 및 MR비를 터널 배리어층(16)보다도 작게 하면, 동작상에는 문제가 없다.
마찬가지로, 전술한 MTJ 소자(10) 내에서, 참조층(22)을 막 두께 30㎚ 정도의 Tb30(Co80Fe20)70과 막 두께 2㎚ 정도의 Fe의 2층으로 구성하여도 된다. 여기에 서, Tb24(Co80Fe20)76이 보상 조성이다. 이 경우, 참조층(22)은 희토류 금속(RE)의 자기 모멘트가 크며, 적층한 Fe과 합쳐도 전체적으로 RE의 자기 모멘트가 크다. 이 경우, 한 방향으로 한 번만 착자함으로써, 도 10의 참조층(15, 22)의 자화 배열과 동등한 자계 배열을 실현할 수 있다. 즉, 참조층(22)의 천이 금속(TM)의 자기 모멘트는 RE의 자기 모멘트보다도 작고, 천이 금속(TM)의 자기 모멘트는 RE의 자기 모멘트와 반대를 향하기 때문에, 참조층(22)의 자화는 착자된 방향과 역방향을 향한다.
이 밖에, 참조층(15, 22)은, 구체예 1-1 및 1-2에서 설명한 바와 같이, 규칙 합금, 불규칙 합금, 인공 격자, 페리 자성체 등으로부터 적절히 선택할 수 있다.
또한, 참조층(15, 22)의 자화를 한 방향으로 고착하기 위해서, 인접하여 반강자성층을 형성하여도 된다. 이 반강자성층으로서는, 망간(Mn)과, 철(Fe), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 오스뮴(Os), 또는 이리듐(Ir)과의 합금인 FeMn, NiMn, PtMn, PtPdMn, RuMn, 0sMn, IrMn 등을 이용할 수 있다.
(b) 구체예 2-2
구체예 2-2의 MTJ 소자(10)는, 참조층(15)이 Ll0 구조를 갖는 FePt 규칙 합금으로 구성되어 있으며, 또한, 하측(기판측)에 TMR 구조, 상측에 GMR 구조를 갖고 있다. 도 11은, 구체예 2-2에 따른 MTJ 소자(10)의 구성을 나타내는 단면도이다.
MTJ 소자(10)는, 열 산화막을 갖는 Si 기판(11) 상에, 기초층(14)과의 밀착층(13)으로서 막 두께 10㎚ 정도의 Ta, 기초층(14)으로서 막 두께 10㎚ 정도의 Ru, 기초층(14) 상에 참조층(15)으로서 막 두께 10㎚ 정도의 FePtB, 자기 저항비를 증가시키는 계면층(15A)으로서 막 두께 2㎚ 정도의 Co40Fe40B20, 터널 배리어층(16)으로서 막 두께 2㎚ 정도의 MgO, 기록층(17)으로서 막 두께 1㎚ 정도의 CoFeB와 막 두께 1㎚ 정도의 Pd, 또한 막 두께 0.3㎚ 정도의 Co80Fe20과 막 두께 1㎚ 정도의 Pd을 2주기 적층한 인공 격자 [Pd 1㎚/CoFe 0.3㎚]2/Pd 1㎚/CoFeB 1㎚를 순차적으로 형성하였다.
또한, 참조층(15)과 계면층(15A)은 교환 결합하고 있기 때문에, 이들은 1개의 자성층(참조층)으로서 행동한다. 높은 자기 저항비를 실현하기 위해서는, 터널 배리어층(16)에 접하는 계면층(15A)은, 입방정 구조 또는 정방정 구조를 가지며, 또한 (100)면에 배향하고 있는 것이 바람직하다. 이 때문에, 계면층(15A)은, CoFe 합금에 붕소(B)가 첨가되어 구성되어 있다. 붕소(B)의 농도는, 지나치게 많으면 수직 자기 이방성이 열화되기 때문에, 30at% 이하인 것이 바람직하다. 구체적으로는, 계면층(15A)은, 코발트(Co), 철(Fe), 및 붕소(B)를 함유하는 합금(Co100-x-Fex)100-yBy로 이루어지며, x≥20at%, 0<y≤30at%로 설정된다.
기록층(17)의 형성 공정으로서, 참조층(15), 계면층(15A), 터널 배리어층(16)을 형성한 후, 기록층(17)의 처음의 자성층 CoFeB 1㎚를 형성하고，300℃, 2시간의 진공중 어닐링을 행하여, CoFeB(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계를 형성시켜 고 MR비를 실현하고 있다. 이 어닐링 처리 후, 막 두께 1㎚ 정도의 Pd, [Pd 1㎚/CoFe 0.3㎚]2를 순차적으로 형성한다.
기록층(17) 상에는, 스페이서층(21)으로서 막 두께 4㎚ 정도의 Au, 참조층(22)으로서 막 두께 1㎚ 정도의 Pt과 막 두께 0.3㎚ 정도의 Co를 7주기 적층한 인공 격자 [Co 0.3㎚/Pt 1㎚]7, 보호층(18)으로서 막 두께 5㎚ 정도의 Ru을 순차적으로 형성하였다. 소자 가공시에 필요한 하드 마스크(19)에는, 막 두께35㎚ 정도의 Ru과 막 두께 60㎚ 정도의 Ta을 순차적으로 형성하였다.
이와 같이, 참조층(15)으로서 L10 구조를 갖는 강자성 합금(규칙 합금)을 이용함으로써, 양호한 수직 자기 이방성을 갖는 참조층(15)을 구성하는 것이 가능하게 된다. 또한, 참조층(22)을, L10 구조를 갖는 규칙 합금으로 구성하도록 하여도 된다. 또한, 참조층(15, 22)의 자화를 한 방향으로 고착하기 위해서, 인접하여 반강자성층을 형성하여도 된다.
(c) 구체예 2-3
구체예 2-3의 MTJ 소자(10)는, 터널 배리어층을 갖는 TMR 구조가 상측, 스페이서층을 갖는 GMR 구조가 하측(기판측)에 배치된 구성이다. 도 12는, 구체예 2-3에 따른 MTJ 소자(10)의 구성을 나타내는 단면도이다.
구체예 2-1과 마찬가지로 참조층(15)까지 형성한 후, 스페이서층(16)으로서 막 두께 4㎚ 정도의 Au, 기록층(17)으로서 막 두께 0.5㎚ 정도의 CoFe와 막 두께 1㎚ 정도의 Au-pd와 막 두께 1㎚ 정도의 Co40Fe40B20를 순차적으로 형성하였다. 기록층(17) 상에는, 터널 배리어층(21)으로서 막 두께 1㎚ 정도의 MgO을 형성하고，터널 배리어층(21) 이후의 구성은 구체예 2-1과 마찬가지의 구성을 순차적으로 형성 하였다.
참조층(15, 22)은, 구체예 1-1 및 1-2에서 설명한 바와 같이, 규칙 합금, 불규칙 합금, 인공 격자, 페리 자성체 등으로부터 적절히 선택할 수 있다. 또한, 참조층(15, 22)의 자화를 한 방향으로 고착하기 위해서, 이들에 인접하여 반강자성층을 형성하여도 된다.
(d) 구체예 2-4
구체예 2-4의 MTJ 소자(10)는, 중간층(비자성층)(16 및 21)이 절연체로 이루어지며, 하측(기판측)과 상측이 모두 TMR 구조이다. 도 13은, 구체예 2-4의 MTJ 소자(10)의 구성을 나타내는 단면도이다. 구체예 2-4의 MTJ 소자(10)는, 비자성층(21)이 절연체인 것, 및 참조층(22)을 CoFeB와 TbCoFe의 적층 구성으로 한 이외에는, 구체예 2-2와 마찬가지이다.
구체예 2-2와 마찬가지로 기록층(17)까지 형성한 후, 기록층(17) 상에는, 터널 배리어층(21)으로서 막 두께 1㎚ 정도의 MgO, 참조층(22)으로서 막 두께2nm 정도의 Co40Fe40B20와 막 두께 3Onm 정도의 Tb30(Co80Fe20)70과의 적층 구성을 순차적으로 형성하였다. 여기에서, Tb24(Co80Fe20)76이 보상 조성이다.
참조층(22) 상에는, 보호층(18)으로서 막 두께 5nm 정도의 Ru, 소자 가공 시에 필요한 하드 마스크(19)로서 막 두께 35nm 정도의 Ru과 막 두께 60nm 정도의 Ta을 순차적으로 형성하였다. 또한，참조층(15, 22)의 자화를 한 방향으로 고착하기 위해서, 이들에 인접하여 반강자성층을 형성하여도 된다．
구체예 2-4의 MTJ 소자(10)에서는, 터널 배리어층(16)은 막 두께 2nm 정도의 MgO이며, 한편，터널 배리어층(21)의 MgO은 막 두께가 1nm이고, 저항차는 크며, 자기 저항비는 터널 배리어층(16)이 지배적으로 된다.
(e) 구체예 2-5
도 14는, 구체예 2-5의 MTJ 소자(10)의 구성을 나타내는 단면도이다. 구체예 2-5의 MTJ 소자(10)는, 참조층(22)이 SAF(Synthetic Anti-Ferromagnet) 구조로 되어 있는 것 이외에는 구체예 2-1과 마찬가지의 구성이며, TMR 구조가 하측(기판측), GMR 구조가 상측에 배치된다. SAF 구조는, 2개의 자성층이 반강자성적으로 교환 결합한 구조이다. 참조층(22)은, 제1 자성층(22-1)과, 제2 자성층(22-3)과, 제1 및 제2 자석성층(22-1, 22-3) 사이에 끼워진 비자성층(22-2)으로 이루어지며, 제1 및 제2 자성층(22-1, 22-3)이 반강자성적으로 교환 결합한 SAF 구조이다.
이 경우, 제1 및 제2 자성층(22-1, 22-3)의 자화 배열이 반평행이므로, 제1 및 제2 자성층(22-1, 22-3)으로부터의 누설 자장을 상쇄하여, 결과적으로 참조층(22)의 누설 자장을 저감하는 효과가 있다. 또한，교환 결합한 자성층은, 체적이 증가하는 효과로서, 열 요란 내성을 향상시킨다. 비자성층(22-2)의 재료로서는, 루테늄(Ru), 오스뮴(Os), 레늄(Re), 및 로듐(Rh) 중 1개의 원소 또는 1개 이상의 원소를 함유하는 합금을 들 수 있다.
이하에, 구체예 2-5의 MTJ 소자(10)의 층 구성에 대하여 설명한다. 기판(11)으로부터 기록층(17)까지는 구체예 1-1과 마찬가지의 구성이다.
기록층(17) 상에 스페이서층(21)으로서 막 두께 4㎚ 정도의 Au을 형성한 후, 참조층(22)은, 제1 자성층(22-1)으로서 막 두께 1㎚ 정도의 Pt과 막 두께 0.3㎚ 정도의 Co를 4주기 적층한 인공 격자 [Pt/Co]4를 형성한 후, 반강자성적인 교환 결합을 실현하기 위해서, 비자성층(22-2)으로서 막 두께 0.9㎚ 정도의 Ru을 형성하고, 제2 자성층(22-3)으로서 막 두께 0.3㎚ 정도의 Co와 막 두께 1㎚ 정도의 Pt을 5주기 적층한 인공 격자 [Co/Pt]5를 형성하였다.
또한, 제1 및 제2 자성층(22-1, 22-3)이 RE-TM 합금의 페리 자성체로 이루어지는 경우에도, 반강자성 결합을 실현할 수 있다. 이 경우, 비자성층(22-2)은 반드시 이용하지 않아도 된다. 그 일례를, 도 15 및 도 16을 이용하여 설명한다.
RE-TM 합금은, 희토류 금속(RE)의 자기 모멘트와 천이 금속(TM)의 자기 모멘트가 반강자성적으로 결합한 상태에 있다. RE-TM 합금을 적층한 경우, RE끼리, TM끼리가 강자성적으로 결합하는 것이 알려져 있다. 이 경우, RE 및 TM의 자기 모멘트가 서로 상쇄하기 때문에, RE-TM 합금으로서의 자기 모멘트는, 조성에 의해 조정할 수 있다.
예를 들면, 도 15에 도시한 바와 같이, RE의 자기 모멘트(41)가 TM의 자기 모멘트(42)보다 큰 RE-TM 합금층(22-1)의 경우, 남은 자기 모멘트(43)는 RE의 자기 모멘트(41)와 동일한 방향으로 된다. 이 RE-TM 합금층(22-1) 상에, RE의 자기 모멘트(44)가 TM의 자기 모멘트(45)보다 큰 RE-TM 합금층(22-3)을 적층하면, RE의 자기 모멘트(41, 44)끼리, TM의 자기 모멘트(42, 45)끼리가 각각 동일한 방향으로 되고, 2개의 RE-TM 합금층(22-1, 22-3)의 자기 모멘트(43, 46)는 동일한 방향을 향하여, 평행한 상태로 된다.
이것에 대하여, 도 16에 도시한 바와 같이, RE의 자기 모멘트(44)가 TM의 자기 모멘트(45)보다 작은 RE-TM 합금층(22-3)을 RE-TM 합금층(22-1) 상에 적층한 경우, 2개의 RE-TM 합금층(22-1, 22-3)의 자기 모멘트(43, 46)는 반평행한 상태로 된다.
예를 들면, Tb-Co 합금은, Tb이 22at%에서 Tb의 자기 모멘트와 Co의 자기 모멘트의 크기가 동일해져서, 자기 모멘트가 거의 제로인 소위 보상 조성으로 된다. 막 두께 10㎚ 정도의 Tb25Co75와 막 두께 10㎚ 정도의 Tb20Co80를 적층한 경우, 이들의 자기 모멘트는 반평행하게 된다.
이와 같은 형태를 이용하여, 2개의 자성층(22-1, 22-3)이 반평행하게 결합한 참조층(22)을 제작할 수 있다. 예를 들면, 참조층(22)을 구성하는 제1 자성층(22-1)은 막 두께 15㎚ 정도의 Tb26(Fe71Co29)74로 이루어지며, 제2 자성층(22-3)은 막 두께 20㎚ 정도의 Tb22(Fe71Co29)78로 이루어진다. 여기에서, Tb24(Fe71Co29)76이 보상 조성이다.
이와 같은 구성의 MTJ 소자(10)에서는, 한 방향으로 한 번만 착자함으로써, 도 9에 도시한 참조층(15, 22)의 자화 배열과 동일한 자화 배열을 실현할 수 있다. 즉, 참조층(22)의 TM의 자기 모멘트는 RE의 자기 모멘트보다 작고, TM의 자기 모멘트는 RE의 자기 모멘트와 반대 방향을 향하기 때문에, 참조층(22)의 자화는 착자한 방향과 역방향으로 된다.
또한, 제1 및 제2 자성층(22-1, 22-3)이 RE-TM 합금으로 이루어지는 경우에, 제1 및 제2 자성층(22-1, 22-3) 사이에 비자성층(22-2)을 형성하여 반강자성 결합을 실현하는 것도 가능하다. 그 일례를, 도 17 및 도 18을 이용하여 설명한다.
도 17에 도시한 제1 및 제2 자성층(22-1, 22-3)의 TM의 자기 모멘트(42, 45)는, 비자성층(22-2)을 개재하여 교환 결합한다고 생각된다. 마찬가지로, 도 18에 도시한 제1 및 제2 자성층(22-1, 22-3)의 TM의 자기 모멘트(42, 45)는, 비자성층(22-2)을 개재하여 교환 결합한다고 생각된다.
예를 들면, 도 17에 도시한 바와 같이, Co를 반 강자성적으로 결합시키는 금속을 비자성층(22-2)으로서 이용한 경우에는, RE-TM 합금층(22-1)의 RE의 자기 모멘트(41)를 TM의 자기 모멘트(42)보다 크게 하며, 한편，RE-TM 합금층(22-3)의 RE의 자기 모멘트(44)를 TM의 자기 모멘트(45)보다 크게 한다. 즉, 비자성층(22-2)이 반강자성 결합에 기여하는 경우, TM의 자기 모멘트(42) 및 RE의 자기 모멘트(41)의 대소 관계와, TM의 자기 모멘트(45) 및 RE의 자기 모멘트(44)의 대소 관계를 동일하게 설정하면, TM과 RE의 자기 모멘트가 서로 상쇄되어, 자기 모멘트(43, 46)가 반평행하게 된다. 또한，Co를 반강자성적으로 결합시키는 비자성층(22-2)의 재료로서는, 루테늄(Ru), 오스뮴(Os), 레늄(Re) 및 로듐(Rh) 중 1개의 원소 또는 1개 이상의 원소를 함유하는 합금을 들 수 있다.
또한, 도 18에 도시한 바와 같이, Co를 강자성적으로 결합시키는 금속을 비자성층(22-2)으로서 이용한 경우에는, RE-TM 합금층(22-1)의 RE의 자기 모멘트(41)를 TM의 자기 모멘트(42)보다 크게 하고, RE-TM 합금층(22-3)의 RE의 자기 모멘트(44)를 TM의 자기 모멘트(45)보다 작게 한다. 즉, 비자성층(22-2)이 강자성 결 합에 기여하는 경우, TM의 자기 모멘트(42) 및 RE의 자기 모멘트(41)의 대소 관계와, TM의 자기 모멘트(45) 및 RE의 자기 모멘트(44)의 대소 관계를 반대로 설정하면, TM과 RE의 자기 모멘트가 서로 상쇄되어, 자기 모멘트(43, 46)가 반평행하게 된다. 또한，Co를 강자성적으로 결합시키는 비자성층(22-2)의 재료로서는, 백금(Pt), 및 팔라듐(Pd) 중 1개의 이상의 원소 또는 1개 이상의 원소를 함유하는 합금을 들 수 있다.
이 밖에, RE의 자기 모멘트가 TM의 자기 모멘트보다도 큰 RE-TM 합금과, 천이 금속을 주성분으로 하는 금속 또는 합금을 적층하여 참조층(22)을 구성하여도 된다.
이상 상술한 바와 같이 제1 실시 형태에서는, 기록층(17)을 자성층과 비자성층이 교대로 적층된 인공 격자로 형성하고 있다. 그리고, 기록층(17)을 구성하는 자성층을 코발트(Co) 및 철(Fe)을 함유하는 합금으로 형성하고, 기록층(17)을 구성하는 비자성층 중 적어도 1층을 팔라듐(Pd) 및 금(Au)을 함유하는 합금으로 구성하고 있다. 또한, 기록층(17)을 구성하는 자성층 중 터널 배리어층(16)에 접하는 자성층(17A-1)을 코발트(Co), 철(Fe) 및 붕소(B)를 함유하는 합금으로 구성하고, 터널 배리어층(16)에 접하는 자성층의 막 두께를 터널 배리어층(16)에 접하고 있지 않은 자성층의 막 두께보다 크게 설정하고 있다. 이것에 의해, 수직 자기 이방성의 확보, 덤핑 상수의 저감(즉, 기입 전류의 저감), 고자기 저항비를 실현할 수 있는 기록층(17)을 구성하는 것이 가능하게 된다.
또한，MgO으로 대표되는 NaCl 구조를 갖는 절연체를 터널 배리어층(16)으로 서 사용하고, 터널 배리어층(16)과 참조층(15)의 사이에 코발트(Co), 철(Fe) 및 붕소(B)를 함유하는 합금으로 구성된 계면층(15A)을 배치하고 있다. 이것에 의해，CoFeB(100)/MgO(100)/CoFeB(100)의 결정 방위의 관계를 형성할 수 있기 때문에, 높은 자기 저항비를 실현하는 것이 가능하게 된다.
또한, 기록층(17)을 구성하는 자성층으로서는, 철(Fe)의 농도를 20at% 이상 함유한 Co-Fe 합금을 이용하고 있다. 이것에 의해, 기록층(17)의 수직 자기 이방성을 유지하면서, 덤핑 상수를 저감하는 것이 가능하게 된다.
또한, 참조층(15)에 L10 구조를 갖는 규칙 합금을 이용함으로써, 양호한 수직 자기 이방성을 갖는 참조층(15)을 구성하는 것이 가능하게 된다.
또한, 기록층으로서 상기 인공 격자를 이용한 경우, 기록층과 참조층 사이에 형성되는 스페이서층에는, 금(Au)을 이용하도록 하고 있다. 이것에 의해, 저전류 밀도의 스핀 주입 반전이 가능한 GMR 구조를 실현할 수 있다.
<제2 실시 형태>
제2 실시 형태는, 제1 실시 형태에서 나타낸 MTJ 소자(10)를 이용하여 MRAM을 구성한 경우의 예에 대하여 나타내고 있다.
도 19는, 본 발명의 제2 실시 형태에 따른 MRAM의 구성을 나타내는 회로도이다. MRAM은, 매트릭스 형상으로 배열된 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(50)를 구비하고 있다. 메모리 셀 어레이(50)에는, 각각이 열(컬럼) 방향으로 연장하도록, 복수의 비트선쌍 BL,/BL이 배설되어 있다. 또한, 메모리 셀 어레 이(50)에는, 각각이 행(로우) 방향으로 연장하도록, 복수의 워드선 WL이 배설되어 있다.
비트선 BL과 워드선 WL의 교차 부분에는, 메모리 셀 MC가 배치되어 있다. 각 메모리 셀 MC는, MTJ 소자(10), 및 N채널 MOS 트랜지스터로 이루어지는 선택 트랜지스터(51)를 구비하고 있다. MTJ 소자(10)의 일단은, 비트선 BL에 접속되어 있다. MTJ 소자(10)의 타단은, 선택 트랜지스터(51)의 드레인 단자에 접속되어 있다. 선택 트랜지스터(51)의 게이트 단자는, 워드선 WL에 접속되어 있다. 선택 트랜지스터(51)의 소스 단자는, 비트선/BL에 접속되어 있다.
워드선 WL에는, 로우 디코더(52)가 접속되어 있다. 비트선쌍 BL,/BL에는, 기입 회로(54) 및 판독 회로(55)가 접속되어 있다. 기입 회로(54) 및 판독 회로(55)에는, 컬럼 디코더(53)가 접속되어 있다. 각 메모리 셀 MC는, 로우 디코더(52) 및 컬럼 디코더(53)에 의해 선택된다.
메모리 셀 MC에의 데이터의 기입은, 아래와 같이 행해진다. 우선, 데이터 기입을 행하는 메모리 셀 MC를 선택하기 위해서, 이 메모리 셀 MC에 접속된 워드선 WL이 활성화된다. 이에 의해, 선택 트랜지스터(51)가 턴온한다.
여기에서, MTJ 소자(10)에는, 기입 데이터에 따라서, 쌍방향의 기입 전류 Iw가 공급된다. 구체적으로는，MTJ 소자(10)에 좌측으로부터 우측에 기입 전류Iw를 공급하는 경우, 기입 회로(54)는, 비트선 BL에 플러스의 전압을 인가하고, 비트선 /BL에 접지 전압을 인가한다. 또한，MTJ 소자(10)에 우측으로부터 좌측에 기입 전류 Iw를 공급하는 경우, 기입 회로(54)는, 비트선 /BL에 플러스의 전압을 인가하 고, 비트선 BL에 접지 전압을 인가한다. 이와 같이 하여, 메모리 셀 MC에 데이터 "0", 또는 데이터 "1"을 기입할 수 있다.
다음으로, 메모리 셀 MC로부터의 데이터 판독은, 아래와 같이 행해진다. 우선, 선택된 메모리 셀 MC의 선택 트랜지스터(51)가 턴온한다. 판독 회로(55)는, MTJ 소자(10)에, 예를 들면 우측으로부터 좌측에 흐르는 판독 전류 Ir을 공급한다. 그리고, 판독 회로(55)는, 이 판독 전류 Ir에 기초하여, MTJ 소자(10)의 저항값을 검출한다. 이와 같이 하여, MTJ 소자(10)에 기억된 데이터를 읽어낼 수 있다.
다음으로，MRAM의 구조에 대하여 설명한다. 도 20은, 메모리 셀 MC를 중심으로 나타낸 MRAM의 구성을 도시한 단면도이다.
P형 반도체 기판(61)의 표면 영역에는, 소자 분리 절연층이 형성되고, 이 소자 분리 절연층이 형성되어 있지 않은 반도체 기판(61)의 표면 영역이 소자를 형성하는 소자 영역(active area)으로 된다. 소자 분리 절연층은, 예를 들면 STI(Shallow Trench Isolation)에 의해 구성된다. STI로서는, 예를 들면 산화실리콘이 이용된다.
반도체 기판(61)의 소자 영역에는, 이격한 소스 영역 S 및 드레인 영역 D가 형성되어 있다. 이 소스 영역 S 및 드레인 영역 D는 각각, 반도체 기판(61) 내에 고농도의 N+형 불순물을 도입하여 형성된 N+형 확산 영역으로 구성된다. 소스 영역 S 및 드레인 영역 D 사이에서 반도체 기판(61) 상에는, 게이트 절연막(51A)을 개재하여, 게이트 전극(51B)이 형성되어 있다. 게이트 전극(51B)은, 워드선 WL로서 기 능한다. 이와 같이 하여, 반도체 기판(61)에는, 선택 트랜지스터(51)가 형성되어 있다.
소스 영역 S 상에는, 컨택트(62)를 개재하여 배선층(63)이 형성되어 있다. 배선층(63)은, 비트선 /BL로서 기능한다.
드레인 영역 D 상에는, 컨택트(64)를 개재하여 인출선(65)이 형성되어 있다. 인출선(65) 상에는, 하부 전극(13) 및 상부 전극(19) 사이에 끼워진 MTJ 소자(10)가 형성되어 있다. 상부 전극(19) 상에는, 배선층(66)이 형성되어 있다. 배선층(66)은, 비트선 BL로서 기능한다. 또한, 반도체 기판(61)과 배선층(66) 사이에는, 예를 들면 산화 실리콘으로 이루어지는 층간 절연층(67)으로 채워져 있다.
이상 상술한 바와 같이, 제1 실시 형태에서 나타낸 MTJ 소자(10)를 이용하여 MRAM을 구성할 수 있다. 또한，MTJ 소자(10)는, 스핀 주입형의 자기 메모리 외에, 자벽 이동형의 자기 메모리에도 사용하는 것이 가능하다.
또한, 제2 실시 형태에서 나타낸 MRAM은, 다양한 장치에 적용하는 것이 가능하다. MRAM의 몇몇 적용예에 대하여 이하에 설명한다.
<적용예 1>
도 21은, 디지털 가입자선(DSL)용 모뎀의 DSL 데이터 패스부를 추출하여 도시하고 있다. 이 모뎀은, 프로그래머블 디지털 시그널 프로세서(DSP: Digital Signal Processor)(100), 아날로그-디지털(A/D) 컨버터(110), 디지털-아날로그(D/A) 컨버터(120), 송신 드라이버(130), 및 수신기 증폭기(140) 등을 포함하여 구성되어 있다.
도 21에서는, 밴드패스 필터를 생략하고 있으며, 그 대신에 회선 코드 프로그램(DSP로 실행되는, 코드화된 가입자 회선 정보, 전송 조건 등(회선 코드: QAM, CAP, RSK, FM, AM, PAM, DWMT 등)에 따라서 모뎀을 선택, 동작시키기 위한 프로그램)을 유지하기 위한 다양한 타입의 옵션의 메모리로서, 본 실시 형태의 MRAM(170)과 EEPROM(180)을 나타내고 있다.
또한, 본 적용예에서는, 회선 코드 프로그램을 유지하기 위한 메모리로서 MRAM(170)과 EEPROM(180)의 2종류의 메모리를 이용하고 있지만, EEPROM(180)을 MRAM으로 치환하여도 된다. 즉, 2종류의 메모리를 이용하지 않고, MRAM만을 이용하도록 구성하여도 된다.
<적용예 2>
도 22는, 다른 적용예로서, 휴대 전화 단말기(300)를 나타내고 있다. 통신 기능을 실현하는 통신부(200)는, 송수신 안테나(201), 안테나 공용기(202), 수신부(203), 베이스 밴드 처리부(204), 음성 코덱으로서 이용되는 DSP(205), 스피커(수화기)(206), 마이크로폰(송화기)(207), 송신부(208), 및 주파수 신시사이저(209) 등을 구비하고 있다.
또한, 이 휴대 전화 단말기(300)에는, 해당 휴대 전화 단말기의 각 부를 제어하는 제어부(220)가 설치되어 있다. 제어부(220)는, CPU(221), ROM(222), 본 실시 형태의 MRAM(223), 및 플래시 메모리(224)가 버스(225)를 통해서 접속되어 형성된 마이크로 컴퓨터이다. 상기 ROM(222)에는, CPU(221)에서 실행되는 프로그램이나 표시용의 폰트 등이 필요해지는 데이터가 미리 기억되어 있다.
MRAM(223)은, 주로 작업 영역으로서 이용되는 것이며, CPU(221)가 프로그램의 실행 중에서 계산 도중의 데이터 등을 필요에 따라 기억하거나, 제어부(220)와 각 부 사이에서 교환하는 데이터를 일시 기억하는 경우 등에 이용된다. 또한, 플래시 메모리(224)는, 휴대 전화 단말기(300)의 전원이 오프되어도, 예를 들면 직전의 설정 조건 등을 기억해 놓고, 다음의 전원 온 시에 동일한 설정으로 하는 사용 방법을 하는 경우에, 그들 설정 파라미터를 기억해 두는 것이다. 이것에 의해, 휴대 전화 단말기(300)의 전원이 오프로 되어도, 기억되어 있는 설정 파라미터가 소실되는 일이 없다.
또한, 이 휴대 전화 단말기(300)에는, 오디오 재생 처리부(211), 외부 출력 단자(212), LCD 컨트롤러(213), 표시용의 LCD(액정 디스플레이)(214), 및 호출음을 발생하는 링거(215) 등이 설치되어 있다. 상기 오디오 재생 처리부(211)는, 휴대 전화 단말기(300)에 입력된 오디오 정보(또는, 후술하는 외부 메모리(240)에 기억된 오디오 정보)를 재생한다. 재생된 오디오 정보는, 외부출력 단자(212)를 통해서 헤드폰이나 휴대형 스피커 등에 전함으로써, 외부에 취출하는 것이 가능하다. 이와 같이, 오디오 재생 처리부(211)를 설치함으로써, 오디오 정보의 재생이 가능하게 된다. 상기 LCD 컨트롤러(213)는, 예를 들면 상기 CPU(221)로부터의 표시 정보를 버스(225)를 통하여 수취하고, LCD(214)를 제어하기 위한 LCD 제어 정보로 변환하고, LCD(214)를 구동하여 표시를 행하게 한다.
휴대 전화 단말기(300)에는, 인터페이스 회로(I/F)(231, 233, 235), 외부 메모리(240), 외부 메모리 슬롯(232), 키 조작부(234), 및 외부 입출력 단자(236) 등 이 설치되어 있다. 상기 외부 메모리 슬롯(232)에는 메모리 카드 등의 외부 메모리(240)가 삽입된다. 이 외부 메모리 슬롯(232)은, 인터페이스 회로(I/F)(231)를 통해서 버스(225)에 접속된다. 이와 같이, 휴대 전화 단말기(300)에 슬롯(232)을 설치함으로써, 대전화 단말기(300)의 내부 정보를 외부 메모리(240)에 기입하거나, 또는 외부 메모리(240)에 기억된 정보(예를 들면 오디오 정보)를 휴대 전화 단말기(300)에 입력하는 것이 가능하게 된다.
상기 키 조작부(234)는, 인터페이스 회로(I/F)(233)를 통해서 버스(225)에 접속된다. 키 조작부(234)로부터 입력된 키 입력 정보는, 예를 들면 CPU(221)에 전해진다. 상기 외부 입출력 단자(236)는, 인터페이스 회로(I/F)(233)를 통해서 버스(225)에 접속되고, 휴대 전화 단말기(300)에 외부로부터 다양한 정보를 입력하거나, 또는 휴대 전화 단말기(300)로부터 외부에 정보를 출력할 때의 단자로서 기능한다.
또한, 본 적용예에서는, ROM(222), MRAM(223) 및 플래시 메모리(224)를 이용하고 있지만, 플래시 메모리(224)를 MRAM으로 치환하여도 되고, 또한 ROM(222)도 MRAM으로 치환하는 것이 가능하다.
<적용예 3>
도 23 내지 도 27은, MRAM을 스마트 미디어 등의 미디어 콘텐츠를 수납하는 카드(MRAM 카드)에 적용한 예를 각각 나타낸다.
도 23에 도시한 바와 같이, MRAM 카드 본체(400)에는, MRAM 칩(401)이 내장되어 있다. 이 카드 본체(400)에는, MRAM 칩(401)에 대응하는 위치에 개구부(402) 가 형성되고, MRAM 칩(401)이 노출되어 있다. 이 개구부(402)에는 셔터(403)가 설치되어 있으며, 해당 MRAM 카드의 휴대시에 MRAM 칩(401)이 셔터(403)로 보호되도록 되어 있다. 이 셔터(403)는, 외부 자장을 차폐하는 효과가 있는 재료, 예를 들면 세라믹으로 이루어져 있다. 데이터를 전사하는 경우에는, 셔터(403)를 개방하여 MRAM 칩(401)을 노출시켜 행한다. 외부 단자(404)는, MRAM 카드에 기억된 콘텐츠 데이터를 외부에 취출하기 위한 것이다.
도 24 및 도 25는, 상기 MRAM 카드에 데이터를 전사하기 위한, 카드 삽입형의 전사 장치(500)의 상면도 및 단면도를 나타내고 있다.
데이터 전사 장치(500)는, 수납부(500a)를 갖고 있다. 이 수납부(500a)에는, 제1 MRAM 카드(550)가 수납되어 있다. 수납부(500a)에는, 제1 MRAM 카드(550)에 전기적으로 접속된 외부 단자(530)가 설치되어 있으며, 이 외부 단자(530)를 이용하여 제1 MRAM 카드(550)의 데이터가 재기입된다.
엔드유저가 사용하는 제2 MRAM 카드(450)를, 화살표로 나타내는 바와 같이 전사 장치(500)의 삽입부(510)로부터 삽입하고, 스토퍼(520)로 멈출 때까지 압입한다. 이 스토퍼(520)는, 제1 MRAM(550)과 제2 MRAM 카드(450)를 위치 정렬하기 위한 부재로서도 기능한다. 제2 MRAM 카드(450)가 소정 위치에 배치되면, 제1 MRAM 데이터 재기입 제어부로부터 외부 단자(530)에 제어 신호가 공급되고, 제1 MRAM(550)에 기억된 데이터가 제2 MRAM 카드(450)에 전사된다.
도 26에는, 감입형의 전사 장치를 나타낸다. 이 전사 장치는, 화살표로 나타낸 바와 같이, 스토퍼(520)를 목표로, 제1 MRAM(550) 상에 제2 MRAM 카드(450)를 감입하도록 재치하는 타입이다. 전사 방법에 대해서는 카드 삽입형과 동일하므로, 설명을 생략한다.
도 27에는, 슬라이드형의 전사 장치를 나타낸다. 이 전사 장치는, CD-ROM 드라이브나 DVD 드라이브와 마찬가지로, 전사 장치(500)에 받침 접시 슬라이드(560)가 형성되어 있고, 이 받침 접시 슬라이드(560)가 화살표로 나타낸 바와 같이 이동한다. 받침 접시 슬라이드(560)가 파선의 위치로 이동하였을 때에 제2 MRAM 카드(450)를 받침 접시 슬라이드(560)에 재치하고, 제2 MRAM 카드(450)를 전사 장치(500)의 내부에 반송한다. 스토퍼(520)에 제2 MRAM 카드(450)의 선단부가 맞닿도록 반송되는 점, 및 전사 방법에 대해서는 카드 삽입형과 동일하므로, 설명을 생략한다.
본 발명은, 전술한 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위 내에서, 구성 요소를 변형하여 구체화할 수 있다. 또한, 실시 형태에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해 다양하게 발명을 구성할 수 있다. 예를 들면, 실시 형태에 개시되는 전체 구성 요소로부터 몇몇 구성 요소를 삭제하여도 되며, 서로 다른 실시 형태의 구성 요소를 적절히 조합하여도 된다.
도 1은, 덤핑 상수와 Co-Fe 합금의 조성과의 관계를 나타내는 도면.
도 2는, 덤핑 상수와 Pd-Au 합금의 조성과의 관계를 나타내는 도면.
도 3은, 자기 이방성 에너지 밀도와 Pd-Au 합금의 조성과의 관계를 나타내는 도면.
도 4는, 제1 실시 형태에 따른 GMR 소자의 구성을 나타내는 단면도.
도 5는, 도 4에 도시한 GMR 소자의 MR-H 곡선을 나타내는 도면.
도 6은, 제1 실시 형태에 따른 MTJ 구조의 단면도.
도 7은, 제1 실시 형태에 따른 싱글 핀 구조의 MTJ 소자(10)의 개략도.
도 8은, 구체예 1-1에 따른 MTJ 소자(10)의 구성을 나타내는 단면도.
도 9는, 제1 실시 형태에 따른 듀얼 핀 구조의 MTJ 소자(10)의 개략도.
도 10은, 구체예 2-1에 따른 MTJ 소자(10)의 구성을 나타내는 단면도.
도 11은, 구체예 2-2에 따른 MTJ 소자(10)의 구성을 나타내는 단면도.
도 12는, 구체예 2-3에 따른 MTJ 소자(10)의 구성을 나타내는 단면도.
도 13은, 구체예 2-4의 MTJ 소자(10)의 구성을 나타내는 단면도.
도 14는, 구체예 2-5의 MTJ 소자(10)의 구성을 나타내는 단면도.
도 15는, 참조층(22)의 다른 구성예를 설명하는 도면.
도 16은, 참조층(22)의 다른 구성예를 설명하는 도면.
도 17은, 참조층(22)의 다른 구성예를 설명하는 도면.
도 18은, 참조층(22)의 다른 구성예를 설명하는 도면.
도 19는, 본 발명의 제2 실시 형태에 따른 MRAM의 구성을 나타내는 회로도.
도 20은, 메모리 셀 MC를 중심으로 도시한 MRAM의 구성을 나타내는 단면도.
도 21은, MRAM의 적용예 1에 따른 디지털 가입자선(DSL)용 모뎀의 DSL 데이터 패스부를 나타내는 블록도.
도 22는, MRAM의 적용예 2에 따른 휴대 전화 단말기(300)를 나타내는 블록도.
도 23은, MRAM의 적용예 3에 따른 MRAM 카드(400)를 나타내는 상면도.
도 24는, MRAM 카드에 데이터를 전사하기 위한 전사 장치(500)를 나타내는 평면도.
도 25는, MRAM 카드에 데이터를 전사하기 위한 전사 장치(500)를 나타내는 단면도.
도 26은, MRAM 카드에 데이터를 전사하기 위한, 감입형의 전사 장치(500)를 나타내는 단면도.
도 27은, MRAM 카드에 데이터를 전사하기 위한, 슬라이드형의 전사 장치(500)를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: Si 기판
12: 저저항층
13: 밀착층
14: 기초층
15: 참조층
16: 터널 배리어층
17: 기록층
18: 보호층
19: 하드마스크

Claims (24)

  1. 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제1 참조층과,
    자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과,
    상기 제1 참조층과 상기 기록층 사이에 형성되며, 또한 비자성 재료로 이루어지는 제1 중간층
    을 구비하고,
    상기 기록층을 구성하는 자성층은, 상기 제1 중간층과 접하는 제1 자성층과, 상기 제1 중간층과 접하고 있지 않은 제2 자성층을 포함하며,
    상기 제1 자성층은, 코발트(Co) 및 철(Fe)을 함유하는 합금으로 이루어지며, 또한 그 막 두께가 상기 제2 자성층의 막 두께보다 큰 자기 저항 소자.
  2. 제1항에 있어서,
    상기 제1 자성층 및 상기 제2 자성층 중 적어도 1층은, 코발트(Co) 및 철(Fe)을 함유하는 합금 Co100 -x-Fex을 포함하며，x≥20at%인 자기 저항 소자.
  3. 제1항에 있어서,
    상기 제1 자성층은, 코발트(Co), 철(Fe) 및 붕소(B)를 함유하는 합금(Co100-x-Fex)100-yBy를 포함하며, X≥20at%, 0<y≤30at%인 자기 저항 소자.
  4. 제1항에 있어서,
    상기 기록층을 구성하는 비자성층 중 적어도 1층은, 팔라듐(Pd) 및 금(Au)을 함유하는 합금을 함유하는 자기 저항 소자.
  5. 제1항에 있어서,
    상기 기록층을 구성하는 비자성층 중 상기 제1 중간층으로부터 가장 떨어진 비자성층은, 금(Au)을 함유하는 자기 저항 소자.
  6. 제1항에 있어서,
    상기 제1 중간층은, NaCl 구조를 가지며, 또한 (100)면에 배향하는 자기 저항 소자.
  7. 제1항에 있어서,
    상기 제1 중간층은, 산화마그네슘을 함유하는 자기 저항 소자.
  8. 제1항에 있어서,
    상기 제1 자성층은, 입방정 구조 또는 정방정 구조를 가지며, 또한 (100)면에 배향하는 자기 저항 소자.
  9. 제1항에 있어서,
    상기 제1 참조층은, L10 구조를 갖는 강자성 합금을 함유하는 자기 저항 소자.
  10. 제1항에 있어서,
    상기 제1 참조층은, 철(Fe), 코발트(Co) 및 니켈(Ni) 중 1개 이상의 원소와, 팔라듐(Pd) 및 백금(Pt) 중 1개 이상의 원소를 함유하는 자기 저항 소자.
  11. 제1항에 있어서,
    상기 제1 참조층과 상기 제1 중간층 사이에 형성된 계면층을 더 구비하고,
    상기 계면층은, 코발트(Co), 철(Fe) 및 붕소(B)를 함유하는 합금(Co100 -x-Fex)100-yBy을 함유하며，X≥20at%, 0<y≤30at%인 자기 저항 소자.
  12. 제11항에 있어서,
    상기 계면층은, 입방정 구조 또는 정방정 구조를 가지며, 또한 (100)면에 배향하는 자기 저항 소자.
  13. 제1항에 있어서,
    막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제2 참조층과,
    상기 제2 참조층과 상기 기록층 사이에 형성되고, 또한 비자성 재료로 이루어지는 제2 중간층을 더 구비하는 자기 저항 소자.
  14. 제13항에 있어서,
    상기 제2 중간층은, 금(Au)을 함유하는 자기 저항 소자.
  15. 제13항에 있어서,
    상기 제1 참조층 및 상기 제2 참조층 중 적어도 1층은, 제3 자성층과, 제4 자성층과, 상기 제3 자성층과 상기 제4 자성층 사이에 형성된 제1 비자성층을 포함하고,
    상기 제3 자성층과 상기 제4 자성층이 서로 반강자성적으로 결합하고 있는 자기 저항 소자.
  16. 제15항에 있어서,
    상기 제1 비자성층은, 루테늄(Ru), 오스뮴(Os), 레늄(Re) 및 로듐(Rh) 중 1개의 원소로 이루어지는 금속, 또는 이들 중 적어도 1개 이상의 원소를 함유하는 합금을 함유하는 자기 저항 소자.
  17. 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 참조층과,
    자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과,
    상기 참조층과 상기 기록층 사이에 형성되고, 또한 비자성 재료로 이루어지는 중간층
    을 구비하며,
    상기 기록층을 구성하는 자성층은, 상기 중간층과 접하는 제1 자성층과, 상기 중간층과 접하고 있지 않은 제2 자성층을 포함하고,
    상기 제1 자성층은, 그 조성이 Co2XY인 합금을 함유하며, 또한 그 막 두께가 제2 자성층의 막 두께보다 크고,
    X는, 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 니켈(Ni) 및 구리(Cu) 중 1개 이상의 원소이며,
    Y는, 알루미늄(Al), 갈륨(Ga), 인듐(In), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 및 안티몬(Sb) 중 1개 이상의 원소인 자기 저항 소자.
  18. 제17항에 있어서,
    상기 제1 자성층 및 상기 제2 자성층 중 적어도 1층은, 코발트(Co) 및 철(Fe)을 함유하는 합금 Co100 -x-Fex을 포함하며，x≥20at%인 자기 저항 소자.
  19. 제17항에 있어서,
    상기 기록층을 구성하는 비자성층 중 적어도 1층은, 팔라듐(Pd) 및 금(Au)을 함유하는 합금을 함유하는 자기 저항 소자.
  20. 제17항에 있어서,
    상기 기록층을 구성하는 비자성층 중 상기 제1 중간층으로부터 가장 떨어진 비자성층은, 금(Au)을 함유하는 자기 저항 소자.
  21. 제17항에 있어서,
    상기 제1 자성층은, 입방정 구조 또는 정방정 구조를 가지며, 또한 (100)면에 배향하는 저기 저항 소자.
  22. 자기 저항 소자와, 상기 자기 저항 소자를 사이에 두도록 형성되며, 또한 상기 자기 저항 소자에 대하여 전류를 공급하도록 구성된 제1 및 제2 전극을 포함하는 메모리 셀을 구비하고,
    상기 자기 저항 소자는,
    막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 고정된 제1 참조층과,
    자성층과 비자성층이 교대로 적층된 적층 구조로 이루어지고, 또한 막면에 수직 방향의 자기 이방성을 가지며, 또한 자화 방향이 변화 가능한 기록층과,
    상기 제1 참조층과 상기 기록층 사이에 형성되고, 또한 비자성 재료로 이루어지는 제1 중간층을 구비하며,
    상기 기록층을 구성하는 자성층 중 상기 제1 중간층과 접하는 제1 자성층은, 코발트(Co) 및 철(Fe)을 함유하는 합금으로 이루어지고, 또한 그 막 두께가 상기 제1 중간층과 접하고 있지 않은 자성층의 막 두께보다 큰 자기 메모리.
  23. 제22항에 있어서,
    상기 제1 전극에 전기적으로 접속된 제1 배선과,
    상기 제2 전극에 전기적으로 접속된 제2 배선과,
    상기 제1 배선 및 상기 제2 배선에 전기적으로 접속되며, 또한 상기 자기 저항 소자에 쌍방향으로 전류를 공급하는 기입 회로를 더 구비하는 자기 메모리.
  24. 제23항에 있어서,
    상기 메모리 셀은, 상기 제2 전극과 상기 제2 배선의 사이에 전기적으로 접속된 선택 트랜지스터를 포함하는 자기 메모리.
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