KR20090027576A - 반도체 디바이스, 표시장치 및 반도체 디바이스의 제조방법 - Google Patents

반도체 디바이스, 표시장치 및 반도체 디바이스의 제조방법 Download PDF

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Abstract

고융점 금속을 배리어층으로서 형성하지 않고, Si막 또는 Si를 주성분으로 하는 막과 양호한 콘택 특성을 실현하는 Al 합금막을 제공한다. 반도체 디바이스는, 실리콘을 주성분으로 하는 막과, 실리콘을 주성분으로 하는 막, 예를 들면, 오믹 저저항 Si막(8)과 직접 접속하고, 접속 계면 근방에, 적어도 Al, Ni, 및 N을 포함하는 알루미늄 합금막, 예를 들면, 소스 전극(9) 또는 드레인 전극(10)을 가진다. 알루미늄 합금막은, 고융점 금속을 배리어층으로서 형성하지 않고, 실리콘을 주성분으로 하는 막과 직접 접속하여, 양호한 콘택 특성을 가진다.
Figure P1020080086750
반도체 디바이스, 표시장치, 콘택 특성, 알루미늄 합금막

Description

반도체 디바이스, 표시장치 및 반도체 디바이스의 제조방법{SEMICONDUCTOR DEVICE, DISPLAY APPARATUS AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 전기광학 표시장치나 반도체 부품 등의 반도체 디바이스의 구조 및 그 제조방법에 관한 것으로서, 특히 알루미늄 합금막(이하, 「Al 합금막」으로 기재한다)과, Si막(실리콘막) 또는 Si을 주성분으로 하는 막을 구성요소로서 포함하는 반도체 디바이스의 구조 및 제조방법에 관한 것이다.
반도체 디바이스의 한가지 예로서, 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」로 기재한다)를 스위칭 소자로서 사용한 액티브 매트릭스형 TFT의 디스플레이용 전기광학표시장치는, CRT(Cathode Ray Tube)를 대체하는 플랫 패널 디스플레이(flat panel display)의 하나로서, 저소비 전력이나 초박형이라고 하는 특징을 살린 제품에의 응용이 활발히 행해지고 있다.
종래부터, 반도체 디바이스를 구성하는 배선이나 전극 재료로서는, 예를 들 면 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 탄타르(Ta), 텅스텐(W)이나 이것들을 주성분으로 하는 합금 등의, 소위 고융점 금속재료가 일반적으로 사용되어 왔다. 이들 고융점 금속은, Si 반도체막과의 접속 계면에 있어서의 계면확산반응이 거의 없어, 반도체 디바이스용의 전극재료로서 적합하게 사용되어 왔다. 그렇지만, 최근, TV의 대형화나 휴대전화 등의 소형 디스플레이의 고선명화가 진행되는 중에, 배선 재료의 저저항화가 요구되고 있어, 종래의 고융점 금속의 비저항값(일반적으로 12∼60μΩ·cm)으로는 적합하다고는 말할 수 없게 되고 있다. 이 때문에, 디스플레이용의 배선 재료로서, 비저항이 낮고, 배선 패턴 가공이 용이한 알루미늄(Al) 또는 Al을 주성분으로 하는 합금인 Al 합금막이 주목받게 되었다.
그렇지만, Al 합금막은, 일반적으로 Si 반도체막이나 Si를 주성분으로 하는 막과의 접속 계면에 있어서, 격렬하게 상호확산반응해서 전기적 특성을 열화시키는 것이 알려져 있다. 이 때문에, Al 합금막을 Si막과 접속시킬 경우에는, 상기한 고융점 금속을 배리어층으로서 개재할 필요가 있었다. 또한, 디스플레이용 광학표시장치의 경우에는, 투과 화소 전극재료로서 일반적으로 사용되는 산화인듐계, 예를 들면 산화인듐과 산화주석을 혼합시킨 ITO(Indium Tin Oxide)과 배선 재료(예를 들면, Al 합금막)를 접합할 필요가 있다. 이 경우에도, Al 합금막은 IT0와의 계면에서 확산 반응을 일으켜 전기적 특성을 열화시키기 때문에, 마찬가지로 고융점 금속을 배리어층으로서 개재할 필요가 있었다.
이상과 같은 고융점 금속을 배리어층으로서 사용하고, 저저항의 Al 합금막을 조합해서 TFT 소스·드레인 전극에 적용한 예가, 예를 들면 특허문헌 1∼3에 개시 되어 있다. 이들 예에서는, 하층에 Cr, Mo, Ti, Zr의 고융점 금속을 설치해서 Si에 불순물을 첨가한 저저항 Si막(오믹콘택 Si막) 및 ITO막과 직접 접속시킨 후, 그것의 상층에 저저항의 Al계 금속을 형성한 적층막의 구성으로 되어 있다.
한편으로, Al 합금막과 ITO와의 계면확산반응을 방지하고, 양호한 계면의 전기적 특성(콘택 특성)을 얻기 위한 방법이, 예를 들면 특허문헌4, 5에 개시되어 있다. 이것들 의 방법을 사용하면, 적어도 Al 합금막과 ITO와의 직접 접속뿐이 필요한 디바이스에 있어서는, 고융점 금속에 의한 배리어층은 반드시 형성할 필요는 없다.
[특허문헌 1] 일본국 특개평 6-236893호 공보
[특허문헌 2] 일본국 특개평 7-30118호 공보
[특허문헌 3] 일본국 특개평 8-62628호 공보
[특허문헌 4] 일본국 특개 2003-89864호 공보
[특허문헌 5] 일본국 특개 2004-214606호 공보
종래의 Al 합금막의 재료 및 제조공정의 조합에서는, 전술한 것과 같이, Al 합금막과, Si 반도체막 및 Si를 주성분으로 하는 Si막과의 계면확산반응을 방지할 수 없기 때문에, 고융점 금속에 의한 배리어층을 형성하지 않으면 안되었다. 이 때문에, 성막 공정이나 에칭 가공의 공정이 증가하여, 생산 능력의 저하를 초래하고 있었다. 또한, 에칭 가공시의 Al 합금막과 고융점 금속과의 에칭 속도의 차이나, 횡방향으로 진행하는 사이드 에칭량의 차이 등에 의해, 에칭 가공 단면의 형상에 요철이 생기고 있었다. 이 때문에, 미세가공이 곤란했다.
더구나, 에칭 가공 단면의 형상에 요철이 생김으로써, 상부층에 형성하는 막의 커버리지(coverage) 특성을 열화시키고 있었다. 이와 같이, 종래의 Al 합금막이나 제조방법에서는, 고품질로 높은 신뢰성을 가지는 반도체 디바이스를 제조하는 것이 곤란하다는 것 등의 문제점이 있었다.
이때, 상기한 특허문헌 4에 있어서는, ITO와의 콘택 특성의 개선 뿐만 아니라, Si와의 콘택 특성의 개선 효과도 기재되어 있다. 그렇지만, 본 발명자의 평가 결과에 따르면, Si 반도체를 사용한 TFT의 소스·드레인 전극으로서 Al 합금막을 Si 반도체 위에 직접 형성했을 경우, 성막 직후에서는 Si와의 계면에서의 상호확산반응은 확인되지 않기는 하지만, 열처리(대기중, 혹은 질소 가스 분위기중에서 약 30분간의 유지)에 의해 확산 반응이 서서히 진행하여, 250℃를 초과하는 온도에서는, 광학현미경 관찰 레벨에서도 확산 반응이 확인되었다. 또한, 200℃을 초과하는 온도에서는, 광학현미경 관찰 레벨에서는 현저한 확산 반응은 확인되지 않았지만, TFT의 전기 특성을 측정한 바, TFT 특성, 구체적으로는, 일반적인 Id(드레인 전류)-Vg(게이트 전압)의 온/오프 특성에 명확한 열화가 확인되었다. 일반적인 디스플레이용의 액티브 매트릭스 TFT 어레이 기판의 제조 프로세스에서는, 통상 적어도 200℃ 이상의 프로세스 온도가 포함된다. 따라서, 이러한 반도체 디바이스에의 적용은 내열성의 면에서 실질적으로 곤란하다고 하는 문제점이 있었다.
본 발명은, 고융점 금속을 배리어층으로서 형성하지 않고, Si막 또는 Si를 주성분으로 하는 막으로 양호한 콘택 특성을 실현하는 Al 합금막, 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 디바이스의 일 태양은, 실리콘(Si)을 주성분으로 하는 막과, 상기 Si를 주성분으로 하는 막과 직접 접속하고, 접속 계면 근방에, 적어도 Al, 니켈(Ni), 및 질소(N)을 포함하는 알루미늄 합금막을 가진다. 또한, 본 발명에 따른 표시장치의 일 태양은, 상기 반도체 디바이스를 사용한 것이다.
또한, 본 발명에 따른 반도체 디바이스의 제조방법의 일 태양은, Si를 주성분으로 하는 막을 형성하는 공정과, 상기 Si를 주성분으로 하는 막과 직접 접속시켜, 상기 Si를 주성분으로 하는 막과 접속하는 접속 계면 근방에, 적어도 Al, Ni,및 N을 포함하는 알루미늄 합금막을 형성하는 공정을 가진다. 더구나, 본 발명에 따른 반도체 디바이스의 제조방법의 또 다른 일 태양은, 적층할 막과의 경계면 근방에, 적어도 Al, Ni, 및 N을 포함하는 알루미늄 합금막을 형성하는 공정과, 상기 경계면의 표면의 적어도 일부분에 직접 접속하도록 Si를 주성분으로 하는 막을 형성하는 공정을 가진다.
본 발명에 따르면, 고융점 금속을 배리어층으로서 형성하지 않고, Si막 또는 Si를 주성분으로 하는 막으로 양호한 콘택 특성을 실현하는 Al 합금막, 및 그 ????방법을 제공하는 것이 가능해진다.
이하, 본 발명의 실시예에 대해서, 도면을 참조하면서 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적당하게, 생략, 및 간략화가 행해진다. 각 도면에 있어서 동일한 구성 또는 기능을 가지는 구성요소 및 상당 부분에는, 동일한 부호를 붙여, 그 설명은 생략한다.
처음에, 도1을 사용하여, 본 발명에 따른 반도체 디바이스를 사용하는 표시장치의 일례에 관하여 설명한다. 도1은, 표시장치에 사용되는 TFT 어레이 기판의 구성예를 나타낸 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치를 예로서 설명하지만, 어디까지나 예시적인 것으로, 유기 EL 표시장치 등의 평면형 표시장치(플랫 패널 디스플레이) 등을 사용하는 것도 가능하다.
도1에 나타낸 액정표시장치는, 기판(40)을 가지고 있다. 기판(40)은, 예를 들면, TFT 어레이 기판 등의 어레이 기판이다. 기판(40)에는, 표시 영역(41)과 표시 영역(41)을 둘러싸도록 설치된 테투리 영역(42)이 설치되어 있다. 이 표시 영역(41)에는, 복수의 게이트 배선(주사 신호선)(43)과 복수의 소스 배선(표시 신호선)(44)이 형성되어 있다. 복수의 게이트 배선(43)은 평행하게 설치되어 있다. 마찬가지로, 복수의 소스 배선(44)은 평행하게 설치되어 있다. 게이트 배선(43)과 소스 배선(44)은, 서로 교차하도록 형성되어 있다. 게이트 배선(43)과 소스 배선(44) 은 직교하고 있다. 인접하는 게이트 배선(43)과 소스 배선(44)으로 둘러싸인 영역이 화소(47)가 된다. 따라서, 기판(40)에서는, 화소(47)가 매트릭스 모양으로 배열된다.
기판(40)의 테투리 영역(42)에는, 주사 신호 구동회로(45)와 표시 신호 구동회로(46)가 설치되어 있다. 게이트 배선(43)은, 표시 영역(41)으로부터 테투리 영역(42)까지 연장설치되고, 기판(40)의 단부에서, 주사 신호 구동회로(45)에 접속된다. 소스 배선(44)도 마찬가지로, 표시 영역(41)으로부터 테투리 영역(42)까지 연장되어 설치되고, 기판(40)의 단부에서, 표시 신호 구동회로(46)와 접속된다. 주사 신호 구동회로(45)의 근방에는, 외부 배선(48)이 접속되어 있다. 또한, 표시 신호 구동회로(46)의 근방에는, 외부 배선(49)이 접속되어 있다. 외부 배선 48, 49는, 예를 들면, FPC(Flexible Printed Circuit) 등의 배선 기판이다.
외부 배선 48, 49를 거쳐서 주사 신호 구동회로(45), 및 표시 신호 구동회로(46)에 외부에서의 각종 신호가 공급된다. 주사 신호 구동회로(45)는 외부에서의 제어신호에 근거하여 게이트 신호(주사 신호)를 게이트 배선(43)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(43)이 순차 선택되어 간다. 표시 신호 구동회로(46)는 외부에서의 제어신호나, 표시 데이터에 근거하여 표시 신호를 소스 배선(44)에 공급한다. 이에 따라, 표시 데이터에 따른 표시 전압을 각 화소(47)에 공급 할 수 있다.
화소(47) 내부에는, 적어도 1개의 TFT(50)가 형성되어 있다. TFT(50)는 소스 배선(44)과 게이트 배선(43)의 교차점 근방에 배치된다. 예를 들면, 이 TFT(50)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(43)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(50)가 온된다. 이에 따라, 소스 배선(44)으로부터, TFT(50)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 화소 전극과 대향전극과의 사이에는, 표시 전압에 따른 전계가 생긴다. 이때, 기판(40)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
더구나, 기판(40)에는, 대향기판이 대향해서 배치되어 있다. 대향기판은, 예를 들면, 칼라필터 기판이며, 시인측에 배치된다. 대향기판에는, 칼라필터, 블랙 매트릭스(BM), 대향전극, 및 배향막 등이 형성되어 있다. 이때, 대향전극은, 기판(40)측에 배치되는 경우도 있다. 기판(40)과 대향기판과의 사이에는 액정층이 사이에 끼워진다. 즉, 기판(40)과 대향기판과의 사이에는 액정이 도입되어 있다. 더구나, 기판(40)과 대향기판과의 외측의 면에는, 편광판, 및 위상차판 등이 설치된다. 또한, 액정 표시패널의 반시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판 사이의 액정의 배향 방향이 변화한다. 이에 따라, 액정층을 통과하는 빛의 편광상태가 변화한다. 즉, 편광판을 통과해서 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화한다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화한다.
편광 상태에 따라서, 대향기판측의 편광판을 통과하는 광량은 변화한다. 즉, 백라이트 유닛으로부터 액정 표시패널을 투과하는 투과광 중에서, 시인측의 편광판 을 통과하는 빛의 광량이 변화한다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화한다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 변하게 함으로써, 원하는 화상을 표시할 수 있다. 이상이 표시장치의 개략이다. 이하, 표시장치에 사용하는, 본 발명에 따른 반도체 디바이스 및 그 제조방법의 각 태양에 관하여 설명한다.
실시예 1
본 발명의 실시예1로서, 표시 소자에 액정을 사용하는 액정표시장치용 액티브 매트릭스형 TFT 어레이 기판을 예로 들어 자세하게 설명한다. 도2는 그것의 평면 구조의 일례를 나타낸 도면이고, 도3은, 도2의 A-A 단면 등의 구조를 도시한 도면이다. 도3에 나타낸 단면도에서는, TFT 어레이 기판의 제조 공정의 설명을 쉽게 하기 위해, 도2에 나타낸 A-A 단면, B-B 단면 및 C-C 단면을 보이고 있다. 구체적으로는, 도3에 있어서, TFT 및 화소 부분을 포함하는 A-A 단면(우측쪽)에 덧붙여, 게이트 단자부(4)를 포함하는 B-B 단면(좌측), 및 소스 단자부(13)를 포함하는 C-C 단면(중간)을 보이고 있다. 이후의 설명에서 사용하는 단면도에 관해서도 마찬가지로 복수의 단면을 보이고 있다.
도2, 또는 도3에 있어서, 투명 절연성 기판(1)은, 유리나 플라스틱 등으로 이루어진 기판이다. 상기 투명 절연성 기판(1) 위에는, 금속막으로 이루어진 게이트 전극(2), 상기 게이트 전극(2)에 연결되는 게이트 배선(3), 상기 게이트 배선(3)과 연결되어 영상의 주사 신호를 입력하기 위한 게이트 단자부(4), 및 보조 용량 전극(5)이 적어도 형성되어 있다. 또한, 이들의 상층에 게이트 절연막(6)이 형성되어 있다. 또한, Si 반도체막(7)은, 게이트 절연막(6)을 거쳐서 하층의 게이트 전극(2) 근방에 형성된 TFT의 구성요소가 된다. 오믹 저저항 Si막(8)은 Si에 불순물을 첨가한 반도체막이다. 소스 전극(9) 및 드레인 전극(10)은 Al 합금막으로 이루어지고, 각각 오믹 저저항 Si막(8)과 직접 접속되어 있다.
TFT의 채널부(11)는 소스 전극(9)과 드레인 전극(10)이 분리되어, 다시 오믹 저저항 Si막(8)이 제거된 영역으로 구성되어 있다. 소스 배선(12)은 소스 전극(9)에 연결되는 배선이다. 도3에서는, 소스 전극(9)과 소스 배선(12)의 경계를 명시하지 않고 있다. 소스 단자부(13)는 상기 소스 배선(12)과 연결되고, 이 소스 단자부(13)를 거쳐서 외부에서 영상신호가 입력된다. 층간 절연막(14)은 채널부(11)를 포함하는 기판 전체를 덮도록 형성된다.
개구부가, 상기 층간 절연막(14)에 복수(도3에서는 3개) 형성되어 있다. 화소 드레인 콘택홀(15)은 하층의 드레인 전극(10)까지 이르는 개구부이다. 게이트 단자부 콘택홀(16)은 게이트 단자부(4)까지 이르는 개구부이다. 소스 단자부 콘택홀(17)은 소스 단자부(13)까지 이르는 개구부이다. 또한, 투과 화소 전극(18)은, 화소 드레인 콘택홀(15)을 거쳐서 드레인 전극(10)과 접속된 투명 도전막이다. 게이트 단자 패드(19)는 게이트 단자부 콘택홀(16)을 거쳐서 게이트 단자부(4)와 접속된 패드이다. 소스 단자 패드(20)는 소스 단자부 콘택홀(17)을 거쳐서 소스 단자부(13)와 접속된 패드이다.
이상과 같이 구성된 액티브 매트릭스형 TFT 어레이 기판과, 칼라 표시용의 칼라필터와 대향전극 등을 구비한 대향기판(도시 생략)을, 일정한 틈(셀 갭(cell gap))을 개재하여 서로 부착시키고, 이 안에 액정을 주입·밀봉함으로써, 디스플레이 용도의 광학표시용 장치인 반도체 디바이스가 제조된다.
다음에, 본 발명의 실시예1에 관계되는 액티브 매트릭스형 TFT 어레이 기판의 제조방법의 순서를 도4a∼도 4c, 도5d∼도 5e에 근거하여 설명한다. 도4a에 있어서, 우선 유리 기판 등의 투명 절연성 기판(1)을 세정액 또는 순수를 사용해서 세정하고, 상기 투명 절연성 기판(1) 위에 금속막을 성막한다. 성막한 후에, 제1회째의 포트리소그래피 프로세스로 금속막을 패터닝해서 게이트 전극(2), 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)을 형성한다. 금속막으로서는, 전기적 비저항이 낮은 금속이나 합금을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는 우선, 공지의 아르곤(Ar) 가스 또는 크립톤(Kr) 가스를 사용한 스퍼터링법으로 2mol%(at%)의 Ni를 포함하는 AINi 합금막을 약 200nm의 두께로 성막한다. 스퍼터링 조건은 DC(직류) 마그네트론(magnetron) 스퍼터링 방식으로, Al에 2mol%의 Ni를 포함하는 AINi 합금 타겟을 사용하여, 성막 파워 밀도 3W/cm2, Ar 가스 유량 2.4×10-3m3/h(40sccm)의 조건에서 성막했다. 다음에 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 후에, 공지의 인산+질산+초산으로 이루어진 약액을 사용해서 AINi막을 에칭했다. 포토레지스트 패턴을 제거 함으로써, 게이트 전극(2), 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)의 패턴을 형성했다. 이때, 형성된 AINi 합금막의 Ni조성은 타겟 조성과 거 의 같은 2mol% Ni이었다. 또한, 비저항값은, 성막 직후는 약 12μΩ·cm이었지만, 이하에 나타낸 약 300℃ 정도의 프로세스 온도를 경과한 뒤에는, 약 5μΩ·cm까지 저감되어 있었다. 이 값은 일반적인 종래의 고융점 금속보다도 낮은 것으로, 게이트 배선(3)의 저항을 하강시키는 것이 가능하다.
이어서, 도4b에 있어서, 우선 질화 실리콘(SiN)으로 이루어진 게이트 절연막(6)과 아모퍼스 실리콘(a-Si)으로 이루어진 Si 반도체 능동막(7)과 불순물을 첨가한 n형의 아모퍼스 실리콘(n+a-Si)으로 이루어진 오믹 저저항 Si막(8)을 순차 성막한다. 성막한 뒤에, 제2회째의 포트리소그래피 프로세스로 Si 반도체 능동막(7)과, 오믹 저저항 Si막(8)을 TFT의 구성요소가 되는 형상으로 패터닝 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하여, 약 300℃의 기판 가열 조건하에서, 게이트 절연막(6)으로서 SiN막을 400nm, Si 반도체 능동막(7)으로서 a-Si막을 150nm, 오믹 저저항 Si막(8)으로서 인(P)을 불순물로서 첨가한 n+a-Si막을 50nm의 두께로 순차 성막했다. 다음에 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 a-Si막과 n+a-Si막을 에칭하고, 포토레지스트 패턴을 제거해서 TFT의 구성요소가 되는 반도체 패턴(Si 반도체 능동막(7), 및 오믹 저저항 Si막(8))을 형성했다.
계속해서 도4c에 있어서, Al 합금막을 성막한 뒤에, 제3회째의 포트리소그래피 프로세스로 패터닝해서 소스 전극(9), 드레인 전극(10), 소스 배선(12), 소스 단자부(13) 및 TFT의 채널부(11)를 형성한다. 본 공정에 사용하는 Al 합금막으로서 는, 전기적 비저항이 낮은 것, 및 오믹 저저항 Si막(8)과의 양호한 콘택 특성을 표시하는 것, 및 투과 화소 전극에 사용하는 도전막(이하에서는 부호 18로 나타낸다)과의 양호한 콘택 특성(특히 전기적 콘택 저항이 낮은 것) 등의 이점을 가지는 합금막을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는, Al에 2mol%의 Ni를 첨가한 AlNi 합금 타겟을 사용한 DC 마그네트론 스퍼터링법으로 Al 합금막을 형성했다. 스퍼터링 조건은, 유량 2.4×10-3m3/h(40sccm)의 Ar 가스에 N2 가스를 유량 3×10-4m3/h(5sccm)에서 첨가시킨 혼합 가스를 사용하고, 성막 파워 밀도 3W/cm2에서 약 200nm 두께의 AINiN막을 형성했다. 다음에 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 인산+질산+초산계로부터 이루어진 약액을 사용해서 AINiN막을 에칭하여, 소스 전극(9), 드레인 전극(10), 소스 배선(12) 및 소스 단자부(13)의 패턴을 형성했다. 다음에 상기 소스 전극(9)과 드레인 전극(10) 사이의 오믹 저저항 Si막(8)을, 불소계 가스를 포함하는 공지의 드라이에칭법을 사용해서 에칭한 뒤에, 포토레지스트 패턴을 제거해서 TFT의 채널부(11)를 형성했다.
이 AINiN막의 조성을 조사한 바, Ni가 2mol%, N이 5mol% 포함된 합금막이 되어 있었다. 또한 비저항값은, 성막 직후는 약 15μΩ·cm이었지만, 약 300℃의 온도로 열처리를 행한 뒤에는, 약 10μΩ·cm까지 저감되어 있었다. 이 값은 일반적인 종래의 고융점 금속보다도 낮은 것이며, 소스 배선(12)의 저항을 하강시키는 것 이 가능하다. 또한, 상기 실시예에서는 스퍼터링 가스로서 Ar 가스와 N2 가스와 혼합 가스를 사용했지만, Ar 가스의 대신 Kr 가스를 사용해도 된다. 이 경우에는, Ar 가스를 사용한 경우보다도 막의 결함이나 응력을 줄일 수 있기 때문에, 열처리를 가하지 않아도 비저항을 약 10μΩ·cm까지 저감하는 것이 가능해 진다. 또한, Al막에 N을 첨가하는 경우에도, 스퍼터링시에 첨가하는 가스는 N2 가스에 한정되지 않아, 예를 들면, NH3과 같이, N을 포함하는 가스이면, Al 막 중에 N을 첨가시키는 것이 가능하다. 또한, 미리, 스퍼터링 타겟에 N을 첨가시킨 AINiN 합금을 사용해서 형성해도 된다. 이 경우에는, 스퍼터링 가스로서, Ar 가스 혹은 Kr 가스에, N2. 또는 N을 포함하는 가스를 첨가한 혼합 가스를 반드시 사용할 필요는 없고, Ar 가스 혹은 Kr 가스 단독으로 성막하는 것이 가능하다.
계속해서 도5d에 있어서, 층간 절연막(14)을 패시베이션막으로서 성막한 후에, 제4회째의 포트리소그래피 프로세스로 패터닝하여, 적어도 드레인 전극(10)의 표면까지 관통하는 화소 드레인 콘택홀(15)과, 게이트 단자부(4)의 표면까지 관통하는 게이트 단자부 콘택홀(16)과, 소스 단자부(13)의 표면까지 관통하는 소스 단자부 콘택홀(17)을 동시에 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하고, 약 300℃의 기판 가열 조건하에서, 층간절연막(14)으로서 질화 실리콘 SiN막을 300nm의 두께로 성막한 후에, 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한다. 그리고, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 에칭하고, 포 토레지스트 패턴을 제거해서 화소 드레인 콘택홀(15), 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 형성했다.
마지막으로, 도5e에 있어서, 투명도전성 막을 성막한 뒤에, 제5회째의 포트리소그래피 프로세스로 패터닝하여, 화소 드레인 콘택홀(15)을 통해 하층의 드레인 전극(10)과 전기적으로 접속하는 투과 화소 전극(18)과, 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 통해 게이트 단자부(4) 및 소스 단자부(13)와 각각 전기적으로 접속되는 게이트 단자 패드(19) 및 소스 단자 패드(20)의 패턴을 형성한다. 이렇게 하여, 본 발명의 실시예1에 관한 액정표시장치 용도로서 적합하게 사용할 수 있는 액티브 매트릭스 TFT 어레이 기판이 완성된다. 이때, 완성된 TFT 어레이 기판은, 약 200∼300℃의 온도에서 열처리를 가해도 된다. 이것에 의해, 기판 전체에 축적된 정전하나 응력 등이 제거 혹은 완화되어, 더욱 더 금속막의 전기적 비저항을 낮출 수 있기 때문에, TFT 특성을 향상해서 안정화시킬 수 있기 때문에 바람직하다.
적합한 실시예로서, 여기에서는, 투명 도전성 막으로서 산화인듐(In203)과 산화 주석(SnO2)을 혼합한 ITO막을 공지의 Ar 가스를 사용한 스퍼터링법으로 100nm의 두께로 성막한다. 성막한 뒤에, 포트리소그래피 프로세스를 사용해서 포토레지스트 패턴을 형성해서 공지의 염산+질산을 포함하는 용액을 사용해서 에칭하고, 포토레지스트 패턴을 제거해서 투과 화소 전극(18), 및 게이트 단자 패드(19) 및 소스 단자 패드(20)를 형성했다. 그 후에 기판을 대기중에서, 약 300℃에서 30분간 유지해 서 열처리를 행했다.
이렇게 하여 완성시킨 TFT 어레이 기판은, Si를 주성분으로 하는 막과, Al 합금막으로 이루어진 소스 전극(9) 및 드레인 전극(10)을 직접 접속시켜서 형성하고 있다. 구체적으로는, Si를 주성분으로 하는 오믹 저저항 Si막(8)과, 소스 전극(9) 및 드레인 전극(10)의 Al 합금막을, 고융점 금속으로 이루어진 배리어층을 개재하지 않고 직접 접속시켜서 형성했다. 여기에서, 본 명세서에 있어서, 「Si를 주성분으로 하는 막」에는, Si막 또는 Si을 주성분, 즉 Si의 함유 비율이 가장 많은 막을 말한다. 또한, 「계면 근방 혹은 접속 계면 근방」이란, 막의 두께 등 개개의 조건에도 따르지만, 적어도 막두께의 절반 정도보다 경계면에 가까운 영역을 말한다. 또한, Si를 주성분으로 하는 막과, Al 합금막의 접속은, Si를 주성분으로 하는 막의 표면의 적어도 일부분과, Al 합금막의 적어도 일부분이 접속하고 있는 상태이면 된다.
본 실시예의 TFT 어레이 기판은, 고융점 금속의 배리어층을 구비하지 않고 있는데도 불구하고, 종래의 고융점 금속을 배리어층으로서 사용한 경우와 같은 TFT 특성을 나타냈다. 이것은, Al 합금막에 Ni와 N을 첨가한 것에 의해, 접속 계면에 확산 반응이 발생하지 않았기 때문이다. 또한, 열처리 온도를 350℃까지 상승시킨 경우에도 접속 계면에서의 확산 반응은 확인되지 않아, TFT 특성도 열화하는 일도 없었다. 따라서, 본 실시예의 TFT 어레이 기판은, 충분한 내열성을 가지고 있는 것이 확인되었다.
더구나, 게이트 배선(3)에 덧붙여 소스 배선(12)에도 저저항의 Al 합금막을 단독으로 형성하는 것이 가능해지므로, 대형 디스플레이나 소형의 고선명 디스플레이에 있어서도 배선의 고저항화에 기인하는 신호 지연 등에 의한 표시 불균일이나 표시 불량이 없는 고표시 품질의 디스플레이를 효율적으로 저비용으로 생산하는 것이 가능해진다.
실시예 2
본 발명의 실시예 2로서, 표시 소자에 액정을 사용하는 액정표시장치용의 액티브 매트릭스형 TFT 어레이 기판으로서 실시예 1과는 다른 예를 설명한다. 도6은 그것의 평면 구조를 나타낸 도면이고, 도7은, 도6의 A-A 단면 등의 구조를 도시한 도면이다. 도7에 나타낸 단면도에서는, 도6에 나타낸 A-A 단면, B-B 단면, 및 C-C 단면을 보이고 있다. 본 실시예 2는, 실시예1이, 빛을 모두 투과시켜서 표시를 행하는 전투과형 디스플레이용인 것에 대해, 드레인 전극의 일부가 빛을 반사시켜서 표시를 행하는 반사 화소 전극을 겸한 반투과형 혹은 부분 반사형 디스플레이용에 관한 것이다. 따라서, 소스 전극, 드레인 전극에는, Si막과의 계면 확산반응 방지에 덧붙여, 높은 표면 반사율 특성을 구비하고 있을 필요가 있다.
도6, 또는 도7에 있어서, 도2, 3과 동일한 부호를 붙인 구성요소는 동일하기 때문에 설명을 생략한다. 소스 전극(9) 및 드레인 전극(10)은 각각 Al 합금막으로 이루어지고, 오믹 저저항 Si막(8)과 직접 접속되어 있다. TFT의 채널부(11)는 소스 전극(9)과 드레인 전극(10)이 분리되고, 다시 오믹 저저항 Si막(8)이 제거된 영역으로 구성되어 있다. 소스 배선(12)은 소스 전극(9)에 연결되는 배선이며, 소스 단 자부(13)는 소스 배선(12)과 연결되어 외부에서 영상신호가 입력된다. 도7에서는, 소스 전극(9)과 소스 배선(12)의 경계를 명시하지 않고 있다. 또한, 반사 화소 전극(21)은 드레인 전극(10)으로부터 연장되어 형성되는 전극이다. 반사 화소 전극(21)은, 표면의 반사율이 높을수록 밝고 고품질의 표시 특성이 얻어진다. 따라서, 이것들을 형성하는 Al 합금막은, 하층의 오믹 저저항 Si막과의 양호한 콘택 특성을 가지는 Al 합금막(제1 알루미늄 합금막)과, 그것의 상층에 형성한 반사율이 높은 Al 합금막(제2 알루미늄 합금막)의 적어도 2층막으로 형성하도록 했다. 구체적으로는, 제1 알루미늄 합금막은, 부호 9a, 10a, 12a, 13a, 21a로 표시되는 배선·전극이며, 제2 알루미늄 합금막은, 부호 9b, 10b, 12b, 13b, 21b로 표시되는 배선·전극이다.
개구부는, 상기 층간 절연막(14)에 복수(도7에서는 3개) 형성되어 있다. 화소 드레인 콘택홀(15)은 하층의 드레인 전극(10)을 겸하는 반사 화소 전극(21)까지 이르는 개구부이다. 게이트 단자부 콘택홀(16)은 게이트 단자부(4)까지 이르는 개구부이다. 소스 단자부 콘택홀(17)은 소스 단자부(13)까지 이르는 개구부이다. 또한, 투과 화소 전극(18)은, 화소 드레인 콘택홀(15)을 통해 반사 화소 전극(21)과 접속된 투명 도전막으로 이루어진다. 게이트 단자 패드(19)는 게이트 단자부 콘택홀(16)을 통해 게이트 단자부(4)와 접속된 패드이며, 소스 단자 패드(20)는 소스 단자부 콘택홀(17)을 통해 소스 단자부(13)와 접속된 패드이다.
이상과 같이 구성된 액티브 매트릭스형 TFT 어레이 기판과, 칼라 표시용의 칼라필터나 대향전극 등을 구비한 대향기판(도시 생략)을, 일정한 틈(셀 갭)을 개 재하여 서로 부착시키고, 이 안에 액정을 주입·밀봉함으로써, 디스플레이 용도의 광학표시용 장치인 반도체 디바이스가 제조된다.
다음에 본 발명의 실시예2에 관련되는 액티브 매트릭스형 TFT 어레이 기판의 제조방법의 순서를 도8a∼도 8c, 도9d∼도 9e에 근거하여 설명한다. 도8a에 있어서, 우선 유리 기판 등의 투명 절연성 기판(1)을 세정액 또는 순수를 사용해서 세정하고, 상기 투명 절연성 기판(1) 위에 금속막을 성막한다. 성막한 뒤에, 제1회째의 포트리소그래피 프로세스로 금속막을 패터닝해서 게이트 전극(2), 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)을 형성한다. 금속막으로서는, 전기적 비저항이 낮은 금속이나 합금을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는 우선, 공지의 Ar 가스 또는 Kr 가스를 사용한 스퍼터링법으로 1mol%의 Ni를 포함하는 AINi 합금막을 약 200nm의 두께로 성막한다. 스퍼터링 조건은 DC 마그네트론 스퍼터링 방식으로, Al에 1mol%의 Ni를 포함하는 AINi 합금 타겟을 사용하고, 성막 파워 밀도 3W/cm2, Ar 가스 유량 2.4×10-3m3/h(40sccm)의 조건에서 성막했다. 다음에, 포토리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 인산+질산+초산계로 이루어진 약액을 사용해서 AINi막을 에칭했다. 포토레지스트 패턴을 제거함으로써, 게이트 전극(2), 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)의 패턴을 형성했다. 이때, 형성된 AINi 합금막의 Ni 조성은 타겟 조성과 거의 같은 1mol% Ni이었다. 또한, 비저항값은, 성막 직후는 약 8μΩ·cm이었지만, 약 300℃정도의 열처리를 행함으로써, 약 4μΩ·cm까지 저감하는 것이 가능하다. 이 값은 일반적인 종래의 고융점 금속보다도 낮은 것으로, 게이트 배선(3)의 저항을 하강시키는 효과가 있다.
다음에, 도8b에 있어서, 우선 질화 실리콘(SiN)으로 이루어진 게이트 절연막(6)과 아모퍼스 실리콘(a-Si)으로 이루어진 Si 반도체 능동막(7)과 불순물을 첨가한 n형의 아모퍼스 실리콘(n+a-Si)으로 이루어진 오믹 저저항 Si막(8)을 순차 성막한다. 성막한 뒤에, 제2회째의 포트리소그래피 프로세스로 상기 Si 반도체 능동막(7)과, 상기 오믹 저저항 Si막(8)을 TFT의 구성요소가 되는 형상으로 패터닝 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하여, 약 300℃의 기판 가열 조건하에서, 게이트 절연막(6)으로서 SiN막을 400nm, Si 반도체 능동막(7)으로서 a-Si막을 150nm, 오믹 저저항 Si막(8)으로서 인(P)을 불순물로서 첨가한 n+a-Si막을 50nm의 두께로 순차 성막했다. 다음에 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 a-Si막과 n+a-Si막을 에칭하고, 포토레지스트 패턴을 제거해서 TFT의 구성요소가 되는 반도체 패턴(Si 반도체 능동막(7), 및 오믹 저저항 Si막(8))을 형성했다.
다음에 도8c에 있어서, Al 합금막을 성막한 후에, 제3회째의 포트리소그래피 프로세스로 패터닝해서 소스 전극(9), 드레인 전극(10), 소스 배선(12), 소스 단자부(13) 및 TFT의 채널부(11)를 형성한다. 본 공정에 사용하는 Al 1합금막으로서는, 전기적 비저항이 낮은 것, 및 오믹 저저항 Si막(8)과의 양호한 콘택 특성을 나타낸 것, 및 투과 화소 전극에 사용하는 도전막(이하에서는 부호 18로 나타낸다)과의 양호한 콘택 특성(특히 전기적 콘택 저항이 낮은 것)과 함께, 높은 광반사율 등의 이점을 가지는 합금막을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는 Al에 1mol%의 Ni를 첨가한 AlNi 합금 타겟을 사용한 DC 마그네트론 스퍼터링법으로 Al 합금막을 형성했다. 스퍼터링 조건은, 유량 2.4×10-3m3/h(40sccm)의 Ar 가스에 N2 가스를 유량 1.2×10-3m3/h(20sccm)에서 첨가시킨 혼합 가스를 사용하고, 성막 파워 밀도 3W/cm2에서 약 50nm 두께의 AINiN막을 형성했다. 다음에, N2 가스의 첨가를 중지(유량 Om3/h)시키고, Ar 가스만을 사용하여, 성막 파워 밀도 3W/cm2에서 N을 첨가하지 않은 약 200nm 두께의 AINi막을 형성했다. 다음에, 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 인산+질산+초산계로 이루어진 약액을 사용해서 상층 AINi/하층 AINiN의 2층 막을 일괄 에칭하여, 소스 전극 9b/9a, 드레인 전극 10b/10a, 소스 배선 12b/12a, 소스 단자부 13b/13a 및 반사 화소 전극 21b/21a의 패턴을 형성했다. 다음에, 소스 전극(9)과 드레인 전극(10) 사이의 오믹 저저항 Si막(8)을, 불소계 가스를 포함하는 공지의 드라이에칭법을 사용해서 에칭한 뒤에, 포토레지스트 패턴을 제거해서 TFT의 채널부(11)를 형성했다.
이 하층 AINiN막의 조성을 조사한 바, Ni이 1mol, N이 20mol% 포함된 합금막으로 되어 있었다. 비저항값은, 성막 직후에는 약 55μΩcm이고, 약 300℃의 온도 에서 열처리를 행한 뒤에는, 약 50μΩ·cm이었다. 이 값은 일반적인 종래의 고융점 금속과 비교해서 동등 이상이며, 저저항의 효과는 없지만, 상층의 AlNi막은 Ni 조성 1mol%로서, 비저항값이 성막 직후에 약 8μΩ·cm, 약 300℃ 정도의 열처리후에 약 4μΩ·cm이며, 2층막으로 하는 것에 의해 종래의 고융점 금속을 사용한 경우에 비해, 소스 배선(12)의 저항을 맞추는 것이 가능하다. 또한, 파장 550nm에서 측정한 빛의 반사율도, 하층 AlNi막은 70%이었지만, 상층 AlNi막은 93%로서, 순수한 Al과 동등한 높은 값을 갖고 있었다. 이와 같이, Al 합금막을 적어도 2층 이상의 적층막으로 형성하는 경우에는, Si막 또는 Si을 주성분으로 하는 막과의 계면확산반응을 방지하는 기능과, 낮은 비저항값이나 높은 반사율값의 기능을 나누어, 각각에 특성을 최적화한 Al 합금막을 조합해서 구성할 수 있으므로, 디바이스에 요구되는 성능을 더욱 효과적으로 발휘시키는 것이 가능해지기 때문에 바람직하다.
또한, 상기 실시예에서는 스퍼터링 가스로서 Ar 가스와 N2 가스의 혼합 가스를 사용해서 하층의 AINiN막을 성막한 뒤에, 가스를 Ar 가스만으로 바꾸어서 상층의 AINi막을 성막하도록 하였지만, 예를 들면, Ar 가스와 N2 가스의 혼합 가스를 사용해서 하층의 AINiN막의 성막을 개시하고, 스퍼터링의 시간의 진행과 함께, 서서히 N2 가스의 첨가량을 줄여 가도록 하여도 된다. 이 경우에는, 스퍼터링 처리를 중단하지 않고 연속적으로 Al 합금막을 성막할 수 있으므로, 처리 시간을 단축하는 것이 가능하다. 또한, 스퍼터링 가스로서 Ar 가스와 N2 가스의 혼합 가스를 사용했지만, Ar 가스 대신에 Kr 가스를 사용해도 된다. 이렇게 하여 성막한 Al 합금막에 있어서도, 하층의 오믹 저저항 Si막과의 계면 근방에는 Ni와 N이 존재해서 확산 반응을 방지할 수 있고, 막 전체의 비저항값을 저감시킬 수 있는 동시에, 순수한 Al막과 동등한 높은 반사율 값을 얻는 것이 가능하다.
다음에 도9d에 있어서, 층간 절연막(14)을 패시베이션막으로서 성막한 후에, 제4회째의 포트리소그래피 프로세스로 패터닝하고, 적어도 상기 드레인 전극 10b(반사 화소 전극 21b)의 표면까지 관통하는 화소 드레인 콘택홀(15)과, 게이트 단자부(4)의 표면까지 관통하는 게이트 단자부 콘택홀(16)과, 소스 단자부 13b의 표면까지 관통하는 소스 단자부 콘택홀(17)을 동시에 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하여, 약 300℃의 기판 가열 조건하에서, 층간 절연막(14)으로서 질화 실리콘 SiN막을 300nm의 두께로 성막한 뒤에, 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한다. 그리고, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 에칭하고, 포토레지스트 패턴을 제거해서 화소 드레인 콘택홀(15), 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 형성했다.
마지막으로, 도9e에 있어서, 투명 도전성 막을 성막한 뒤에, 제5회째의 포트리소그래피 프로세스로 패터닝하고, 화소 드레인 콘택홀(15)을 통해서 하층의 드레인 전극 10b(반사 화소 전극 21b)와 전기적으로 접속하는 투과 화소 전극(18)과, 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 통해서 게이트 단자부(4) 및 소스 단자부(13)와 각각 전기적으로 접속되는 게이트 단자 패드(19) 및 소스 단자 패드(20)의 패턴을 형성한다. 이렇게 하여, 본 발명의 실시예2에 관련되는 액정 표시장치 용도로서 적합하게 사용할 수 있는 액티브 매트릭스 TFT 어레이 기판이 완성된다. 이때, 완성된 TFT 어레이 기판은, 약 200∼300℃의 온도에서 열처리를 첨가해도 된다. 이것에 의해, 기판 전체에 축적된 정전하나 응력 등이 제거 혹은 완화되어, 더욱 더 금속막의 전기적 비저항을 하강시킬 수 있기 때문에, TFT 특성을 향상해서 안정화시킬 수 있기 때문에 바람직하다.
적합한 실시예로서, 여기에서는, 투명 도전성 막으로서 산화인듐(In203)과 산화 주석(SnO2)을 혼합한 ITO막을 공지의 Ar 가스를 사용한 스퍼터링법으로 100nm의 두께로 성막한다. 성막한 뒤에, 포토리소그래피 프로세스를 사용해서 포토레지스트 패턴을 형성해서 공지의 염산+질산을 포함하는 용액을 사용해서 에칭하고, 포토레지스트 패턴을 제거해서 투과 화소 전극(18), 및 게이트 단자 패드(19) 및 소스 단자 패드(20)를 형성했다. 그 후에 기판을 대기중에서, 약 300℃에서 30분간 유지해서 열처리를 행했다.
이렇게 하여 완성시킨 TFT 어레이 기판은, Si을 주성분으로 하는 오믹 저저항막(8)과, Al 합금막으로 이루어진 소스 전극(9) 및 드레인 전극(10)이, 고융점 금속으로 이루어진 배리어층을 개재하지 않고 직접 접속하도록 형성되어 있다. 배리어층을 개재하지 않고, Al 합금막이 직접 오믹 저저항 Si막(8)에 접속하고 있는데도 불구하고, Al 합금막의 접속 계면 근방에 Ni와 N을 첨가시킨 것에 의해, 접속 계면에 확산 반응이 발생하지 않고, 종래의 고융점 금속을 사용한 경우와 동등한 TFT 특성을 나타냈다.
또한, 열처리 온도를 350℃까지 상승시킨 경우에도 접속 계면에서의 확산 반응은 확인되지 않고, TFT 특성도 열화하는 일이 없어, 충분한 내열성을 가지고 있는 것을 확인했다. 더구나, 접속 계면과는 반대측의 막의 표면에는 N을 첨가하지 않는 AINi막으로 했으므로, 반사 화소 전극부의 반사율이 높아, 밝고 고품위의 반투과형 디스플레이를 얻을 수 있다. 더구나 게이트 배선(3)에 덧붙여 소스 배선(12)에도 저저항의 Al 합금막만으로 형성하는 것이 가능해지므로, 배선의 고저항화에 기인하는 신호 지연 등에 의한 표시 불균일이나 표시 불량이 없는 양호한 표시 품질의 대형 디스플레이나 소형 고선명 디스플레이를 효율적으로 저비용으로 생산하는 것이 가능해진다.
실시예 3
본 발명의 실시예3으로서, 표시 소자에 액정을 사용하는 액정표시장치용의 액티브 매트릭스형 TFT 어레이 기판으로서 실시예 1, 2와는 다른 예를 설명한다. 도2는 그것의 평면구조를 나타낸 도면이고, 도10은, 도2의 A-A 단면 등의 구조를 도시한 도면이다. 도 10에 나타낸 단면도에서는, 도2에 나타낸 A-A 단면, B-B 단면, 및 C-C 단면을 보이고 있다. 도10에 있어서, 도2, 3과 동일한 부호를 붙인 구성요소는 동일하기 때문에 설명을 생략한다.
본 실시예에서는, TFT의 구성이 실시예1과 다르며, 그 이외의 구성에 관해서는 실시예1과 같기 때문에 설명을 생략한다. 도10에 있어서, 본 실시예에 관련되는 액티브 매트릭스형 TFT 어레이 기판은, Si 반도체 능동막(7)이 소스 전극(9) 및 드 레인 전극(10) 위에 설치되어 있다. 구체적으로는, 소스 전극(9) 및 드레인 전극(10) 위에 게이트 전극(2)과 대략 같은 크기의 Si 반도체 능동막(7)이 형성되어 있다. Si 반도체 능동막(7)은, 소스 전극(9) 위에서부터 드레인 전극(10) 위에 걸쳐서 한 개의 연속된 패턴으로서 형성되어 있다. 그리고, 소스 전극(9)과 드레인 전극(10) 사이에 끼워진 Si 반도체 능동막(7)은, TFT 채널부(11)를 형성하고 있다. 그 때문에, 본 실시예에서는, 게이트 절연막(6)과, 소스 전극(9) 및 드레인 전극(10) 사이에, Si 반도체 능동막(7) 및 오믹 저저항 Si막(8)은 형성되지 않고 있다.
다음에, 본 발명의 실시예 3에 관련되는 액티브 매트릭스형 TFT 어레이 기판의 제조방법을 도11a∼도 11c, 도12d∼도 12e를 참조해서 설명한다. 도11a에 있어서, 우선 유리 기판 등의 투명 절연성 기판(1)을 세정액 또는 순수를 사용해서 세정하고, 상기 투명 절연성 기판(1) 위에 금속막을 성막한다. 성막한 후에, 제1회째의 포트리소그래피 프로세스로 상기 금속막을 패터닝해서 게이트 전극(2), 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)을 형성한다. 금속막으로서는, 전기적 비저항이 낮은 금속이나 합금을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는 우선, 공지의 Ar 가스 또는 Kr 가스를 사용한 스퍼터링법으로 2mol%의 Ni를 포함하는 AINi 합금막을 약 200nm의 두께로 성막한다. 스퍼터링 조건은 DC 마그네트론 스퍼터링 방식으로, Al에 2mol%의 Ni를 포함하는 AINi 합금 타겟을 사용하고, 성막 파워 밀도 3W/cm2, Ar 가스 유량 2.4×10- 3/h(40sccm)의 조건에서 성막하였다. 다음에, 포토리소그래피 프로세서로 포토레지스트 패턴을 형성한 후에, 공지의 인산+질산+초산계로 이루어진 약액을 사용하여 AlNi막을 에칭하고, 포토레지스트 패턴을 제거함으로써 게이트 배선(3), 게이트 단자부(4) 및 보조 용량 전극(5)의 패턴을 형성하였다. 이때, 형성된 AINi 합금막의 Ni 조성은 타겟 조성과 거의 같은 2mol% Ni이었다. 또한, 비저항값은, 성막 직후는 약 12μΩ·cm이었지만, 약 300℃ 정도의 열처리를 행함으로써, 약 5μΩ·cm까지 저감하는 것이 가능하다. 이 값은 일반적인 종래의 고융점 금속보다도 낮은 것이며, 게이트 배선(3)의 저항을 낮추는 효과가 있다.
다음에, 도11b에 있어서, 우선 질화 실리콘(SiN)으로 이루어진 게이트 절연막(6)을 성막한 뒤에, 이어서 Al 합금막을 성막한다. 제2회째의 포트리소그래피 프로세스로 Al 합금막을 패터닝해서 소스 전극(9), 드레인 전극(10), 소스 배선(12), 소스 단자부(13) 및 TFT의 채널부(11)를 형성한다. 본 공정에 사용되는 Al 합금막으로서는, 전기적 비저항이 낮은 것, 오믹 저저항 Si막(8)과의 양호한 콘택 특성을 나타낸 것, 및, 투과 화소 전극에 사용하는 도전막(이하에서는 부호 18로 나타낸다)과의 양호한 콘택 특성(특히 전기적 콘택 저항이 낮은 것) 등의 이점을 가지는 합금막을 사용하는 것이 바람직하다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하여, 약 300℃의 기판 가열 조건하에서, 게이트 절연막(6)으로서 SiN막을 400nm의 두께로 성막했다. 다음에, Al에 2mol%의 Ni를 첨가한 AINi 합금 타겟을 사용한 DC 마그네 트론 스퍼터링법으로 Al 합금막을 형성했다. 스퍼터링 조건은, 유량 2.4×10-4m3/h(40sccm)의 Ar 가스에 N2 가스를 유량 3×10-4m3/h(5sccm)에서 첨가시킨 혼합 가스를 사용하고, 성막 파워 밀도 3W/cm2에서 약 200nm 두께의 AlNiN막을 형성했다. 다음에 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 인산+질산+초산계로 이루어진 약액을 사용해서 AINiN막을 에칭하고, 포토레지스트 패턴을 제거해서 상기 소스 전극(9), 드레인 전극(10), 소스 배선(12), 소스 단자부(13) 및 TFT의 채널부(11)의 패턴을 형성했다.
이 AINiN막의 조성을 조사한 바, Ni가 2mol%, N이 5mol% 포함된 합금막이 되어 있었다. 또한, 비저항값은, 성막 직후에는 약 12μΩ·cm이었지만, 약 300℃의 온도에서 열처리를 행한 뒤에는, 약 5μΩ·cm까지 저감되어 있었다. 이 값은 일반적인 종래의 고융점 금속보다도 낮은 것으로, 소스 배선(12)의 저항을 낮추는 것이 가능하다. 또한, 상기 실시예에서는 스퍼터링 가스로서 Ar 가스와 N2 가스의 혼합 가스를 사용했지만, Ar 가스 대신에 Kr 가스를 사용해도 된다. 이 경우에는, Ar 가스를 사용했을 경우보다도 막의 결함이나 응력을 줄일 수 있기 때문에, 열처리를 가하지 않아도 비저항을 약 5μΩ·cm까지 저감하는 것이 가능해진다. 또한, Al막에 N을 첨가하는 경우에도, 스퍼터링시에 첨가하는 가스는 N2 가스에 한정하는 않고, 예를 들면, NH3와 같이, N을 포함하는 가스이면, Al막 중에 N을 첨가시키는 것이 가능하다. 또한, 미리, 스퍼터링 타겟에 N을 첨가시킨 AINiN 합금을 사용해서 형성해도 된다. 이 경우에는, 스퍼터링 가스로서, Ar 가스 혹은 Kr 가스에, N2 또는 N을 포함하는 가스를 첨가한 혼합 가스를 반드시 사용할 필요는 없고, Ar 가스 혹은 Kr가스 단독으로 AINiN막을 성막하는 것이 가능하다.
다음에 도11c에 있어서, 아모퍼스 실리콘(a-Si)으로 이루어진 Si 반도체 능동막(7)을 성막한 뒤에, 제3회째의 포트리소그래피 프로세스로 Si 반도체 능동막(7)을 TFT의 구성요소가 되는 형상으로 패터닝 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상성막(CVD)법을 사용하고, Si 반도체 능동막(7)으로서 a-Si막을 200nm의 두께로 성막했다. 다음에, 포토리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 a-Si막을 에칭하고, 포토레지스트 패턴을 제거해서 TFT의 구성요소가 되는 반도체 패턴(Si 반도체 능동막(7))을 형성했다.
다음에, 도12d에 있어서, 층간 절연막(14)을 패시베이션 막으로서 성막한 뒤에, 제4회째의 포트리소그래피 프로세스로 패터닝하여, 적어도 드레인 전극(10)의 표면까지 관통하는 화소 드레인 콘택홀(15)과, 게이트 단자부(4)의 표면까지 관통하는 게이트 단자부 콘택홀(16)과, 소스 단자부(13)의 표면까지 관통하는 소스 단자부 콘택홀(17)을 동시에 형성한다.
적합한 실시예로서, 여기에서는 화학적 기상 성막(CVD)법을 사용하고, 약 300℃의 기판 가열 조건하에서, 층간절연막(14)으로서 질화 실리콘 SiN막을 300nm의 두께로 성막한 뒤에, 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 다. 그리고, 공지의 불소계 가스를 사용한 드라이에칭법을 사용해서 에칭하고, 포토레지스트 패턴을 제거해서 화소 드레인 콘택홀(15), 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 형성했다.
마지막으로 도12e에 있어서, 투명 도전성막을 성막한 뒤에, 제5회째의 포트리소그래피 프로세스로 패터닝하고, 화소 드레인 콘택홀(15)을 통해 하층의 드레인 전극(10)과 전기적으로 접속하는 투과 화소 전극(18)과, 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 통해 게이트 단자부(4) 및 소스 단자부(13)와 각각 전기적으로 접속되는 게이트 단자 패드(19) 및 소스 단자 패드(20)의 패턴을 형성한다. 이렇게 하여, 본 발명의 실시예3에 관한 액정표시장치 용도로서 적합하게 사용되는 액티브 매트릭스 TFT 어레이 기판이 완성된다. 이때, 완성된 TFT 어레이 기판은, 약 200∼300℃의 온도에서 열처리를 가해도 된다. 이것에 의해, 기판 전체에 축적된 정전하나 응력 등이 제거 혹은 완화되어, 금속막의 전기적 비저항을 더욱 더 낮출 수 있기 때문에, TFT 특성을 향상해서 안정화시킬 수 있기 때문에 바람직하다.
적합한 실시예로서, 여기에서는, 투명 도전성막으로서 산화인듐(In203)과 산화 주석(SnO2)을 혼합한 ITO막을 공지의 Ar 가스를 사용한 스퍼터링법으로 100nm의 두께로 성막한다. 성막한 뒤에, 포트리소그래피 프로세스를 사용해서 포토레지스트 패턴을 형성해서 공지의 염산+질산을 포함하는 용액을 사용해서 에칭하고, 포토레지스트 패턴을 제거해서 투과 화소 전극(18), 게이트 단자 패드(19), 및 소스 단자 패드(20)를 형성했다. 그 후에 기판을 대기중에서, 약 300℃에서 30분간 유지해서 열처리를 행했다.
이렇게 하여 완성시킨 TFT 어레이 기판은, Si 반도체 능동막(7)과, Al 합금으로 이루어지는 소스 전극(9) 및 드레인 전극(10)이, 고융점 금속으로 이루어진 배리어층을 개재하지 않고 직접 접속하도록 형성되어 있다. Al 합금막의 Si 반도체 능동막(7)과의 접속 계면 근방에 Ni와 N을 첨가한 것에 의해, 접속 계면에 확산 반응이 발생하지 않고, 종래의 고융점 금속을 사용했을 경우와 동등한 TFT 특성을 나타냈다. 또한, 열처리 온도를 350℃까지 상승시킨 경우에도 접속 계면에서의 확산 반응은 확인되지 않아, TFT 특성도 열화하는 일이 없으며, 충분한 내열성을 가지고 있는 것을 확인했다. 더구나, 게이트 배선(3)에 덧붙여 소스 배선(12)에도 저저항의 Al 합금막을 단독으로 형성하는 것이 가능해지므로, 대형 디스플레이나 소형의 고선명 디스플레이에 있어서도 배선의 고저항화에 기인하는 신호 지연 등에 의한 표시 불균일이나 표시 불량이 없는 높은 표시품질의 디스플레이를 효율적으로 저비용으로 생산하는 것이 가능해진다.
실시예 4
실시예 3에 있어서, 소스 전극(9), 드레인(10)을, 예를 들어, 도 13에 나타낸 것과 같이, 상층에 N을 포함하는 AlNiN층, 하층에 N을 포함하는지 않는 AINi막의 2층 구성으로 할 수 있다. 이 경우에는, 막 전체의 배선 저항을 저감하는 것이 가능하여, 바람직하다.
적합한 실시예로서, 여기에서는 소스 전극, 드레인 전극, 소스 배선 및 소스 단자부로서, Al에 1mol%의 Ni를 첨가한 AINi 합금 타겟을 사용한 DC 마그네트론 스퍼터링법을 사용했다. 구체적으로는, AINi 합금 타겟을 사용한 DC 마그네트론 스퍼터링법으로, Ar 가스 유량 2.4×10-3m3/h(40sccm), 성막 파워 밀도 3W/cm2의 조건에서, 우선 N을 첨가하지 않는 약 200nm 두께의 AINi막(제2 알루미늄 합금막)을 형성했다. 다음에, 유량 2.4×10-3m3/h(40sccm)의 Ar 가스에 N2 가스를 유량 1.2×10-3m3/h(20sccm)로 첨가시킨 혼합 가스를 사용하여, 성막 파워 밀도 3W/cm2에서 약 50nm 두께의 AINiN막(제1 알루미늄 합금막)을 형성했다. 다음에, 포트리소그래피 프로세스로 포토레지스트 패턴을 형성한 뒤에, 공지의 인산+질산+초산계로 이루어진 약액을 사용해서 상층 AINiN/하층 AINi의 2층막을 일괄 에칭하여, 상기 소스 전극 9a/9b, 드레인 전극 10a/10b, 소스 배선 12a/12b, 소스 단자부 13a/13b 및 TFT의 채널부(11)의 패턴을 형성했다.
이 상층 AINiN막의 조성을 조사한 바, Ni가 1mol%, N이 20mol% 포함된 합금막으로 되어 있었다. 비저항값은, 성막 직후는 약 55μΩ·cm이고, 약 300℃의 온도로 열처리를 행한 뒤에는, 약 50μΩ·cm이었다. 이 값은 일반적인 종래의 고융점 금속과 비교해서 동등 이상으로, 저저항의 효과는 없지만, 하층의 AINi막은 Ni 조성 1mol%에서, 비저항값이 성막 직후에 약 8μΩ·cm, 약 300℃정도의 열처리 후에 약 4μΩ·cm로서, 2층막으로 함으로써, 상기한 실시예3의 경우보다도 더욱 더 소스 배선(12)의 저항을 낮출 수 있었다. 이렇게, Al 합금막을 적어도 2층 이상의 적층막으로 형성할 경우에는, Si 또는 Si를 주성분으로 하는 막과의 계면확산반응을 방지하는 기능과, 낮은 비저항값의 기능을 나누어, 각각 특성을 최적화한 Al 합금막을 조합하여 구성할 수 있으므로, 디바이스에 요구되는 성능을 더욱 효과적으로 발휘시키는 것이 가능해지기 때문에 바람직하다.
본 실시예4에 있어서의 그 밖의 구조와 제조공정 및 그것의 방법에 대해서는, 상기한 실시예3과 같으므로, 설명을 생략한다.
기타의 실시예
상기 각 실시예에 있어서는, 투과 화소 전극이나 단자 패드를 형성하는 투명 도전성막으로서 1TO(산화인듐+산화 주석)막을 사용했지만, 이것에 한정되는 일은 없으며, 산화인듐(In203), 산화 주석(SnO2), 산화아연(ZnO) 또는 이것들을 혼합시킨 것을 사용해도 된다. 예를 들면 산화인듐에 산화아연을 혼합시킨 IZO막을 사용한 경우에는, 상기 각 실시예에서 사용한 염산+질산계와 같은 강산이 아니고, 옥살산계와 같은 약산을 에칭액으로서 사용할 수 있다. 이 때문에, 상기 각 실시예와 같이 금속막에 내산약액성이 부족한 Al 합금막을 사용할 경우에는, 약액의 침투에 의한 Al 합금막의 전극이나 배선의 단선 부식을 방지할 수 있으므로 바람직하다. 또한, 산화인듐, 산화 주석, 산화아연 각각의 스퍼터막의 산소 조성이 화학량론 조성보다도 적어, 투과율이나 비저항 등의 특성이 불량인 경우에는, 스퍼터링 가스로서 Ar 가스 뿐만 아니라 O2 가스나 H20 가스를 혼합시킨 가스를 사용해서 성막하는 것이 바람직하다. 특히, 스퍼터링 가스로서 Ar 가스에 H2O 가스를 혼합시킨 경우에는, ITO를 사용한 경우에도, 일반적인 다결정체가 아니고 비정질(아모퍼스) 상태에서 성막하는 것이 가능하여, 옥살산계의 약산약액에서 에칭하는 것이 가능해진다. 이 아모퍼스 상태의 ITO막은, 에칭 가공후에 예를 들면 200℃ 이상의 열처리를 행하는 것에 의해, 다결정화시킴으로써, 약액내성이 강한 일반적인 ITO막으로 하는 것이 가능해지므로 신뢰성의 점에서 적합하다.
또한, 상기 각 실시예에 있어서는, Si막 또는 Si를 주성분으로 하는 Si막과 직접 접속하는 Al 합금막으로서, Al-1mol%Ni-20mol%N막과, Al-2mol%Ni-5mol%N막을 적용한 예를 나타냈지만, 이것들에 한정되는 일은 없다.
도14a 및 도 14b는, 본 발명자들이 평가한 Al 합금막과 Si막과의 계면확산반응의 결과를 나타낸 것이다. CVD법에 의해 a-Si막 150nm, P를 첨가한 오믹 저저항 Si막 50nm을 순차 성막한 뒤에, DC 마그네트론 스퍼터링법을 사용해서 다음의 Al 합금막 200nm을 성막한 샘플을 대기중에서 300℃, 30분간 유지한 열처리를 가해, 광학현미경으로 샘플을 관찰했다. 도14a는, 2mol%의 Ni를 첨가한 Al-2mol%Ni막, 도14b는, Al-2mol%Cu막의 결과이다. Al-Cu막은, Al막의 일렉트로마이그레이션(electro-migration)이나 스트레스마이그레이션(stress-migration)을 방지하는 종래 공지의 Al 합금막의 일례이다. 도14b에 도시된 것과 같이 Al-2mol%cu막의 경우에는, 막 전체에 미로 형태의 얼룩이 확인되었다. 이 상태에서 막의 전기적 비저 항을 측정했지만, 도전성은 얻어지지 않아 절연체에 가까운 상태로 되어 있었다. 따라서, Al과 Si의 계면에서 격렬하게 상호확산반응이 생기고 있는 것을 알 수 있다. 한편, 도14a에 도시된 것과 같이 Al-2mol%Ni막의 경우에는, 스폿 모양으로 상호확산반응은 생기고 있지만, 막 전체의 격렬한 상호확산반응은 억제되는 효과가 있었다. 또한, 전기적 비저항값도 확산이 생기지 않는 유리 기판 위에 성막한 것과 거의 동등한 값을 나타냈다. 이러한 억제 효과는, Ni과 같은, 주기율표에서 8A족(8∼10족)에 속하고, 또한 3d 궤도의 최외각 전자배치를 가지는 철(Fe) 및 코발트(Co)를 첨가한 경우에도 확인되었다.
도15는, 동일한 평가를 Al-2mol%Ni-4mol%N막에서 행한 결과를 나타낸 것이다. 도14a에서 확인된 스폿 형태의 상호확산반응이 사라지고 있는 것을 알 수 있다. 이 샘플은, 대기중에 있어서 400℃에서 30분간 유지의 열처리를 행한 경우에도 상호확산반응은 확인되지 않아, 내열성에 관해서도 문제가 없는 것을 확인하였다. 한편, Al-2mol%Cu-4mol%N막에서도 상호확산반응은 확인되지 않아, N 첨가에 의한 상호확산 방지 효과가 확인되었지만, 350℃, 30분 유지의 열처리에서 확산 반응이 확인되었다.
도16은, Al 합금막과 Si막과의 계면 근방의 원소 분포를 나타낸 도면으로, 도 16a는, Al-2mol%Ni-10mol%N막과, Si막과의 계면 근방의 원소 분포 상태, 도 16b는, Al-2mol%Ni막과 Si막과의 계면 근방의 원소 분포 상태를 나타내고 있다. 도16에서는, 원소 분포 상태를 오제(Auger) 전자분광분석(AES)으로 조사한 결과를 보이고 있다. 도16b를 보면, Al막에 포함되는 Ni가 Si막와의 계면 근방에서 많아지고 있다. 즉, Al막중의 Ni가 계면 근방으로 이동해서 계면에 Ni 농도가 높은 배리어층을 형성함으로써 Al과 Si의 계면확산을 억제하고 있는 것으로 생각된다. 한편, 도16a를 보면, N을 첨가한 Al 합금막의 Si 계면 근방에는, N을 첨가하지 않은 도16b의 경우와 비교하여, Ni 원자의 존재가 더욱 많아지고 있어, Al과 Si의 원자의 상호확산도 억제되고 있다(계면에 있어서의 Al과 Si의 분포의 기울기가 더욱 급격해지고 있다) 것을 알 수 있다. 즉, Ni(또는 Fe, Co의 어느 1종 이상의) 원자를 첨가한 Al 합금막에, 다시 N 원자를 첨가함으로써, Si과의 계면 근방에 Ni 원자를 집중시키는 효과를 더욱 더 촉진한다. 이것이 강한 배리어층으로서 작용함으로써, Al 합금막과 Si막과의 상호확산을 확실하게 방지하고 있는 것으로 생각된다.
이러한 배리어층 효과는, Al 합금막을 성막하는 장치나 성막의 프로세스 조건 등에 의존하기 때문에, 성막하는 막두께나 첨가하는 Ni이나 N 조성은, 디바이스에 요구되는 특성 규격값를 만족시키는 범위에서 임의로 결정하면 되지만, 이러한 배리어층의 효과를 충분히 발휘시키기 위해서는, 막두께는 적어도 5nm 이상, Ni 조성비는 0.1mol% 이상, N 조성비는 1mol% 이상인 것이 바람직하다.
도17은, Al에 Ni를 첨가했을 때의 비저항값의 변화를 나타낸 것이다. 유리 기판 위에 약 200nm의 두께로 Al 합금막을 성막하고, 대기중에서 300℃, 30분 유지의 열처리후에 측정했다. Ni 조성비가 15mol%을 초과하면, 비저항값은 12μΩ·cm을 넘어, 종래 고융점 금속에 대한 우위성이 없어지는 것을 도17에서 알 수 있다. 따라서, 배선 저항을 중시하는 배선막에 적용할 경우에는, 첨가하는 Ni 조성비가 15mol%를 초과하지 않도록 하는 것이 바람직하다. 또한, 도18은, Al에 N을 첨가했 을 때의 비저항값의 변화를 나타낸 것이다. 도18에서 알 수 있는 것과 같이, 비저항값이 12μΩ·cm을 넘지 않도록 하기 위해서는, N 조성비가 7.5mol%을 초과하지 않도록 하는 것이 바람직하다.
도19 및 도 20은, Al에 각각 Ni, N을 첨가했을 때의 파장 550nmm에 있어서의 반사율 값의 변화를 나타낸 것이다. 모두 Ni 혹은 N의 첨가에 따라 반사율 값은 단조롭게 낮아져 가는 것을 알 수 있다. 따라서, 반사 특성을 중시하는 반사판에 적용할 경우에는, 요구되는 규격값을 만족시키도록 조성비를 조정하면 된다.
단, Si막 또는 Si를 주성분으로 하는 막과의 계면확산반응의 억제를 중시하는 것에 의해, Al 합금막이 가지는 저비저항값과 고반사율 값이 디바이스에 요구되는 규격값을 만족시키지 않을 것 같은 경우에는, 상기와 같은 조성 범위에 한정되지 않고, 상기한 실시예 2, 4에서 기재한 것 같이 다른 조성의 Al 합금막을 조합한 적층 구조로서 적용하는 것이 가능하다.
도 21a 및 도 21b는, 도14a에 나타낸 Al-2mol%Ni를 베이스에 다시 제3의 원소로서, 주기율표의 4b족(14족)에 속하는 규소(Si)를 1mol% 첨가한 Al-2mol%Ni-1mol%Si막과 Si막과의 계면확산을 평가한 결과를 나타낸 것으로, 도 21a는 300℃에서 열처리했을 경우, 도 21b는 350℃에서 열처리했을 경우이다. Al-2mol%Ni막의 경우에 비교하여, 스폿 형태의 상호확산반응이 소실하고 있는 것을 알 수 있다. 그렇지만, 350℃에서 열처리했을 경우에는, 약간 상호확산반응이 확인되고, 내열성은 불충분했다. 이러한 억제 효과는, Si와 같은 4b족에 속하는 반금속 원소의 탄소(C), 게르마늄(Ge), 주석(Sn)을 첨가했을 경우라도 확인되었다. 따라서, Al에, Ni에 덧붙여, C, Si, Ge, Sn으로부터 선택되는 1종 이상의 원소를 첨가하고, 다시 N을 첨가함으로써, 더욱 더 Al 합금막과 Si막과의 상호확산반응을 방지할 수 있으므로 바람직하다.
또한, 도22a 및 도 22b는, Al-2mol%Ni에, 다시 제3원소로서 주기율표의 주기5에 속하는 중금속인 몰리브덴(Mo)을 1mol% 첨가 Al-2mol%Ni-1mol%Mo막과 Si막과의 계면확산을 평가한 결과를 나타낸 것으로서, 도 22a는 300℃에서 열처리했을 경우, 도 22b는 350℃에서 열처리했을 경우이다. 더구나, 도23a 및 도 23b는, 제3원소로서 주기 6에 속하는 중금속인 텅스텐(W)을 1mol% 첨가한 Al-2mol%Ni-1mol%w막과 Si막과의 계면확산을 평가한 결과를 나타낸 것이며, 도 23a는 300℃에서 열처리했을 경우, 도 23b는 350℃에서 열처리했을 경우이다. 이 경우, 어느쪽의 Al 합금막에서도 스폿 형태의 상호확산반응이 발생하고 있지 않아, 확산 방지에 효과가 있는 것이 확인되었다. 단, 350℃에서 열처리했을 경우에는 약간 상호확산반응이 발생하고 있고, 내열성은 불충분했다. 이러한 확산 억제 효과는, 동일한 주기율표의 주기 5, 6에 속하는 중금속인 이트륨(Y), 지르코늄(Zr), 니오브(Nb), 세륨(Ce), 네오디뮴(Nd), 사마륨(Sm), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 하프늄(H)f, 탄타르(Ta)에서도 확인된다. 따라서, Al에, Ni에 덧붙여, 상기 중금속으로부터 선택되는 1종 이상의 원소를 첨가하고, 다시 N을 첨가함으로써, 더욱 더 Al 합금막과 Si막과의 상호확산반응을 방지 가능하게 되므로 바람직하다. 또한, 같은 주기율표의 주기 5, 6에 속하는 중금속에 덧붙여, 도21을 사용하여 설명한 C, Si, Ge, 또는 Sn의 어느 한개와의 조합한 원소를 첨가하는 경우라도 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 바람직한 실시예에 따르면, Si를 주성분으로 하는 막과 직접 접속하고, 양호한 콘택 특성을 실현하는 Al 합금막과 그 제조방법을 제공할 수 있다. 이에 따라, Al 합금막이, Si를 주성분으로 하는 막과 직접 접속된 구조를 적어도 가지는 반도체 디바이스에 있어서, 고융점 금속을 개재하지 않고 Al 합금막과 Si를 주성분으로 하는 막과의 양호한 콘택 특성을 얻을 수 있다. 더욱 구체적으로는, ITO막 및 Si를 주성분으로 하는 막과의 양호한 콘택 특성을 실현하는 Al 합금막을 제공하는 것을 가능하게 한다. 따라서, 저비용으로 효율적으로 반도체 디바이스를 제조하는 것이 가능해진다.
또한, 상기 각 실시예의 Al 합금막을 디스플레이용의 액티브 매트릭스형 TFT 어레이 기판의 소스·드레인 전극 및 소스 배선 등의 배선에 적용함으로써, 배선 저항을 저감할 수 있는 동시에 양호한 특성을 가지는 TFT 소자를 Al 합금막에만 형성할 수 있다. 따라서, 대형 디스플레이나 소형의 고선명 디스플레이에 있어서도 신호 지연 등에 의한 표시 불균일이나 표시 불량이 없는 고표시 품질의 디스플레이를 효율적으로 저비용으로 생산하는 것이 가능해진다. 이렇게, 저저항 배선이 필요하게 되는 디스플레이를 높은 생산 능력으로 제조할 수 있다.
이때, 본 발명은 상기에 나타낸 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용에 변경, 추가, 변환하는 것이 가능하다.
도1은 표시장치에 사용되는 TFT 어레이 기판의 구성예를 나타낸 정면도이다.
도2는 본 발명의 실시예1 및 3에 관련되는 디스플레이용 액티브 매트릭스형 TFT 어레이 기판을 나타낸 평면도이다.
도3은 본 발명의 실시예1에 관련되는 디스플레이용 액티브 매트릭스형 TFT 어레이 기판을 나타낸 단면도이다.
도4는 본 발명의 실시예1에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조 공정을 나타낸 단면 공정도이다.
도5는 본 발명의 실시예1에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조 공정을 나타낸 단면 공정도이다.
도6은 본 발명의 실시예2에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판을 나타낸 평면도이다.
도7은 본 발명의 실시예2에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판을 나타낸 단면도이다.
도8은 본 발명의 실시예2에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조공정을 나타낸 단면 공정도이다.
도9는 본 발명의 실시예2에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조공정을 나타낸 단면 공정도이다.
도10은 본 발명의 실시예3에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판을 나타낸 단면도이다.
도11은 본 발명의 실시예3에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조공정을 나타낸 단면 공정도이다.
도12는 본 발명의 실시예3에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판의 제조 공정을 나타낸 단면 공정도이다.
도13은 본 발명의 실시예4에 관련되는 디스플레이용 액티브 매트릭스 TFT 어레이 기판을 나타낸 단면도이다.
도14는 Al 합금막과 Si막과의 계면확산반응을 조사한 사진으로, 도 14a는 2mol%의 Ni를 첨가한 Al-2mol%Ni막, 도 14b는, Al-2mol% Cu막이다.
도 15는 Al-Ni-N막과 Si막과의 계면확산반응을 조사한 도면(사진)이다.
도16은 Al 합금막과 Si막과의 계면 근방의 원소 분포를 나타낸 도면으로, 도 16a는 Al-2mol%Ni-10mol%N막과 Si막과의 계면 근방의 원소 분포, 도 16b는 Al-2mol%Ni막과 Si막과의 계면 근방의 원소 분포이다.
도 17은 Al-Ni막의 Ni 조성비와 막 비저항값의 관계를 도시한 도면이다.
도 18은 Al-N막의 N 조성비와 막의 비저항값의 관계를 도시한 도면이다.
도 19는 Al-Ni막의 Ni 조성비와 막의 반사율 값의 관계를 도시한 도면이다.
도 20은 Al-N막의 N 조성비와 막의 반사율 값의 관계를 도시한 도면이다.
도 21은 Al-Ni-Si막과 Si막과의 계면확산반응을 조사한 사진으로, 도 21a는 300℃에서 열처리했을 경우, 도 21b는 350℃에서 열처리했을 경우이다.
도22는 Al-Ni-Mo막과 Si막과의 계면확산반응을 조사한 사진으로, 도 22a는 300℃에서 열처리했을 경우, 도 22b는 350℃에서 열처리했을 경우이다.
도23은 Al-Ni-W막과 Si막과의 계면확산반응을 조사한 사진으로, 도 23a는 300℃에서 열처리했을 경우, 도 23b는 350℃에서 열처리했을 경우이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 투명 절연성 기판 2: 게이트 전극
3, 43: 게이트 배선 4: 게이트 단자부
5: 보조 용량 전극 6: 게이트 절연막
7: Si 반도체(능동)막 8: 오믹 저저항 Si막
9: 소스 전극 10: 드레인 전극
11: TFT 채널부 12, 44: 소스 배선
13: 소스 단자부 14: 층간 절연막
15: 화소 드레인 콘택홀 16: 게이트 단자부 콘택홀
17: 소스 단자부 콘택홀 18: 투과 화소 전극
19: 게이트 단자 패드 20: 소스 단자 패드
21: 반사 화소 전극 41: 표시 영역
42: 테투리 영역 45: 주사 신호 구동회로
47: 화소 48, 49: 외부 배선

Claims (14)

  1. Si를 주성분으로 하는 막과,
    상기 Si를 주성분으로 하는 막과 직접 접속하고, 접속 계면 근방에, 적어도 Al, Ni 및 N을 포함하는 알루미늄 합금막을 갖는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 Si를 주성분으로 하는 막은, 반도체막인 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 Si를 주성분으로 하는 막은, Si에 불순물을 포함하는 오믹성의 저저항막인 것을 특징으로 하는 반도체 디바이스.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 알루미늄 합금막은,
    상기 Si를 주성분으로 하는 막과 직접 접속되고, N을 첨가해서 형성된 적어도 Ni와 N을 포함하는 도전성의 제 1 알루미늄 합금막과,
    상기 제1 알루미늄 합금막과 접속되고, N을 첨가하지 않고 형성된 적어도 Ni를 포함하는 제2 알루미늄 합금막을 적어도 포함하는 적층막인 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 알루미늄 합금막은, 상기 접속 계면 근방에 적어도 Ni와 N을 포함하고, 상기 접속 경계에서 벗어남에 따라 적어도 N의 농도가 적어지는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    알루미늄 합금막은, 상기 접속 계면 근방에, C, Si, Ge 또는 Sn 중 적어도 한가지를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    알루미늄 합금막은, 상기 접속 계면 근방에, Y, Zr, Nb, Mo, La, Ce, Nd, Sm, Gd, Tb, Dy, Hf, Ta 또는 W 중 적어도 한가지를 더 포함하는 것을 특징으로 하는 반도 체 디바이스.
  8. 제 1항 내지 제 3항 중 어느 한 항에 기재된 반도체 디바이스를 구비한 표시장치.
  9. Si를 주성분으로 하는 막을 형성하는 공정과,
    상기 Si를 주성분으로 하는 막과 직접 접속시켜, 상기 Si를 주성분으로 하는 막과 접속하는 접속 계면 근방에, 적어도 Al, Ni 및 N을 포함하는 알루미늄 합금막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제 9항에 있어서,
    상기 알루미늄 합금막을 형성하는 공정은, 적어도 Ni를 포함하는 알루미늄 합금 타겟을 사용하고, 아르곤(Ar) 가스, 또는 크립톤(Kr) 가스에, 적어도 질소(N2) 가스 또는 질소(N)를 포함하는 가스를 첨가한 혼합 가스를 사용한 스퍼터링법을 사용하여, 상기 Si를 주성분으로 하는 막의 표면의 적어도 일부분과 직접 접속시키는 알루미늄 합금막을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  11. 제 10항에 있어서,
    상기 알루미늄 합금막을 형성하는 공정은, 스퍼터링의 시간의 경과와 함께, 상기 혼합 가스에 포함되는 질소 가스 또는 질소를 포함하는 가스의 첨가량을 줄여 가는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  12. 적층할 막의 경계면 근방에, 적어도 Al, Ni 및 N을 포함하는 알루미늄 합금막을 형성하는 공정과,
    상기 경계면의 표면의 적어도 일부분에 직접 접속하도록 Si을 주성분으로 하는 막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  13. 제 12항에 있어서,
    상기 알루미늄 합금막을 형성하는 공정은, 적어도 Ni를 포함하는 알루미늄 합금 타겟을 사용하고, 아르곤 가스, 또는 크립톤 가스에, 적어도 질소 가스 또는 질소를 포함하는 가스를 첨가한 혼합 가스를 사용한 스퍼터링법을 사용하여, 알루미늄 합금막을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  14. 제 13항에 있어서,
    상기 알루미늄 합금막을 형성하는 공정은, 스퍼터링의 시간의 경과와 함께, 상기 혼합 가스에 포함되는 질소 가스 또는 질소를 포함하는 가스의 첨가량을 늘려가는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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