KR20090016856A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 금속콘택 형성시에 비트라인의 어택(attact)을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판 상부에 금속막을 포함하는 비트라인을 형성하는 단계, 상기 비트라인 상부에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 제1전극, 유전막 및 제2전극을 포함하는, 상기 제2전극 상에 캡핑막이 구비된 캐패시터를 형성하는 단계, 상기 캐패시터 상부에 제2절연막을 형성하는 단계, 상기 캡핑막까지 식각하는 제1콘택식각과 상기 비트라인의 금속막이 노출되도록 식각하는 제2콘택식각을 순차적으로 진행하여 상기 제2전극을 노출시키는 콘택홀과 상기 비트라인의 금속막을 노출시키는 콘택홀을 동시에 형성하는 단계를 포함하여 이루어지므로써, 비트라인의 안정성을 보장하고, 금속콘택의 형성단순화를 꾀할 수 있다.
콘택홀, 비트라인, 금속콘택, 식각정지막, 층간절연막

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속콘택을 형성하기 위한 콘택홀의 형성방법에 관한 것이다.
자세하게는 금속콘택 형성시에 비트라인의 어택(attact)을 방지하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자를 대표하는 DRAM(Dynamic Random Access Memory)소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 캐패시터(capacitor)를 포함한다. 이때, 캐패시터의 상부전극과 비트라인은 금속콘택(metal contact), 특히 M1C(Metal 1 Contact)라 일컫는 금속콘택을 통해 외부 회로로부터 신호를 인가받게 된다.
도 1a 및 도 1b는 종래기술에 따라 금속콘택(M1C)을 형성하기 위한 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 워드라인(word line)과 같은 게이트전극을 형성한 후, 이들을 덮는 제1층간절연막(12)을 형성한다.
이어서, 제1층간절연막(12) 상에 비트라인(17)을 형성한다. 비트라인(17)은 베리어메탈(13), 텅스텐막(14), 하드마스크막(15) 및 스페이서(16)를 포함한다.
그리고, 비트라인(17)이 형성된 기판(11) 상에 제2층간절연막(18)을 형성한 후에 기판(11)과 캐패시터를 연결하기 위한 스토리지노드콘택플러그를 형성한다. 이후, 제2층간절연막(18) 상에 식각정지막(19)을 형성한다.
이어서, 스토리지노드콘택플러그와 접촉하는 실린더형의 캐패시터(23)를 형성한다. 캐패시터(23)는 제1전극(20), 유전막(21) 및 제2전극(22)을 포함한다. 그리고, 캐패시터(23)의 상부에는 캡핑막(24)이 형성되어 캐패시터(23)를 보호한다.
이어서, 캡핑막(24)이 형성된 기판(11) 상에 제3층간절연막(25)을 형성한 후, 제3층간절연막(25) 상에 마스크패턴(26)을 형성한다.
이 마스크패턴(26)을 식각장벽으로 제3층간절연막(25)을 식각하여 캐패시터(23)와 비트라인(17)을 연결하기 위한 콘택홀을 형성하는데, 1차적으로 캐패시터(23) 상부의 캡핑막(24) 상에서 멈추는 제1콘택홀(27)과 비트라인(17)의 텅스텐막(24) 상부에서 멈추는 제2콘택홀(28)을 형성한다.
도 1b에 도시된 바와 같이, 캐패시터(23)를 노출시키는 콘택홀을 형성하기 위해 캡핑막(24)과 제2전극(22)을 식각하여 최종 제1콘택홀(27A)을 형성한다.
이후, 형성된 제1 및 제2콘택홀에 플러그박막, 예컨대 텅스텐막을 매립하여 금속콘택을 형성한다.
그런데, 최종 제1콘택홀(27A)을 형성하기 위한 캡핑막(24)과 제2전극(22)을 식각할 때, 미리 노출되어진 비트라인(17)의 텅스텐막(14)도 함께 식각되어 베리어 메탈(13)이 노출되는 문제점이 발생한다.
이렇게 베리어메탈(13)이 노출되고, 이후에 플러그박막이 매립될 경우는 베리어메탈(13)로 사용된 티타늄/티타늄질화막의 적층막과 플러그박막으로 사용된 텅스텐막이 반응하여 볼케이노(volcano)현상을 야기시킬 수 있다.
또한, 최종 제1콘택홀(27A)을 형성하기 위한 공정은 캡핑막(24)으로 사용한 비정질실리콘막을 식각하기 위해 '제3층간절연막(25)을 식각하는 장비'에서 '폴리실리콘막을 식각하기 위한 장비'로 옮긴 후 진행하기 때문에 공정이 복잡해지는 문제가 있다.
따라서, 금속콘택을 형성하는 과정에서 비트라인(17)의 텅스텐막(14A)이 식각되는 문제점과 공정이 복잡해지는 문제점을 해결할 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 금속콘택 형성시에 비트라인의 어택(attact)을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 캐패시터를 보호하는 캡핑막의 식각을 금속콘택홀 식각장비에서 인시츄로 진행하는 반도체 소자 제조 방법을 제공하는데 다른 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판 상부에 금속막을 포함하는 비트라인을 형성하는 단계, 상기 비트라인 상부에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 제1전극, 유전막 및 제2전극을 포함하는, 상기 제2전극 상에 캡핑막이 구비된 캐패시터를 형성하는 단계, 상기 캐패시터 상부에 제2절연막을 형성하는 단계, 상기 캡핑막까지 식각하는 제1콘택식각과 상기 비트라인의 금속막이 노출되도록 식각하는 제2콘택식각을 순차적으로 진행하여 상기 제2전극을 노출시키는 콘택홀과 상기 비트라인의 금속막을 노출시키는 콘택홀을 동시에 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 금속콘택 형성 시에 비트라인의 어택(attact)을 방지하고, 캐패시터를 보호하는 캡핑막의 식각을 금속콘택홀 식각장비에서 인시츄로 진행한다.
따라서, 비트라인의 안정성을 보장하고, 금속콘택의 형성단순화를 꾀할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 셀(cell)영역과 주변회로영역으로 구분된 기판(41) 상에 워드라인(word line)과 같은 게이트전극을 형성한 후, 이들을 덮는 제1층간절연막(42)을 형성한다.
셀영역은 DRAM 소자의 단위 메모리 셀의 집단이 운집한 영역을 의미하고, 주변회로 영역은 단위 메모리 셀을 구동하고 데이터를 입/출력 제어하기 위해 구비된 장치들이 운집한 영역을 의미한다.
이어서, 제1층간절연막(42) 상에 비트라인(47)을 형성한다.
비트라인(47)은 기판(41)의 셀영역과 주변회로영역에 모두 형성되는데, 이하 설명에서는 영역에 대한 설명을 배제한다. 이는 본 발명의 실시예가 셀영역과 주변 회로영역에 형성된 비트라인(47) 모두에서 적용가능하기 때문이다.
그리고, 비트라인(47)은 베리어메탈(43), 금속막(44), 하드마스크막(45) 및 스페이서(46)를 포함한다.
베리어메탈(43)은 티타늄막(Ti)과 티타늄질화막(TiN)이 적층된 적층막이고, 금속막(44)은 텅스텐막(W)이며, 하드마스크막(45)은 실리콘질화막(Si3N4)이다.
이어서, 비트라인(47)이 형성된 기판(41) 상에 제2층간절연막(48)을 형성한 후에 기판(41)과 캐패시터를 연결하기 위한 스토리지노드콘택플러그를 형성한다.
스토리지노드콘택플러그는 제2층간절연막(48)과 제1층간절연막(42)을 관통하는데, 이를 위해 제2층간절연막(48)과 제1층간절연막(42)을 식각하여 콘택홀을 형성한 후에 플러그박막, 예컨대 텅스텐막을 매립하여 형성한다.
이후, 제2층간절연막(48) 상에 식각정지막(49)을 형성한다.
이어서, 스토리지노드콘택플러그와 접촉하는 캐패시터(53)를 형성한다.
캐패시터(53)는 실린더 형태를 갖는다. 이를 위해 실린더 형태의 제1전극(50)을 형성하기 위한 희생막패턴을 형성하고, 희생막패턴 내에 제1전극(50)을 형성한 후에 희생막패턴을 제거한다. 이어서, 유전막(51)과 제2전극(52)을 형성하여 캐패시터(53)를 형성한다.
제2전극(52)은 티타늄막과 티타늄질화막이 순차적으로 적층된 구조로 형성한다.
이어서, 캐패시터(53)를 보호하기 위한 캡핑막(54)을 형성한다. 캡핑막(54) 은 비정질실리콘막으로 형성한다. 이후, 캡핑막(54)이 형성된 기판(41) 상에 제3층간절연막(55)을 형성한 후, 제3층간절연막(55) 상에 콘택홀을 형성하기 위한 마스크패턴(56)을 형성한다.
이어서, 금속콘택, 예컨대 M1C이 형성될 금속콘택홀을 형성하기 위한 1차 식각공정으로, 마스크패턴(56)을 식각장벽으로 제3층간절연막(55)과 캡핑막(54)을 식각하여 캐패시터(53) 표면을 노출시키고, 동시에 제3층간절연막(55)을 식각하여 비트라인(47)과 중첩되는 식각정지막(49)을 노출시킨다. 이하 설명의 편의를 위해 캐패시터(53) 표면을 노출시키는 홀을 제1콘택홀(57)이라 표기하고, 식각정지막(49)을 노출시키는 홀을 제2콘택홀(58)이라 표기한다.
제1콘택홀(57) 및 제2콘택홀(58)을 형성하기 위해서는 제3층간절연막(55)과 캡핑막(54)을 식각하고, 식각정지막(49)에서 식각이 멈출 수 있는 조건으로 진행하는 것이 바람직한데, 이를 위해 C4F6, C4F8, CH2F2, O2 및 Ar 가스를 혼합한 혼합가스를 이용하는 플라즈마 식각공정으로 진행한다. 여기서, CH2F2 가스는 3~7SCCM(Standard Cubic Centimeter per Minute)의 유량으로 진행한다.
도 2b에 도시된 바와 같이, 금속콘택홀을 형성하기 위한 2차 식각공적으로, 제2콘택홀(58) 아래의 제2층간절연막(48A)과 비트라인(47)의 하드마스크막(45)을 식각하여 금속막(44)을 노출시킨다. 이때, 제1콘택홀(57) 아래의 캐패시터(53) 상부전극(52)이 과도식각되어 유전막(51)이 노출될 수 있다. 이하, 설명의 편의를 위해 유전막(51)을 노출시키는 홀을 제3콘택홀(57A)이라 표기하고, 금속막(44)을 노 출시키는 홀을 제4콘택홀(58A)이라 표기한다.
제4콘택홀(58A)을 형성하기 위해서는 식각정지막(49)과 제2층간절연막(48)을 식각하고, 금속막(44)에서 식각이 멈출 수 있는 조건으로 진행하는 것이 바람직한데, 이를 위해 C4F8,CH2F2, O2 및 Ar 가스를 혼합한 혼합가스를 이용하는 플라즈마 식각공정으로 진행한다. 여기서, (CH2F2+O2)/C4F8 의 유량비는 1.5~2.5로 진행하고, CH2F2/O2의 유량비는 0.1~0.9로 진행하는 것이 바람직하다.
그리고, 각 콘택홀(58A, 58A)의 개구부에 어택(attact)이 가해지는 것을 방지하고자 기판(41)의 온도는 -10~10℃ 범위를 갖는 것이 바람직하다.
이어서, 제3콘택홀(57A)과 제4콘택홀(58A) 내에 플러그박막을 매립한 후, 평탄화 공정을 진행하여 금속콘택(M1C)을 형성한다.
전술한 바와 같은 본 발명의 실시예는, 금속콘택홀을 제조시, 비트라인(47)과 중첩되는 식각정지막(49)상과 캐패시터(53)의 상부전극(52)을 노출시키는 1차식각과 비트라인(47)의 금속막(44)을 노출시키는 2차식각을 진행한다.
우선, 캡핑막(54)을 식각하는 과정에서 비트라인(47)의 텅스텐막(44)이 식각되는 문제점을 해결하고자, 캡핑막(54) 식각시, 비트라인(47) 쪽에서는 비트라인(47)과 중첩되는 식각정지막(49) 상에서 식각을 멈추게 한다. 따라서, 비트리안(47)의 금속막(44)이 노출되지 않아서 위와 같은 문제점은 발생되지 않는다.
또한, 캡핑막(54)을 식각하는 공정을 금속콘택홀 전체를 형성하기 위한 챔버 내에서 인시츄로 진행하기 때문에 공정이 복잡해지는 문제점을 해결할 수 있다. 즉, 제1~제4콘택홀의 형성 공정이 인시츄로 진행하기 때문에 공정이 복잡해지는 문제점이 해결되는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따라 금속콘택을 형성하기 위한 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
41 : 기판 42 : 제1층간절연막
43 : 베리어메탈 44 : 금속막
45A : 하드마스크막패턴 46 : 스페이서
47A : 비트라인 48A : 제2층간절연막
49A : 식각정지막 50 : 제1전극
51 : 유전막 52 : 제2전극
53 : 캐패시터 54 : 캡핑막
55 : 제3층간절연막 56 : 마스크패턴
57A : 제3콘택홀 58A : 제4콘택홀

Claims (9)

  1. 기판 상부에 금속막을 포함하는 비트라인을 형성하는 단계;
    상기 비트라인 상부에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제1전극, 유전막 및 제2전극을 포함하는, 상기 제2전극 상에 캡핑막이 구비된 캐패시터를 형성하는 단계;
    상기 캐패시터 상부에 제2절연막을 형성하는 단계;
    상기 캡핑막까지 식각하는 제1콘택식각과 상기 비트라인의 금속막이 노출되도록 식각하는 제2콘택식각을 순차적으로 진행하여 상기 제2전극을 노출시키는 콘택홀과 상기 비트라인의 금속막을 노출시키는 콘택홀을 동시에 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1절연막과 제2절연막 사이에 개재된 식각정지막을 더 포함하고, 상기 제1콘택식각시 상기 식각정지막에서 식각이 정지되도록 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제1콘택식각과 제2콘택식각은 동일챔버내에서 진행하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 비트라인은 베리어메탈, 금속막 및 하드마스크막을 적층하여 형성하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1콘택식각은 C4F6, C4F8, CH2F2, O2 및 Ar 가스를 혼합한 혼합가스를 이용하는 플라즈마 식각공정으로 진행하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제2콘택식각은 C4F8,CH2F2, O2 및 Ar 가스를 혼합한 혼합가스를 이용하는 플라즈마 식각공정으로 진행하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 혼합가스 중 (CH2F2+O2)/C4F8가스의 유량비는 1.5~2.5로 진행하고, CH2F2/O2의 유량비는 0.1~0.9로 진행하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 제1 및 제2콘택식각은 -10~10℃의 기판온도로 진행하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 캐패시터는 실린더형으로 형성하는 반도체 소자 제조 방법.
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