KR20080113120A - Ｉｃ 태그용 인렛의 제조 방법 - Google Patents

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Abstract

IC 태그용 인렛(100)은, 상부 전극(132) 및 하부 전극(133)을 구비한 반도체 칩(101)을 상하 양면으로부터 사이에 끼우는 상측 안테나(102) 및 하측 안테나(103)와, 반도체 칩(101)을 피복하는 지지 수지(104)로 구성된다. 반도체 칩(101)은, 외형 치수가 0.15㎜각 이하, 두께가 10㎛ 이하인 초소형 칩이다. IC 태그용 인렛(100)의 제조 공정에서는, 반도체 칩(101)의 핸들링을 용이하게 하기 위해, 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103) 사이에 끼워 넣는 공정에 앞서서, 반도체 칩(101)의 전체면을 지지 수지(104)로 피복하여, 실효적인 체적을 크게 해 둔다.
IC 태그용 인렛, 상부 전극, 하부 전극, 상측 안테나, 하측 안테나, 반도체 칩, 지지 수지

Description

ＩＣ 태그용 인렛의 제조 방법{METHOD FOR MANUFACTURING INLET FOR IC TAG}
본 발명은, IC 태그용 인렛의 제조 기술에 관한 것으로, 특히 초소형의 반도체 칩을 안테나에 접속하는 IC 태그용 인렛의 제조에 적용하기에 유효한 기술에 관한 것이다.
반도체 칩에 기입한 데이터를, 마이크로파 등을 사용하여 판독하는 무선 인식 IC 태그는, RFID(Radio Frequency Identification) 태그라고도 불리며, 다양한 분야에서의 이용이 진행되고 있다.
이 종류의 IC 태그는, 반도체 칩 내의 메모리 회로에 데이터를 기억시키기 때문에, 바코드를 이용한 태그 등에 비해 대용량의 데이터를 기억할 수 있는 이점이 있는 반면, 구조가 복잡해지므로, 제조 코스트가 높아지고, 이것이 광범위한 보급을 방해하는 주된 요인으로 되어 있다.
따라서, 최근에는 구조를 단순화한 염가의 IC 태그용 인렛(이하, 간단히 인렛이라고 하는 경우도 있음)의 개발이 진행되고 있다. 이 IC 태그용 인렛은, 얇은 Al(알루미늄)박으로 이루어지는 안테나와, 이 안테나의 표면에 탑재된 반도체 칩(이하, 간단히 칩이라고 하는 경우도 있음)으로 구성되어 있다. 반도체 칩의 외형 치수는 0.3㎜각∼0.4㎜각, 두께는 수십㎛ 정도이지만, 최근에는 인렛의 소형화, 박 형화의 요구로부터, 외형 치수가 0.15㎜각 이하, 두께가 10㎛ 이하인 초소형 IC 태그용 반도체 칩이 개발되고 있다.
그러나, 상기한 바와 같은 초소형 반도체 칩은, 그 사이즈가 매우 작으므로, 종래의 반도체 칩과 같이, 핀셋으로 집어서 안테나에 탑재한다고 하는 작업을 할 수 없다. 그 때문에, 초소형 반도체 칩을 사용한 IC 태그용 인렛을 염가로 대량 생산하기 위해서는, 초소형 반도체 칩을 효율적으로 핸들링할 수 있는 기술이 필요하다.
일본 특허 공개 평10-033969호 공보(특허 문헌 1) 및 일본 특허 제3326462호(특허 문헌 2)에는, 원료 공급 장치로부터 공급되는 과립 형상의 실리콘을 낙하 튜브 내에서 용해하여 진구 형상의 실리콘 결정을 형성 후, 냉각하여 회수하는 구 형상 반도체 디바이스의 제조 방법에서, 필요에 따라서 낙하 튜브 내에 가스를 흘리는 기술이 개시되어 있다. 또한, 일본 특허 공개 평07-283098호 공보(특허 문헌 3)에는, 과포화 상태의 알코올 증기(소수성 유기 가스)가 미립자를 응축핵으로 하여 응집하여, ㎚ 사이즈의 입자로서 성장해 가는 표준 입자 발생 장치가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평10-033969호 공보
[특허 문헌 2] 일본 특허 제3326462호
[특허 문헌 3] 일본 특허 공개 평07-283098호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
전술한 바와 같이, IC 태그용 반도체 칩은, 그 사이즈가 매우 작으므로, 종래의 핸들링 기술로는 효율적으로 안테나에 탑재할 수 없다. 특히, 외형 치수가 0.15㎜각 이하, 두께가 10㎛ 이하인 초소형 반도체 칩은, 외관이 분말 형상이며, 체적에 대한 표면적의 비가 크므로, 정전기나 판데르발스 힘에 의해 칩끼리가 응집하거나, 칩을 정렬시키는 지그에 부착되어 떨어지기 어렵게 된다고 하는 문제도 생긴다.
본 발명의 목적은, 초소형 IC 태그용 반도체 칩을 사용한 IC 태그용 인렛을 염가로 양산하는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
<과제를 해결하기 위한 수단>
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 이하와 같다.
(1) 본원의 일 발명은, 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 칩과, 상기 제1, 제2 전극의 한쪽에 접속된 제1 안테나와, 상기 제1, 제2 전극의 다른 쪽에 접속된 제2 안테나와, 상기 제1, 제2 안테나 사이에 끼워진 상기 반도체 칩을 피복하는 지지 수지로 이루어지는 IC 태그용 인렛의 제조 방법으로서, 이하의 공정 (a)∼(f)를 포함하고 있다.
(a) 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 웨이퍼의 상기 주면에 지지 수지를 피착하는 공정,
(b) 상기 반도체 웨이퍼의 이면을 다이싱 테이프에 접착하는 공정,
(c) 상기 다이싱 테이프에 접착된 상기 반도체 웨이퍼를 다이싱함으로써, 주면이 상기 지지 수지로 피복된 복수의 반도체 칩으로 개편화(個片化)하는 공정,
(d) 상기 복수의 반도체 칩의 각각의 주면을 피복하는 상기 지지 수지를 가열, 용융함으로써, 상기 복수의 반도체 칩의 각각의 전체면을 상기 지지 수지로 피복하는 공정,
(e) 상기 (d) 공정 후, 상기 지지 수지로 피복된 상기 복수의 반도체 칩의 각각을 제1 안테나와 제2 안테나 사이에 끼워 넣는 공정,
(f) 상기 (e) 공정 후, 상기 지지 수지를 가열, 용융함으로써, 상기 복수의 반도체 칩의 각각의 상기 제1 전극을 상기 제1, 제2 안테나의 한쪽에 전기적으로 접속하고, 상기 제2 전극을 상기 제1, 제2 안테나의 다른 쪽에 전기적으로 접속하는 공정.
(2) 본원의 일 발명은, 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 칩과, 상기 제1, 제2 전극의 한쪽에 접속된 제1 안테나와, 상기 제1, 제2 전극의 다른 쪽에 접속된 제2 안테나와, 상기 제1, 제2 안테나 사이에 끼워진 상기 반도체 칩을 피복하는 지지 수지로 이루어지는 IC 태그용 인렛의 제조 방법으로서, 이하의 공정 (a)∼(g)를 포함하고 있다.
(a) 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 웨이퍼의 상기 이면을 다이싱 테이프에 접착하는 공정,
(b) 상기 다이싱 테이프에 접착된 상기 반도체 웨이퍼를 다이싱함으로써, 복 수의 반도체 칩으로 개편화하는 공정,
(c) 상기 다이싱 테이프를 지지 필름에 접착한 후, 상기 다이싱 테이프를 제거함으로써, 상기 복수의 반도체 칩을 상기 지지 필름측에 일괄하여 전사하는 공정,
(d) 상기 (c) 공정 후, 상기 지지 필름을 그 중심으로부터 외주 방향을 향하여 인장함으로써, 상기 복수의 반도체 칩의 상호의 간격을 넓히는 공정,
(e) 상기 (d) 공정 후, 상기 복수의 반도체 칩의 각각을 지지 수지로 피복하는 공정,
(f) 상기 지지 수지로 피복된 상기 복수의 반도체 칩을 상기 지지 필름으로부터 박리한 후, 상기 복수의 반도체 칩의 각각을 제1 안테나와 제2 안테나 사이에 끼워 넣는 공정,
(g) 상기 (f) 공정 후, 상기 지지 수지를 가열, 용융함으로써, 상기 복수의 반도체 칩의 각각의 상기 제1 전극을 상기 제1, 제2 안테나의 한쪽에 전기적으로 접속하고, 상기 제2 전극을 상기 제1, 제2 안테나의 다른 쪽에 전기적으로 접속하는 공정.
<발명의 효과>
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
초소형 반도체 칩을 수지로 피복함으로써, 반도체 칩의 실효적인 체적이 증가되어, 그 핸들링이 용이해지므로, 반도체 칩을 안테나에 탑재하는 작업을 효율적 으로 행하는 것이 가능해진다.
도 1은 본 발명의 일 실시 형태인 IC 태그용 인렛을 도시하는 단면도.
도 2는 도 1에 도시한 IC 태그용 인렛에 탑재된 반도체 칩의 회로 구성을 도시하는 블록도.
도 3은 도 1에 도시한 IC 태그용 인렛에 탑재된 반도체 칩의 일부를 도시하는 단면도.
도 4는 전공정이 완료된 반도체 웨이퍼의 주면에 지지 수지를 코팅한 상태를 도시하는 일부 단면도.
도 5는 반도체 웨이퍼로부터 개편화된 반도체 칩을 도시하는 단면도.
도 6은 다이싱 테이프로부터 박리한 반도체 칩을 도시하는 단면도.
도 7은 지지 수지를 용융, 구 형상화하는 장치를 도시하는 개략도.
도 8은 구 형상의 지지 수지에 의해 피복된 반도체 칩을 도시하는 단면도.
도 9는 구 형상의 지지 수지와 외피 수지에 의해 피복된 반도체 칩을 도시하는 단면도.
도 10은 구 형상의 지지 수지로 피복된 반도체 칩을 배열 지그의 흡착 홈에 삽입한 상태를 도시하는 사시도.
도 11은 표면에 다수의 안테나를 배열한 안테나 시트를 도시하는 사시도.
도 12는 배열 지그의 흡착 홈에 삽입된 반도체 칩을 안테나 상에 탑재한 상태를 도시하는 사시도.
도 13은 반도체 칩을 안테나 상에 탑재한 상태를 도시하는 단면도.
도 14는 지지 수지로 피복된 반도체 칩을 상측 안테나와 하측 안테나 사이에 끼워 넣은 상태를 도시하는 단면도.
도 15는 상측 안테나와 하측 안테나 사이에 끼워 넣어진 지지 수지를 용융, 가압한 상태를 도시하는 단면도.
도 16은 반도체 칩의 주면을 덮는 지지 수지의 표면에 요철을 형성한 상태를 도시하는 단면도.
도 17은 반도체 칩의 주면에 박형 수지를 통하여 지지 수지를 형성한 상태를 도시하는 단면도.
도 18의 (a)는 반도체 웨이퍼를 다이싱하여 얻어진 다수의 반도체 칩을 지지 필름의 표면에 접착한 상태를 도시하는 평면도이고, 도 18의 (b)는 (a)의 A-A선을 따라 취한 단면도.
도 19의 (a)는 도 18에 도시한 지지 필름을 외주 방향을 향하여 인장한 상태를 도시하는 평면도이고, 도 19의 (b)는 (a)의 B-B선을 따라 취한 단면도.
도 20의 (a)는 도 19에 도시한 지지 필름의 표면에 접착된 반도체 칩(101)을 지지 수지로 피복한 상태를 도시하는 평면도이고, 도 20의 (b)는 (a)의 C-C선을 따라 취한 단면도.
도 21은 지지 수지로 피복된 반도체 칩을 상측 안테나와 하측 안테나 사이에 끼워 넣은 상태를 도시하는 단면도.
도 22는 지지 수지로 피복된 반도체 칩을 상측 안테나와 하측 안테나 사이에 끼워 넣은 상태의 다른 예를 도시하는 단면도.
도 23은 상측 안테나와 하측 안테나 사이에 끼워 넣어진 지지 수지를 용융, 가압한 상태를 도시하는 단면도.
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
<실시 형태 1>
도 1은, 본 발명의 일 실시 형태인 IC 태그용 인렛을 도시하는 단면도이다. 본 실시 형태의 IC 태그용 인렛(100)은, 양면에 전극을 설치한 반도체 칩(101)과, 이 반도체 칩(101)을 상하 양면으로부터 사이에 끼우는 상측 안테나(102) 및 하측 안테나(103)와, 반도체 칩(101)을 피복하는 지지 수지(104)로 구성되어 있다. 지지 수지(104)는 반도체 칩(101)과 동일하게, 상측 안테나(102)와 하측 안테나(103)에 의해 끼워져 있다.
반도체 칩(101)은 외형 치수가 0.15㎜각 이하, 예를 들면 0.1㎜각 정도, 두께가 10㎛ 정도의 단결정 실리콘 기판으로 이루어진다. 도 2에 도시한 바와 같이, 반도체 칩(101)의 주면에는 정류 회로(153), 컨덴서(154), 클록 회로(155), 파워 온 리셋 회로(157), 메모리 회로(156) 등의 디지털 회로가 형성되어 있다. 정류 회로(153)는 안테나로부터 입력된 전자파를 정류하고, 직류 전압을 발생시킨다. 컨덴서(154)는, 이 전압에 의해 전하를 축적한다. 클록 회로(155)는, 전자파에 실 어진 신호로부터 클록을 추출한다. 파워 온 리셋 회로(157)는 클록 신호를 받아, 메모리 회로(156)의 초기값을 설정한다. 메모리 회로(156)는 카운터, 디코더, 메모리 셀, 기입 회로 등으로 구성된다. 이들 디지털 회로는, 클록 신호에 동기하여 동작한다. 클록 신호는 전자파의 변조된 신호를 복조하여 발생시킨다. 변조 방식에는, 진폭에 의해 변조하는 ASK 방식, 주파수에 의해 변조하는 FSK 방식, 위상에 의해 변조하는 PSK 방식 등이 있다.
도 3에 도시한 바와 같이, 반도체 칩(101)의 주면과 이면에는, 이들 회로에 접속된 한 쌍의 전극(상부 전극(132) 및 하부 전극(133))이 형성되어 있다. 반도체 칩(101)은, 예를 들면 p형의 실리콘 기판(134)으로 이루어지고, 그 주면에는, 상기 회로의 구성 요소인 n형 확산층(135), 다결정 실리콘막(136), 산화 실리콘막(137) 등이 형성되어 있다. 상부 전극(132)은, 도 1에 도시한 상측 안테나(102)에 접속되고, 하부 전극(133)은 하측 안테나(103)에 접속되어 있다.
상기 반도체 칩(101)은 전극이 양면에 있으므로, 상측 안테나(102) 및 하측 안테나(103)와 접속할 때, 주면과 이면의 방향이 반대로 되어도 접속이 가능한 것이나, 횡 어긋남 및 회전 어긋남에 대해서도 허용도가 큰 것이 특징이다. 그 때문에, IC 태그용 인렛(100)의 제조 시에, 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103) 사이에 끼워 넣는 작업이 용이해진다. 또한, 대량의 반도체 칩(101)을 동시에 일괄하여 취급하는 것이 가능해진다.
상기 반도체 칩(101)은, 그 사이즈가 매우 작으므로, 그 상태에서는 핸들링이 어렵다. 또한, 정전기나 판데르발스 힘에 의해 반도체 칩(101)끼리 응집하거 나, 칩 정렬 지그 등에 부착되어 떨어지기 어렵게 된다고 하는 문제도 생긴다. 이에 대해, 반도체 칩(101)을 지지 수지(104)로 피복한 경우에는, 반도체 칩(101)의 실질적인 체적이 커지므로, 핸들링이 용이해지고, 또한 정전기나 판데르발스 힘에 의한 상기한 바와 같은 문제도 생기지 않는다. 또한, 지지 수지(104)는, 상측 안테나(102)와 하측 안테나(103)에 접속된 반도체 칩(101)을 보호하는 밀봉 수지로서의 기능이나, 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103) 사이에 고정하는 접착층으로서의 기능도 겸하고 있다.
상기 IC 태그용 인렛(100)의 제조 방법의 일례를 도 4 내지 도 15를 이용하여 설명한다. 우선, 도 4에 도시한 바와 같이, 전공정이 완료된 반도체 웨이퍼(116)의 이면에 다이싱 테이프(117)를 접착한다. 또한, 반도체 웨이퍼(116)의 주면에 지지 수지(104)를 코팅하여 경화시킨다. 지지 수지(104)는, 예를 들면 열 가소성의 에폭시계 수지 등으로 구성한다. 지지 수지(104)의 두께는 임의이어도 되지만, 절단의 효율이나 구 형상으로 하였을 때의 치수에 기초하여 결정된다.
다음으로, 도 5에 도시한 바와 같이, 반도체 웨이퍼(116)의 다이싱 라인을 따라서 지지 수지(104)를 절단하고, 계속해서 반도체 웨이퍼(116)를 다이싱함으로써, 다수의 반도체 칩(101)으로 개편화한다. 지지 수지(104)는, 예를 들면 포토레지스트막을 마스크로 한 드라이 에칭 또는 웨트 에칭에 의해 절단한다.
다음으로, 반도체 칩(101)을 다이싱 테이프(117)로부터 박리함으로써, 도 6에 도시한 바와 같이, 주면이 지지 수지(104)로 피복된 반도체 칩(101)이 얻어진다. 다이싱 테이프(117)와 반도체 웨이퍼의 접착에는 자외선 경화 수지를 사용하 는 것이 바람직하다. 이 경우에는, 반도체 웨이퍼(116)를 다이싱하여 반도체 칩(101)을 형성한 후, 다이싱 테이프(117)에 자외선을 조사하면, 자외선 경화 수지가 경화하여 접착력이 저하되므로, 다수의 반도체 칩(101)을 다이싱 테이프(117)로부터 동시에 박리할 수 있다.
다음으로, 도 7에 도시한 바와 같은 장치를 사용하여 지지 수지(104)를 용융, 구 형상화한다. 이 장치는, 상기 특허 문헌 3에 개시되어 있는 바와 같은, 과포화 상태의 소수성 유기 가스가 미립자를 응축핵으로 하여 응집하여, 입자로서 성장해 가는 원리를 이용한 것이다.
깔때기 형상의 상부 스톡(105)에는, 다이싱 테이프(117)로부터 박리한 반도체 칩(101)이 대량으로 수용된다. 이들 반도체 칩(101)은, 상부 스톡(105)의 하부의 노즐(106)에 조금씩 낙하하고, 노즐(106)의 최상부에 있는 가열부(107)에서 가열된다. 이 때, 반도체 칩(101)의 주면을 피복하고 있는 지지 수지(104)가 용융하여, 표면 장력에 의해 구 형상의 용융 수지로 된다. 노즐(106)의 내부에는 과포화 상태의 소수성 유기 가스가 충전되어 있고, 노즐(106)의 중앙의 응집부(108)에서는, 이 소수성 유기 가스가 구 형상의 용융 수지를 응축핵으로 하여 응집하여, 입자로서 성장해 간다.
노즐(106)의 최하부에는 냉각부(109)가 설치되어 있고, 반도체 칩(101)을 덮는 용융 수지는, 이 냉각부(109)에서 급속히 냉각되어 고형 수지로 되고, 하부 스톡(110)에 수용된다. 또한, 도 7에 도시한 장치에서는, 노즐(106)의 형상이 직선 형상으로 되어 있지만, 반도체 칩(101)이 낙하하는 경로를 효율적으로 확보하기 위 해, 노즐(106)의 형상을 나선 형상으로 하여도 된다.
이와 같이 하여, 주면이 지지 수지(104)로 피복된 반도체 칩(101)을 노즐(106)의 가열부(107), 응집부(108) 및 냉각부(109)를 따라서 이동시킴으로써, 구 형상의 지지 수지(104)에 의해 전체가 피복된 반도체 칩(101)을 대량으로 제조할 수 있다. 또한, 상기의 장치를 사용함으로써, 반도체 칩(101)을 피복하는 지지 수지(104)의 직경을 제어할 수 있다.
도 8은, 구 형상의 지지 수지(104)에 의해 전체가 피복된 반도체 칩(101)을 도시하고 있다. 여기서, 반도체 칩(101)은, 반드시 지지 수지(104)의 중심부에 위치하고 있을 필요는 없다. 이것은, 지지 수지(104)로 피복된 반도체 칩(101)이 상측 안테나(102)나 하측 안테나(103)에 접속될 때에는, 지지 수지(104)가 용융하여, 상측 안테나(102)와 반도체 칩(101) 사이나, 하측 안테나(103)와 반도체 칩(101) 사이에는 지지 수지(104)가 남지 않으므로, 반도체 칩(101)이 구 형상의 지지 수지(104)에 피복되어 있는 시점에서는, 그 위치 및 각도에서 자유도를 갖는 것이 가능하기 때문이다.
반도체 칩(101)을 수지로 피복할 때에는, 도 9에 도시한 바와 같이, 구 형상의 지지 수지(104)의 외측에, 외피 수지(111)를 더 형성하여도 된다. 지지 수지(104)의 외측에 외피 수지(111)를 형성함으로써, 반도체 칩(101)을 피복하는 수지의 직경이 커지므로, 반도체 칩(101)의 핸들링이 더욱 용이해진다.
다음으로, 도 10에 도시한 바와 같이, 구 형상의 지지 수지(104)로 피복된 반도체 칩(101)을 배열 지그(112)의 흡착 홈(113)에 삽입한다. 배열 지그(112)에 형성된 복수의 흡착 홈(113)의 각각에는 1개의 지지 수지(104)만 들어가고, 또한 각각의 흡착 홈(113)의 내부는 진공화되어 있다. 따라서, 배열 지그(112)의 상면에 대량의 지지 수지(104)를 산포한 후, 배열 지그(112)를 진동시킴으로써, 다수의 반도체 칩(101)을 단시간에 흡착 홈(113)의 상면에 배열할 수 있다. 이 때, 흡착 홈(113) 내에 들어간 지지 수지(104)는, 배열 지그(112)를 기울여도 흡착 홈(113) 밖으로 튀어나오는 일은 없다. 한편, 흡착 홈(113) 내에 들어가지 않았던 지지 수지(104)는 배열 지그(112)를 기울임으로써, 용이하게 제거된다.
도 11은, 표면에 다수의 하측 안테나(103)를 배열한 안테나 시트(114)이다. 안테나 시트(114)에 배열된 하측 안테나(103)의 간격은, 상기 배열 지그(112)에 형성된 흡착 홈(113)의 간격과 동일하다. 다음으로, 도 12 및 도 13에 도시한 바와 같이, 배열 지그(112)를 반전시키고, 흡착 홈(113)에 삽입된 지지 수지(104)를, 안테나 시트(114)의 표면에 형성된 하측 안테나(103) 상에 탑재한다.
다음으로, 도 14에 도시한 바와 같이, 안테나 시트(114) 상에 안테나 시트(115)를 서로 겹치게 하고, 안테나 시트(115)에 형성된 상측 안테나(102)와 안테나 시트(114)에 형성된 하측 안테나(103)에서 지지 수지(104)를 사이에 끼워 넣는다. 계속해서, 도 15에 도시한 바와 같이, 지지 수지(104)를 가열, 용융하면서, 안테나 시트(114)와 안테나 시트(115)를 상하 양 방향으로부터 가압한다.
그리고, 반도체 칩(101)의 주면에 형성된 상부 전극(132)이 상측 안테나(102)에 접속되고, 이면에 형성된 하부 전극(133)이 하측 안테나(103)에 접속될 때까지 안테나 시트(114, 115)를 가압한 후, 안테나 시트(114, 115)를 제거함으로 써, 상기 도 1에 도시한 본 실시 형태의 IC 태그용 인렛(100)이 완성된다.
이와 같이, 초소형의 반도체 칩(101)의 주위를 지지 수지(104)로 덮음으로써, 반도체 칩(101)의 핸들링이 용이해지고, 또한 반도체 칩(101)끼리 응집하거나, 배열 지그(112) 등에 부착되어 떨어지기 어렵게 된다고 하는 문제점이 방지되므로, 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103)에 전기적으로 접속하는 작업을 효율적으로 행할 수 있다. 이에 의해, IC 태그용 인렛(100)의 생산성이 향상되므로, IC 태그용 인렛(100)을 염가로 양산하는 것이 가능해진다.
<실시 형태 2>
도 16은, 반도체 칩(101)의 주면을 피복하는 지지 수지(104)를 도시하는 단면도이다. 이 반도체 칩(101)은, 다이싱 테이프(117)에 접착한 반도체 웨이퍼(116)의 주면에 지지 수지(104)를 코팅하여 경화시킨 후, 지지 수지(104)를 절단하고, 또한 반도체 웨이퍼(116)를 다이싱함으로써 얻어진다.
상기 실시 형태 1의 반도체 칩(101)과의 차이는, 반도체 칩(101)의 주면을 덮는 지지 수지(104)의 표면에 다수의 요철(118)을 형성한 것에 있다. 요철(118)은 반도체 웨이퍼(116)의 주면에 지지 수지(104)를 코팅한 후, 지지 수지(104)를 절단하는 공정에 앞서서, 지지 수지(104)의 표면을 에칭하거나, 샌드 블러스트 처리를 실시하거나 함으로써 형성한다.
지지 수지(104)의 표면에 다수의 요철(118)을 형성함으로써, 상기 도 7에 도시한 장치를 사용하여 지지 수지(104)를 구 형상화할 때, 상부 스톡(105)에 대량으로 수용한 반도체 칩(101)을 덮는 지지 수지(104)끼리가 판데르발스 힘이나 정전기 등에 의해 서로 부착되는 문제점을 방지할 수 있으므로, 반도체 칩(101)의 핸들링이 더욱 용이해진다.
반도체 칩(101)의 주면에는, 도 17에 도시한 바와 같이, 박형 수지(119)를 통하여 지지 수지(104)를 형성하여도 된다. 이 경우에는, 우선 상기 도 2에 도시한 다이싱 테이프(117)에 접착한 반도체 웨이퍼(116)의 표면에 박형 수지(119)와 지지 수지(104)를 코팅하여 경화시킨다. 다음으로, 지지 수지(104)를 절단한 후, 박형 수지(119)와 반도체 웨이퍼(116)를 일괄 다이싱하여 반도체 칩(101)을 형성한다.
반도체 칩(101)의 주면에 박형 수지(119)를 통하여 지지 수지(104)를 형성한 경우에는, 반도체 칩(101)의 주면 전체가 박형 수지(119)로 피복되므로, 상기 도 7에 도시한 장치의 상부 스톡(105)에 대량의 반도체 칩(101)을 수용할 때 등에, 지지 수지(104)로 덮여져 있지 않은 반도체 칩(101)의 코너부가 이지러지거나 하는 문제점을 방지할 수 있다. 또한, 이 경우도, 지지 수지(104)의 표면에 다수의 요철(118)을 형성함으로써, 반도체 칩(101)을 덮는 지지 수지(104)끼리가 판데르발스 힘이나 정전기 등에 의해 서로 부착되는 문제점을 방지할 수 있다.
<실시 형태 3>
본 실시 형태에 따른 IC 태그용 인렛(100)의 제조 방법을 도 18 내지 도 23을 이용하여 설명한다. 또한, 도 18 내지 도 20의 각 도면에서, (a)는 지지 필름의 평면도이며, (b)는 (a)의 A-A선, B-B선, C-C선을 따라 취한 단면도이다.
우선, 도 18에 도시한 바와 같이, 반도체 웨이퍼(116)를 다이싱함으로써 얻 어진 다수의 반도체 칩(101)을 지지 필름(200)의 표면에 접착한다. 반도체 칩(101)을 지지 필름(200)의 표면에 접착하기 위해서는, 상기 도 2에 도시한 바와 같은 다이싱 테이프(117)의 표면에 접착된 반도체 웨이퍼(116)를 다이싱하여 다수의 반도체 칩(101)을 형성한다. 다음으로, 이 다이싱 테이프(117)의 표면을 지지 필름(200)의 표면에 접착한 후, 다이싱 테이프(117)를 제거함으로써, 다수의 반도체 칩(101)이 지지 필름(200)의 표면측에 일괄하여 전사된다. 이 때, 반도체 칩(101)은, 그 주면이 지지 필름(200)과 대향한 상태에서 지지 필름(200)에 접착된다.
다음으로, 도 19에 도시한 바와 같이, 지지 필름(200)을 그 중심으로부터 외주 방향을 향하여 인장함으로써, 반도체 칩(101)끼리의 간격을 넓힌다. 지지 필름(200)을 인장하는 방향은, 360도 또는 X-Y 방향으로 하지만, 반도체 칩(101)끼리의 간격의 변동이 최소로 되는 방법이면 어느 것이어도 된다.
또한, 지지 필름(200)을 인장할 때에는, 미리 지지 필름(200)을 가열하여 신장하기 쉽게 해 두는 것도 유효하다. 또한, 1회의 인장 공정으로 지지 필름(200)이 충분히 신장하지 않는 경우에는, 반도체 칩(101)을 다른 지지 필름에 전사하여 더욱 인장한다고 하는 공정을 반복함으로써, 반도체 칩(101)끼리의 간격을 충분히 넓힐 수 있다.
다음으로, 도 20에 도시한 바와 같이, 스크린 인쇄법 등을 이용하여 각각의 반도체 칩(101)을 지지 수지(120)로 피복한 후, 지지 수지(120)를 경화시킨다. 다음으로, 지지 수지(120)로 피복된 반도체 칩(101)을 지지 필름(200)으로부터 박리 한 후, 도 21에 도시한 바와 같이, 이 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103) 사이에 끼워 넣는다. 반도체 칩(101)은, 그 양면에 전극(상부 전극(132), 하부 전극(133))이 형성되어 있으므로, 반도체 칩(101)을 상측 안테나(102)와 하측 안테나(103) 사이에 끼워 넣을 때, 반도체 칩(101)의 상하의 방향을 고려할 필요가 없다. 즉, 반도체 칩(101)은, 상기 도 21에 도시한 바와 같은 방향이어도, 도 22에 도시한 바와 같은 방향이어도 된다. 또한, 반도체 칩(101)을 지지 필름(200)으로부터 박리하는 공정에 앞서서, 지지 수지(120)의 표면에 다수의 요철을 형성함으로써, 반도체 칩(101)의 핸들링이 용이해진다.
다음으로, 도 23에 도시한 바와 같이, 지지 수지(120)를 용융, 가압하면서 상측 안테나(102)와 하측 안테나(103)를 상하 양 방향으로부터 가압한다. 이에 의해, 반도체 칩(101)의 양면에 형성된 전극(상부 전극(132), 하부 전극(133))의 한쪽이 상측 안테나(102)에, 다른 쪽이 하측 안테나(103)에 각각 전기적으로 접속되어, IC 태그용 인렛(100)이 완성된다.
본 실시 형태에 따르면, 초소형의 반도체 칩(101)의 주위를 지지 수지(104)로 덮음으로써, 반도체 칩(101)끼리 응집하거나, 배열 지그(112) 등에 부착되어 떨어지기 어렵게 된다고 하는 문제점이 방지되고, 반도체 칩(101)의 핸들링이 용이해지므로, 반도체 칩(101)을 상측 안테나(102) 및 하측 안테나(103)에 접속하는 작업을 효율적으로 행할 수 있다. 이에 의해, IC 태그용 인렛(100)의 생산성이 향상되므로, IC 태그용 인렛(100)을 염가로 양산하는 것이 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 사이즈가 작은 반도체 칩을 이용한 IC 태그용 인렛의 제조에 적용할 수 있다.

Claims (10)

  1. 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 칩과, 상기 제1, 제2 전극의 한쪽에 접속된 제1 안테나와, 상기 제1, 제2 전극의 다른 쪽에 접속된 제2 안테나와, 상기 제1, 제2 안테나 사이에 끼워진 상기 반도체 칩을 피복하는 지지 수지로 이루어지는 IC 태그용 인렛의 제조 방법으로서,
    (a) 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 웨이퍼의 상기 주면에 지지 수지를 피착하는 공정과,
    (b) 상기 반도체 웨이퍼의 이면을 다이싱 테이프에 접착하는 공정과,
    (c) 상기 다이싱 테이프에 접착된 상기 반도체 웨이퍼를 다이싱함으로써, 주면이 상기 지지 수지로 피복된 복수의 반도체 칩으로 개편화(個片化)하는 공정과,
    (d) 상기 복수의 반도체 칩의 각각의 주면을 피복하는 상기 지지 수지를 가열, 용융함으로써, 상기 복수의 반도체 칩의 각각의 전체면을 상기 지지 수지로 피복하는 공정과,
    (e) 상기 (d) 공정 후, 상기 지지 수지로 피복된 상기 복수의 반도체 칩의 각각을 제1 안테나와 제2 안테나의 사이에 끼워 넣는 공정과,
    (f) 상기 (e) 공정 후, 상기 지지 수지를 용융, 가압함으로써, 상기 복수의 반도체 칩의 각각의 상기 제1 전극을 상기 제1, 제2 안테나의 한쪽에 전기적으로 접속하고, 상기 제2 전극을 상기 제1, 제2 안테나의 다른 쪽에 전기적으로 접속하는 공정
    을 포함하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  2. 제1항에 있어서,
    상기 (c) 공정에 앞서서, 상기 지지 수지의 표면에 요철을 형성하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 칩의 외형 치수는 0.15㎜각 이하, 두께는 10㎛ 이하인 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  4. 제1항에 있어서,
    상기 (d) 공정에서는, 과포화 상태의 유기 가스 분위기 속에서 상기 지지 수지를 가열, 용융함으로써, 상기 반도체 칩의 전체면을 피복하는 상기 지지 수지의 직경을 제어하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  5. 제1항에 있어서,
    상기 (d) 공정 후, 상기 (e) 공정에 앞서서, 상기 지지 수지의 외측을 외피 수지로 피복하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  6. 제1항에 있어서,
    상기 (a) 공정에서는, 상기 반도체 웨이퍼의 주면에 제2 수지를 통하여 지지 수지를 피착하고, 상기 (c) 공정에서는, 상기 지지 수지를 분할한 후, 상기 제2 수지와 상기 반도체 웨이퍼를 일괄 다이싱하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  7. 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 칩과, 상기 제1, 제2 전극의 한쪽에 접속된 제1 안테나와, 상기 제1, 제2 전극의 다른 쪽에 접속된 제2 안테나와, 상기 제1, 제2 안테나 사이에 끼워진 상기 반도체 칩을 피복하는 지지 수지로 이루어지는 IC 태그용 인렛의 제조 방법으로서,
    (a) 주면에 집적 회로와 제1 전극이 형성되고, 이면에 제2 전극이 형성된 반도체 웨이퍼의 상기 이면을 다이싱 테이프에 접착하는 공정과,
    (b) 상기 다이싱 테이프에 접착된 상기 반도체 웨이퍼를 다이싱함으로써, 복수의 반도체 칩으로 개편화하는 공정과,
    (c) 상기 다이싱 테이프를 지지 필름에 접착한 후, 상기 다이싱 테이프를 제거함으로써, 상기 복수의 반도체 칩을 상기 지지 필름측에 일괄하여 전사하는 공정과,
    (d) 상기 (c) 공정 후, 상기 지지 필름을 그 중심으로부터 외주 방향을 향하여 인장함으로써, 상기 복수의 반도체 칩의 상호의 간격을 넓히는 공정과,
    (e) 상기 (d) 공정 후, 상기 복수의 반도체 칩의 각각을 지지 수지로 피복하는 공정과,
    (f) 상기 지지 수지로 피복된 상기 복수의 반도체 칩을 상기 지지 필름으로부터 박리한 후, 상기 복수의 반도체 칩의 각각을 제1 안테나와 제2 안테나 사이에 끼워 넣는 공정과,
    (g) 상기 (f) 공정 후, 상기 지지 수지를 용융, 가압함으로써, 상기 복수의 반도체 칩의 각각의 상기 제1 전극을 상기 제1, 제2 안테나의 한쪽에 전기적으로 접속하고, 상기 제2 전극을 상기 제1, 제2 안테나의 다른 쪽에 전기적으로 접속하는 공정
    을 포함하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  8. 제7항에 있어서,
    상기 (e) 공정 후, 상기 (f) 공정에 앞서서, 상기 지지 수지의 표면에 요철을 형성하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 칩의 외형 치수는 0.15㎜각 이하, 두께는 10㎛ 이하인 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
  10. 제7항에 있어서,
    상기 (e) 공정에서는, 스크린 인쇄법을 이용하여 상기 복수의 반도체 칩의 각각을 지지 수지로 피복하는 것을 특징으로 하는 IC 태그용 인렛의 제조 방법.
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KR1020087028428A KR101004901B1 (ko) 2006-06-02 2006-06-02 Ｉｃ 태그용 인렛의 제조 방법

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2917895B1 (fr) * 2007-06-21 2010-04-09 Commissariat Energie Atomique Procede de fabrication d'un assemblage de puces reliees mecaniquement au moyen d'une connexion souple
KR101092845B1 (ko) 2009-12-03 2011-12-14 (주)이모트 Ｒｆｉｄ 태그 내장 형 인레이와, 이를 포함하는 카드, 및 ｒｆｉｄ 태그 내장형 인레이의 제조 방법
WO2013154603A1 (en) 2012-04-11 2013-10-17 Impinj, Inc. Rfid integrated circuits and tags with antenna contacts on multiple surfaces
US8628018B2 (en) * 2012-04-17 2014-01-14 Nxp, B.V. RFID circuit and method
JP6658607B2 (ja) * 2017-02-22 2020-03-04 オムロン株式会社 製品の製造方法、外装部品およびアンテナパターン選択装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3285068B2 (ja) 1994-04-04 2002-05-27 高砂熱学工業株式会社 標準粒子発生装置
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
JP3231244B2 (ja) 1996-07-22 2001-11-19 仗祐 中田 無機材料製の球状体の製造方法及びその製造装置
US5867102C1 (en) * 1997-02-27 2002-09-10 Wallace Comp Srvices Inc Electronic article surveillance label assembly and method of manufacture
JP3326462B2 (ja) 1997-08-27 2002-09-24 仗祐 中田 球状半導体デバイスとその製造方法
US5973600A (en) * 1997-09-11 1999-10-26 Precision Dynamics Corporation Laminated radio frequency identification device
US6147604A (en) * 1998-10-15 2000-11-14 Intermec Ip Corporation Wireless memory device
TW484101B (en) * 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
JP2000222540A (ja) * 1999-02-03 2000-08-11 Hitachi Maxell Ltd 非接触型半導体タグ
JP2001217380A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法
US6451154B1 (en) * 2000-02-18 2002-09-17 Moore North America, Inc. RFID manufacturing concepts
JP4239352B2 (ja) * 2000-03-28 2009-03-18 株式会社日立製作所 電子装置の製造方法
US6951596B2 (en) * 2002-01-18 2005-10-04 Avery Dennison Corporation RFID label technique
JP4433629B2 (ja) * 2001-03-13 2010-03-17 株式会社日立製作所 半導体装置及びその製造方法
US7102524B2 (en) * 2002-08-02 2006-09-05 Symbol Technologies, Inc. Die frame apparatus and method of transferring dies therewith
JP3803085B2 (ja) * 2002-08-08 2006-08-02 株式会社日立製作所 無線ｉｃタグ
US6940408B2 (en) * 2002-12-31 2005-09-06 Avery Dennison Corporation RFID device and method of forming
JP2005208787A (ja) * 2004-01-21 2005-08-04 Hitachi Ltd 半導体装置
JP4801337B2 (ja) * 2004-09-21 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100852379B1 (ko) * 2004-10-13 2008-08-14 돗빤호무즈가부시기가이샤 비접촉 ｉｃ 라벨 및 그 제조 방법 그리고 제조 장치
US8067253B2 (en) * 2005-12-21 2011-11-29 Avery Dennison Corporation Electrical device and method of manufacturing electrical devices using film embossing techniques to embed integrated circuits into film

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