KR20080096388A - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

불휘발성 반도체 기억 장치의 데이터 유지 특성을 향상시킨다. 전하 축적부인 질화실리콘막 SIN과, 그 위 아래에 위치하는 산화막 BOTOX, TOPOX의 적층막으로 이루어지는 ONO막, 그 상부의 메모리 게이트 전극 MG, 소스 영역 MS 및 드레인 영역 MD를 갖고, 핫 캐리어 주입에 의해 기입 혹은 소거를 행하는 메모리 셀에 있어서, 질화실리콘막 SIN에 포함되는 N-H 결합과 Si-H 결합의 합계 밀도를 5×1020 cm-3 이하로 한다.
소스, 드레인, 불휘발성 반도체 기억 장치, 전하 축적부, 질화막, 게이트 전극, 트랜지스터,

Description

불휘발성 반도체 기억 장치 {NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 데이터 유지 특성의 향상에 적합한 불휘발성 반도체 기억 장치에 관한 것이다.
전기적으로 기입ㆍ소거가 가능한 불휘발성 반도체 기억 장치로서, EEPR0M(Electrically Erasable and Programmable Read Only Memory)이 널리 사용되고 있다. 현재 널리 이용되고 있는 플래시 메모리로 대표되는 이들 기억 장치(메모리)는, MOS(Metal 0xide Semiconductor) 트랜지스터의 게이트 전극 아래에, 산화막으로 둘러싸여진 도전성의 부유 게이트 전극이나 트랩성 절연막을 갖고 있고, 부유 게이트나 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하여, 그것을 트랜지스터의 임계치로서 읽어내는 것이다.
상기 트랩성 절연막이란, 전하를 축적 가능한 절연막을 말하며, 일례로서 질화실리콘막 등을 들 수 있다. 이러한 전하 축적 영역에의 전하의 주입ㆍ방출에 의해 MOS 트랜지스터의 임계치를 시프트시켜 기억 소자로서 동작시킨다. 이러한 질화실리콘막을 전하 축적 영역으로 하는 불휘발성 메모리를 MONOS(Metal 0xide Nitride 0xide Semiconductor)형 메모리라고 부르며, 도전성의 부유 게이트막과 비 교하여, 이산적으로 전하를 축적하기 때문에 데이터 유지의 신뢰성이 우수하다. 또한, 데이터 유지의 신뢰성이 우수하기 때문에 질화실리콘막 위 아래의 산화막을 박막화할 수 있고, 기입ㆍ소거 동작의 저전압화가 가능하다는 등의 이점을 갖는다.
상기 MONOS형 메모리의 전하 축적 영역에 이용되고 있는 질화실리콘막은, 반드시 수소를 함유하고 있으며, 일반적으로 이용되는 감압 화학적 기상 퇴적(LPCVD: Low Pressure Chemical Vapor Deposition)법으로 성막한 경우의 함유 수소 농도는 3×1021 cm-3 정도인 것이 알려져 있다(예를 들면, 비특허 문헌 1 참조). 이들 수소는, 실리콘과 수소의 결합(Si-H 결합) 혹은 질소와 수소의 결합(N-H 결합)의 형태로 존재하며, 일반적으로 Si-H 결합보다 N-H 결합 쪽이 많다(예를 들면, 비특허 문헌 2 참조).
MONOS형 메모리의 전하 축적 영역에 이용되고 있는 질화실리콘막의 수소에 관해서는, Si-H 결합의 밀도를 낮춤으로써 데이터 유지 특성을 향상시키는 제안이 몇가지 이루어져 있다. 특허 문헌 1(일본 특허 공개 제2006-128593호 공보)에서는, 디클로로실란(DCS:SiCl2H2)/암모니아(NH3)의 유량비가 0.1 이하인 조건에서 화학적 기상 퇴적(CVD: Chemical Vapor Deposition)법에 의해 질화실리콘막을 성막하고, Si-H 결합의 밀도를 1×1021 cm-3 이하로 한다. 그 결과, 질화실리콘막 내의 트랩 밀도가 내려가서, 질화실리콘막 내의 전하의 이동이 일어나기 어려워져, 데이터 유지 특성을 향상시킬 수 있게 한다.
특허 문헌 2(일본 특허 공개 제2004-356562호 공보)에서는, 원자층 퇴 적(ALD: Atomic Layer Deposition)법을 이용하여, 질화실리콘막 내의 Si-H 결합의 밀도를 1×1020 cm-3 이하로 한다. 그 결과, 질화실리콘막 내의 얕은 트랩을 감소시켜, 질화실리콘막 내의 전하의 이동이 일어나기 어려워져, 데이터 유지 특성을 향상시킬 수 있게 한다.
질화실리콘막 내에 Si-H 결합보다 높은 밀도로 존재하는 N-H 결합이 아니라, Si-H 결합이 주목받는 것은, Si-H 결합의 쪽이 보다 결합 에너지가 작고, 제조 공정 중의 열 부하 등의 에너지로 결합이 끊어지기 쉽기 때문이다.
N-H 결합을 비롯하여 수소 농도가 낮은 질화실리콘막을 형성하는 방법으로서는, 수소가 함유되지 않은 가스를 이용하여 성막하는 방법이 있으며, 특허 문헌 3(일본 특허 공개 제2002-203917호 공보)에, 사염화규소 SiCl4와 전리한 플라즈마 상태의 질소를 이용하여 질화실리콘막을 형성하는 방법이 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-128593호 공보
[특허 문헌 2] 일본 특허 공개 제2004-356562호 공보
[특허 문헌 3] 일본 특허 공개 제2002-203917호 공보
[비특허 문헌 1] Physical Review B, Vol. 48, pp.5444, 1993.
[비특허 문헌 2] Journal of the Electrochemical Society, Vol. 124, pp. 909, 1977.
본 발명이 해결하고자 하는 과제는, 전하 축적 영역으로서 질화실리콘막을 이용하고, 핫 캐리어(핫 일렉트론 혹은 핫 홀)를 주입하여 기입 혹은 소거를 행하는 불휘발성 반도체 메모리를 갖는 반도체 장치에 있어서, 본 발명자가 발견한 종래 알려져 있지 않은 메카니즘에 의해 야기되는 데이터 유지 특성의 악화이다.
상기 데이터 유지 특성을 악화시키는 메카니즘은, 「수소의 방출」, 「수소의 확산」, 「수소에 의한 열화 반응」의 3가지로 이루어진다. 이하에, 각각의 메카니즘을 설명한다.
또한, 여기에서는, 질화실리콘막에 전자를 주입하여 MONOS형 메모리의 임계치 전압을 높이는 것을 「기입」, 임계치 전압이 오른 상태를 「기입 상태」, 질화실리콘막에 홀을 주입하거나, 혹은 질화실리콘막에 축적된 전자를 방출하여 MONOS형 메모리의 임계치 전압을 낮추는 것을 「소거」, 임계치 전압이 내려간 상태를 「소거 상태」라고 정의한다. 또한, 이하, n 채널의 MONOS형 메모리에 기초하여 설명을 행한다. p 채널의 MONOS형 메모리에서도 원리적으로 마찬가지로 취급할 수 있다.
최초의 「수소의 방출」은, 전하 축적 영역의 질화실리콘막에, 기입시에 핫 일렉트론을 주입하거나, 혹은 소거시에 핫 홀을 주입함으로써 야기된다. 핫 캐리어의 에너지로 질화실리콘막 내에 존재하는 N-H 결합 및 Si-H 결합이 절단되어, 미결합의 수소가 생긴다. 그 상태에서 100 ℃∼150 ℃ 정도의 고온으로 온도가 올라가면, 질화실리콘막으로부터 미결합의 수소가 산화실리콘막이나 실리콘 기판에 방출된다. 제조 공정 중의 열 에너지와 비교하여 핫 캐리어의 에너지가 높아, Si-H 결합뿐만 아니라, Si-H 결합보다 결합 에너지가 높은 N-H 결합도 절단된다.
따라서, Si-H 결합보다 밀도가 높은 N-H 결합을 줄이는 것이, 수소의 방출량의 저감에 유효하다. 또한, 핫 캐리어 주입의 온도가 높을수록, 데이터 유지 특성의 악화가 커진다는 특징이 있다. 이것은, 수소가 방출되기 쉬워지는 고온에서 핫 캐리어 주입을 행하는 쪽이, 미결합 상태로 된 수소가 재결합하기 전에 방출될 확률이 높아지기 때문에, 수소의 방출량이 많아지기 때문이다.
계속되는 「수소의 확산」은, 고온으로 유지되어 있는 도중에 발생한다. 전하 축적 영역의 질화실리콘막으로부터 방출된 수소가, 산화실리콘막 내 혹은 실리콘 기판 내를 확산하여, 수소가 방출된 메모리 셀로부터 주위로 퍼져 간다. 핫 캐리어 주입을 행하지 않은 메모리 셀에 있어서도, 주위의 핫 캐리어 주입을 행한 메모리 셀로부터 방출된 수소가 확산되어 오면, 데이터 유지 특성의 악화가 일어난다. 또한, 유지 온도가 높을수록 확산은 빨라지기 때문에, 데이터 유지 특성의 악화는 커진다.
「수소에 의한 열화 반응」은, p형 트랜지스터의 열화 현상으로서 잘 알려져 있는 NBTI(Negative Bias Temperature Instability)와 마찬가지의 열화 반응이 일어난다고 생각하고 있다. 확산된 수소가 기입 상태에서 임계치 전압이 높은 메모리 셀에 도달하면, 확산되어 온 수소와 실리콘 기판에 축적되어 있는 홀이 NBTI 반응을 일으켜, 실리콘 기판/산화실리콘막의 계면에 계면 준위가 생성되고, 산화실리콘막 내에 플러스의 고정 전하가 생성된다. 이들 계면 준위와 플러스의 고정 전하가 기입 상태의 임계치 전압을 저하시켜, 데이터 유지의 악화를 야기한다. 실리콘 기판에 홀이 축적되어 있는 것이 데이터 유지 특성 악화의 조건이기 때문에, 수소에 의한 열화 반응은, 소거 상태에서 임계치 전압이 낮은 메모리 셀에서는 실리콘 기판의 표면에 홀이 축적되어 있지 않기 때문에 일어나지 않는다. 또한, p 채널의 MON0S형 메모리의 경우, 임계치 전압이 높고 채널이 반전 상태에 있는 메모리 셀에 있어서, 수소에 의한 열화 반응이 일어난다.
이상의 메카니즘으로부터 알 수 있는 바와 같이, 본 열화의 특징으로서, (a) 핫 캐리어 주입시의 기판 온도가 높을수록, 데이터 유지 특성의 악화가 크고, (b) 데이터 유지의 온도가 높을수록, 데이터 유지 특성의 악화가 크고, (c) 소거 상태에서는 임계치 전압의 저하는 일어나지 않고, (d) 주위의 메모리 셀에서 핫 캐리어 주입을 행하면, 핫 캐리어 주입을 행하지 않은 메모리 셀에서도 데이터 유지 특성의 악화가 보여지는 등을 들 수 있다.
이들 특징 (a)∼(d)를 나타내는 데이터 유지 특성을, 도 19∼도 22에 각각 나타낸다. 도 19는, 기판 온도 125 ℃와 150 ℃에서 재기입을 행한 후에 기판 온도 150 ℃에서 유지한 경우의 기입을 행한 후의 메모리 셀의 데이터 유지 특성이며, 재기입시에 핫 캐리어 주입을 행할 때의 기판 온도가 높을수록 임계치 전압의 저하량이 크고 데이터 유지 특성이 나쁘다. 이것은, 상기 (a)의 특징이 보여지고 있다.
도 20은, 기판 온도 150 ℃에서 재기입을 행한 후에 기판 온도 125 ℃와 150 ℃에서 유지한 경우의 기입을 행한 후의 메모리 셀의 데이터 유지 특성이며, (b)의 데이터 유지시의 온도가 높을수록, 임계치 전압의 저하량이 크고 데이터 유지 특성 의 악화가 크다는 특징이 보여지고 있다.
도 21은, 기판 온도 150 ℃에서 재기입을 행한 후에 150 ℃의 온도에서 유지한 경우의 소거 상태의 메모리 셀의 데이터 유지 특성이며, 소거 상태에서는 임계치 전압의 저하는 일어나지 않는 (c)의 특징이 보여지고 있다.
도 22는, 인접 셀을 기판 온도 150 ℃에서 재기입을 행한 경우와 행하지 않은 경우의 150 ℃에서의 기입을 행한 후의 메모리 셀의 데이터 유지 특성이며, 데이터 유지 특성을 측정한 메모리 셀은 재기입을 행하지 않았다. 인접 메모리 셀에서 핫 캐리어 주입을 행함으로써 핫 캐리어 주입을 행하지 않은 메모리 셀에서도 데이터 유지 특성의 악화가 보여져, (d)의 특징이 보여지고 있다.
본 발명의 목적은, 불휘발성 반도체 기억 장치의 데이터 유지 특성의 악화를 억제하여, 신뢰성의 향상을 도모하는 데 있다. 보다 구체적으로는, 핫 캐리어의 주입에 의해 질화실리콘막으로부터 방출된 수소와 실리콘 기판에 축적된 홀이 야기하는 NBTI 반응에 의한 데이터 유지 특성의 악화를 억제하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명은, 과제인 데이터 유지 특성의 악화를 야기하는 3가지 메카니즘, 「수소의 방출」, 「수소의 확산」, 「수소에 의한 열화 반응」을 억제하는 것이다. 그 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에 따른 불휘발성 반도체 기억 장치는, 반도체 기판 내에 형성된 한쌍의 소스 및 드레인 영역과, 소스 및 드레인 영역 사이의 반도체 기판의 영역 위에 형성된 제1 게이트 전극과, 반도체 기판의 표면과 제1 게이트 전극 사이에 형성된 전하 축적부를 갖고, 전하 축적부는, 질소와 수소의 결합(N-H 결합)과 실리콘과 수소의 결합(Si-H 결합)의 합계의 밀도가 5×1020 cm-3 이하인 제1 질화막을 포함하고, 전하 축적부에 핫 캐리어의 주입에 의해 기입 또는 소거가 행해지는 것이다.
또한, 본 발명의 다른 불휘발성 반도체 기억 장치는, 메모리 영역 내에 형성되고, 질화막을 포함하는 게이트 절연막을 갖는, 핫 캐리어의 주입에 의해 기입 또는 소거를 행하는 제1 트랜지스터와, 로직 영역 내에 형성된 제2 트랜지스터와, 제1 트랜지스터의 제1 소스 또는 제1 드레인에 대하여 전기적으로 접속된 제1 컨택트와, 제2 트랜지스터의 제2 소스 또는 제2 드레인에 대하여 전기적으로 접속된 제2 컨택트를 갖고, 제1 트랜지스터의 제1 게이트 전극, 제1 소스 및 제1 드레인은, 자기 정합 컨택트를 형성하기 위한 질화실리콘막으로 덮여져 있지 않거나, 또는 일부가 덮여져 있고, 제2 트랜지스터의 제2 컨택트가 접속되어 있는 제2 소스 또는 제2 드레인 위에, 자기 정합 컨택트를 형성하기 위한 질화실리콘막이 형성되어 있는 것이다.
또한, 본 발명의 다른 불휘발성 반도체 기억 장치는, 반도체 기판 내에 형성된 한쌍의 소스 및 드레인 영역과, 소스 및 드레인 영역 사이의 반도체 기판의 영역 위에 형성된 제1 게이트 전극과, 반도체 기판의 표면과 상기 제1 게이트 전극 사이에 형성된 전하 축적부를 갖고, 산화막과 상기 반도체 기판의 계면 혹은 상기 산화막 내에 할로겐 원소와 실리콘 원소의 결합을 갖고, 전하 축적부에 핫 캐리어의 주입에 의해 기입 또는 소거가 행해지는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
불휘발성 반도체 기억 장치의 고신뢰화를 도모할 수 있다. 특히, 재기입 후의 데이터 유지 특성의 열화 억제를 도모할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태를 설명하는 도면에 있어서는, 구성을 알기 쉽게 하기 위해 평면도라도 해칭을 가하는 경우가 있다.
또한, 이하의 실시 형태에서는, n형 채널의 메모리 셀에 기초하여 설명을 행한다. p형 채널의 메모리 셀의 경우에도, n형 채널의 메모리 셀과 마찬가지로 취급할 수 있다. 즉, p형 채널의 메모리 셀에 있어서도, 전하 축적부의 질화실리콘막에의 핫 캐리어 주입에 의해 수소를 방출하고, 방출한 수소와 실리콘 기판의 홀이 NBTI 반응을 야기하여, 데이터 유지 특성을 악화시킨다.
<실시 형태 1>
제1 실시 형태에서는, 데이터 유지 특성의 악화를 야기하는 3가지 메카니즘 중 「수소의 방출」을 줄임으로써, 데이터 유지 특성의 악화를 억제한다. 구체적으로는, 전하 축적부인 질화실리콘막 내에 존재하는 N-H 결합과 Si-H 결합을 줄이고, 핫 캐리어 주입에 의한 수소의 방출량을 줄인다. 이하, 수소 농도는 N-H 결합과 Si-H 결합의 합계의 농도를 나타내며, 수소 농도는, SIMS(Secondary Ion Mass Spectroscopy) 또는 승온 이탈 분석 TDS(thermal desorption spectroscopy)로 측정할 수 있다.
도 1은, 본 실시 형태의 대표적인 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도이다.
도 1에 도시된 바와 같이, 메모리 셀은, 전하 축적부인 질화실리콘막(질화막) SIN과, 그 위 아래에 위치하는 산화막(산화실리콘막) BOTOX, TOPOX의 적층막으로 이루어지는 ONO막(ONO), n형 폴리실리콘과 같은 도전체로 이루어지는 메모리 게이트 전극 MG, n형의 불순물(이 도입된 반도체 영역(실리콘 영역))로 이루어지는 소스 영역(소스 확산층, n형 반도체 영역) MS, n형의 불순물(이 도입된 반도체 영역(실리콘 영역))로 이루어지는 드레인 영역(드레인 확산층, n형 반도체 영역) MD를 갖는다.
소스 영역 MS 및 드레인 영역 MD는, p형의 실리콘 기판(반도체 기판) PSUB 위에 형성된 p형 웰 영역 PWEL 내에 형성된다. 질화실리콘막 SIN에는, 수소 농도를 저감한 막을 이용한다. 질화실리콘막 SIN으로서, 수소 농도를 저감한 실리콘 산질화막을 이용하여도 된다.
도 1에 도시한 메모리 셀의 기입 동작 및 소거 동작을 도 2에 도시한다. 기입 동작은, 채널 핫 일렉트론 주입에 의해 행한다. 기입 전압으로서는, 예를 들면 소스 영역 MS에 인가하는 전압은 5 V, 메모리 게이트 전극 MG에 인가하는 전압은 7 V, 드레인 영역 MD에 인가하는 전압은 0 V, 웰에 인가하는 전압은 0 V로 한다. 소거 동작은, 밴드간 터널 현상(BTBT: Band-To-Band Tunneling)에서 발생한 홀을 가속하여 주입한다. 소거 전압으로서는, 예를 들면 메모리 게이트 전극 MG에 인가하는 전압을 -5 V로 하고, 소스 영역 MS에 인가하는 전압은 6 V, 드레인 영역 MD에 인가하는 전압은 0 V, 웰에 인가하는 전압은 0 V로 한다. 판독 동작은, 예를 들면 드레인 영역 MD에 인가하는 전압을 1.5 V, 소스 영역 MS에 인가하는 전압을 0 V, 메모리 게이트 전극 MG에 인가하는 전압을 1.5 V로 하고, 소스ㆍ드레인 사이의 전압을 기입시와 역방향으로 하여 행한다.
기입 동작, 소거 동작 및 판독 동작을, 소스와 드레인에 인가하는 전압을 반대로 하여 행함으로써, 전하의 축적 개소를 소스측과 드레인측의 2개소로 하여, 2 비트/셀 동작으로 하는 것도 가능하다.
상기 소거 방식 대신에, 메모리 게이트에 부전압을 인가하고, FN 터널링으로 전자를 실리콘 기판에 뽑아내거나, 또는 FN 터널링으로 홀을 기판으로부터 주입하는 소거 방식이어도 된다. 또한, 메모리 게이트에 정전압을 인가하고, FN 터널링으로 전자를 메모리 게이트에 뽑아내거나, 또는 FN 터널링으로 홀을 메모리 게이트로부터 주입하는 소거 방식이어도 된다.
계속하여, 전하 축적부의 질화실리콘막에 함유되는 수소량을 저감하는 효과 를 설명한다. 상기에서 설명한 바와 같이, 질화실리콘막으로부터 방출되는 수소와 실리콘 기판에 축적되어 있는 홀의 양쪽의 존재가, NBTI 반응을 일으켜, 데이터 유지 특성을 악화시킨다. 이 NBTI 반응의 속도는, 수소량에 비하여 홀 양이 충분히 많은 경우에는 수소량에 의해 제한되고, 반대로 홀 양에 비하여 수소량이 충분히 많은 경우에는 홀 양에 의해 제한되게 된다.
도 3에 질화실리콘막 내의 N-H 결합과 Si-H 결합의 합계 밀도와 기판 온도 150 ℃의 고온에서 10만회 재기입을 행한 후의 150 ℃ㆍ1000 시간의 데이터 유지시의 임계치 전압 저하량과의 관계를 나타낸다. 질화실리콘막 내의 N-H 결합과 Si-H 결합의 합계 밀도는, 650 ℃에서의 LPCVD법으로 성막한 경우 2.2×1021 cm-3, 온도를 올려 700 ℃의 LPCVD법으로 성막한 경우 9×1020 cm-3, SiH2Cl2 가스와 NH3 플라즈마 가스를 교대로 도입하여 성막하는 일반적인 ALD법에서는 수소 농도를 동일한 온도에서의 LPCVD법으로 성막한 경우보다 1/2 내지 1/3 줄일 수 있어 630 ℃에서 성막한 경우 1.1×1021 cm-3로 되었다. 이들 질화실리콘막을 이용한 메모리 셀에서 데이터 유지 특성을 측정하면 특성은 변하지 않는다. 이것은, NBTI 반응의 속도를 홀 양이 제한하고 있는 영역이며, 수소량이 아니라 홀 양이 특성을 결정하고 있기 때문이다.
이에 대하여, 상세 내용을 후술하는 수소를 함유하지 않는 실리콘 함유 가스와 질화 플라즈마 가스를 교대로 폭로하는 ALD법으로 성막한 질화실리콘막에서는, N-H 결합과 Si-H 결합의 합계 밀도를 1020 cm-3대 전반까지 줄일 수 있으며, 그 결과, 데이터 유지 특성이 개선된다. 약간의 수소 함유 NH3 플라즈마 가스를 함께 도입함으로써, 1020 cm-3대 전반에서 N-H 결합과 Si-H 결합의 합계 밀도를 할당하면, N-H 결합과 Si-H 결합의 합계 밀도에 의존하여, 데이터 특성이 변화한다. 이것은, NBTI 반응의 속도가 수소량으로 제한하고 있는 영역으로 옮긴 것을 나타내며, 홀 양이 아니라 수소량이 특성을 결정하고 있다. 이상으로부터, 질화실리콘막 내의 N-H 결합과 Si-H 결합의 합계 밀도를 5×1020 cm-3 이하로 함으로써, 데이터 유지 특성 개선의 효과가 얻어지는 것을 알 수 있다.
이하, 다른 방법으로, 데이터 유지 특성의 개선 효과가 나타나는 질화실리콘막 내의 N-H 결합과 Si-H 결합의 합계 밀도를 도출한다. 상기 「발명이 해결하고자 하는 과제」에서 설명한 바와 같이, 질화실리콘막 내에 핫 일렉트론을 주입하면 질화실리콘막으로부터 수소가 방출된다. 이 핫 일렉트론 주입에 의한 수소의 방출에 의해 질화실리콘막 내의 수소 농도를 줄이고, 어디까지 줄이면 리텐션 특성의 열화가 개선되는지의 확인을 행하였다.
확인 실험에는, 도 3에 나타낸 700 ℃에서 성막한 LPCVD법의 질화실리콘막을 이용한 메모리 셀을 사용하였다. 실험 수순은 이하와 같다. 우선, 150 ℃의 고온에서 질화막에 1회째의 핫 일렉트론 주입을 t 초간 행하여 질화막 내의 수소를 방출하여, 질화막의 잔류 수소 농도를 저감한다. 다음으로, 핫 일렉트론 주입으로 방출된 수소가 그 후의 리텐션 실험에 영향을 주지 않도록, 핫 일렉트론을 주입한 메모리 셀의 근방으로 방출된 수소의 농도를 낮추기 위한 충분한 어닐링(300 ℃에서 1 시간)을 행한다. 계속하여, 150 ℃에서 두번째의 핫 일렉트론 주입을 행하여 질화막 내의 수소를 방출하고, 핫 일렉트론 주입을 행하지 않은 인접 메모리 셀에서 리텐션 특성의 평가를 행한다. 1회째의 핫 일렉트론 주입 시간 t를 바꾸어서 실험을 복수회 행하여, 리텐션 열화의 억제 효과가 나타나는 질화막의 잔류 수소 농도(1회째의 핫 일렉트론 주입 시간 t의 함수)를 도출한다.
도 23에, 1회째의 핫 일렉트론 주입 시간 t와 리텐션의 임계치 전압 저하량과의 관계를 평가한 실험 결과를 나타낸다. 핫 일렉트론 주입 시간 t를 늘리면, 100 s의 시간까지는 임계치 전압 저하량은 거의 변하지 않고, 1000 ss 이상에서는 임계치 전압의 저하량이 작아져 리텐션 열화의 억제 효과가 나타난다. 100 s까지 임계치 전압 저하량이 변하지 않는 것은, 수소량이 아니라 홀 양으로 리텐션 열화가 결정되는 반응 제한의 영역이기 때문이다. 1000 s 이상에서 임계치 전압 저하량이 작아지는 것은, 홀 양이 아니라 수소량으로 리텐션 열화가 결정되는 확산 제한의 영역이기 때문이라고 이해할 수 있다.
도 23의 결과로부터, 리텐션 열화 억제 효과가 나타나는 1000 s의 핫 일렉트론 주입시의 질화막 내의 수소 농도를 어림한다.
질화막 내의 잔류 수소 농도 R(t)의 변화 속도 dR(t)/dt는, 핫 일렉트론 주입에 의한 수소 방출 속도 E(t)에 마이너스의 부호를 붙인 값과 동일하다. 수소 방출 속도는, 잔류 수소와 핫 일렉트론이 만나는 확률, 즉 핫 일렉트론 주입량 잔 류 수소 농도 R(t)과 핫 일렉트론 주입량 J(C/cm2/s)의 곱에 비례한다. 따라서, 비례 상수를 A로 하면, dR(t)/dt는, 하기 수학식 1로 표현된다.
dR(t)/dt=-E(t)=-A×J×R(t)
수학식 1로부터 R(t)을 t의 함수로 나타내면, 하기 수학식 2로 된다.
R(t)=R0×exp(-αt)
여기에서, R0, α는 상수이다.
t=1000 초에서의 R(t)이, 도 23에서 리텐션 열화 억제 효과가 나타나는 수소 밀도에 상당하고, R0과 α를 알면, 그 값을 도출할 수 있다.
1회째의 R0은, t=0 초에서의 질화막 내의 수소 농도, 즉 질화막에 원래 함유되는 수소 농도이다. 본 실험에서 이용한 질화막은 700 ℃에서 성막한 LPCVD법의 질화실리콘막이며, 도 3에 나타낸 바와 같이 막의 수소 농도 R0은 9×1020 cm-3이다.
또 한쪽의 α를 도 23에 나타낸 리텐션 열화의 실험 결과로부터 구한다. 도 23에 나타낸 리텐션 임계치 전압 저하량 ΔVth_r(t)은, 전하가 실리콘 기판에 빠지는 등의 수소 열화 이외의 성분도 임계치 전압 저하량에 포함되며, 수소 열화에 의한 저하 성분 ΔVth_H(t)와 수소 열화 이외의 저하 성분 ΔVth_e의 합으로 표현된다. 전자의 수소 열화에 의한 저하 성분 ΔVth_H(t)는 두번째의 핫 일렉트론 주입 에 의한 수소 방출량에 비례하고, 이 두번째의 핫 일렉트론 주입에 의한 수소 방출량은 잔류 수소 농도 R(t)에 비례한다고 할 수 있다.
따라서, ΔVth_H(t)와 R(t)은 비례 관계로 표현된다. 후자의 수소 열화 이외의 저하 성분 ΔVth_e는 t에 상관없이 일정하다. 즉, 리텐션의 임계치 전압 저하량 ΔVth_r(t)은, 하기 수학식 3으로 된다. 수학식 3을, 도 23의 측정 데이터 중 리텐션 열화가 확산 제한으로 결정되어 있는 1000 s 이후의 3점에 피팅한 결과를 도 24에 나타낸다. 이 결과로부터, 수학식 3의 상수 C, α, ΔVth_e를 구하면 C=0.4, α=0.0004, ΔVth_e=0.5로 된다.
Figure 112008025641268-PAT00001
이상의 R0과 α를 수학식 2에 대입하여, t=1000 초에서의 R(t)을 구하면,
Figure 112008025641268-PAT00002
으로 된다. 이상으로부터, 수소 밀도 저감에 의한 리텐션 열화 억제 효과가 나타나는 질화막 내의 수소 농도는 약 6×1020/cm2로 어림되고, 도 3에 나타낸 리텐션 열화 억제 효과가 나타나는 질화막 내의 수소 농도가 적어도 5×1020/cm2 이하에서 효과가 얻어지는 것이 다른 방법에 의해 확인되었다.
계속하여, 이하에, 도 4∼도 7을 참조하면서, 도 1에 도시한 불휘발성 반도체 기억 장치(메모리 셀)의 제조 방법의 일례를 설명한다. 도 4∼도 7은, 본 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도이다. 메모리 셀은, 메모리 영역에 어레이 형상으로 배열되어 있는데, 각 도면에는, 메모리 셀 1개만의 단면부를 도시하고 있다.
우선, 도 4를 설명한다. p형 실리콘 기판 PSUB 위에, 필요에 따라, 소자 분리 산화막 영역 STI를 형성하고, 메모리 셀 영역으로 되는 p형 웰 영역 PWEL을 형성한다. 이 p형 웰 영역 PWEL의 표면부에, 임계치를 조정하는 p형 혹은 n형 불순물 영역(채널 영역) ME를 형성한다.
다음으로, 실리콘 기판 표면을 청정화 처리한 후, 수소 농도(N-H 결합과 Si-H 결합의 합계 농도)가 5×1020 cm-3 이하인 질화실리콘막을 포함하는 ONO(0xide Nitride 0xide)막을 적층한다. ONO막을 형성하기 위해서는, 예를 들면 하부 산화막 BOTOX를 열 산화 혹은 ISSG(In-Situ Steam Generation) 산화에 의해 형성한 후, 수소 농도가 5×1020 cm-3 이하인 질화실리콘막 SIN을 형성하고, 또한 상부 산화막 TOPOX를 기상 성장법과 열 산화 혹은 ISSG 산화로 형성한다.
기입 및 소거를 함께 핫 캐리어 주입으로 행하는 경우, 하부 산화막 BOTOX 및 상부 산화막 TOPOX의 막 두께는, 터널링 현상이 일어나기 어려운 3 nm 이상인 것이 바람직하다. 소거를, FN 터널링으로 전자를 실리콘 기판에 뽑아내거나, 혹은 FN 터널링으로 홀을 기판으로부터 주입하여 행하는 경우, 하부 산화막 BOTOX의 막 두께를 1.5 nm∼3 nm 정도로 얇게 할 필요가 있다. 또한, 소거를, FN 터널링으로 전자를 게이트에 뽑아내거나, 혹은 FN 터널링으로 홀을 게이트로부터 주입하여 행 하는 경우, 상부 산화막 TOPOX를 형성하지 않거나, 상부 산화막 TOPOX의 막 두께를 2 nm 이하로 얇게 할 필요가 있다. 질화실리콘막 SIN의 막 두께는, 임계치 전압의 시프트가 충분히 얻어지는 전하를 축적할 수 있는 2 nm 이상으로 한다. 수소 농도가 낮은 질화실리콘막의 형성 방법은, 후에 상세하게 나타낸다.
계속하여, ONO막 위에, 메모리 게이트 전극 MG로 되는 n형 폴리실리콘층 NMG(150 nm 정도)를 퇴적한다.
다음으로, 도 5를 설명한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 도 6에 도시한 n형 폴리실리콘층 NMG를 가공하고, 메모리 게이트 전극 MG를 형성한다. 이 메모리 게이트 전극은, 도면의 깊이 방향으로 연장되고, 선 형상의 패턴이다. 계속하여, 노출된 상부 산화막 TOPOX, 질화실리콘막 SIN을 각각 불산과 열 인산으로 제거한다. 그 후, 저농도의 n형 불순물의 이온 주입을 행하여, 드레인부에 저농도 n형 불순물 영역 MDM을, 소스부에 저농도 n형 불순물 영역 MSM을 형성한다.
다음으로, 도 6을 설명한다. ONO막의 하부 산화막 BOTOX 중 표면에 노출된 부분을 불산으로 제거한 후, 산화막을 퇴적하고, 이방성 에칭 기술을 이용하여 에칭함으로써, 메모리 게이트 전극 MG의 측벽에 측벽 스페이서 SW를 형성한다. n형 불순물의 이온 주입을 행함으로써 드레인 영역 MD와 소스 영역 MS를 형성한다. 계속하여, 자기 정합 컨택트(SAC: Self Align Contact)용의 질화실리콘막 SACSIN을 퇴적시킨다.
다음으로, 도 7을 설명한다. 실리콘 기판의 전체면에 배선층간 절연막 INS1 을 퇴적한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 드레인 영역 MD 위에 컨택트 홀을 개구하고, 개구부(컨택트 홀)에 금속층(플러그) CONT를 형성한다. 그 후, 포토리소그래피 기술과 에칭 기술을 이용하여 제1층 배선 M1을 형성한다. 다음으로, 배선층간 절연막 INS2를 퇴적한다. 이후, 도시는 생략했지만, 배선층간 절연막 INS2에 컨택트 홀을 형성하고, 또한 도전성막을 퇴적하고, 패터닝함으로써 배선을 형성한다. 이와 같이, 배선층간 절연막과 배선의 형성 공정을 반복함으로써, 다층의 배선을 형성하는 것이 가능하게 된다.
이상, 도 4∼도 7에 나타낸 방법으로 제조한 메모리 셀의 배선 방향은, 도 7에 도시된 바와 같이, 메모리 게이트 전극 MG와 소스 영역 MS는, 지면에 수직인 방향으로 연장되어, 드레인 영역 MD에 접속되고, 비트선으로 되는 제1층 배선 M1은, 메모리 게이트 전극 MG나 소스 영역 MS와 직교하는 방향으로 연장된다.
소스 영역 MS는, 제1층 배선을 사용하여, 드레인 영역 MD와 평행한 방향으로 연장시켜도 된다. 또한, 도 8에 도시한 메모리 셀과 같이, 드레인 영역 MD와 소스 영역 MS는, 확산층 배선으로서, 지면에 수직인 방향으로 연장되고, 메모리 게이트 전극 MG는, 드레인 영역 MD나 소스 영역 MS의 확산층 배선과 직교하는 방향으로 연장되어도 된다.
도 8에 도시한 메모리 셀의 제조 방법은, 도 4∼도 7에 도시한 메모리 셀의 제조 방법과는 다르다. 우선, ONO막의 하부 산화막 BOTOX, 수소 농도가 5×1020 cm-3 이하인 질화실리콘막 SIN, 상부 산화막 TOPOX를 형성하고, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 소스와 드레인을 형성하는 영역의 ONO막을 제거한다. 다음으로, 열 산화로 ONO막을 제거한 영역에 산화막 LO를 형성하고, n형의 불순물을 주입하여 드레인 영역 MD와 소스 영역 MS를 형성한다. 계속하여, 폴리실리콘층을 퇴적하고, 포토리소그래피 기술과 드라이 에칭 기술에 의해, 메모리 게이트 전극 MG를 형성한다. 이 메모리 게이트 전극은, 도면의 좌우 방향으로 연장되고, 선 형상의 패턴이다.
도 8에 도시한 메모리 셀에서는, ONO막이 소스 영역 MS와 드레인 영역 MD 위에서 제거되어 있고, 전하 축적부로서 이용하는 질화실리콘막이 남아 있는 것은, 메모리 영역의 일부만이다. 이에 대하여, 도 9에 도시한 메모리 셀과 같이, 전하 축적부에 이용하는 질화실리콘막으로 메모리 영역의 전체면이 덮여진 구조로 하여도 된다. 이 경우에는 컨택트부를 제외하고, 메모리 어레이의 메모리 영역의 전체 영역을 질화실리콘막으로 덮는다. 질화실리콘막은 수소를 통과시키기 어려운 막이기 때문에, 질화실리콘막으로 전체면을 덮음으로써, 질화실리콘막 성막 후의 제조 공정 중에 전하 축적부로 되는 질화실리콘막의 영역에 수소가 들어가서 질화실리콘막 내의 수소 농도가 5×1020 cm-3보다 증가하는 것을 억제할 수 있다.
도 9에서는, 하나의 메모리 셀만을 개시하고 있지만, 본 실시예에 있어서는, 도 9에서의 질화실리콘막은, 다른 메모리 셀의 전하 축적막으로 되는 실리콘 질소막에서 공유되도록 형성되어 있고, 이 질화실리콘막의 측면의 단부는, 도 8과 같이 메모리 셀 내에 있는 것이 아니라, 적어도 메모리 영역의 외측에 배치되도록 형성 되어 있고, 질화실리콘막은, 보텀 산화막을 덮도록 형성되어 있다. 즉, 메모리 영역 내에서는, 컨택트부를 제외하고 전체면에 질화실리콘막이 형성되어 있고, 또한 보텀 산화막의 전체면을 덮고 있다.
이러한 구성으로 하는 것은, 질화실리콘막 성막 후의 제조 공정 중에 발생하는 수소는, 보텀 산화막을 경유하여, 전하 축적부로 되는 질화실리콘막의 영역에 들어가기 때문에, 도 8의 구조와 달리, 수소의 보텀 산화막에의 주된 도달 경로를, 메모리 영역 외측의 영역을 경유하는 경로로 하는 것이 가능하게 된다. 따라서, 보텀 산화막의 전체면을 질화실리콘막으로 덮음으로써, 수소가 전하 축적부로 되는 질화실리콘막의 영역에, 보텀 산화막을 경유하여 들어가, 질화실리콘막 내의 수소 농도를 5×1020 cm-3보다 증가시켜 버리는 현상을 억제할 수 있다.
또한, 메모리 영역의 컨택트부에 보텀 산화막과 질화실리콘막이 형성되어 있지 않은 것은 물론이다. 또한, 도 9에서는, 보텀 산화막을 전체면에 형성하고 있지만, 보텀 산화막을 전체면에 형성하는 것은 그 효과를 얻기 위해서는 필수적이 아니며, 보텀 산화막 형성 후에 일부를 제거하고, 그 후 전체면에 질화실리콘막을 형성하여도 된다.
이상은, 도 1에 도시한 싱글 게이트형의 메모리 셀에 관한 실시예를 나타냈지만, 본 발명은, 도 10∼도 13에 주요부 단면도를 도시한 스플리트 게이트형의 메모리 셀에 있어서도 전하 축적부로 되는 질화막에 수소 농도가 5×1020 cm-3 이하인 질화막을 이용함으로써, 마찬가지의 효과를 얻을 수 있다.
도 10에 도시한 메모리 셀은, 전하를 축적하기 위한 질화실리콘막 SIN과, 그 위 아래에 위치하는 산화막 BOTOX, TOPOX의 적층막으로 이루어지는 ONO막, n형 폴리실리콘과 같은 도전체로 이루어지는 메모리 게이트 전극 MG, n형 폴리실리콘으로 이루어지는 선택 게이트 전극 SG, 선택 게이트 전극 SG 아래에 위치하는 게이트 절연막 SGOX, n형의 불순물로 이루어지는 소스 영역 MS, n형의 불순물로 이루어지는 드레인 영역 MD를 갖는다. 또한, 소스 영역 MS 및 드레인 영역 MD는, p형의 실리콘 기판 PSUB 위에 형성된 p형 웰 영역 PWEL 내에 형성된다. 메모리 게이트 전극 MG를 선택 게이트 전극 SG의 측벽 스페이서의 형상으로 구성하고, 먼저, 선택 게이트 SG를 형성한 후, ONO막(BOTOX, SIN 및 TOPOX)을 형성하고, 이방성 에칭 기술을 이용하여 메모리 게이트 전극 MG를 형성한다.
도 11은, 선택 게이트 전극 SG를 메모리 게이트 전극 MG의 측벽 스페이서의 형상으로 구성한 메모리 셀이다. 이러한 메모리 셀의 경우에는, 먼저, ONO막(BOTOX, SIN 및 TOPOX) 및 메모리 게이트 전극 MG를 형성하고, 그 측벽에 절연막으로 이루어지는 측벽 스페이서 GAPSW를 형성한다. 또한, 그 측벽에, 이방성 에칭 기술을 이용하여 선택 게이트 전극 SG를 형성한다. 메모리 게이트 전극 MG와 선택 게이트 전극 SG의 내압을 확보하기 위해, 메모리 게이트 전극 MG 위에 캡 산화막층 CAP를 형성하고 있다.
도 12는, 메모리 게이트 전극 MG를 선택 게이트 전극 SG 위에 올려놓은 구성의 메모리 셀이다. 이러한 메모리 셀의 경우에는, 선택 게이트 전극 SG를 먼저 형성하고, ONO막 및 메모리 게이트 전극 MG를, 포토리소그래피 기술을 이용하여 형성 한다.
도 13은, 선택 게이트 전극 SG를 메모리 게이트 전극 MG 위에 올려놓은 구성의 메모리 셀이다. 이러한 메모리 셀의 경우에는, 포토리소그래피 기술로 선택 게이트 전극 SG를 형성하는 이외는, 도 11에 도시한 메모리 셀과 마찬가지로 형성할 수 있다. 즉, ONO막 및 메모리 게이트 전극 MG를 먼저 형성한 후, 선택 게이트 전극 SG를 형성한다.
도 10∼도 13에 도시한 메모리 셀은, 동일한 기입 방식, 소거 방식 및 판독 방식으로 동작시킬 수 있다. 도 1에 도시한 메모리 셀의 동작 방식과 서로 다른 것은, 기본적으로 기입 동작뿐이다. 기입 동작은, 소위 소스 사이드 주입 방식이라고 불리우는 핫 일렉트론 주입에 의해 행한다. 기입 전압으로서는, 예를 들면 소스 영역 MS에 인가하는 전압 Vs는 5 V, 메모리 게이트 전극 MG에 인가하는 전압 Vmg는 10 V, 선택 게이트 전극 SG에 인가하는 전압 Vsg는 1.5 V, 드레인 영역 MD에 인가하는 전압 Vd는 채널에 흐르는 전류가 1 μA로 되도록 0.7 V 정도, 웰에 인가하는 전압 Vwell은 0 V로 한다. 소거 동작은, 도 1에 도시한 메모리 셀과 마찬가지로, BTBT를 이용한 핫 홀 주입이나 FN 터널링에 의해 행한다. 판독 동작도, 도 1에 도시한 메모리 셀과 마찬가지로, 소스ㆍ드레인 사이의 전압을 기입시와 역방향으로 하여 행한다.
도 10∼도 13에 도시한 스플리트 게이트형 구조는, 메모리 셀의 면적은 커지지만, 도 1의 메모리 셀과 비교하여 기입 전류를 적게 할 수 있는, 선택 게이트의 게이트 절연막을 박막화함으로써 워드 드라이버를 저전압 MOS 트랜지스터로 구성할 수 있는, 고속의 판독 동작이 가능한 등의 이점을 갖는다.
다음으로, 수소 농도가 5×1020 cm-3 이하로 되는 전하 축적부의 질화실리콘막 SIN의 제조 방법을 설명한다. 수소 농도가 낮은 질화실리콘막은, 이하의 (a)∼(c) 중 어느 하나의 제조 방법으로 성막할 수 있다.
(a) LPCVD법으로 질화실리콘막을 성막한 후, 질소 가스를 이용한 플라즈마 질화를 행한다. 플라즈마의 에너지로 질화실리콘막 내의 N-H 결합과 Si-H 결합이 절단되어 수소가 이탈하고, 그 결과 나타나는 미결합수에 질소 원자가 결합하여, 수소 농도를 저감할 수 있다. 구체적인 제조 방법은, 예를 들면 이하와 같다.
우선, LPCVD 장치의 반응로 내의 온도를 750 ℃ 정도로 한 후, 디클로로실란(SiH2Cl2)과 암모니아(NH3)의 가스를, 각각 50 sccm, 500 sccm의 유량으로, 로 내에 도입하고, ONO막의 하부 산화막 위에 질화실리콘막을 퇴적한다. 질화실리콘막의 막 두께는 1 nm∼8 nm, 보다 바람직하게는 1 nm∼3 nm로 한다. 그 후, 플라즈마 질화 장치로, 질소 가스와 아르곤 가스를 13.56 MHz의 교류 전자장에 의해 전리하여 질소 플라즈마 가스를 발생시키고, 그 질소 플라즈마 가스를 폭로하여 LPCVD법으로 질화실리콘막을 플라즈마 질화한다. 이 때, 기판 온도는 450 ℃로 한다. 플라즈마 질화하는 질화실리콘막의 막 두께가 두꺼워지면, 수소 농도를 저감하기 어려워지기 때문에, 두꺼운 질화실리콘막을 형성하는 경우에는, LPCVD법에서의 질화실리콘막의 퇴적과 질소 가스를 이용한 플라즈마 질화를 교대로 행하면 된다. 여기에서는, 평행 평판형의 플라즈마 CVD를 이용했지만, 유도 결합 플라즈 마(Inductively Coupled Plasma)나 마이크로파를 이용한 래디컬성의 질화를 행하는 것도 가능하다.
(b) 수소 함유량이 적은 타겟 재료, 가스를 이용한 스퍼터링법으로 질화실리콘막을 퇴적한다. 타겟 재료, 가스의 수소 함유량이 적기 때문에, 수소 농도가 낮은 질화실리콘막이 가능하다. 예를 들면, 기판 온도를 400 ℃로 하고, 실리콘의 타겟을 아르곤과 질소 가스로 스퍼터링하여 질화실리콘막을 성막한다.
(c) 수소를 함유하지 않는 실리콘 함유 가스와 질소 플라즈마 가스를 교대로 폭로하는 ALD법으로 질화실리콘막을 성막한다. 원료 가스에 수소가 함유되지 않기 때문에, 저수소 농도의 질화실리콘막으로 된다. 또한, ALD법을 이용하지 않는 플라즈마 CVD법에서는, 박막의 질화실리콘막을 형성하려고 하면, 플라즈마 생성의 파워를 억제할 필요가 있어, Si3N4의 조성비와 비교하여 실리콘이 과잉인 질화실리콘막이 형성되어 버린다. 실리콘이 과잉인 질화실리콘막은, 막 내에 얕은 준위의 트랩이 다수 존재하기 때문에, 전하 유지 능력이 뒤떨어진다. 이에 대하여, ALD법을 이용함으로써, 질화실리콘막 내에 충분한 질소를 도입할 수 있고, 실리콘과 질소의 조성비 Si3 + xN4의 X가 0.05 이하로 될 때까지 실리콘의 조성비를 낮출 수 있다.
이와 같이, Si3 + xN4의 X를 0.05 이하로까지 조성비를 낮춘 질화실리콘막을 이용함으로써, 전하 유지 능력이 높은 질화실리콘막이 얻어진다. 전하 유지 능력이 높은 전하 축적막을 형성할 수 있다. 구체적인 제조 방법으로서는, ALD 장치의 반응로 내의 온도를 550 ℃로 한 후, 실리콘 함유 가스와 질소 플라즈마 가스를 교대 로 도입한다. 수소를 함유하지 않는 실리콘 함유 가스로서는, 사염화규소 SiCl4 혹은 헥사클로로디실란 Si2Cl6을, 질소 플라즈마 가스로서는, N2 혹은 N2와 Ar 등의 희석 가스의 플라즈마 가스를 이용하면 된다. 플라즈마 가스는, 반응로 밖에서 생성하여 도입한다.
이상은, 질화실리콘막의 막 내 전체에서 수소 농도를 저감하는 전하 축적용의 질화실리콘막의 형성 방법에 대하여 설명했지만, 질화실리콘막의 하부 산화막과의 계면 근방 혹은 상부 산화막과의 계면 근방에서 질화실리콘막 내의 수소 농도를 저감하면, 데이터 유지 특성의 악화를 억제할 수 있다. 이것은, 질화실리콘막 내를 수소는 확산하기 어렵고, 핫 캐리어 주입으로 결합이 절단된 수소 내에서 질화실리콘막의 계면으로부터 깊은 위치에 존재하는 수소는 탈출할 수 없기 때문이다. 구체적으로는, 150 ℃의 유지 온도에서, 질화실리콘막과 하부 산화막의 계면 혹은 질화실리콘막과 상부 산화막의 계면으로부터 3 nm 이하의 영역의 수소가, 데이터 유지 특성을 악화시키고 있다.
따라서, 도 14에 도시한 바와 같이, 하부 산화막과의 계면측에 막 두께 3 nm 이하의 질화실리콘막 SIN1만을 수소 농도가 낮은, 수소 농도가 5×1020 cm-3 이하인 질화실리콘막으로 하고, 그 상부의 질화실리콘막 SIN2에는 LPCVD법 등 통상 이용되는 방법으로 질화실리콘막을 성막함으로써, 수소 방출량을 저감할 수 있다. 또한, 도 15에 도시한 바와 같이, 하부 산화막과의 계면측에 막 두께 3 nm 이하의 질화실리콘막 SIN1 외에, 상부 산화막과의 계면측에 막 두께 3 nm 이하의 질화실리콘막 SIN3도 수소 농도가 낮은, 수소 농도가 5×1020 cm-3 이하인 질화실리콘막으로 하면, 수소 방출량을 더 억제할 수 있다.
수소 농도가 낮은 질화실리콘막의 박막 SIN1 혹은 SIN3은, 상기 (a)∼(c)의 제조 방법으로 형성할 수 있다. 또한, 하부 산화막과의 계면측의 질화실리콘막 SIN1은, 하기 (d)의 방법으로도 형성할 수 있다.
(d) 하부 산화막 BOTOX를 질소 플라즈마 가스로 플라즈마 질화하고, 하부 산화막 BOTOX 내의 산소를 질소로 치환함으로써 질화실리콘막을 형성한다. 하부 산화막 BOTOX의 산소가 남고, 산소를 함유한 질화실리콘막으로 된다. 하부 산화막 BOTOX의 수소 농도가 낮고, 질화에 이용하는 가스에도 함유되지 않기 때문에, 수소 농도가 낮은 질화실리콘막으로 된다.
수소 농도가 낮은 질화실리콘막 SIN1 혹은 SIN3은, 상기 (a)∼(d)의 제조 방법을 조합하여 형성하여도 된다. 또한, 수소 농도가 낮은 질화실리콘막의 박막 SIN1 혹은 SIN3을 삽입한 전하 축적용의 질화실리콘막은, 도 10∼도 13의 스플리트 게이트형의 메모리 셀에도 사용할 수 있다.
또한, 이제까지의 설명에서는 전하 축적부로 되는 질화막의 수소 농도가 5×1020 cm-3 이하에 의해, 데이터 유지 특성이 개선되는 것을 설명했지만, 바람직하게는 3×1020 cm-3 이하의 수소 농도, 더욱 바람직하게는 1×1020 cm-3 이하의 수소 농도의 질화막을 이용함으로써, 데이터 유지 특성의 또 다른 개선이 가능하게 된다.
<실시 형태 2>
본 실시 형태에서는, 데이터 유지 특성의 악화를 야기하는 3가지 메카니즘 중 「수소의 확산」을 제어함으로써, 방출된 수소의 농도를 저하시키고, 데이터 유지 특성의 악화를 억제한다. 구체적으로는, 메모리 셀 위의 SAC용의 질화실리콘막을 없앰으로써, 수소가 메모리 셀의 상방으로 확산되는 경로를 확보하고, 메모리 셀 근방의 수소 농도를 저하시킨다. 단, SAC 기술은 최근의 MOS 트랜지스터를 사용한 반도체 장치에서는 필수적인 기술이며, SAC용의 질화실리콘막을 불휘발성 반도체 기억 장치의 전체 영역에서 없애는 것은 불가능하다. 따라서, 메모리 어레이의 영역에서만 SAC용의 질화실리콘막을 없앤다.
또한, 이와 같이 SAC용의 질화실리콘막을 없앰으로써, 데이터 유지 특성의 악화를 억제할 수 있기 때문에, 전하 유지부로 되는 질화막의 수소 농도를 5×1020 cm-3 이하로 할 필요는 없다. 그러나, 데이터 유지 특성의 관점에서 보면 전하 유지부로 되는 질화막의 수소 농도를 5×1020 cm-3 이하로 하는 것이 바람직하다.
도 16은, 본 실시 형태의 불휘발성 반도체 기억 장치의 주요부 단면도이며, 좌우의 단면도는, 각각, 동일한 반도체 장치 내에 만들어진 MONOS형 메모리 셀과 MOS 트랜지스터를 도시하고 있다.
좌측의 MONOS형 메모리 셀은, 메모리 영역에 존재하는 1개의 메모리 셀을 대표하여 도시하고 있고, 하나의 MOS 트랜지스터로 구성되며, 도 7에 도시한 메모리 셀과는 SAC용의 질화실리콘막 SACSIN이 없는 점만이 다르다.
우측의 트랜지스터는, 불휘발성 반도체 기억 장치 내에 있는 n형 혹은 p형의 MOS 트랜지스터를 대표하여 도시하고 있고, 여기에서는 n형인 경우를 예로 나타내고 있다. MOS 트랜지스터는, 불휘발성 반도체 메모리를 동작시키는 주변 회로, 외부와 데이터의 입출력을 하는 I/O 회로, 및 플래시 혼재 마이크로컴퓨터에서는 마이크로컴퓨터 기능을 실현하는 로직 회로에 이용되고 있다. 여기에서는, 로직 회로가 형성되어 있는 로직 영역의 트랜지스터를 도시하고 있다. 도 16의 우측에 도시한 바와 같이, MOS 트랜지스터의 위에는, SAC용의 질화실리콘막 SACSIN이 형성되어 있다.
다시 말하면, 도 16에서는, 메모리 영역 내에 형성된 메모리 셀을 구성하는 트랜지스터와, 로직 영역 내에 형성된 트랜지스터와, 메모리 영역에 형성된 트랜지스터의 소스 또는 드레인에 접속된 컨택트와, 로직 영역의 트랜지스터의 소스 또는 드레인에 접속된 제2 컨택트가 개시되어 있고, 메모리 영역의 트랜지스터의 게이트 전극, 소스 및 드레인은, 자기 정합 컨택트를 형성하기 위한 질화실리콘막으로 덮여져 있지 않으며, 한편으로, 로직 영역의 트랜지스터의 컨택트가 접속되어 있는 게이트 전극, 소스 및 드레인 위에, 자기 정합 컨택트를 형성하기 위한 질화실리콘막으로 덮여져 있다. 또한, 로직 영역에서의 자기 정합 컨택트용의 질화실리콘막은, 반드시 전체면을 덮을 필요는 없으며, 적어도 컨택트가 접속되어 있는 소스 또는 드레인 위에 형성되어 있으면 된다.
도 16에 도시한 구조는, SAC용 질화실리콘막을 웨이퍼 전체면에 퇴적한 후, 포토리소그래피 기술과 에칭 기술에 의해, 메모리 영역의 질화실리콘막을 선택적으로 제거함으로써 만들 수 있다. 이 구조로 하면, 메모리 어레이 이외의 영역에서 는, SAC 기술을 이용하여 고밀도로 MOS 트랜지스터를 배치한 회로를 만들 수 있고, 메모리 어레이의 영역에서는, 컨택트의 맞춤 여유를 취해야만 한다는 결점은 있지만, 전하 축적부의 질화실리콘막으로부터 방출된 수소에 의한 데이터 유지 특성의 악화를 억제하는 것이 가능하게 된다.
도 17에, 본 실시의 별도의 형태를 도시한다. 도 16에 도시한 실시예에서는, 메모리 어레이 위의 SAC용 질화실리콘막을 전부 제거하는 데 대하여, 도 17에 도시한 실시예에서는, 메모리 영역의 컨택트부 부근의 SAC용 질화실리콘막은 남기고, 그 이외의 메모리 영역 위의 SAC용 질화실리콘막을 제거한다. 이 구조는, SAC용 질화실리콘막을 웨이퍼 전체면에 퇴적한 후, 포토리소그래피 기술에 의해 질화실리콘막을 제거하려고 하는 영역만 노출시키고, 질화실리콘막을 에칭하면 만들 수 있다.
다시 말하면, 도 17에서는, 메모리 영역의 트랜지스터에 있어서, 메모리 셀을 구성하는 트랜지스터의 전부를 SAC용의 질화실리콘막으로 덮는 것이 아니며, 적어도 컨택트가 접속되어 있는 소스 또는 드레인 위에, 자기 정합 컨택트를 형성하기 위한 질화실리콘막을 형성한 것이다. 또한, 도 16과 마찬가지로 로직 영역에서의 자기 정합 컨택트용의 질화실리콘막은, 반드시 전체면을 덮을 필요는 없으며, 적어도 컨택트가 접속되어 있는 소스 또는 드레인 위에 형성되어 있으면 된다.
도 17에 도시한 예는, 도 16의 예와는 달리, 컨택트의 맞춤 여유를 취해야만 한다는 결점이 없어진다. 또한, 수소가 메모리 셀의 상방으로 확산되는 경로가 확보되어 있기 때문에, 도 16의 예와 비교하면 효과는 적어지지만, 데이터 유지 특성 의 악화를 억제할 수 있다. 도 16과 도 17에서는, 도 1의 싱글 게이트형 메모리 셀을 이용한 예를 나타냈지만, 도 10∼도 14에 도시한 스플리트 게이트형 메모리 셀을 이용한 경우에도, 마찬가지의 효과를 얻을 수 있다.
<실시 형태 3>
본 실시 형태에서는, 데이터 유지 특성의 악화를 야기하는 3가지 메카니즘 중 「수소에 의한 열화 반응」을 억제함으로써, 데이터 유지 특성의 악화를 억제한다. 구체적으로는, 메모리 셀의 실리콘 기판/보텀 산화막 계면 및 보텀 산화막 내에, 수소보다도 실리콘과의 결합 에너지가 큰 원소, 예를 들면 할로겐 원소를 도입함으로써, 수소가 야기하는 계면 준위나 플러스의 고정 전하의 생성 반응이 일어나기 어렵게 한다.
도 18은, 본 실시 형태를 실현하는 제조 공정을 도시하는 불휘발성 반도체 기억 장치의 주요부 단면도이며, 도입하는 원소가 할로겐 원소인 불소인 경우를 예로 설명한다.
포토리소그래피 기술과 드라이 에칭 기술을 이용하여 메모리 게이트 전극 MG를 형성하고, 상부 산화막 TOPOX, 질화실리콘막 SIN을 각각 불산과 열 인산으로 제거한 후, 불소의 이온 주입을 행한다. 예를 들면, 불소의 이온 주입량은 2×1015 cm-2, 주입 에너지는 15 keV로 한다. 그 후의 열 처리 과정에서, 불소가 실리콘 기판과 보텀 산화막의 계면 혹은 보텀 산화막 내에 들어가, Si-F 결합이 형성된다. 불소 이외에도, 염소나 중수소 등, 수소보다 실리콘과의 결합 에너지가 큰 다른 원 소를 주입하여도 된다. 이에 의해, 보텀 산화막 내에 Si-F 결합이 형성된다.
또한, 할로겐 원소를 이용한 경우에는, 할로겐 원소와 실리콘 원소의 결합이 형성되는 것은 물론이다. 또한, 특히, 할로겐 원소 중에서도, 불소나 염소는, 질량이 작기 때문에, 불소 또는 염소 원소를 이용한 경우에는, 다른 할로겐 원소를 이용한 경우와 비교하여, 이온 주입시에, 산화실리콘막 및 실리콘 기판에의 데미지가 작다는 메리트가 있다.
도 18에서는, 제1 실시 형태에서 도시한 도 1의 싱글 게이트형의 메모리 셀을 이용한 경우를 예로 나타냈지만, 도 10∼도 14에 도시한 스플리트 게이트형의 메모리 셀을 이용한 경우에도, 마찬가지의 효과를 얻을 수 있다.
이상, 실시 형태 1∼3을 설명해 왔지만, 이들 실시 형태를 단독으로 실시하는 것 뿐만 아니라, 복수를 조합하여 실시함으로써, 또 다른 데이터 유지 특성 향상의 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 물론이다.
본 발명은, 불휘발성 반도체 기억 장치에 적용할 수 있다.
도 1은, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 2는, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 기입ㆍ소거 방식을 나타내는 기판의 주요부 단면도.
도 3은, N-H 결합과 Si-H 결합의 합계 밀도와 리텐션의 임계치 저하량과의 관계를 나타내는 그래프.
도 4는, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도.
도 5는, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도.
도 6은, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도.
도 7은, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도.
도 8은, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 9는, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 10은, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메 모리)의 주요부 단면도.
도 11은, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 12는, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 13은, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 14는, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 15는, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 16은, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 17은, 본 발명의 실시 형태의 다른 불휘발성 반도체 기억 장치(플래시 메모리)의 주요부 단면도.
도 18은, 본 발명의 실시 형태의 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 기판의 주요부 단면도.
도 19는, 기입측의 데이터 유지 특성의 유지 온도 의존성을 나타내는 그래프.
도 20은, 기입측의 데이터 유지 특성의 재기입 온도 의존성을 나타내는 그래 프.
도 21은, 소거측의 데이터 유지 특성을 나타내는 그래프.
도 22는, 인접 셀을 재기입한 경우와 재기입하지 않은 경우의 데이터 유지 특성을 비교한 그래프.
도 23은, 전자 주입 시간과 리텐션 임계치 전압 저하량과의 관계를 나타내는 그래프.
도 24는, 도 23의 데이터 중, 확산 제한 영역의 데이터를 피팅한 결과를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
BOTOX: 하부 산화막(산화막)
CAP: 산화실리콘막
CONT: 컨택트의 금속층(플러그)
GAPSW: 측벽 스페이서
INS1: 배선층간 절연막
INS2: 배선층간 절연막
LO: 소자 분리의 산화실리콘막
M1: 제1층 배선
MD: 드레인 영역
MDM: 저농도 n형 불순물 영역
ME: 메모리의 임계치 조정용 불순물 영역
MG: 메모리 게이트 전극
MS: 소스 영역
MSM: 저농도 n형 불순물 영역
NMG: n형 폴리실리콘층
ONO: ONO막
PSUB: p형 실리콘 기판
PWEL: p형 웰 영역
SACSIN: SAC용의 질화실리콘막
SG: 선택 게이트 전극
SGOX: 게이트 절연막
SIN, SIN1, SIN2, SIN3: 전하 축적용의 질화실리콘막
SW: 측벽 스페이서
TOPOX: 상부 산화막(산화막)

Claims (19)

  1. 반도체 기판 내에 형성된 한쌍의 소스 및 드레인 영역과,
    상기 소스 및 드레인 영역 사이의 상기 반도체 기판의 영역 위에 형성된 제1 게이트 전극과,
    상기 반도체 기판의 표면과 상기 제1 게이트 전극 사이에 형성된 전하 축적부를 갖고,
    상기 전하 축적부는, N-H 결합과 실리콘과 Si-H 결합의 합계의 밀도가 5×1020 cm-3 이하인 제1 질화막을 포함하고,
    상기 전하 축적부에 핫 캐리어의 주입에 의해 기입 또는 소거가 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 전하 축적부는 제2 질화막을 더 포함하고,
    상기 제1 질화막은 상기 제2 질화막과 상기 반도체 기판의 표면 사이에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 질화막의 막 두께는 3 nm 이하인 것을 특징으로 하는 불휘발성 반 도체 기억 장치.
  4. 제2항에 있어서,
    상기 전하 축적부는 제3 질화막을 더 포함하고,
    상기 제3 질화막은 상기 제2 질화막과 상기 제1 게이트 전극 사이에 배치되고,
    상기 제3 질화막은, N-H 결합과 Si-H 결합의 합계의 밀도가 5×1020 cm-3 이하인 질화막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제3 질화막의 막 두께는 3 nm 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 소스 및 드레인 영역 사이의 상기 반도체 기판의 영역 위에 형성된 제2 게이트 전극을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 질화막은, 화학적 기상 퇴적법에 의해 질화막을 퇴적한 후, 플라즈 마 상태의 질소로 질화하여 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제1 질화막은, 스퍼터링법에 의해 퇴적하여 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 질화막은, SiCl4 혹은 Si2Cl6과 플라즈마 상태의 질소 가스를 교대로 폭로하는 원자층 퇴적법에 의해 퇴적하여 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제1 질화막과 상기 반도체 기판의 표면 사이에 산화막이 더 배치되고,
    상기 제1 질화막은, 상기 산화막의 일부를 플라즈마 질화함으로써 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 제1 질화막은 산질화막인 것을 특징으로 하는 불휘발성 반도체 기억 장 치.
  12. 제1항에 있어서,
    상기 질화막은, 질화실리콘막이며, 상기 질화실리콘막의 조성을 Si3 + XN4로 한 경우에, X가 0.05 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    메모리 영역 내에 형성된 제1 메모리 셀과 제2 메모리 셀을 더 갖고,
    상기 제1 메모리 셀은, 상기 소스 및 드레인 영역과, 상기 제1 게이트 전극과, 상기 전하 축적부와, 상기 전하 축적부와 상기 반도체 기판의 표면 사이에 산화막을 갖고,
    상기 제2 메모리 셀은, 제2 게이트 전극과, 상기 반도체 기판의 표면과 상기 제2 게이트 전극 사이에 제2 질화막을 갖고,
    상기 제1 질화막은, 상기 제2 질화막의 막의 일부이며,
    상기 제2 질화막은, 상기 메모리 영역의 상기 반도체 기판의 표면의 컨택트부 이외의 전체면을 덮고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 반도체 기판의 표면과 상기 전하 축적부 사이에 형성된 산화막을 더 갖 고,
    상기 산화막과 상기 반도체 기판의 계면 혹은 상기 산화막 내에, 할로겐 원소와 실리콘 원소의 결합을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 할로겐 원소는, 불소인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 메모리 영역 내에 형성되고, 질화막을 포함하는 게이트 절연막을 갖는, 핫 캐리어의 주입에 의해 기입 또는 소거를 행하는 제1 트랜지스터와,
    로직 영역 내에 형성된 제2 트랜지스터와,
    상기 제1 트랜지스터의 제1 소스 또는 제1 드레인에 대하여 전기적으로 접속된 제1 컨택트와,
    상기 제2 트랜지스터의 제2 소스 또는 제2 드레인에 대하여 전기적으로 접속된 제2 컨택트를 갖고,
    상기 제1 트랜지스터의 상기 제1 게이트 전극, 상기 제1 소스 및 제1 드레인은, 자기 정합 컨택트를 형성하기 위한 질화실리콘막으로 덮여져 있거나, 또는 일부가 덮여져 있고,
    상기 제2 트랜지스터의 상기 제2 컨택트가 접속되어 있는 상기 제2 소스 또는 제2 드레인 위에, 자기 정합 컨택트를 형성하기 위한 질화실리콘막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 일부는, 상기 제1 컨택트가 접속되어 있는 상기 제1 소스 또는 상기 제1 드레인인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 반도체 기판 내에 형성된 한쌍의 소스 및 드레인 영역과,
    상기 소스 및 드레인 영역 사이의 상기 반도체 기판의 영역 위에 형성된 제1 게이트 전극과,
    상기 반도체 기판의 표면과 상기 제1 게이트 전극 사이에 형성된 전하 축적부와,
    상기 반도체 기판의 표면과 상기 전하 축적부 사이에 형성된 산화막을 갖고,
    상기 산화막과 상기 반도체 기판의 계면 혹은 상기 산화막 내에, 할로겐 원소와 실리콘 원소의 결합을 갖고,
    상기 전하 축적부에 핫 캐리어의 주입에 의해 기입 또는 소거가 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 할로겐 원소는, 불소인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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