KR20080083359A - 복합 기판 및 복합 기판의 제조 방법 - Google Patents

복합 기판 및 복합 기판의 제조 방법 Download PDF

Info

Publication number
KR20080083359A
KR20080083359A KR1020087019617A KR20087019617A KR20080083359A KR 20080083359 A KR20080083359 A KR 20080083359A KR 1020087019617 A KR1020087019617 A KR 1020087019617A KR 20087019617 A KR20087019617 A KR 20087019617A KR 20080083359 A KR20080083359 A KR 20080083359A
Authority
KR
South Korea
Prior art keywords
piece
substrate
edge
frame
hole
Prior art date
Application number
KR1020087019617A
Other languages
English (en)
Other versions
KR101019067B1 (ko
Inventor
노리오 사카이
미츠요시 니시데
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20080083359A publication Critical patent/KR20080083359A/ko
Application granted granted Critical
Publication of KR101019067B1 publication Critical patent/KR101019067B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2018—Presence of a frame in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

간단한 구성으로 접합 부분의 열 응력이나 충격 응력을 완화시킬 수 있는 복합 기판 및 그 제조 방법을 제공한다. 기판 본체(12)의 한쪽 주면(12b)에 접합되는 테두리체(20)는 (1) 절연 재료로 이루어지고, 중앙에 관통 구멍(23)을 갖고, 기판 본체(12)의 한쪽 주면(12b)의 주변부를 따라 테두리 형상으로 연장되는 테두리 부재(22)와, (2) 금속 박판의 절곡 가공에 의해 형성되고, 중간편(34)의 양단에 각각 제 1 편(32)과 제 2 편(36)이 연속되는 복수의 접속 부재(30)를 갖는다. 접속 부재(30)는 관통 구멍(23)을 통해서 대향하도록 테두리 부재(22)에 배치된다. 접속 부재(30)의 제 1 편(32)과 제 2 편(36)은 테두리 부재(22)의 관통 구멍(23) 주위에 연재되는 양 주면에 각각 노출되고, 접속 부재(30)가 관통 구멍(23)을 통해서 대향하는 방향으로 연재되고, 관통 구멍(23)측의 단부가 중간편(34)의 양단에 각각 연속된다. 중간편(34)은 테두리 부재(22)의 내부를 관통한다.
복합 기판, 기판 본체, 테두리체

Description

복합 기판 및 복합 기판의 제조 방법{COMPOSITE SUBSTRATE AND METHOD OF MANUFACTURING COMPOSITE SUBSTRATE}
본 발명은 복합 기판 및 복합 기판의 제조 방법에 관한 것으로, 상세하게는 평판 형상의 기판 본체의 한쪽 주면에 테두리체를 접합해서 이루어지는 복합 기판 및 그 제조 방법에 관한 것이다.
고밀도로 전자 부품을 실장하기 위해서 기판 본체의 양면 또는 편면에 칩형상 전자 부품을 탑재한 모듈 부품이 제공되어 있다. 이러한 모듈 부품을 다른 회로 기판에 실장했을 때에 모듈 부품의 기판 본체를 다른 회로 기판으로부터 뜨게 하기 위해서 모듈 부품의 기판 본체에 테두리 형상 부재나 패키지를 부착하는 것이 제안되어 있다. 이 경우, 기판 본체와 다른 회로 기판 사이의 전기적 접속을 위해서 테두리 형상 부재나 패키지에는 배선 패턴이 형성되고, 배선 패턴의 일단이 기판 본체에 접합되고, 배선 패턴의 타단이 다른 회로 기판에 접합된다(예를 들면, 특허문헌1~4).
또한, 특허문헌5에는 모듈 기판 간을 접속하는 기판 접속 부재에 대해서 모듈 기판과 접속하기 위해 리드 단자를 기판 접속 부재 하우징으로부터 돌출시켜 그 돌출 부분의 스프링 탄성을 이용해서 내충격성을 개선하는 것이 제안되어 있다.
또한, 특허문헌6에는, 도 16(A)에 나타낸 바와 같이, 평판 형상의 수지제 기판(120)에 리드 프레임(130)을 인서트몰딩하고, 리드 프레임(130)의 중간 부분(131)을 수지제 기판(120)의 내부에 매설하고, 리드 프레임(130)의 양단을 굴절시켜 수지제 기판(120)의 표리면에 리드부(132, 133)를 노출시키는 칩 패키지(110)가 개시되어 있다.
이 칩 패키지(110)는, 도 16(B)에 나타낸 바와 같이, 수지성 기판(110)의 상면에 개구(123)를 브릿지하도록 칩(140)을 실장하고, 본딩 와이어(150)로 칩(140)과 리드부(132)를 접속하고 있다.
또한, 도 16(C)에 나타낸 바와 같이, 수지 밀봉제(152)를 칩 패키지(110)의 상면에 칩(140)도 밀봉하도록 도포한 후, 하면 개구의 박스 형상의 덮개(154)를 덮어서 수지제 기판(120)과 고정해서 반도체 장치를 형성하고 있다. 이 반도체 장치는 프린트 기판(171) 상에 실장되어 있다.
특허문헌1: 일본 특허 공개 평6-216314호 공보
특허문헌2: 일본 특허 공개 평7-50357호 공보
특허문헌3: 일본 특허 공개 2000-101348호 공보
특허문헌4: 일본 특허 공개 2001-339137호 공보
특허문헌5: 일본 특허 공개 2005-333046호 공보
특허문헌6: 일본 특허 공개 2005-328009호 공보
모듈 부품의 기판 본체와 모듈 부품이 실장되는 다른 회로 기판의 열팽창율 또는 선팽창계수에 차이가 있으면, 온도 변화에 의해 테두리 형상 부재나 패키지에 형성된 배선 패턴과 기판 본체나 다른 회로 기판과의 접합 부분에 열 응력이 발생한다. 또한, 이것들의 접합 부분에는 낙하 충격에 의해 충격 응력이 발생한다. 특히, 엄격한 환경하에서 사용될 경우에는 열 응력이나 충격 응력이 커지기 때문에 접합 신뢰성의 저하가 현저하다.
특허문헌5에 개시된 기판 접속 부재는 리드 단자의 돌출된 부분이 공중에 떠있기 때문에 리드 단자를 모듈 기판에 정밀하게 위치 결정해서 접합하는 것이 용이하지 않다. 또한, 구조도 복잡하다.
특허문헌6에 개시된 칩 패키지는 칩을 탑재해서 본딩 와이어로 접속하는 것이며, 기판 본체에 접합되는 것이 아니다. 특허문헌6에는 열 응력이나 충격 응력을 완화하기 위해서 리드 프레임의 형상에 대해서 개시도 시사도 되어 있지 않다.
본 발명은 이러한 실정을 감안하여 간단한 구성으로 접합 부분의 열 응력이나 충격 응력을 완화시킬 수 있는 복합 기판 및 그 제조 방법을 제공하려고 하는 것이다.
본 발명은 상기 과제를 해결하기 위해서 이하와 같이 구성한 복합 기판을 제공한다.
복합 기판은 적어도 한쪽 주면에 단자를 갖는 기판 본체와, 상기 기판 본체의 상기 한쪽 주면에 접합되는 테두리체를 구비한 타입의 것이다. 상기 테두리체는 (1) 절연 재료로 이루어지고, 중앙에 관통 구멍을 갖고, 상기 기판 본체의 상기 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되는 테두리 부재와, (2) 금속 박판 절곡 가공에 의해 형성되고, 중간편의 양단에 각각 제 1 편과 제 2 편이 연속되는 복수의 접속 부재를 갖는다. 상기 복수의 접속 부재는 (a) 상기 테두리 부재에 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하도록 배치되고, (b) 상기 제 1 편이 상기 테두리 부재의 상기 기판 본체측에 노출되어 상기 기판 본체의 상기 한쪽 주면의 상기 단자에 접합되고, (c) 상기 제 2 편이 상기 테두리 부재의 상기 기판 본체와는 반대측에 노출되고, (d) 상기 제 1 편 및 상기 제 2 편은 상기 접속 부재가 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하는 방향으로 연장되고, (e) 상기 중간편이 상기 테두리 부재의 내부를 관통하고, (f) 상기 중간편의 전기 양단은 상기 제 1 편 및 상기 제 2 편의 상기 테두리 부재의 상기 관통 구멍측의 단부에 각각 연속된다.
상기 구성에 있어서, 복합 기판은 접속 부재의 제 2 편이 외부 회로 기판에 접속된다. 이 때, 제 1 편과 제 2 편의 동일 측의 단부가 중간편의 양단에 연속되는 접속 부재는 온도 변화나 충격력 등에 의해 복합 기판과 외부 회로 기판의 접합 부분이나 기판 본체와 테두리체의 접합 부분에 생기는 열 응력이나 충격 응력 등을 탄성 변형함으로써 완화시킬 수 있다. 그 때문에, 접합 신뢰성을 향상시킬 수 있다.
상기 구성에 의하면, 테두리 부재의 관통 구멍을 통해서 대향하는 접속 부재의 중간편 간의 거리는 제 1 편 및 제 2 편의 다른 쪽의 단부(테두리체의 관통 구멍과는 반대측, 즉 외측)가 중간편에 연속될 경우에 비교해서 짧아지기 때문에 접합 부분에 생기는 열 응력이나 충격 응력 등도 작아진다. 그 결과, 접합 신뢰성은 제 1 편 및 제 2 편의 다른 쪽의 단부(테두리체의 관통 구멍과는 반대측, 즉 외측)가 중간편에 연속될 경우보다도 향상한다.
바람직하게는, 칩형상 전자 부품이 상기 테두리 형상 부재의 상기 관통 구멍 내에 배치되고, 상기 기판 본체의 상기 한쪽 주면에 탑재되어 있다.
이 경우, 테두리 형상 부재의 관통 구멍을 이용하여 복합 기판의 실장 밀도를 높일 수 있다.
바람직하게는, 상기 칩형상 전자 부품이 수지로 밀봉되고, 상기 수지가 상기 테두리체의 일부에 접착 또는 접촉되어 있다.
이 경우, 테두리체로 수지의 흐름을 저지하고, 칩형상 전자 부품을 확실히 밀봉할 수 있다. 또한, 밀봉에 이용된 수지에 의해 테두리체의 변형을 구속하고, 테두리체와 기판 본체의 접합을 보강할 수 있다.
바람직하게는, 상기 테두리체의 상기 접속 부재는 금속 박판의 스탬핑 가공 및 절곡 가공에 의해 형성된다. 상기 테두리체의 상기 테두리 부재는 금형 내에 상기 접속 부재가 되는 부분을 삽입한 상태로 형성된 수지이다.
이 경우, 테두리체를 효율적으로 제작할 수 있다.
바람직하게는, 상기 기판 본체가 세라믹 기판이다.
세라믹 기판은 열팽창이 작기 때문에 외부 회로 기판에 설치되었을 때에 접합 부분에 작용하는 열 응력이 커진다. 따라서, 접합 신뢰성의 향상 효과가 특히 크다.
바람직하게는, 상기 기판 본체는 1050℃이하에서 소결하는 복수의 세라믹층을 적층해서 이루어지는 세라믹 다층 기판이다.
이 경우, 세라믹 다층 기판에 의해 복합 기판의 실장 밀도를 높이면서, 접합 신뢰성을 향상시킬 수 있다. 또한, 세라믹 다층 기판은 다른 종류의 기판에 비해서 깨지기 쉽기 때문에 열 응력이나 충격 응력으로부터 세라믹 다층 기판 자체의 파괴를 방지하는 효과가 크다.
바람직하게는, 상기 테두리체의 상기 접속 부재의 상기 금속 박판은 가요성을 갖는다.
접속 부재를 구성하는 금속 박판이 가요성을 갖고 있으면 접속 부재의 제 1 편이나 제 2 편이 굴곡부를 지점으로 해서 가동이므로 테두리체와 기판 본체의 접합 강도나 테두리체와 외부 회로 기판의 접합 강도가 향상한다.
바람직하게는, 상기 접속 부재의 두께는 50㎛이상, 또한 300㎛이하이다.
상기 범위 내이면 접속 부재를 고정밀도의 가공할 수 있기 때문에 소형화가 용이하다. 즉, 접속 부재의 두께가 50㎛보다 작아지면 절곡 가공시의 편차가 커지고, 접속 부재의 제 1 편이나 제 2 편의 위치나 높이의 정밀도가 저하한다. 또한, 피로 파괴되기 쉽다. 접속 부재의 두께가 300㎛보다 커지면 절곡 가공이 어렵게 되고, 굽힘 각도의 편차나 높이의 편차가 커진다.
바람직하게는, 상기 기판 본체의 다른 쪽 주면에 칩형상 전자 부품이 탑재되어 있다.
이 경우, 복합 기판의 실장 밀도를 높일 수 있다.
바람직한 일실시형태로서, 상기 테두리체의 상기 접속 부재는 상기 제 2 편의 선단이 상기 테두리 부재의 외주면까지 또는 상기 외주면보다도 외측까지 연장되어 있다.
이 경우, 복합 기판과 외부 회로 기판의 접합 부분의 면적을 크게 하여 복합 기판과 외부 회로 기판 사이의 접합 강도를 향상시킬 수 있다.
바람직한 다른 실시형태로서, 상기 테두리체의 상기 접속 부재는 상기 제 2 편의 선단측이 절곡되어 상기 테두리 부재의 외주면을 따라 연장되어 있다.
이 경우, 복합 기판과 외부 회로 기판의 접합 상태를 외부로부터 검사하는 것이 용이해진다.
바람직한 또 다른 실시형태로서, 상기 테두리체의 상기 접속 부재는 상기 제 1 편의 면적이 상기 제 2 편의 면적보다도 크다.
이 경우, 테두리체와 기판 본체 사이의 접합 부분의 면적을 크게 하여 테두리체와 기판 본체 사이의 접합 강도를 향상시킬 수 있다.
바람직한 다른 실시형태로서, 상기 테두리체의 상기 접속 부재의 상기 제 1 편의 중심 위치가 상기 기판 본체의 상기 단자의 중심 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있다.
이 경우, 테두리체의 관통 구멍에 밀봉 수지를 충전ㆍ경화시켰을 때의 밀봉 수지의 경화 수축 응력을 기판 본체의 단자와 접속 부재의 제 1 편을 접합하고 있는 도전성 접합재의 수축 응력으로 완화하고, 밀봉 수지의 수축 응력에 의한 영향을 작게 할 수 있다. 그 결과, 밀봉 수지의 경화 수축에 따른 테두리체의 변형을 억제할 수 있고, 테두리체와 기판 본체의 접속 신뢰성을 향상시킬 수 있다. 또한, 기판 본체에는 압축 응력이 작용하기 때문에 기판 본체 자신의 항절 강도가 향상한다.
바람직한 또 다른 실시형태로서, 상기 테두리체의 상기 접속 부재의 상기 제 1 편의 상기 테두리체의 상기 관통 구멍측의 내측 가장자리의 위치가 상기 기판 본체의 상기 단자의 상기 기판 본체의 중심측의 내측 가장자리의 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있다.
이 경우, 기판 본체의 단자와 테두리체의 접속 부재의 제 1 편을 접합하는 도전성 접합재는 단자의 내측 가장자리와 제 1 편의 내측 가장자리 사이의 영역에서 폭방향(기판 본체와 테두리체의 접합면에 대하여 직각방향)으로 확대된 형태로 경화되므로 도전성 접합재의 경화 수축 응력을 크게 할 수 있다. 그 결과, 테두리체의 관통 구멍에 충전ㆍ경화할 때의 밀봉 수지의 수축 응력을 도전성 접합재의 수축 응력으로 보다 효과적으로 완화시킬 수 있다.
바람직한 또 다른 실시형태로서, 상기 테두리체의 상기 접속 부재의 상기 제 1 편의 상기 테두리체의 상기 관통 구멍과는 반대측의 선단 가장자리의 위치가 상기 기판 본체의 상기 단자의 상기 기판 본체의 중심과는 반대측의 외측 가장자리의 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있다.
만일, 제 1 편의 선단 가장자리가 단자의 외측 가장자리보다도 외측(테두리체의 관통 구멍과는 반대측)으로 벗어나 있으면 제 1 편의 선단측이 테두리체의 내측 방향으로 인장되므로 제 1 편의 선단측이 테두리 부재로부터 이격되어 버려 테두리체와 기판 본체의 접합 형상이 불안정해지거나, 테두리체와 기판 본체의 접합 강도가 저하하거나 할 것이 있다. 이것과는 반대로, 제 1 편의 선단 가장자리가 단자의 외측 가장자리보다도 내측(테두리체의 관통 구멍측)으로 벗어나 있으면 제 1 편의 선단측은 테두리체의 외측 방향으로 인장되므로 제 1 편의 선단측과 테두리 부재가 확실히 접합되고, 테두리체와 기판 본체의 접합 형상이 안정되고, 테두리체와 기판 본체의 접합 강도가 안정된다.
또한, 본 발명은 상기 과제를 해결하기 위해서 이하와 같이 구성된 복합 기판의 제조 방법을 제공한다.
복합 기판의 제조 방법은 (1) 적어도 한쪽 주면에 단자가 제공된 기판 본체와, 테두리체를 준비하는 제 1 공정과, (2) 상기 기판 본체의 상기 한쪽 주면에 상기 테두리체를 접합하는 제 2 공정을 구비한다. 상기 제 1 공정에 있어서, 상기 테두리체는 (i) 절연 재료로 이루어지고, 중앙에 관통 구멍을 갖고, 상기 기판 본체의 상기 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되는 테두리 부재와, (ii) 금속 박판의 절곡 가공에 의해 형성되고, 중간편의 양단에 각각 제 1 편과 제 2 편이 연속되는 복수의 접속 부재를 갖는다. 상기 복수의 접속 부재는 (a) 상기 테두리 부재에 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하도록 배치되고, (b) 상기 제 1 편 및 제 2 편이 상기 테두리 부재의 상기 관통 구멍의 주위에 연장되는 상기 테두리 부재의 양 주면에 각각 노출되고, (c) 상기 제 1 편 및 상기 제 2 편이 상기 접속 부재가 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하는 방향으로 연장되고, (d) 상기 중간편이 상기 테두리 부재의 내부를 관통하고, (e) 상기 중간편의 상기 양단에 상기 제 1 편 및 상기 제 2 편의 상기 테두리 부재의 상기 관통 구멍측의 단부가 각각 연속된다. 상기 제 2 공정에 있어서, (f) 상기 테두리체는 상기 기판 본체의 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되도록 배치되고, (g) 상기 테두리체의 상기 접속 부재의 상기 제 1 편이 상기 기판 본체의 상기 한쪽 주면에 제공된 상기 단자에 접합된다.
상기 방법에 의해 제조된 복합 기판은 접속 부재의 제 2 편이 외부 회로 기판에 접속된다. 이 때, 제 1 편과 제 2 편의 동일측의 단부가 중간편의 양단에 연속되는 접속 부재는 온도 변화나 충격력 등에 의해 복합 기판과 외부 회로 기판의 접합 부분이나 기판 본체와 테두리체의 접합 부분에 생기는 열 응력이나 충격 응력등을 탄성 변형함으로써 완화시킬 수 있다. 그 때문에, 접합 신뢰성을 향상시킬 수 있다.
상기 구성에 의하면, 테두리 부재의 관통 구멍을 통해서 대향하는 접속 부재의 중간편 간의 거리는 제 1 편 및 제 2 편의 다른 쪽의 단부(테두리체의 관통 구멍과는 반대측, 즉 외측)가 중간편에 연속될 경우에 비해서 짧아지기 때문에 접합 부분에 생기는 열 응력이나 충격 응력 등도 작아진다. 그 결과, 접합 신뢰성은 제 1 편 및 제 2 편의 다른 쪽의 단부(테두리체의 관통 구멍과는 반대측, 즉 외측)가 중간편에 연속될 경우보다도,향상한다.
본 발명에 의하면, 간단한 구성으로 접합 부분의 열 응력이나 충격 응력을 완화할 수 있고, 접합 신뢰성을 향상시킬 수 있다.
도 1은 복합 기판의 전체 구성을 나타내는 (A) 단면도, (B) 저면도이다. (실 시예)
도 2는 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 3은 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 4는 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 5는 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 6은 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 7은 복합 기판의 제작 공정을 나타내는 단면도이다. (실시예)
도 8은 복합 기판의 제작 공정을 나타내는 (A) 단면도, (B) 오목부 확대 단면도이다. (실시예)
도 9는 테두리체의 제작 공정을 나타내는 단면도이다. (실시예)
도 10은 복합 기판의 변형의 설명도이다. (실시예)
도 11은 복합 기판의 전체 구성을 나타내는 단면도이다. (변형예1)
도 12는 복합 기판의 전체 구성을 나타내는 단면도이다. (변형예2)
도 13은 복합 기판의 전체 구성을 나타내는 단면도이다. (변형예3)
도 14는 복합 기판의 전체 구성을 나타내는 단면도이다. (변형예4)
도 15는 복합 기판의 접합 부분을 나타내는 오목부 확대 단면도이다. (변형예4)
도 16은 칩 패키지의 단면도이다. (종래 예)
부호의 설명
10: 복합 기판 12: 기판 본체
12a: 다른 쪽 주면 12b: 한쪽 주면
16, 18: 단자 16a: 외측 가장자리
16b: 내측 가장자리 16c: 중심
20: 테두리체 22: 테두리 부재
23: 관통 구멍 30: 접속 부재
32: 제 1 편 32a: 선단 가장자리
32b: 내측 가장자리 32c: 중심
34: 중간편 36: 제 2 편
40, 42, 50: 칩형상 전자 부품
이하, 본 발명의 실시의 형태에 대해서 도 1~도 13을 참조하면서 설명한다.
<실시예> 도 1~도 1O를 참조하면서 복합 기판(10)에 대해서 설명한다.
도 1(A)의 단면도 및 도 1(B)의 저면도에 나타낸 바와 같이, 복합 기판(10)은 평판 형상의 기판 본체(12)의 한쪽 주면(12b)에 테두리체(20)가 접합되어 있다.
기판 본체(12)의 한쪽 주면(12b)에는 IC칩 등의 칩형상 전자 부품(50)이 탑재되고, 칩형상 전자 부품(50)의 단자와 기판 본체(12)의 한쪽 주면(12b)에 제공된 패드(17)가 본딩 와이어(52)에 의해 접속되어 있다. 또한, 기판 본체(12)의 한쪽 주면(12b)에는 와이어 본딩 이외로 접속하는 칩형상 전자 부품을 탑재해도 좋다. 예를 들면, 표면 실장형 부품(SMD)을 탑재해도 좋다.
기판 본체(12)의 다른 쪽 주면(12a)에는 필요에 따라 칩 콘덴서나 IC칩 등의 칩형상 전자 부품(40, 42)이 탑재되고, 솔더 리플로우나 플립 칩 본딩에 의해 칩형상 전자 부품(40, 42)의 단자와 기판 본체(12)의 다른 쪽 주면(12a)에 제공된 단자(18)가 접속된다.
기판 본체(12)는 고밀도화를 위해 편면 또는 양면에 전자 부품을 실장가능한 구조이면 좋다. 기판 본체(12)는, 예를 들면 복수의 세라믹층이 적층된 세라믹 다층 기판이다. 세라믹 다층 기판은 내부에 전기 회로를 구성함으로써 실장 밀도를 높일 수 있으므로 복합 기판(10)의 기판 본체(12)로서 바람직하다. 단, 기판 본체(12)는 세라믹 다층 기판에 한정되지 않고, 1층만의 세라믹 기판(예를 들면, 알루미나 기판)이어도, 세라믹 이외의 재료를 사용한 기판(예를 들면, 프린트 배선 기판, 플렉시블 프린트 배선 기판 등)이어도 좋다.
테두리체(20)는 절연 재료(예를 들면, 수지)로 이루어지는 테두리 부재(22)에 복수의 접속 부재(30)가 배치되어 있다.
테두리 부재(22)는 중앙에 관통 구멍(23)을 갖고, 구형의 기판 본체(12)의 한쪽 주면(12b)의 주변부를 따라 테두리 형상으로 연장된다. 테두리 부재(22)의 관통 구멍(23)에 의해 오목부(캐비티)가 형성되고, 이 오목부의 저면이 되는 기판 본체(12)의 한쪽 주면(12b)에 전술한 칩형상 전자 부품(50)과 패드(17)가 배치되어 있다.
기계적 파괴나 열이나 수분 등의 환경으로부터 보호하기 위해서 필요에 따라 테두리 부재(22)의 관통 구멍(23)에 밀봉제(54)를 충전하고, 칩형상 전자 부품(50)을 밀봉한다. 기판 본체(12)의 한쪽 주면(12b)에 칩형상 전자 부품(50)을 솔더 리 플로우로 실장할 경우나, 칩형상 전자 부품(50)을 Au나 땜납의 범프로 플립 칩 본딩할 경우에는 밀봉제(54)는 없어도 좋다.
또한, 기판 본체(12)의 다른 쪽 주면(12a)측의 칩형상 전자 부품(40, 42)을 밀봉제로 밀봉하거나, 금속 케이스를 접합하거나 해도 좋다. 이것은 복합 기판(10)을 외부 회로 기판(60)에 실장할 때에 마운터로 흡착하기 쉽기 때문이다. 특히 고주파용의 복합 기판(10)에는 금속 케이스를 이용하면 전자 실드의 효과도 있다. 전자 실드가 이용되지 않을 경우에는 칩형상 전자 부품(40, 42)의 표면을 피복하도록 에폭시 수지 등의 열경화성수지를 도포하고, 또는 랜스퍼 성형하고, 천면(天面)을 평평하게 한다.
각 접속 부재(30)는 테두리 부재(22)의 관통 구멍(23)을 통해서 서로 대향하도록 테두리 부재(22)의 4변에 배치되어 있다. 각 접속 부재(30)는 띠형상의 금속 박판를 직각으로 절곡해서 2개의 굴곡부(33, 35)가 형성된 단면 거의 コ자형의 부재이며, 중간편(34)의 양단에 각각 제 1 편(32)과 제 2 편(36)이 연속되어 있다. 중간편(34)은 테두리 부재(22)의 내부를 관통하고 있다. 제 1 편(32)은 테두리 부재(22)의 기판 본체(12)에 대향하는 면을 따라 연장되어 있다. 제 2 편(36)은 테두리 부재(22)의 기판 본체(12)와는 반대측의 면을 따라 연장되고, 외부에 노출되어 있다. 제 1 편(32)과 제 2 편(36)은 접속 부재(30)가 테두리 부재(22)의 관통 구멍(23)을 통해서 대향하는 방향으로 연장되어 있다. 제 1 편(32)과 제 2 편(36)의 동일 측의 단부, 즉 테두리 부재(22)의 관통 구멍(23)측의 단부는 각각 중간편(34)의 양단에 연속되어 있다. 즉, 제 1 편(32)과 제 2 편(36)은 각각의 선단(31, 37) 이 외측을 향하도록 배치되고, 중간편(34)이 내측에 배치되어 있다.
제 1 편(32)과 제 2 편(36)은 길이가 다르다. 즉, 제 2 편(36)의 선단(37)은 테두리 부재(22)의 외주면(24)에 도달하고 있지만, 제 1 편(32)의 선단(31)은 테두리 부재(22)의 외주면(24)에 도달하지 않고 있다.
접속 부재(30)의 제 1 편(32)은 기판 본체(12)의 한쪽 주면(12b)에 제공된 단자(16)에 땜납(26)으로 접합된다. 이에 따라, 테두리체(20)는 기판 본체(12)의 한쪽 주면(12b)에 접합된다.
외부에 노출되어 있는 접속 부재(30)의 제 2 편(36)은 외부 회로 기판(60)에 접합된다. 이에 따라, 복합 기판(10)은 외부 회로 기판(60)에 실장되고, 전기적으로 접속된다. 기판 본체(12)에 금속 케이스를 접합할 경우에는 금속 케이스도 외부 회로 기판(60)에 전기적으로 접속되도록 한다.
접속 부재(30)에 이용되는 금속 박판의 두께는 50㎛~300㎛가 바람직하다.
접속 부재(30)에 이용되는 금속 박판의 두께가 50㎛미만에서는 절곡 가공시의 편차가 커지고, 제 1 편(32)이나 제 2 편(36)의 위치나 높이의 편차가 커져 버린다. 제 1 편(32)이나 제 2 편(36)의 위치나 높이의 편차가 커지면 테두리체(20)와 기판 본체(12)의 위치 맞춤 정밀도가 저하한다. 테두리체(20)와 기판 본체(12)를 확실히 접합하기 위해서 제 1 편(32)의 위치 차이분의 여유를 예상해서 제 1 편(32)과 접합하는 기판 본체(12)의 단자(16)를 크게 하면 기판 본체(12)의 소형화, 나아가서는 복합 기판(10)의 소형화를 손상시킨다.
제 1 편(32)이나 제 2 편(36)의 높이가 불균일하면, 예를 들면 기판 본 체(12)와 테두리체(20) 사이나, 테두리체(20)와 외부 회로 기판(60) 사이의 땜납의 두께가 변화되어 접합 신뢰성이 손상된다. 높이의 편차분을 예상해서 높이 마진을 크게 하면 복합 기판(10)의 저배화를 저해한다.
더욱이, 열 응력이나 충격 응력에 의해 접속 부재(30)의 굴곡부(33, 35) 부근은 반복 피로를 받지만, 두께가 작으면 피로 파괴하기 쉽기 때문에 접합 신뢰성을 손상시킨다.
접속 부재(30)에 이용되는 금속 박판의 두께가 300㎛를 초과하면, 절곡 가공이 어렵게 되고, 굽힘 각도의 차이, 높이의 차이가 커진다. 또한, 스탬핑이나 절곡의 간격을 작게 하고, 제 1 편(32), 중간편(34), 제 2 편(36)의 길이(제 1 편(32), 중간편(34), 제 2 편(36)이 연속하는 방향의 치수)나 폭(제 1 편(32), 중간편(34), 제 2 편(36)이 연속하는 방향으로 직각 방향의 치수)을 작게 할 수 없기 때문에 복합 기판(10)의 소형화, 저배화를 저해한다.
접속 부재(30)에는 기판 본체(12)나 외부 회로 기판(60)의 접합에 사용되는 땜납이나 도전성 접착제와의 습윤성을 좋게 하고, 접합 강도를 높이기 위해서 Ni/Sn, Ni/Au, Ni/땜납 등을 도금해도 좋다. 이러한 도금은 접속 부재(30)의 전면에 실시해도 제 1 편(32)이나 제 2 편(36)의 접합면만에 실시해도 좋다.
다음에, 복합 기판(10)의 제작 공정에 대해서 도 2~도 9를 참조하면서 설명한다.
우선, 기판 본체(12)와 테두리체(20)를 준비한다.
기판 본체(12)는 세라믹 다층 기판의 경우, 예를 들면 복수의 세라믹층을 적 층해서 이루어지고, 도 2에 나타낸 바와 같이, 내부에는 Ag, Ag/Pd, Ag/Pt, Cu, CuO 등을 주성분으로 하는 도전성 페이스트를 이용해서 면내 도체 패턴(14)이나 비아 홀 도체 패턴(13)이 형성되어 있다. 이러한 구성은 저저항의 Ag나 Cu를 사용하므로 신호 손실이 적고, 고주파용의 부품 또는 모듈로서 실용화되어 있다. 기판 본체(12)의 한쪽 주면(12b)에는 단자(16)나 패드(17)가 형성되고, 다른 쪽 주면(12a)에는 접합 전극(접합용 랜드)이 되는 단자(18)가 형성되어 있다. 단자(16, 18)나 패드(17)에는 필요에 따라 Ni/Sn, Ni/Au, Ni/Pd/Au, Ni/땜납을 도금한다.
구체적으로는, 면내 도체 패턴(14)이나 비아 홀 도체 패턴(13) 등이 형성된 두께 10~200㎛정도의 미소성 세라믹 그린 시트와, 세라믹 그린 시트의 소성 온도보다도 고온으로 소결하는 구속층을 준비한다. 미소성 세라믹 그린 시트는 저온 소결 세라믹스 재료를 포함하고, 소결 온도는 1050℃이하이다. 저온 소결 세라믹 재료로서는, 구체적으로는 알루미나나 포르스테라이트 등의 세라믹 분말에 붕규산계 글래스를 혼합해서 이루어지는 유리 복합계 LTCC(Low Temperature Co-fired Ceramic) 재료, ZnO-MgO-Al2O3-SiO2계의 결정화 유리를 이용한 결정화 유리계 LTCC 재료, BaO-Al2O3-SiO2계 세라믹 분말이나 Al2O3-CaO-SiO2-MgO-B2O3계 세라믹 분말 등을 이용한 비유리계 LTCC 재료 등이 열거된다. 또한, 구속층은 알루미나를 포함하는 재료로 이루어져 있다. 그 다음에, 미소성 세라믹 그린 시트와 구속층을 적당한 순서로 적층해서 복수 매의 미소성 세라믹 그린 시트를 적층한 적층체의 양 주면에 구속층이 적층된 복합 적층체를 형성한다. 그 다음에, 이 복합 적층체를 세라믹 그린 시 트의 소결 온도로 소성한 후, 소결되어 있지 않은 구속층을 제거해서 미소성 세라믹 그린 시트가 소결되어 형성된 기판 본체(12)를 취출한다.
테두리체(20)는 도 9에 나타낸 공정에 의해 제작된다.
즉, 도 9(A)에 나타낸 바와 같이, 청동, 양백, Ni 합금 등의 금속 박판을 금형에서 스탬핑하고, 선단(31)이 서로 대향하는 복수의 띠형상부(30x)를 형성한다.
이어서, 도 9(B)에 나타낸 바와 같이, 대향하는 띠형상부(30x)의 선단(31)측을 직각으로 절곡해서 제 1 굴곡부(33)를 형성한다. 선단(31)과 제 1 굴곡부(33) 사이가 제 1 편(32)이 된다.
그 다음에, 도 9(C)에 나타낸 바와 같이, 제 1 굴곡부(33)보다도 기단(基端)(38)측을 직각으로 절곡해서 제 2 굴곡부(35)를 형성한다. 제 1 굴곡부(33)와 제 2 굴곡부(35) 사이가 중간편(34)이 된다.
이어서, 도 9(D)에 나타낸 바와 같이, 띠형상부(30x)에 수지를 몰딩하고, 관통 구멍(23)을 갖는 테두리 부재(22)를 형성한다. 이 때, 선단(31)과 제 1 굴곡부(33) 사이의 제 1 편(32)과, 제 2 굴곡부(35)보다도 기단(38)측이 금형의 내면을 따르고, 제 1 굴곡부(33)와 제 2 굴곡부(35) 사이의 중간편(34)이 금형의 내면으로부터 떨어지도록 되어 LCP(액정 폴리머), PPS(폴리페닐렌술피드) 등의 열가소성수지의 사출 형성, 또는 에폭시계 수지 등의 열경화성수지의 트랜스퍼 형성에 의해 수지성형된다.
그 다음에, 도 9(E)에 나타낸 바와 같이, 성형된 수지(즉, 테두리 부재(22))로부터 밀려나온 띠형상부(30x)의 기단(38)측의 부분을 테두리 부재(22)의 외주 면(24)을 따라 분리한다. 이에 따라, 제 2 편(36)의 선단(37)은, 테두리 부재(22)의 외주면(24)에 도달하고 있다.
이어서, 도 3에 나타낸 바와 같이, 기판 본체(12)의 한쪽 주면(12b)의 단자(16)에 땜납, Ag 등을 포함하는 도전성 페이스트(25)를 인쇄한다.
그 다음에, 기판 본체(12)의 한쪽 주면(12b)에 테두리체(20)를 탑재하고, 테두리체(20)의 접속 부재(30)의 제 1 편(32)이 도전성 페이스트(25)에 접촉된 상태로 도전성 페이스트(25)를 열경화시켜, 도 4에 나타낸 바와 같이, 도전성 페이스트(25)가 고화된 땜납(26)에 의해 기판 본체(12)와 테두리체(20)를 접합한다. 이 때, 접속 부재(30)의 중간편(34)이 테두리 부재(22)의 내부에 배치되어 있고, 관통 구멍(23)의 내면에 접속 부재(30)이 노출되지 않으므로, 기판 본체(12)와 테두리체(20)의 접합을 용이하게 행할 수 있다. 접합 후 세정을 행하여 기판 본체(12)의 한쪽 주면(12b)에 제공된 패드(17)의 오염을 제거한다.
또한, 기판 본체(12)의 한쪽 주면(12b)에 표면 실장형 부품을 탑재할 경우 테두리체(20)의 접합과 동시에 표면 실장형 부품의 접합을 행할 수 있다.
이어서, 도 5에 나타낸 바와 같이, 테두리체(20)의 관통 구멍(23)으로부터 기판 본체(12)의 한쪽 주면(12b)에 IC, FET 등의 칩형상 전자 부품(50)을 에폭시계 수지 또는 도전성 수지 등으로 탑재하고, 칩형상 전자 부품(50)의 단자와, 기판 본체(12)의 한쪽 주면(12b)에 제공된 패드(17) 사이를 Au, Al, Cu 등의 본딩 와이어(52)에 의해 접속한다. 이 때, 접속 부재(30)의 중간편(34)이 테두리 부재(22)의 내부에 배치되어 있고, 관통 구멍(23)의 내면에 접속 부재(30)가 노출되지 않으므 로 와이어 본딩을 용이하게 행할 수 있다.
그 다음에, 테두리체(20)의 관통 구멍(23)에 에폭시계 수지 등의 밀봉제(54)를 충전해서 열경화하고, 도 6에 나타낸 바와 같이, 칩형상 전자 부품(50)이나 본딩 와이어(52), 패드(17)를 밀봉제(54)로 덮어서 밀봉한다.
이 때, 밀봉제(54)의 높이가 테두리체(20)를 초과하지 않도록 한다. 복합 기판(10)을 외부 회로 기판(60)에 접합할 때에 밀봉제(54)가 간섭하지 않도록 하기 위해서이다.
또한, 밀봉제(54)가 테두리 부재(22)로부터 노출되어 있는 접속 부재(30)의 제 2 편(36)에까지 스프레드되면 제 2 편(36)에 땜납이 붙지 않게 되고, 외부 회로 기판(60)과 접합할 수 없게 된다. 이것을 방지하기 위해서 제 2 편(36)이나 그 주변에 이형제나 발수제를 도포해도 좋다.
밀봉제(54)가 경화하면, 도 7에 나타낸 바와 같이, 상하를 반전하고, 기판 본체(12)의 다른 쪽 주면(12a)에 땜납, Ag 등을 포함하는 도전성 페이스트를 인쇄하고, 칩 콘덴서 등의 칩형상 전자 부품(40)을 탑재해서 리플로우 또는 열경화하여, 또는 IC칩 등의 칩형상 전자 부품(42)을 땜납 볼(43)을 통해서 플릿 칩 본딩하고, 칩형상 전자 부품(40, 42)의 단자와 기판 본체(12)의 다른 쪽 주면(12a)의 단자(18)를 접합한다. 필요에 따라, 플릿 칩 본딩된 칩형상 전자 부품(42)과 기판 본체(12)의 다른 쪽 주면(12a) 사이에 에폭시계 수지로 이루어지는 언더필(underfill) 수지를 충전, 열경화한다. 금속 케이스를 이용할 경우에는 칩형상 전자 부품(40, 42)의 접합 후에, 양백, 인 청동 등으로 이루어지는 금속 케이스를 기판 본체(12)의 다른 쪽 주면(12a) 위 또는 측면에 탑재하여 접합한다.
이상의 공정으로 제작된 복합 기판(10)은, 예를 들면 도 8(A)의 단면도, 도 8(B)의 오목부 확대 단면도에 나타낸 바와 같이, 외부 회로 기판(60)에 실장될 경우 테두리 부재(22)의 기판 본체(12)와는 반대측의 면에 노출되어 있는 접속 부재(30)의 제 2 편(36)을 프린트 배선판 등의 외부 회로 기판(60)의 접합용 랜드 등의 표면 전극(62)에 땜납(66)을 통해서 접합한다. 이에 따라, 기판 본체(12)의 한쪽 주면(12b)에 제공된 단자(16)는 땜납(26), 접속 부재(30), 땜납(66)을 통해서 외부 회로 기판(60)의 표면 전극(62)과 전기적으로 접속된다.
접속 부재(30)는 중간편(34)이 테두리 부재(22)의 내부에 배치되어 있고, 관통 구멍(23)의 내면에 접속 부재(30)가 노출되지 않으므로 기판 본체(12)의 한쪽 주면(12b)으로의 칩형상 전자 부품(50)의 탑재나, 테두리체(20)의 접합을 용이하게 행할 수 있기 때문에 가공시의 마진(여유를 갖게 하기 위한 간극)을 작게 하고, 테두리 부재(22), 나아가서는 복합 기판(10)을 소형화할 수 있다.
또한, 접속 부재(30)는 2개소의 굴곡부(33, 35)로 절곡됨으로써 제 1 편(32)과 제 2 편(36)이 대향하는 영역의 외측에 중간편(34)이 밀려나오지 않도록 할 수 있으므로 소형화할 수 있다.
접속 부재를 1개소만으로 굴곡시키거나, 원호상으로 연속적으로 소성변형시키거나 해서 제 1 편과 제 2 편이 대향하는 영역의 외측에 중간편이 밀려나와 버리면 테두리 부재의 소형화, 나아가서는 복합 기판(10)의 소형화를 저해하는 것이 있으므로 접속 부재는 복수개소로 절곡되고, 또한 절곡 각도가 거의 직각이 되는 것 이 바람직하다. 단, 본 발명은 굴곡부에 반경으로 연결된 것을 배제하는 것은 아니다.
한편, 접속 부재에 굴곡부를 3개소 제공하고, 중간편을 제 1 편과 제 2 편이 대향하는 영역의 내측에 접어 절곡하도록 해도 좋다. 소형화를 저해하지 않기 때문이다. 예를 들면, 접속 부재의 단면이 거의 Σ자형이 되도록 중간편을 く자형으로 절곡해도 좋다. 굴곡부를 증가시킴으로써 각 방향의 스프링 정수의 조합을 변경할 수 있다.
복합 기판(10)은 이하에 설명하도록 열 응력이나 충격 응력을 완화할 수 있기 때문에 접합 신뢰성을 향상할 수 있다. 특히, 기판 본체(12)가 알루미나 기판 등에 비해서 굽힘 강도가 낮고, 유리 등을 포함한 깨지기 쉬운 세라믹 다층 기판의 경우 열 응력이나 충격 응력의 완화에 의해 기판 본체의 파괴를 방지하는 효과도 크다.
즉, 접속 부재(30)는 소성 변형하도록 절곡된 연속하는 금속 단자이므로 XYZ 방향 중 어느 하나로도 탄성 변형한다. 또한, 성형된 수지, 즉 테두리 부재(22)와 접속 부재(30)는 기본적으로 접합되어 있지 않고, 수지 성형된 후도 XYZ 방향으로 자유롭게 탄성 변형한다.
접속 부재(30)가 탄성 변형가능하면 테두리체(20)를 기판 본체(12)에 접합할 때나, 복합 기판(10)을 외부 회로 기판(60)에 접합할 때의 리플로우, 그 후의 히트 사이클시의 열에 의해, 각부의 선팽창계수(α)의 차이에 의해 열 응력이 발생해도, 탄성 변형으로 열 응력을 흡수할 수 있다. 마찬가지로, 낙하 충격 시 등의 충격 응 력도 탄성 변형으로 흡수할 수 있다. 그 때문에, 접합 신뢰성이 향상한다.
도 1O를 참조하면서 더욱 자세하게 설명한다.
기판 본체(12)의 선팽창계수(α1)가 외부 회로 기판(60)의 선팽창계수(α2)보다도 작은 때, 도 10(A)에 나타낸 바와 같이, 관통 구멍(23)을 통해서 대향해서 배치되어 있는 접속 부재(30)는, 예를 들면 복합 기판(10)을 외부 회로 기판(60)에 접합하기 위한 리플로우 공정이나, 사용시의 온도 상승에 의해 외부 회로 기판(60)측이 넓어지고, 접속 부재(30)의 제 2 편(36)과 외부 회로 기판(60) 사이의 접합 부분에 전단력(Fs)이나 굽힘 모멘트(Ms)가 작용한다. 이 전단력(Fs)이나 굽힘 모멘트(Ms)는 관통 구멍(23)을 통해서 대향해서 배치되어 있는 접속 부재(30)의 중간편(34) 사이의 거리(L)에 거의 비례한다. 도시된 바와 같이, 제 1 편(32)과 제 2 편(36)의 선단(31, 37)이 외측을 향하고, 중간편(34)이 함께 관통 구멍(23)측(내측)에 배치되어 있으면 중간편(34)사이의 거리(L)는 제 1 편과 제 2 편의 선단이 내측을 향하고, 중간편이 관통 구멍과는 반대측(외측)에 배치될 경우보다도 작아진다. 그 때문에, 접속 부재(30)의 제 2 편(36)과 외부 회로 기판(60) 사이의 접합 부분에 작용하는 전단력(Fs)이나 굽힘 모멘트(Ms)가 작아져서 접합 신뢰성이 향상한다.
접속 부재(30)의 제 1 편(32)과 기판 본체(12) 접합 부분에 대해서도 마찬가지이고, 제 1 편(32)과 제 2 편(36)의 선단(31, 37)이 외측을 향하고, 중간편(34)이 함께 관통 구멍(23)측(내측)에 배치되어 있으면 제 1 편과 제 2 편의 선단이 내 측을 향하고, 중간편이 관통 구멍과는 반대측(외측)에 배치될 경우보다도 중간편(34) 사이의 거리(L)이 작아져서 접합 부분에 작용하는 전단력이나 굽힘 모멘트가 작아지기 때문에 접합 신뢰성이 향상한다.
또한, 금속과 수지는 접착되기 어렵기 때문에 금속 박판을 절곡 가공한 접속 부재(30)는 수지의 테두리 부재(22)에 매설되어 있어도, 테두리 부재(22)에 접착되어 있지 않거나, 접착되어 있어도 접착 부분이 간단히 박리되거나 하므로 용이하게 탄성 변형할 수 있다.
그 때문에, 도 10(B)에 나타낸 바와 같이, 외부 회로 기판(60)의 표면(61)이 복합 기판(10)측에 접근하도록 볼록부형상으로 만곡되었을 경우 접속 부재(30)는 제 2 편(36)이 대략 제 2 굴곡부(35)를 중심으로 회전하고, 테두리 부재(22)와의 사이에 간극이 형성되도록 탄성 변형된다. 이에 따라, 접속 부재(30)의 제 2 편(36)과 외부 회로 기판(60) 사이의 접합 부분에 무리한 힘이 작용하지 않도록 할 수 있고, 접합 신뢰성을 높일 수 있다.
또한, 접속 부재(30)의 제 1 편(32)과 기판 본체(12) 접합 부분에 대해서는 접속 부재(30)의 제 1 편(32)이 대략 제 1 굴곡부(33)를 중심으로 기판 본체(12)로부터 벗어나는 방향으로 회전하려고 한다. 그러나, 테두리 부재(22)에 의해 이 회전이 저지되고, 접속 부재(30)의 제 1 편(32)과 기판 본체(12) 사이의 접합 부분에 무리한 힘이 작용하지 않도록 할 수 있다.
또한, 도 10(C)에 나타낸 바와 같이, 외부 회로 기판(60)의 표면(61)이 복합 기판(10)으로부터 벗어나는 방향으로 오목부형상으로 만곡되었을 경우 테두리 부 재(22)의 탄성 변형과 접속 부재(30)의 탄성 변형에 의해 접속 부재(30)의 제 2 편(36)과 외부 회로 기판(60) 사이의 접합 부분과, 접속 부재(30)의 제 1 편(32)과 기판 본체(12) 사이의 접합 부분에 작용하는 힘을 완화할 수 있다.
이 때, 접속 부재(30)의 제 1 굴곡부(33) 부근에 응력이 집중되지만, 밀봉제(54)가 있으면 밀봉제(54)에 의해 테두리 부재(22)와 기판 본체(12)의 접합이 보강되고, 응력 집중이 완화되어 접합 신뢰성을 보다 높일 수 있다.
또한, 복합 기판(10)을 외부 회로 기판(60)에 실장할 때나, 낙하 등의 충격이 가해졌을 때, 도 10(D)에 나타낸 바와 같이, 복합 기판(10)을 외부 회로 기판(60)의 거의 중심으로 가압력(W1)이 작용하면 이 가압력(W1)은 대략 접속 부재(30)의 중간편(34)에 의해 전달되는 반력(W2)으로 균형이 잡힌다. 이 때, 가압력(W1)과 반력(W2)이 작용하는 위치가 벗어나 있기 때문에 굽힘 모멘트(M)가 발생하고, 이 굽힘 모멘트(M)는 접속 부재(30)의 제 2 편(36)과 외부 회로 기판(60) 사이의 접합 부분이나, 접속 부재(30)의 제 1 편(32)과 기판 본체(12) 사이의 접합 부분에 작용한다. 굽힘 모멘트(M)의 크기는 관통 구멍(23)을 통해서 대향해서 배치되어 있는 접속 부재(30)의 중간편(34) 사이의 거리(L)에 거의 비례한다.
그 때문에, 도 10(A)의 경우와 같이, 중간편(34) 사이의 거리(L)가 작아지는 구성, 즉 접속 부재(30) 제 1 편(32)과 제 2 편(36)의 선단(31, 37)이 외측을 향하고, 중간편(34)이 함께 관통 구멍(23)측(내측)에 배치됨으로써 접합 부분에 작용하는 굽힘 모멘트(M)를 작게 해서 접합 신뢰성을 높일 수 있다.
접속 부재(30)는 금속 박판의 절곡 가공 이외의 방법으로 형성하는 것도 생 각된다. 즉, 테두리 부재(22)에 관통 구멍을 뚫고, 제 1 편(32) 및 제 2 편(36)에 상당하는 것 및 그것들을 전기적으로 접속하는 금속막을 관통 구멍 내에 도금으로 형성하는 방법이 있다.
그러나, 예를 들면 도금에 의해 형성할 경우, 관통 구멍 내에 도금액이 남아있으면 테두리체(20)를 기판 본체(12)에 접합하는 공정이나, 복합 기판(10)을 외부 회로 기판(60)에 접합하는 공정으로 남아있던 도금액이 가열되고, 기화되어 급격히 팽창함으로써 관통 구멍 부근에 균열이 발생하거나, 땜납에 보이드가 발생하거나 할 것이 있다. 접속 부재(30)를 금속 박판의 절곡 가공으로 형성할 경우에는 이러한 일이 없기 때문에 접합 신뢰성을 향상시킬 수 있다.
또한, 관통 구멍의 드릴링을 행하고, 내주면을 도금할 경우에는 관통 구멍의 직경은, 예를 들면 1OO㎛이하로 하면 가공이 곤란해진다. 금속 박판의 절곡 가공으로 접속 부재(30)를 형성할 경우에는 금속 박판의 두께를 50㎛까지 작게 해서 용이하게 가공할 수 있다. 또한, 구멍의 주위에 남기는 것이 필요한 치수도, 금속 박판의 절곡 가공으로 접속 부재(30)를 형성할 경우의 쪽이 관통 구멍의 드릴링을 행하고, 내주면을 도금할 경우보다도 작게 할 수 있다. 따라서, 접속 부재(30)는 금속 박판의 절곡 가공으로 형성됨으로써 용이하게 소형화될 수 있다.
또한, 접속 부재(30)를 금속 박판의 절곡 가공으로 형성하고, 그것을 피복하도록 수지 성형하면 공정이 간단해지고, 제조 비용을 저감할 수 있다.
또한, 금속 박판의 절곡 가공으로 형성된 접속 부재(30)로 기판 본체(12)와 외부 회로 기판(60) 사이를 접합함으로써 금속의 탄성 변형으로 응력을 흡수하고, 강도를 향상시킬 수 있다.
또한, 접속 부재(30)에 이용되는 금속 박판의 재질은 도금에 의해 접속 부재(30)를 형성할 경우보다도 선택의 자유도가 높다. 테두리 부재(22)의 수지와, 접속 부재(30)의 금속은 강고하게 접합되어 있을 필요는 없다. 그 때문에, 테두리 부재(22)에 이용되는 수지의 재질도 선택의 자유도가 높다. 따라서, 저렴한 재질, 절곡이 쉬운 재질, 형성하기 쉬운 재질을 높은 자유도로 선정할 수 있고, 공업상 유용하다.
다음에, 도 11~도 13을 참조하면서 변형예에 대해서 설명한다.
<변형예1> 도 11의 단면도에 나타낸 복합 기판(10a)은 외부 회로 기판(60)에 접속하기 위한 접속 부재(30a)의 제 2 편(36a)의 선단(37a)측이 테두리 부재(22)의 외주면(24)보다도 외측으로 연장되어 있다. 이에 따라, 제 2 편(36a)과 외부 회로 기판(60)의 접합 부분(66a)을 크게 해서 복합 기판(10a)과 외부 회로 기판(60) 사이의 접합력을 향상시킬 수 있다.
<변형예2> 도 12의 단면도에 나타낸 복합 기판(10b)은 외부 회로 기판(60)에 접속하기 위한 접속 부재(30b)의 제 2 편(36b)의 선단(37b)측을 절곡해서 테두리 부재(22)의 외주면(24)을 따르도록 되어 있다. 외부 회로 기판(60)과 접합하기 위한 땜납(66b)이 절곡된 제 2 편(36b)의 선단(37b)측을 따라 올라가기 때문에 외부 회로 기판(60)과 복합 기판(10b)을 접합하기 위한 땜납(66b)을 외부로부터 용이하게 검사할 수 있다.
<변형예3> 도 13의 단면도에 나타낸 복합 기판(10c)은 실시예와는 반대로 기 판 본체(12)측에 접속되는 접속 부재(30c)의 제 1 편(32c)이 외부 회로 기판(60)측에 접속되는 접속 부재(30c)의 제 2 편(36c)보다도 길다. 이 경우, 접속 부재(30c)의 제 1 편(32c)의 선단(31c)측이 테두리 부재(22)의 외주면(24)까지 연장되어도 외주면(24)으로부터 외측까지 연장되어도 좋다. 복합 기판(10c)은 접속 부재(30c)의 제 1 편(32c)과 기판 본체(12)의 접합 부분(26c)을 크게 해서 테두리체(20c)와 기판 본체(12) 사이의 접합력을 향상시킬 수 있다.
<변형예4> 도 14의 단면도, 도 15의 요부 확대 단면도에 나타낸 복합 기판(10x)은 기판 본체(12)와 테두리체(20)의 접속 부분의 구성이 실시예와 다르지만, 기판 본체(12) 그 자체나 테두리체(20) 그 자체의 구성은 실시예와 같다.
즉, 실시예와 달리, 기판 본체(12)의 단자(16)와 테두리체(20)의 접속 부재(30)의 제 1 편(32)은 위치가 벗어나 있다. 자세하게는, 복합 기판(10x)의 중심에 대하여 기판 본체(12)의 단자(16)는 상대적으로 외측에 배치되고, 테두리체(20)의 접속 부재(30)의 제 1 편(32)은 상대적으로 내측에 배치되어 있다. 그 때문에, 단자(16)와 제 1 편(32)을 접합하는 도전성 접합재(예를 들면, 땜납)(26x)는 폭 방향(도 15에 있어서 좌우 방향)으로 연장된 형태가 되어 있다.
도 15에 나타낸 바와 같이, 테두리체(20)측의 제 1 편(32)의 중심(32c)은 기판 본체(12)의 단자(16)의 중심(16c)보다도 내측(테두리체(20)의 관통 구멍(23)측)으로 거리(α)(α>0)만큼 벗어나 있는 것이 바람직하다.
기판 본체(12)와 테두리체(20)로 구성되는 캐비티(대부분은 테두리체(20)의 관통 구멍(23))에 밀봉 수지(54)를 충전ㆍ경화시켰을 때, 밀봉 수지(54)의 경화 수 축 응력(F1)은 테두리체(20) 테두리 부재(22)의 각 변을 내측으로 인장하는 방향으로 작용한다. 한편, 테두리체(20)와 기판 본체(12)를 접합하고 있는 도전성 접합재(26x)를 경화시킬 때에도 경화 수축 응력이 작용한다. 접속 부재(30)의 제 1 편(32)의 중심(32c)이 기판 본체(12)의 단자(16)의 중심(16c)보다도 내측으로 벗어나 배치되어 있으면 접합재(54)의 경화 수축 응력(F2)은 테두리체(20)측의 접속 부재(30)의 제 1 편(32)을 외측으로 인장하는 방향으로 작용한다. 그 때문에, 밀봉 수지(54)의 수축 응력(F1)을 도전성 접합재(26x)의 수축 응력(F2)으로 완화시켜 밀봉 수지(54)의 수축 응력에 의한 영향을 작게 할 수 있다. 그 결과, 밀봉 수지(54)의 경화 수축에 따른 테두리체(20)의 변형을 억제할 수 있고, 테두리체(20)와 기판 본체(12)의 접속 신뢰성을 향상시킬 수 있다.
또한, 이러한 구조이면 도전성 접합재(26x)가 경화할 때 기판 본체(12)에는 내측 방향(기판 본체(12)의 중심을 향하는 방향)으로의 압축 응력이 작용하기 때문에 세라믹 등의 기판 본체(12)에서는 기판 본체(12) 자신의 항절 강도가 향상한다.
또한, 테두리체(20)측의 제 1 편(32)의 내측 가장자리(32b)는 기판 본체(12)의 단자(16)의 내측 가장자리(16b)보다도 내측(테두리체(20)의 관통 구멍(23)측)으로 거리(β)(β>0) 벗어나 있는 것이 바람직하다.
제 1 편(32)의 내측 가장자리(32b)를 단자(16)의 내측 가장자리(16b)보다도 내측으로 벗어나게 한 경우에는 도전성 접합재(26x)가 각각 단자(16)의 내측 가장자리(16b)와 제 1 편(32)의 내측 가장자리(32b) 사이의 영역에서 폭방향으로 확대 된 형태로 경화하므로 도전성 접합재(26x)의 경화 수축 응력(F2)을 크게 할 수 있다. 그 결과, 밀봉 수지(54)의 수축 응력(F1)을 도전성 접합재(26x)의 수축 응력(F2)으로 보다 효과적으로 완화시킬 수 있다.
또한, 테두리체(20)측의 제 1 편(32)의 선단 가장자리(32a)(접속 부재(30)의 선단(31))는 기판 본체(12)의 단자(16)의 외측 가장자리(16a)보다도 내측(테두리체(20)의 관통 구멍(23)측)으로 거리(γ)(γ>0) 벗어나 있는 것이 바람직하다.
만일, 제 1 편(32)의 선단 가장자리(32a)가 단자(16)의 외측 가장자리(16a)보다도 테두리체(20)의 외측(테두리체(20)의 관통 구멍(23)과는 반대측)으로 벗어나 있으면 제 1 편(32)의 선단(31)측이 테두리체(20)의 내측 방향(접속 부재(30)의 굴곡부(33)를 향하는 방향)으로 인장되므로 제 1 편(32)의 선단(31)측이 테두리 부재(22)로 이격되어 버려 테두리체(20)와 기판 본체(12)의 접합 형상이 불안정해지거나, 테두리체(20)와 기판 본체(12)의 접합 강도가 저하하거나 할 것이 있다. 이것과는 반대로, 제 1 편(32)의 선단 가장자리(32a)가 단자(16)의 외측 가장자리(16a)보다도 테두리체(20)의 외측으로 벗어나 있으면 제 1 편(32)의 선단(31)측은 테두리체(20)의 외측 방향(접속 부재(30)의 굴곡부(33)와는 반대 방향)으로 인장되므로 제 1 편(32)의 선단(31)측과 테두리 부재(22)가 확실히 접합되고, 테두리체(20)와 기판 본체(12)의 접합 형상이 안정하고, 테두리체(20)와 기판 본체(12)의 접합 강도가 안정된다.
< 정리> 이상으로 설명한 바와 같이, 절곡된 접속 부재(30)가 수지의 테두리 부재(22)에 매설되어 이루어지는 테두리체(20)를 통해서 복합 기판(10)을 외부 회로 기판(60)에 접합함으로써 간단한 구성으로 접합 부분의 열 응력이나 충격 응력을 완화시킬 수 있다. 이 경우, 테두리 부재(22)의 관통 구멍(23)을 통해서 대향해서 배치되는 접속 부재(30)에 대해서 제 1 편(32)과 제 2 편(36)의 선단(31, 37)이 외측을 향하고, 중간편(34)이 함께 관통 구멍(23)측(내측)에 배치되도록 함으로써 복합 기판(10)과 외부 회로 기판(60)의 접합 부분이나, 복합 기판(10) 내에 있어서의 기판 본체(12)와 테두리체(20)의 접합 부분에 작용하는 전단력이나 굽힘 모멘트를 될 수 있는 한 작게 해서 접합 신뢰성을 보다 향상시킬 수 있다.
또한, 본 발명은 상기한 실시형태에 한정되는 것이 아니고, 여러가지 변경을 가해서 실시가능하다.
예를 들면, 「기판 본체」는 테두리체에 접속되는 복수의 단자가 동일 평면 상에 제공된 기판이면 좋고, 테두리체가 접속되는 평면부 이외의 부분에 볼록부나 오목부가 제공되어 있어도 좋다.

Claims (16)

  1. 적어도 한쪽 주면에 단자를 갖는 기판 본체; 및
    상기 기판 본체의 상기 한쪽 주면에 접합되는 테두리체를 구비한 복합 기판으로서:
    상기 테두리체는,
    절연 재료로 이루어지고, 중앙에 관통 구멍을 갖고, 상기 기판 본체의 상기 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되는 테두리 부재; 및
    금속 박판의 절곡 가공에 의해 형성되고, 중간편의 양단에 각각 제 1 편과 제 2 편이 연속되는 복수의 접속 부재를 갖고;
    상기 복수의 접속 부재는,
    상기 테두리 부재에 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하도록 배치되고;
    상기 제 1 편이 상기 테두리 부재의 상기 기판 본체측에 노출되어 상기 기판 본체의 상기 한쪽 주면의 상기 단자에 접합되고;
    상기 제 2 편이 상기 테두리 부재의 상기 기판 본체와는 반대측에 노출되고;
    상기 제 1 편 및 상기 제 2 편은 상기 접속 부재가 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하는 방향으로 연장되고;
    상기 중간편이 상기 테두리 부재의 내부를 관통하고;
    상기 중간편의 상기 양단은 상기 제 1 편 및 상기 제 2 편의 상기 테두리 부 재의 상기 관통 구멍측의 단부에 각각 연속되는 것을 특징으로 하는 복합 기판.
  2. 제 1 항에 있어서,
    칩형상 전자 부품은 상기 테두리 형상 부재의 상기 관통 구멍 내에 배치되고, 상기 기판 본체의 상기 한쪽 주면에 탑재되어 있는 것을 특징으로 하는 복합 기판.
  3. 제 2 항에 있어서,
    상기 칩형상 전자 부품은 수지로 밀봉되고; 상기 수지는 상기 테두리체의 일부에 접착 또는 접촉되어 있는 것을 특징으로 하는 복합 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재는 금속 박판의 스탬핑 가공 및 절곡 가공에 의해 형성되고;
    상기 테두리체의 상기 테두리 부재는 금형 내에 상기 접속 부재가 되는 부분을 삽입한 상태로 형성된 수지인 것을 특징으로 하는 복합 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판 본체는 세라믹 기판인 것을 특징으로 하는 복합 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판 본체는 1050℃이하에서 소결되는 복수의 세라믹층을 적층해서 이루어지는 세라믹 다층 기판인 것을 특징으로 하는 복합 기판.
  7. 제 4 항에 있어서,
    상기 테두리체의 상기 접속 부재의 상기 금속 박판은 가요성을 갖는 것을 특징으로 하는 복합 기판.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 접속 부재의 두께는 50㎛이상, 또한 300㎛이하인 것을 특징으로 하는 복합 기판.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판 본체의 다른 쪽 주면에 칩형상 전자 부품이 탑재되어 있는 것을 특징으로 하는 복합 기판.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재는 상기 제 2 편의 선단이 상기 테두리 부재의 외주면까지 또는 상기 외주면보다도 외측까지 연장되어 있는 것을 특징으로 하는 복합 기판.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재는 상기 제 2 편의 선단측이 절곡되어 상기 테두리 부재의 외주면을 따라 연장되어 있는 것을 특징으로 하는 복합 기판.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재는 상기 제 1 편의 면적이 상기 제 2 편의 면적보다도 큰 것을 특징으로 하는 복합 기판.
  13. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재의 상기 제 1 편의 중심 위치는 상기 기판 본체의 상기 단자의 중심 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있는 것을 특징으로 하는 복합 기판.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재의 상기 제 1 편의 상기 테두리체의 상기 관통 구멍측의 내측 가장자리의 위치는 상기 기판 본체의 상기 단자의 상기 기판 본체의 중심측의 내측 가장자리의 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있는 것을 특징으로 하는 복합 기판.
  15. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 테두리체의 상기 접속 부재의 상기 제 1 편의 상기 테두리체의 상기 관통 구멍과는 반대측의 선단 가장자리의 위치는 상기 기판 본체의 상기 단자의 상기 기판 본체의 중심과는 반대측의 외측 가장자리의 위치보다도 상기 테두리체의 상기 관통 구멍측으로 벗어나 있는 것을 특징으로 하는 복합 기판.
  16. 적어도 한쪽 주면에 단자가 제공된 기판 본체와, 테두리체를 준비하는 제 1 공정; 및
    상기 기판 본체의 상기 한쪽 주면에 상기 테두리체를 접합하는 제 2 공정을 구비한 복합 기판의 제조 방법으로서:
    상기 제 1 공정에 있어서,
    상기 테두리체는,
    절연 재료로 이루어지고, 중앙에 관통 구멍을 갖고, 상기 기판 본체의 상기 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되는 테두리 부재; 및
    금속 박판의 절곡 가공에 의해 형성되고, 중간편의 양단에 각각 제 1 편과 제 2 편이 연속되는 복수의 접속 부재를 갖고;
    상기 복수의 접속 부재는,
    상기 테두리 부재에 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하도록 배치되고;
    상기 제 1 편 및 제 2 편이 상기 테두리 부재의 상기 관통 구멍의 주위로 연 장되는 상기 테두리 부재의 양 주면에 각각 노출되고;
    상기 제 1 편 및 상기 제 2 편은 상기 접속 부재가 상기 테두리 부재의 상기 관통 구멍을 통해서 대향하는 방향으로 연장되고;
    상기 중간편이 상기 테두리 부재의 내부를 관통하고;
    상기 중간편의 상기 양단에 상기 제 1 편 및 상기 제 2 편의 상기 테두리 부재의 상기 관통 구멍측의 단부가 각각 연속되고;
    상기 제 2 공정에 있어서,
    상기 테두리체는,
    상기 기판 본체의 한쪽 주면의 주변부를 따라 테두리 형상으로 연장되도록 배치되고;
    상기 테두리체의 상기 접속 부재의 상기 제 1 편이 상기 기판 본체의 상기 한쪽 주면에 제공된 상기 단자에 접합되는 것을 특징으로 하는 복합 기판의 제조 방법.
KR1020087019617A 2006-03-29 2006-09-28 복합 기판 및 복합 기판의 제조 방법 KR101019067B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00091960 2006-03-29
JP2006091960 2006-03-29

Publications (2)

Publication Number Publication Date
KR20080083359A true KR20080083359A (ko) 2008-09-17
KR101019067B1 KR101019067B1 (ko) 2011-03-07

Family

ID=38540923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087019617A KR101019067B1 (ko) 2006-03-29 2006-09-28 복합 기판 및 복합 기판의 제조 방법

Country Status (5)

Country Link
US (1) US7851708B2 (ko)
JP (1) JP4873005B2 (ko)
KR (1) KR101019067B1 (ko)
DE (1) DE112006003809T5 (ko)
WO (1) WO2007110985A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153918A1 (ko) * 2022-02-08 2023-08-17 삼성전자 주식회사 기판 조립체를 포함하는 전자 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5230997B2 (ja) * 2007-11-26 2013-07-10 新光電気工業株式会社 半導体装置
US8030752B2 (en) * 2007-12-18 2011-10-04 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing semiconductor package and semiconductor plastic package using the same
EP2416355B1 (en) * 2009-04-02 2016-12-21 Murata Manufacturing Co., Ltd. Circuit board
CN101692441B (zh) * 2009-04-16 2012-04-11 旭丽电子(广州)有限公司 一种印刷电路板封装结构
WO2011030542A2 (ja) * 2009-09-11 2011-03-17 株式会社村田製作所 電子部品モジュールおよびその製造方法
JP5529494B2 (ja) * 2009-10-26 2014-06-25 株式会社三井ハイテック リードフレーム
DE102010026312B4 (de) * 2010-07-06 2022-10-20 Phoenix Contact Gmbh & Co. Kg Anschlusskontakt und Verfahren zur Herstellung von Anschlusskontakten
GB2499850B (en) * 2012-03-02 2014-07-09 Novalia Ltd Circuit board assembly
JP5889718B2 (ja) * 2012-05-30 2016-03-22 アルプス電気株式会社 電子部品の実装構造体及び入力装置、ならびに、前記実装構造体の製造方法
WO2014128795A1 (ja) * 2013-02-22 2014-08-28 パナソニック株式会社 電子部品パッケージ
JP2014179472A (ja) 2013-03-15 2014-09-25 Murata Mfg Co Ltd モジュールおよびその製造方法
JPWO2016047004A1 (ja) * 2014-09-25 2017-08-31 日本電気株式会社 電気回路システム、アンテナシステムおよび回路シールドケース
KR102029495B1 (ko) * 2014-10-15 2019-10-07 삼성전기주식회사 칩 전자부품 및 그 실장 기판
US9190367B1 (en) * 2014-10-22 2015-11-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
WO2017119248A1 (ja) * 2016-01-07 2017-07-13 株式会社村田製作所 多層基板、電子機器及び多層基板の製造方法
US9761535B1 (en) * 2016-06-27 2017-09-12 Nanya Technology Corporation Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same
KR102400748B1 (ko) * 2017-09-12 2022-05-24 삼성전자 주식회사 인터포저를 포함하는 전자 장치
KR102259995B1 (ko) * 2017-10-30 2021-06-02 니뽄 도쿠슈 도교 가부시키가이샤 전극 매설 부재
US10910233B2 (en) * 2018-04-11 2021-02-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216314A (ja) 1993-01-14 1994-08-05 Matsushita Electric Works Ltd 半導体装置
JPH0750357A (ja) 1993-08-06 1995-02-21 Fujitsu General Ltd 面実装ハイブリッドｉｃ
JPH09148743A (ja) * 1995-11-20 1997-06-06 Mitsubishi Gas Chem Co Inc セラミックス／プラスチックスハイブリッド多層プリント板の製造方法
JP2000101348A (ja) * 1998-09-17 2000-04-07 Toyo Commun Equip Co Ltd 電子部品用パッケージ
JP2001339137A (ja) 2000-05-30 2001-12-07 Alps Electric Co Ltd 面実装型電子回路ユニット
JP2004289193A (ja) * 2003-01-27 2004-10-14 Kyocera Corp 撮像装置
JP2005328009A (ja) 2004-05-17 2005-11-24 Sumitomo Electric Fine Polymer Inc チップパッケージ、該チップパッケージの製造方法およびチップ実装基板
JP4258432B2 (ja) * 2004-05-21 2009-04-30 パナソニック株式会社 基板接合部材ならびにそれを用いた三次元接続構造体
CN1906758B (zh) * 2004-09-08 2010-05-05 株式会社村田制作所 复合陶瓷基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153918A1 (ko) * 2022-02-08 2023-08-17 삼성전자 주식회사 기판 조립체를 포함하는 전자 장치

Also Published As

Publication number Publication date
KR101019067B1 (ko) 2011-03-07
JPWO2007110985A1 (ja) 2009-08-06
WO2007110985A1 (ja) 2007-10-04
JP4873005B2 (ja) 2012-02-08
US7851708B2 (en) 2010-12-14
DE112006003809T5 (de) 2009-02-12
US20080289853A1 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
KR101019067B1 (ko) 복합 기판 및 복합 기판의 제조 방법
JP4821849B2 (ja) 複合基板及び複合基板の製造方法
KR100600683B1 (ko) 반도체 장치 및 그 제조 방법
US9967972B2 (en) Circuit board having an asymmetric layer structure
JP3838331B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US5612259A (en) Method for manufacturing a semiconductor device wherein a semiconductor chip is mounted on a lead frame
JP4957163B2 (ja) 複合部品
US10306750B2 (en) Circuit board and method for manufacturing a circuit board
KR100952171B1 (ko) 회로 모듈 및 이 회로 모듈을 사용한 회로 장치
WO2008001641A1 (fr) Substrat d&#39;interconnexion et structure de montage de circuits électroniques
KR101994715B1 (ko) 전자 소자 모듈 제조 방법
KR20060110331A (ko) 복합 세라믹 기판
US20080293189A1 (en) Method of manufacturing chip integrated substrate
US20050280018A1 (en) Light-emitting diode
JP4725817B2 (ja) 複合基板の製造方法
US20100327044A1 (en) Method for manufacturing electronic component module
JP4788581B2 (ja) 複合基板
US7661964B2 (en) Connecting parts and multilayer wiring board
JP4667154B2 (ja) 配線基板、電気素子装置並びに複合基板
JP5109361B2 (ja) 複合基板
US20010017425A1 (en) Mounting structure of semiconductor device and mounting method thereof
JP2008109340A (ja) 複合部品
JP2009218390A (ja) 半導体装置およびその製造方法
JP2004146540A (ja) 接続型回路基板ならびに製造方法
JP2007059774A (ja) 半導体チップ実装用部材およびその製造方法と半導体チップ実装用回路基板およびこれを用いた半導体チップ実装構造

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160212

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170217

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200213

Year of fee payment: 10