KR20080074724A - 불균일 다중양자우물을 구비한 에피구조 및 방법 - Google Patents

불균일 다중양자우물을 구비한 에피구조 및 방법 Download PDF

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짜이 쫑-리앙
쳉 치-칭
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후가 옵토테크 인크.
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Abstract

기판 상에 형성된 제1 반도체 도전층, 다중양자우물(MQW)을 구비한 상기 제1 반도체 도전층 상에 형성된 활성층, 및 상기 활성층 상에 형성된 제2 반도체 도전층을 포함하며, 하나 이상의 헤테로 재료에 의해 형성된 다수의 입자는 불균일 다중양자우물의 형성을 위해 상기 제1 반도체 도전층과 상기 활성층 사이에 산개되는 것을 특징으로 하는 에피구조.
다중양자우물, 반도체, 기판, 전극, 투명층, 질화물

Description

불균일 다중양자우물을 구비한 에피구조 및 방법{EPI-STRUCTURE WITH UNEVEN MULTI-QUANTUM WELL AND THE METHOD THEREOF}
본 발명은 발광 장치의 에피구조(epi-structure)에 관한 것으로, 특히 발광 장치에 적용된 다수의 불균일 다중양자우물(multiple quantum well)(MQW)을 구비한 에피구조에 관한 것이다.
광은 발광 장치(LED: Light-Emitting Device)의 활성층(active layer)에 의해 모든 방향으로 발산되며, LED의 효율은 아래의 식에 의해 획득될 수 있다.
Eeff=Ei(내부)*Ee(외부)
여기서, Ei는 활성층의 내부 효율을 의미하고 Ee는 외부 효율을 의미한다.
LED의 통상적인 효율 개선은 외부 효율의 개선에 초점을 맞추고 있으며, 예를 들어 미국 공개 특허 공보 US20050082562A1호의 도 1A, 미국 공개 특허 공보 US20050277218A1호의 도 1B, 미국 공개 특허 공보 US20040104672호의 도 1C, 미국 특허 공보 US6900473호 및 미국 특허 공보 US67777871호의 도 1D가 있다. 전술한 개선은 칩 내의 광이 전반사(total reflection)하는 것을 방지하기 위해 LED의 외 부 측면 상에 불균일 표면(에칭에 의해)을 형성함으로써 LED의 표면에 초점을 맞추고 있으며, 이로 인해 외부 효율(Ee)을 향상시킨다. 따라서, Ee는 물리적 한계인 80%까지 도달되도록 향상된다.
통상적으로, 내부 활성층의 Ei는 약 40%에 도달된다. LED의 전체 효율(Eeff)은 Ei를 개선함으로써 향상될 수 있다. 따라서, 본 발명은 불균일 다중양자우물을 구비한 LED의 활성층을 제공한다. 불균일 MQW의 체적 면적(volumetric area)은 기존의 평탄한 MQW에 비해 크며, 이는 내부 활성층의 Ei를 개선할 수 있으며 나아가 LED의 전체 효율(Eeff)을 개선할 수 있다.
전술한 과제를 해결하기 위해, 본 발명은 불균일 다중양자우물(불균일 MQW)을 구비한 에피구조 및 그 제조방법(formation)을 제공한다. 불균일 MQW의 체적 면적은 기존의 평탄한 MQW에 비해 크며, 이는 내부 활성층의 Ei를 개선할 수 있으며 나아가 LED의 전체 효율(Eeff)을 개선할 수 있다.
본 발명의 목적 중 하나는 LED의 효율을 개선하기 위해 불균일 다중양자우물(불균일 MQW)을 구비한 에피구조 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 더 향상된 빔 패턴을 형성하는 불균일 다중양자우물(불균일 MQW)을 구비한 에피구조를 제공하는 것이다.
따라서, 본 발명은 기판 상에 형성된 제1 반도체 도전층; 상기 제1 반도체 도전층 상에 형성된 다중양자우물을 구비한 활성층; 및 상기 활성층 상에 형성된 제2 반도체 도전층을 포함하며, 하나 이상의 헤테로 재료(hetero-material)로 제조된 다수의 입자가 제1 반도체 도전층과 활성층 사이에 산개되어 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 발광 장치에 적용된 에피구조를 제공한다.
또한, 본 발명은 기판의 제1 표면 상에 형성된 제1 전극; 상기 기판의 제1 전극 상에 형성된 제1 반도체 도전층; 상기 제1 반도체 도전층 상에 형성된 다중양 자우물을 구비한 활성층; 상기 활성층 상에 형성된 제2 반도체 도전층; 상기 제2 반도체 도전층 상에 형성된 투명 도전층; 및 상기 투명 도전층 상에 형성된 제2 전극을 포함하며, 하나 이상의 헤테로 재료로 제조된 다수의 입자가 제1 반도체 도전층과 활성층 사이에 산개되어 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 발광 장치를 제공한다.
또한, 본 발명은 기판 상에 형성된 반도체 도전층; 및 상기 반도체 도전층 상에 형성된 다중양자우물을 포함하며, 하나 이상의 헤테로 재료로 제조된 다수의 입자가 제1 반도체 도전층과 활성층 사이에 산개되어 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 다중양자우물을 구비한 에피구조를 제공한다.
또한, 본 발명은 기판을 제공하는 단계; 상기 기판 상에 제1 반도체 도전층을 형성하는 단계; 상기 제1 반도체 도전층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 제2 반도체 도전층을 형성하는 단계를 포함하며, 상기 활성층은 다수의 다중양자우물을 구비하고, 하나 이상의 헤테로 재료로 제조된 다수의 입자가 제1 반도체 도전층과 활성층 사이에 산개되어 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 발광 장치에 적용된 에피방법을 제공한다.
본 발명에 따르면, 내부 활성층의 Ei를 개선할 수 있으며 나아가 LED의 전체 효율(Eeff)을 개선할 수 있다.
본 발명에 따르면, LED의 효율을 개선하기 위해 불균일 다중양자우물을 구비한 에피구조를 제공할 수 있다.
본 발명에 따르면, 보다 향상된 빔 패턴을 형성하는 불균일 다중양자우물을 구비한 에피구조를 제공할 수 있다.
본 발명은 불균일 다중양자우물(불균일 MQW)을 구비한 에피구조 및 그 제조방법(formation)을 제공한다. 이하, 본 발명의 이해를 돕기 위해 구체적인 에피구조 및 그 제조방법을 기술한다. 분명하게도, 본 발명은 에피구조의 실시예에 제한되지 않는 반면에, 본 발명의 바람직한 실시예는 아래와 같이 설명된다. 게다가, 본 발명은 다른 실시예에도 적용될 수 있으며, 언급된 실시예에만 한정되지 않는다.
아래의 문단은 다수의 불균일 표면을 구비한 다중양자우물 에피구조 및 본 발명의 불균일 다중양자우물을 구비한 발광 장치용 에피구조를 나타낸다. 다음으로, 본 발명의 고휘도 발광 장치용 제조방법이 기재된다. 아울러, 본 발명에 있어서, 질화물 반도체 성장의 형성 방법은 유기금속 기상성장법(MOVPE: Metal Organic Vapor Phase Epitaxial), 수소화물 기상성장법(HVPE: Hydride Vapor Phase Epitaxy), 분자빔 기상성장법(MBE: Molecular Beam Epitaxy), 유기금속 화학증착법(MOCVD: Metal Organic Chemical Vapor Deposition) 또는 2단계 유기금속 화학증착법(two-step MOCVD)과 같은 유사한 기상법일 수 있다. 따라서, 본 발명의 경우에, 질화물 반도체 성장의 형성 방법은 이에만 한정되지 않으며, 본 발명의 에피구 조를 갖는 구조 또는 방법은 본 발명의 청구 범위에 포함된다.
먼저, 도 2는 본 발명에 따른 다수의 불균일 표면을 구비한 에피구조를 나타내는 단면도이다. 도 2에 도시된 바와 같이, 에피구조는 사파이어(C, M, R 또는 A 표면)으로 제조된 기판(10)과 같은 기판(10)을 포함하며, MOVPE의 반응기 내에 설정된다. 이어서, 반도체 도전층(20)이 기판(10) 상에 형성되며, 상기 반도체 도전층은 예를 들어 III-V족 재료 화합물(III-V 화합물 반도체층), 특히 GaN와 같이 질화물 계열 질화물 반도체 도전층으로 형성된다. 다음으로, 하나 이상의 종류의 헤테로 재료로 제조된 다수의 입자들이 MOVPE의 반응기에 첨가된다. 헤테로 재료로 된 다수의 입자들이 질화물 반도체 도전층(20) 상에 임의적으로 산포(散布)된다. 질화물 반도체 도전층(20)의 재료와 다르기만 하면, 첨가된 헤테로 재료의 종류에는 제한이 없다는 점을 주목해야 한다. 예를 들어, 질화물 반도체 도전층(20)이 GaN 재료로 제조되는 경우에, 상기 헤테로 재료는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)을 포함하는 주기율표의 III족; 또는 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi)를 포함하는 V족; 또는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 및 라듐(Ra)을 포함하는 II족; 또는 산소(O), 황(S), 셀레늄(Se), 텔루르(Te) 및 폴로늄(Po)을 포함하는 VI족; 또는 III-V족 화합물; II-VI족 화합물; 또는 II-V족 화합물(예를 들어 Mg3N2); 또는 질화규소(SiNx)일 수 있다.
다음으로, 다중양자우물(MQW)의 성장이 시행된다. 다중양자우물의 성장 이전 에, 질화물 반도체 도전층(20) 상의 일부 위치가 첨가된 헤테로 재료에 의해 가려지며, 그 결과 상기 위치는 다중양자우물의 성장 중에 상기 다중양자우물의 성장을 막거나 또는 상기 다중양자우물의 성장률을 낮춘다. 전술한 조건 하에서, 불균일부(31)와 같은 공동이 헤테로 재료가 존재하는 위치에서 형성되어 있다. 다수의 불균일부(31)는 해변의 모래 언덕의 영역과 유사하며, 도 6의 SEM에 도시된 바와 같이 다수의 불균일부는 개별적인 높이와 너비를 가지며 서로 연결되지 않을 수 있다. 본 발명에 있어서, 불균일 다중양자우물 중 어느 하나는 3:1 내지 1:10 사이의 범위의 너비 대 높이 비율을 갖는 단면을 구비하고, 0.5 내지 50 나노미터 범위의 표면거칠기(Ra)를 갖는다. 바람직하게는, 표면거칠기(Ra)는 도 7의 AFM에 도시된 바와 같이 30 내지 40 나노미터 사이의 범위 내에 존재한다.
아울러, 기판(10)의 경우에는, C 표면, M 표면, R 표면 또는 A 표면의 사파이어에 더하여, 예를 들어 SiC(6H, 4H, 3C 함유), GaAs, AlN, GaN, GaP, Si, ZnO, MgO, LAO, LGO, 유리 재료 또는 GaN 등과 같은 스피넬(MgAl2O4)계 절연 기판으로 제조될 수 있다. 질화물 반도체 도전층(20)은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN 그룹으로부터 선택된 재료로 제조될 수 있다. 불균일 다중양자우물(30)은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN 그룹으로부터 선택된 재료로 제조된다.
다음으로, 도 3은 본 발명에 따른 발광 장치에 적용된 불균일 다중양자우물을 구비한 에피구조를 나타내는 단면도이다. 도 3에 도시된 바와 같이, 에피구조는 기판(10), 상기 기판(10) 상에 형성된 제1 반도체 도전층(20) 및 상기 제1 반도체 도전층(20) 상에 형성된 활성층(30)을 포함한다. 상기 활성층(30)은 불균일 다중양자우물을 갖도록 형성된다. 본 발명에 있어서, 불균일 다중양자우물을 구비한 활성층(30)은 도 2에 도시된 활성층과 동일하다. 다시 말해서, 다수의 헤테로 재료로 제조된 다수의 입자는 불균일 다중양자우물(30)을 형성하기 위해 제1 반도체 도전층(20) 상에 산포된다. 따라서, 본 발명에 있어서, 제1 반도체 도전층(20) 또는 불균일 다중양자우물을 구비한 활성층 또는 이 둘 모두는 하나 이상의 헤테로 재료(미도시)로 제조된다. 다음으로, 제2 반도체 도전층(40)이 활성층(30) 상에서 형성된다. 물론, 발광 장치를 형성하는 일반적인 구조에 있어서, N형 반도체 도전층과 P형 반도체 도전층이 활성층의 상단 및 하단 표면에 형성되어, 상기 N형 반도체 도전층의 전자와 상기 P형 반도체 도전층의 정공이 편향되고 이어서 발광을 위한 재조합용 활성층으로 구동된다. 따라서, 본 발명의 발광 장치의 에피구조, 제1 반도체 도전층(20) 또는 제2 반도체 도전층(40)이 N형 반도체 도전층 및 P형 반도체 도전층으로 제한되지 않는다. 발광 장치의 통상적인 구조를 형성 가능하게 하는 임의의 재료는 본 발명에서 사용될 수 있으며, 예를 들어 P형 반도체 도전층의 제1 반도체 도전층(20)과 관련된 N형 반도체 도전층의 제2 반도체 도전층(40)이다. 한편, 본 발명의 발광 장치의 에피구조는 발광 다이오드(LED), LASER 또는 VCSEL의 통상적인 에피구조에 적용된다.
이와 유사하게, 본 발명의 도 3의 실시예에 있어서, 주 표면으로서 C 표면, M 표면 R 표면 또는 A 표면의 사파이어 이외에, 기판(10)이 스피넬(MgAl2O4), SiC(6H, 4H, 3C 함유), GaAs, AlN, GaP. Si, ZnO, MgO, LAO, LGO 또는 유리 재료 또는 GaN 등과 같은 절연 재료로 제조될 수 있다. 제1 질화물 반도체 도전층(20) 또는 제2 질화물 반도체 도전층(40)은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN 등을 포함하는 그룹으로부터 선택된 재료로 제조된다. 불균일 다중양자우물(30)은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN을 포함하는 그룹으로부터 선택된 재료로 제조된다. 뿐만 아니라, 예시적인 불균일 다중양자우물(30)은 3 대 1 내지 1대 10 사이 범위의 너비 대 높이 비율을 갖는 단면을 구비하고 0.5 내지 50 나노미터 사이 범위의 표면거칠기(Ra)를 구비한다. 바람직하게는, 표면거칠기(Ra)가 30 내지 40 나노미터 사이의 범위에 있다.
본 발명의 불균일 다중양자우물을 구비한 발광 장치의 에피구조는 MQW을 구비한 활성층(30)을 형성하기 위한 서로 다른 비율의 화합물 재료를 통해 서로 다른 광을 발산할 수 있다. 발산된 광은 자외선, 가시광선 및 적외선을 포함한다. 예를 들어, 활성층(30)을 형성하기 위한 화합물 재료가 인(P) 혹은 비소(As) 화합물 또는 인을 함유한 비화물(phosphorus arsenide)에 첨가되는 경우에, 적외선, 적색 광 또는 황색 광이 발광될 수 있다. 활성층(30)을 형성하기 위한 화합물 재료가 질소(N)에 첨가되는 경우에, 자외선, 청색 광 또는 녹색 광이 발광될 수 있다.
도 4는 본 발명에 따른 불균일 다중양자우물을 구비한 발광 장치를 도시하는 단면도이다. 실시예에 있어서, 발광 장치의 구조는 전술한 실시예와 유사하며 편의상 도시되지 않는다.
먼저, 기판(10)은 수소가 충진되는 MOVPE의 반응기 내에 배치되며, 상기 기 판(10)의 온도는 기판(1)을 세정하기 위해 1050℃로 상승다. 이어서, 반응기의 온도가 1050℃에서 유지되며, TMG 가스, 암모니아 및 실란 주입 가스(siliane-implanting gas)를 함유한 혼합 가스가 기판(1) 상에 제1 질화물 반도체 도전층(20)을 형성하기 위해 반응기로 통과된다. 제1 질화물 반도체 도전층(20)이 n-GaN 반도체 도전층인 경우에, 그 Si 불순물 농도가 2×1016/㎤ 내지 8×1021/㎤사이이며, n-GaN 반도체 도전층의 성장 두께는 약 1.5 내지 3㎛이다. 제1 질화물 반도체 도전층(20)은, 예를 들어 상기 제1 질화물 반도체 도전층(20)이 InAlGaN 재료로 제조되는 경우에 질화물 재료로 제조된 반도체 도전층일 수 있으며, 이는 InxAlyGa1 -x-yN(0□x, 0□y, x+y□1)으로 해석될 수 있으며, 그 내용은 이에 한정되지 않는다. 하지만, 더 적은 결정 결함을 갖는 질화물 반도체층을 얻기 위해, y 값은 0.15 내지 0.2일 수 있다. 뿐만 아니라, 제1 질화물 반도체 도전층(20)의 두께는 이에 한정되지 않는다. n-전극층의 형성을 위해, 제1 질화물 반도체 도전층(20)의 두게는 바람직하게 1㎛ 이상이다. 아울러, 질화물 반도체의 미세결정 감소(crystallite degradation)를 방지하기 위해, 질화물 반도체의 N형 불순물 농도가 1×1017/㎤ 내지 5×1021/㎤사이인 것이 바람직하다.
다음으로, 반응기의 온도는 1050℃로 유지되고, 하나 이상의 헤테로 재료로 제조된 다수의 입자는 첨가된 헤테로 재료로 제조된 상기 입자를 제1 질화물 반도체 도전층(20) 상에 임의로 산개하기 위해 반응기 내부로 첨가된다. 첨가된 입자의 헤테로 재료는, 예를 들어 질화물 반도체 도전층(20)이 GaN 재료로 제조되는 경우에 제1 질화물 반도체 도전층(20)의 헤테로 재료와 상이하며, 상기 헤테로 재료는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)을 포함하는 주기율표의 III족; 또는 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi)를 포함하는 주기율표의 V족; 또는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 및 라듐(Ra)을 포함하는 주기율표의 II족; 또는 산소(O), 황(S), 셀레늄(Se), 텔루르(Te) 및 폴로늄(Po)을 포함하는 주기율표의 VI족; 또는 III-V족 화합물; II-VI족 화합물; 또는 II-V족 화합물(예를 들어 Mg3N2) 또는 질화규소(SiNx) 또는 질화아연(Zn3N2) 등일 수 있다.
헤테로 재료로 제조된 입자가 제1 질화물 반도체 도전층(20) 상에 산포된 이후에, 질화물 반도체 도전층은 주입 없이 장벽층(barrier)을 위해 구성된 약 100 내지 200 옹스트롬으로 성장한다. 이어서, 온도가 약 800℃에서 유지되며, TMG, TMI 및 암모니아가 약 20 내지 30 옹스트롬의 두께로 주입 없이 질화물 반도체 도전층을 형성하기 위해 반응기 내로 유입하며, 예를 들어 In0 .4Ga0 .6N의 벽층이다. 이어서, 다중양자우물의 구조는, 예를 들어 5개의 장벽층과 4개의 벽층과 같이 방벽층과 벽층의 순서로 형성함으로써 적층된다. 따라서, 다중양자우물을 구비한 활성층(30)은 도 8의 SEM에 도시된 바와 같이 1120 옹스트롬의 두께로 성장한다. 아울러, 활성층(30)이 장벽층으로부터 적층되지만, 적층 순서는 하나의 벽층으로부터 시작되어 다른 벽층에서 중지되거나, 또는 하나의 벽층으로부터 시작되어 하나의 장벽층에서 중지되거나, 또는 하나의 장벽층에서 시작되어 하나의 벽층에서 중단될 수 있으며, 이에 한정되지는 않는다. 일 벽층의 두께는 100 옹스트롬 이하, 보다 낫게는 70 옹스트롬 이하, 및 바람직하게는 50 옹스트롬 이하이다. 아울러, 장벽층의 두께는 300 옹스트롬 이하, 보다 낫게는 250 옹스트롬 이하, 및 바람직하게는 200 옹스트롬 이하이다.
다중양자우물을 구비한 활성층(30)의 성장 전에, 질화물 반도체 도전층(20) 상의 일부 위치는 첨가된 헤테로 재료로 가려지며, 그 결과 상기 외치는 다중양자우물의 성장을 막거나 또는 다중양자우물의 성장 중에 상기 다중양자우물의 성장률을 감소시킨다. 전술한 상황 하에서, 예를 들어 불균일부(31)와 같은 공동은 헤테로 재료가 존재하는 위치 상에서 형성된다. 다수의 불균일부(31)는 해변의 모래 언덕 지역과 유사하며, 도 7의 SEM에 도시된 바와 같이 다수의 불균일부는 개별적인 높이와 너비를 가지며 서로 연결되지 않을 수 있다. 본 발명에 있어서, 불균일 다중양자우물 중 어느 하나는 3 대 1 내지 1 대 10 사이의 범위의 너비 대 높이 비율을 갖는 단면을 구비하고, 0.5 내지 50 나노미터 범위의 표면거칠기(Ra)를 갖는다. 바람직하게는, 표면거칠기(Ra)는 도 8의 AFM에 도시된 바와 같이 30 내지 40 나노미터 사이의 범위 내에 존재한다.
이어서, 반응기의 온도는 1050℃로 유지되며, TMG, 암모니아 Cp2Mg는 P형 질소 화합물의 제2 질화물 반도체 전도층(40)을 형성하기 위해 반응기 내로 진입한다. 제2 질화물 반도체 전도층(40)은 Mg과 같이 1 내지 3×1020/㎤사이의 이중 임플 란트 농도를 가지며 상기 제2 질화물 반도체 전도층(40)의 두께는 약 600 내지 1000 옹스트롬이다. 실시예에 있어서, 제2 질화물 반도체 전도층(40)은 GaN 또는 InxAlyGa1-x-yN(0□x, 0□y, x+y□1), 그러나 조성은 이에 한정되지 않는다. 하지만, 한층 적은 결정 결함과 P형 전극 상의 우수한 옴 접촉을 갖는 질화물 반도체층을 획득하기 위해, GaN이 바람직하게 채택된다.
제2 질화물 반도체 전도층(40)이 형성된 이후에, 반응기가 냉각되고 에피구조가 반응기 외부로 정선된다. 특정 형상의 패턴은 제2 질화물 반도체 도전층(40)의 표면 상으로 이송된다. 이어서, 에칭 단계가 RIE의 장치 내에서 수행된다. 에칭 단계 이후에, 투명 도전층(50)이 제2 질화물 반도체 도전층(40) 위에서 형성된다. 투명 도전층(50)의 두게는 약 100 내지 500 옹스트롬이며, 상기 투명 도전층(50)의 재료는 TiN, NiO/Au, Ta/Au, TiWN, NiAu 합금 또는 ITO, 크롬 주석 산화물, 안티몬 주석 산화물(ATO), 아연 알루미늄 산화물 및 아연 주석 산화물 등일 수 있다. 이어서, 0.2 내지 0.5㎛의 두께를 구비한 제2 전극(60)이 투명 도전층(50) 상에서 형성된다. 제2 질화물 반도체 도전층(40)이 P형 질화물 반도체 도전층이므로, 제2 전극(60)의 재료는 Au/Ge/Ni 합금으로 제조될 수 있다. 이어서, 제1 전극(70)이 기판(10) 상에서 형성되며, 그 재료는 Au/Ge/Ni 합금 또는 W/Al 합금일 수 있다. 물리적 LED 장치는 전술한 방법에 의해 형성되며 발광 장치용 전극의 공지된 방법은 편의상 기재되지 않는다.
본 발명의 LED 장치는 질화물로 제조된 활성층(30)을 이용하며 청색 광 또는 녹색 광 또는 자외선을 발산할 수 있다. 아울러, 본 발명의 불균일 다중양자우물을 구비한 발광 장치는 다중양자우물을 구비한 활성층(30)을 형성하기 위한 서로 다른 비율의 화합물 재료에 따라 서로 다른 광을 발산할 수 있으며, 예를 들어 활성층(30)용 화합물은 적색 광 또는 황색 광 또는 적외선을 발산하기 위해 인(P) 또는 비화물 또는 인을 함유한 비화물이 첨가된다.
뿐만 아니라, 기존의 LED 장치의 경우에, 발광 장치의 에피구조의 형성 이후에, 제2 질화물 반도체 도전층(40), 활성층(30) 및 제1 질화물 반도체 도전층(20)의 일부 부분이 발광 장치의 부분 에피택시층을 에칭함으로써 제거되며, 이어서 투명층(50), 전극(60) 및 전극(70)이 도 5에 도시된 바와 같이 각각 형성된다. 도 5의 발광 장치는 도 4의 발광 장치와 유사하며 공지된 차이점은 편의상 기재되지 않는다.
물론, 전술한 실시예의 설명에 따르면, 본 발명을 개조하거나 변형할 수 있다. 따라서, 특허청구범위의 추가를 이해할 필요가 있다. 전술한 발명의 상세한 설명에 더하여, 본 발명은 다른 실시예에도 광범위하게 적용될 수 있다. 본 발명이 그 바람직한 실시예를 참조하여 설명되었으나, 청구된 바와 같이 본 발명의 범위 및 사상을 벗어나지 않은 채 다른 변형 및 개조를 할 수 있음을 이해할 것이다.
도 1A, 도 1B, 도 1C 및 도 1D는 기존의 LED를 나타내는 도면이다.
도 2는 본 발명에 따른 불균일 다중양자우물을 구비한 발광 장치의 에피구조를 나타내는 단면도이다.
도 3은 본 발명에 따른 불균일 다중양자우물을 구비한 발광 장치의 에피구조를 나타내는 단면도이다.
도 4는 본 발명에 따른 발광 장치를 나타내는 단면도이다.
도 5는 본 발명에 따른 다른 발광 장치를 나타내는 단면도이다.
도 6은 본 발명에 따른 불균일 다중양자우물의 SEM 도면이다.
도 7은 본 발명에 따른 불균일 다중양자우물의 AFM 도면이다.
도 8은 본 발명에 따른 불균일 다중양자우물의 SEM 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판
20: 반도체 도전층
30: 활성층
40: 도전층
50: 투명 도전층
<도면의 번역>
[도 1A] 내지 [도 1D]
Prior Art: 종래기술
[도 2]
Semiconductor Layer: 반도체 층
Substrate: 기판
[도 3]
Semiconductor Layer: 반도체 층
Substrate: 기판
[도 4]
Electrode: 전극
Transparent Layer: 투명층
Semiconductor Layer: 반도체 층
Substrate: 기판
[도 5]
Electrode: 전극
Transparent Layer: 투명층
Semiconductor Layer: 반도체 층
Substrate: 기판

Claims (14)

  1. 발광장치에 적용된 에피구조로서,
    기판;
    상기 기판 상에 형성된 제1 반도체 도전층;
    상기 제1 반도체 도전층 상에 형성된 활성층으로서, 상기 활성층은 다수의 불균일 다중양자우물을 구비하는 활성층; 및
    상기 활성층 상에 형성된 제2 반도체 도전층을 포함하며;
    최소한 하나의 헤테로 재료로 제조된 다수의 입자는 상기 제1 반도체 도전층과 상기 활성층 사이에 산재되어 상기 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 발광장치에 적용된 에피구조.
  2. 제1항에 있어서,
    상기 제1 반도체 도전층은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 에피구조.
  3. 제1항에 있어서,
    상기 다중양자우물은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 에피구조.
  4. 제1항에 있어서,
    상기 제2 반도체 도전층은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 에피구조.
  5. 제1항에 있어서,
    헤테로 재료로 제조된 상기 입자는 제1 반도체 도전층과 상이한 헤테로 재료를 포함하는 것을 특징으로 하는 에피구조.
  6. 제1항에 있어서,
    헤테로 재료로 제조된 상기 입자는 II족, III족, V족, VI족, III-V족 화합물, II-V족 화합물 및 II-VI족 화합물을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 에피구조.
  7. 발광장치로서,
    제1 전극;
    상기 제1 전극 상에 형성된 기판;
    상기 기판 상에 형성된 제1 반도체 도전층;
    상기 제1 반도체 도전층 상에 형성된 활성층으로서, 상기 활성층은 다수의 불균일 다중양자우물을 구비하는 활성층;
    상기 활성층 상에 형성된 제2 반도체 도전층;
    상기 제2 반도체 도전층 상에 형성된 투명 도전층; 및
    상기 투명 도전층에 형성된 제2 전극을 포함하며;
    하나 이상의 헤테로 재료로 제조된 다수의 입자는 상기 제1 반도체 도전층과 상기 활성층 사이에 산재되어 상기 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 발광장치.
  8. 제7항에 있어서,
    다중양자우물은 AlN, GaN, InN, AlGaN, InGaN 및 InAlGaN을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 발광 장치.
  9. 제7항에 있어서,
    헤테로 재료로 제조된 입자는 제1 반도체 도전층과 상이한 헤테로 재료를 포함하는 것을 특징으로 하는 발광 장치.
  10. 제16항에 있어서,
    헤테로 재료로 제조된 입자는 II족, III족, V족, VI족, III-V족 화합물, II-V족 화합물 및 II-VI족 화합물을 포함한 그룹으로부터 선택된 재료로 제조되는 것을 특징으로 하는 발광 장치.
  11. 제7항에 있어서,
    불균일 다중양자우물은 질화물 재료로 제조되는 것을 특징으로 하는 발광 장치.
  12. 제7항에 있어서,
    불균일 다중양자우물은 인화물, 비화물 또는 인을 함유한 비화물 재료인 것을 특징으로 하는 발광 장치.
  13. 다중양자우물의 에피구조를 형성하기 위해 기판 상에 형성된 반도체 도전층과 상기 반도체 도전층 상에 형성된 다중양자우물층을 포함하는, 다수의 불균일 다중양자우물을 구비한 에피구조로서,
    상기 에피구조의 특징은:
    하나 이상의 헤테로 재료가 상기 제1 반도체 도전층과 상기 다중양자우물층 사이에서 산재되어 불균일 다중양자우물의 형성을 위해 구성되는 것을 특징으로 하는 에피구조.
  14. 제13항에 있어서,
    불균일 다중양자우물은 질화물 재료로 제조되는 것을 특징으로 하는 에피구조.
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