KR20080069531A - Ｉｉｉ-ｖ족 화합물 반도체 기판의 제조 방법 - Google Patents

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나오키 마츠모토
다카유키 니시우라
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 III-V족 화합물 반도체 기판의 PL 강도를 향상시킬 수 있는 III-V족 화합물 반도체 기판의 제조 방법을 제공하는 것을 목적으로 한다.
이 III-V족 화합물 반도체 기판의 제조 방법에서는, 우선, 웨이퍼(3)의 표면(3a)을 연마한다(연마 공정). 다음에, 웨이퍼(3)의 표면(3a)을 세정한다(제1 세정 공정 S7). 다음에, 할로겐을 함유한 가스를 이용하여 웨이퍼(3)를 얹어놓기 위한 척(24)에 제1 바이어스 전력을 인가하면서, 웨이퍼(3)의 표면(3a)에 제1 드라이 에칭을 행한다(제1 드라이 에칭 공정 S9). 다음에, 할로겐을 함유한 가스를 이용하여 척(24)에 제1 바이어스 전력보다도 전력값이 작은 제2 바이어스 전력을 인가하면서, 웨이퍼(3)의 표면(3a)에 제2 드라이 에칭을 행한다(제2 드라이 에칭 공정 S11).

Description

ＩＩＩ-Ｖ족 화합물 반도체 기판의 제조 방법{ＩＩＩ-Ｖ COMPOUND SEMICONDUCTOR SUBSTRATE MANUFACTURING METHOD}
본 발명은 III-V족 화합물 반도체 기판의 제조 방법에 관한 것이다.
III-V족 화합물 반도체 기판은 잉곳으로부터 잘라내어진 기판의 표면을 연마한 후에 세정함으로써 제조된다(특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 평성 제5-291231호 공보
그러나, III-V족 화합물 반도체 기판의 표면을 연마하면, 그 표면은 손상을 받게 된다. 그 결과, III-V족 화합물 반도체 기판의 포토 루미네선스 강도(PL 강도)가 저하하게 된다. 손상을 받은 III-V족 화합물 반도체 기판의 표면에 디바이스를 형성하더라도 우수한 디바이스 특성을 얻을 수 없다.
그래서, 본 발명자들은 손상을 받은 표면을 제거하기 위해서 III-V족 화합물 반도체 기판의 표면을 연마한 후에 상기 표면을 드라이 에칭하는 것을 검토하였다. 그 결과, III-V족 화합물 반도체 기판의 PL 강도가 향상되는 것을 확인하였다. 그러나, 보다 우수한 디바이스 특성을 얻기 위해서는 III-V족 화합물 반도체 기판의 PL 강도의 향상이 한층 더 요구되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, III-V족 화합물 반도체 기판의 PL 강도를 향상시킬 수 있는 III-V족 화합물 반도체 기판의 제조 방법을 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위해서, 본 발명의 III-V족 화합물 반도체 기판의 제조 방법은 판형의 III-V족 화합물 반도체 결정의 표면을 연마하는 연마 공정과, 상기 연마 공정 후, 상기 III-V족 화합물 반도체 결정의 상기 표면을 세정하는 세정 공정과, 상기 세정 공정 후, 할로겐을 함유한 가스를 이용하여 상기 III-V족 화합물 반도체 결정을 얹어놓기 위한 전극에 제1 바이어스 전력을 인가하면서, 상기 III-V족 화합물 반도체 결정의 상기 표면에 제1 드라이 에칭을 행하는 제1 드라이 에칭 공정과, 상기 제1 드라이 에칭 공정 후, 할로겐을 함유한 가스를 이용하여 상기 전극에 상기 제1 바이어스 전력보다도 전력값이 작은 제2 바이어스 전력을 인가하면서, 상기 III-V족 화합물 반도체 결정의 상기 표면에 제2 드라이 에칭을 행하는 제2 드라이 에칭 공정을 포함한다.
또한, 제1 및 제2 드라이 에칭 공정에서 이용되는 가스의 종류는 동일하여도 좋고, 상이하여도 좋다.
본 발명의 III-V족 화합물 반도체 기판의 제조 방법에서는, 연마 공정에 있어서 III-V족 화합물 반도체 결정의 표면이 손상을 받는다. 그 후, 세정 공정을 거쳐 제1 및 제2 드라이 에칭 공정을 실시함으로써, 상기 손상을 제거할 수 있다. 또한, 제2 드라이 에칭시의 바이어스 전력이 제1 드라이 에칭시의 바이어스 전력보다도 작기 때문에, 제2 드라이 에칭 자체에 의해 III-V족 화합물 반도체 결정의 표면이 받는 손상을 줄일 수 있다. 따라서, III-V족 화합물 반도체 기판의 PL 강도를 향상시킬 수 있다.
또한, 상기 연마 공정에서는, 상기 III-V족 화합물 반도체 결정의 상기 표면의 산술 평균 조도가 50Å 이하가 될 때까지 상기 표면을 연마하는 것이 바람직하다.
또한, 연마 공정에서는, 예컨대 지립의 평균 입자 직경을 작게 함으로써, 산술 평균 조도를 작게 할 수 있다.
전술한 바와 같이 연마를 행하면, 제1 드라이 에칭 공정 전의 산술 평균 조 도(Ra1)보다도 제2 드라이 에칭 공정 후의 산술 평균 조도(Ra2)를 작게 할 수 있다. 따라서, III-V족 화합물 반도체 기판 표면의 평탄성을 향상시킬 수 있다.
또한, 상기 III-V족 화합물 반도체 결정의 상기 표면은 III족 원소면과 V족 원소면을 가지며, 상기 연마 공정은 상기 III-V족 화합물 반도체 결정의 상기 표면에 화학적 연마를 행하는 화학적 연마 공정을 포함하고, 상기 화학적 연마 공정에 있어서 이용되는 약액 및 상기 세정 공정에 있어서 이용되는 세정액 중 적어도 한쪽에 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유시킨 액체를 이용하는 것이 바람직하다.
또한, 여기서 말하는 화학적 연마란 소위 기계 화학 연마(CMP)를 포함시킨 의미이다.
상기 액체를 이용하는 경우, 화학적 연마 공정 및 세정 공정 중 적어도 한쪽에 있어서, 약액 및 세정액 중 적어도 한쪽에 의해 V족 원소면(예컨대 N면)이 III족 원소면에 대하여 선택적으로 에칭되는 것을 억제할 수 있다. 따라서, III족 원소면과 V족 원소면의 단차가 커지는 것을 억제할 수 있기 때문에, III-V족 화합물 반도체 기판 표면의 평탄성을 향상시킬 수 있다.
또한, 상기 III-V족 화합물 반도체 결정은 III족 원소로서 Ga, In 및 Al 중 적어도 하나의 원소를 함유하고, V족 원소로서 As, P 및 N 중 적어도 하나의 원소를 함유하는 것이 바람직하다.
이 경우, III족 원소 및 V족 원소의 원자량은 비교적 작기 때문에, III-V족 화합물 반도체 결정의 표면을 연마하고, 드라이 에칭하는 것이 용이해진다.
본 발명에 따르면, III-V족 화합물 반도체 기판의 PL 강도를 향상시킬 수 있는 III-V족 화합물 반도체 기판의 제조 방법이 제공된다.
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태를 상세히 설명한다. 또한, 도면의 설명에 있어서, 동일하거나 또는 동등한 요소에는 동일 부호를 이용하여 중복되는 설명을 생략한다.
도 1은 실시 형태에 따른 III-V족 화합물 반도체 기판의 제조 방법에 의해 제조되는 III-V족 화합물 반도체 기판을 모식적으로 도시한 사시도이다. 도 1에 도시된 III-V족 화합물 반도체 기판(10)(이하, 「기판(10)」이라고 함)의 에지에는 오리엔테이션 플랫(orientation flat)(10e)이 형성되어 있다. 오리엔테이션 플랫(10e) 대신에 노치를 형성하여도 좋다.
기판(10)은 III족 원소로서 Ga, In 및 Al 중 적어도 하나의 원소를 함유하고, V족 원소로서 As, P 및 N 중 적어도 하나의 원소를 함유하는 것이 바람직하다. 기판(10)으로서는 예컨대 GaAs 기판, GaP 기판, InP 기판 등의 기판이나 GaN 기판, AlN 기판, InN 기판 등의 질화물 반도체 기판(V족 원소로서 N을 함유하는 III-V족 화합물 반도체 기판) 등을 들 수 있다. 기판(10)은 불순물이 도핑된 기판이어도 좋고, 3원계 III-V족 화합물 반도체로 이루어진 기판이어도 좋으며, GaInNAs 등의 4원계 III-V족 화합물 반도체로 이루어진 기판이어도 좋다. 또한, 기판(10)은 단결정 기판이어도 좋고, 다결정 기판이어도 좋다.
도 2는 본 실시 형태에 따른 III-V족 화합물 반도체 기판의 제조 방법의 각 공정을 도시한 흐름도이다. 도 1에 도시된 기판(10)은 예컨대 다음과 같이 제조된다.
우선, 기판(10)이 예컨대 GaAs 기판, InP 기판 등인 경우, 액체 밀봉 인상법(LEC법: Liquid Encapsulated Czochralski법), 할로겐 수송법 등의 기상 에피택셜법, 수평 브리지만법(HB법: Horizontal Bridgeman법) 등을 이용하여 잉곳을 제작한다. 다음에, 잉곳의 외주를 가공하여 원하는 직경으로 한다. 계속해서, X선 회절에 의해 잉곳 결정의 면방위를 결정한 후, 잉곳에 오리엔테이션 플랫(OF), 인덱스 플랫(IF)을 형성한다. 또한, 예컨대 와이어톱, 외주날, 내주날 등의 절단 장치를 이용하여 잉곳을 슬라이스함으로써, 잉곳으로부터 웨이퍼(판형의 III-V족 화합물 반도체 결정)를 잘라낸다.
한편, 기판(10)이 예컨대 질화물 반도체 기판인 경우, 질화물 반도체 기판을 구성하는 질화물 반도체와 열팽창계수가 가까운 이종 단결정 기판 상에 질화물 반도체 결정을 기상 성장시킨다. 이종 단결정 기판으로는 예컨대 Si, GaAs, SiC, 사파이어 등을 들 수 있다. 그 후, 용도에 따라 이종 단결정 기판을 박리하여 질화물 반도체 결정으로부터 웨이퍼를 제작하여도 좋고, 예컨대 와이어톱, 외주날, 내주날 등의 절단 장치를 이용하여 기상 성장한 질화물 반도체 결정을 슬라이스함으로써, 질화물 반도체 결정으로부터 웨이퍼를 잘라내어도 좋다.
계속해서, 얻어진 웨이퍼의 표면을 평탄화한다. 평탄화는 도 2에 도시된 각 공정을 거침으로써 실시된다. 평탄화되는 웨이퍼의 표면은 웨이퍼의 주요면 및 이 면(주요면과는 반대측의 면) 중 적어도 한쪽 면이다.
(연삭 공정)
우선, 웨이퍼의 표면을 연삭한다(연삭 공정 S1). 연삭 공정 S1에서는, 웨이퍼를 예컨대 세라믹제 플레이트에 왁스를 이용하여 접착시키고, 웨이퍼와 다이아몬드 지석 사이에 연삭액을 공급하면서, 다이아몬드 지석을 회전시키면서 웨이퍼의 표면에 압착시킨다. 이렇게 해서, 다이아몬드 지석에 의해 웨이퍼의 표면을 연삭한다.
(연마 공정)
다음에, 웨이퍼의 표면을 연마한다. 바람직하게는, 웨이퍼의 표면을 기계적으로 연마한(기계적 연마 공정 S3) 후, 화학적으로 연마한다(화학적 연마 공정 S5).
기계적 연마 공정 S3에서는, 세라믹제 플레이트에 접착된 웨이퍼의 표면과, 구리제 또는 주석제 정반 사이에 연마재(예컨대 다이아몬드 슬러리)를 공급하면서, 정반을 회전시키면서 웨이퍼의 표면에 압착시킨다. 이렇게 해서, 연마재에 의해 웨이퍼의 표면을 연마한다. 또한, 기계적 연마 공정 S3은 연마재에 함유되는 지립의 평균 입자 직경을 점차로 미세하게 하면서 복수 회에 걸쳐 실시되는 것이 바람직하다.
화학적 연마 공정 S5에서는, 세라믹제 플레이트에 접착된 웨이퍼의 표면과, 폴리싱 패드[예컨대 스웨이드 타입(suede like) 패드]의 사이에 약액을 공급하면서, 폴리싱 패드를 회전시키면서 웨이퍼의 표면에 압착시킨다. 이에 따라, 웨이퍼 의 표면에 부착되어 있는 오염물질(예컨대 왁스, 연마재 등)이나 금속이온을 제거할 수 있다.
화학적 연마 공정 S5에 있어서 사용되는 약액은 III-V족 화합물 반도체와의 반응성이 없거나 또는 낮은 것이 바람직하고, 금속이온이나 오염물질 등을 제거할 수 있는 것이 바람직하다. 이러한 약액으로는 예컨대 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유한 액체를 들 수 있다. 과산화수소수는 약산성이기 때문에, 연마 장치 등에 대한 손상이 적으므로 특히 바람직하다.
통상, III-V족 화합물 반도체에 대한 에칭제로서는 황산, 불화수소산, 염산, 질산, 인산, 암모니아수, 수산화칼륨 및 수산화나트륨 등이 알려져 있다.
예컨대 GaAs 결정이나 InP 결정 등은 염산을 제외하고, 황산, 질산 등의 에칭제를 단체(單體)로 이용하였다고 해도 거의 에칭되지 않는다. GaAs 결정이나 InP 결정 등은 상기 에칭제를 조합함으로써 에칭된다.
한편, GaN 결정이나 AlN 결정 등의 질화물 반도체 결정에서는, 예컨대 인산, 암모니아수, 수산화칼륨 및 수산화나트륨 등의 에칭제를 이용하면, N면이 용이하게 에칭되는 데 반하여 Ga면이나 Al면 등의 III족 원소면은 거의 에칭되지 않는다. 그 결과, 웨이퍼의 표면이 III족 원소면과 N면을 갖는 경우, III족 원소면과 N면의 단차가 커지게 될 우려가 있다. 이에 대하여, 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유한 액체를 에칭제로서 이용한 경우, III족 원소면 및 N면의 양쪽 모두 거의 에칭되지 않는다. 따라서, III족 원소면과 N면의 단차의 확대를 억제할 수 있다.
(제1 세정 공정)
다음에, 웨이퍼의 표면을 세정한다(제1 세정 공정 S7). 제1 세정 공정 S7에서는, 우선, 웨이퍼를 세라믹제 플레이트로부터 박리한다. 다음에, 웨이퍼의 표면에 부착된 왁스나 연마재를 제거하기 위해서 예컨대 에탄올을 용매로 한 초음파 세정을 행한다. 또한, 웨이퍼의 표면에 부착된 금속이온을 제거하기 위해서 웨이퍼를 예컨대 염산에 침지하여 요동시킨다. 웨이퍼를 요동시키기 위해서 세정 지그를 흔들거나 초음파 세정, 바람직하게는 메가소닉 세정을 행한다. 계속해서, 웨이퍼의 표면에 초순수를 흐르게 함으로써 유수 세정을 행한다. 다음에, 예컨대 이소프로필알코올의 증기를 이용하여 웨이퍼를 건조시킨다.
웨이퍼가 예컨대 GaAs 기판, InP 기판 등인 경우, 제1 세정 공정에 있어서 사용되는 세정액으로는 Si 기판의 세정에 이용되는 세정액을 이용하여도 좋고, 상기 세정액에 약액을 조합하여도 좋다. 또한, 웨이퍼가 예컨대 GaN 기판, AlN 기판 등의 질화물 반도체 기판인 경우, 제1 세정 공정에서 사용되는 세정액으로는 화학적 연마 공정 S5에 있어서 사용되는 약액과 마찬가지로, 예컨대, 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유한 액체를 이용하는 것이 바람직하다. 이 경우, III족 원소면(예컨대 Ga면, Al면)과 N면의 에칭 속도의 차를 작게 할 수 있다.
(제1 드라이 에칭 공정)
다음에, 도 3에 도시된 플라즈마 에칭 장치(20)를 이용하여 웨이퍼(3)의 표면(3a)에 제1 드라이 에칭을 행한다[제1 드라이 에칭 공정(하이바이어스) S9]. 바 람직하게는, 드라이 에칭은 웨이퍼(3)의 표면(3a) 전체에 행해진다. 또한, 드라이 에칭은 반응성 이온 에칭(RIE)인 것이 바람직하다.
도 3은 플라즈마 에칭 장치를 모식적으로 도시한 도면이다. 도 3에 도시된 플라즈마 에칭 장치(20)는 챔버(21), 안테나(22), 고주파 전원(23a), 바이어스 전원(23b), 척(24) 및 매칭 박스(25a 및 25b)를 구비하고 있다.
챔버(21)는 웨이퍼(3)를 수용하기 위한 부분으로서, 그 내부는 고온 및 저압으로 유지된다. 안테나(22)는 챔버(21) 내부에 플라즈마를 발생시키기 위한 한쪽 전극으로서, 챔버(21)의 상측에 설치되어 있다. 안테나(22)는 예컨대 평판형 코일이나 나선형 코일 형상을 하고 있다. 안테나(22)는 예컨대 13.56 MHz라는 고주파 전압을 발생시키는 고주파 전원(23a)에 매칭 박스(25a)를 통해 전기적으로 접속되어 있다.
척(24)은 웨이퍼(3)를 적재 및 고정시키기 위한 구성 요소이다. 척(24)은 매칭 박스(25b)를 통해 바이어스 전원(23b)에 전기적으로 접속되어 있다. 바이어스 전원(23b)은 척(24)에 예컨대 13.56 MHz라는 고주파의 바이어스 전력을 인가한다. 척(24)은 웨이퍼(3)에 바이어스 전력을 인가하기 위한 전극으로서 기능한다. 안테나(22)와 척(24) 사이에는 고주파 전원(23a)에 의해 플라즈마가 생성된다. 생성된 플라즈마는 바이어스 전력에 의해 생기는 전계에 의해 척(24)을 향해 가속된다.
챔버(21) 내부에는 고주파 전압에 의해 발생하는 전자파를 차폐하기 위한 실드(21b 및 21c)가 척(24)을 둘러싸도록 설치되어 있다. 또한, 챔버(21)의 측벽에는 챔버(21) 내부에 도입되는 반응 가스와 웨이퍼(3)가 반응하여 얻어지는 배기 가스 를 배기하기 위한 배기구(21a)가 설치되어 있다.
플라즈마 에칭 장치(20)는 다음과 같이 사용된다. 우선, 챔버(21) 내부가 고온이면서 저압으로 유지되고, 웨이퍼(3)가 척(24) 상에 고정된다. 계속해서, 챔버(21) 내부에 반응 가스가 도입된다. 또한, 안테나(22)에 고주파 전압이 인가되고, 척(24)에 바이어스 전압이 인가됨으로써, 챔버(21) 내부에 플라즈마가 생성된다. 플라즈마 속에서는 반응 가스가 라디칼이나 이온 등의 활성종으로 되어 있고, 이 라디칼이나 이온이 바이어스 전압에 의해 웨이퍼(3)를 향해 가속된다. 그 결과, 플라즈마 속의 라디칼이나 이온이 웨이퍼(3)와 반응함으로써, 드라이 에칭이 진행된다.
제1 드라이 에칭 공정 S9에서는, 반응 가스로서 할로겐을 함유한 가스를 이용하여 척(24)에 제1 바이어스 전력(하이바이어스)을 인가하면서, 웨이퍼(3)의 표면(3a)에 제1 드라이 에칭을 행한다. 반응 가스에 함유된 할로겐으로는 예컨대 불소 원소(F), 염소 원소(Cl), 브롬 원소(Br), 요오드 원소(I) 등을 들 수 있다.
(제2 드라이 에칭 공정)
제1 드라이 에칭 공정 S9 후, 제2 드라이 에칭 공정(로우바이어스) S11을 실시한다. 제2 드라이 에칭 공정 S11에서는 반응 가스로서 할로겐을 함유한 가스를 이용하여 척(24)에 제1 바이어스 전력보다도 전력값이 작은 제2 바이어스 전력(로우바이어스)을 인가하면서, 웨이퍼(3)의 표면(3a)에 제2 드라이 에칭을 행한다.
제1 드라이 에칭 공정 S9 및 제2 드라이 에칭 공정 S11에 있어서 이용되는 반응 가스로는 예컨대 불소 가스(F2), 염소 가스(Cl2), 요오드 가스(I2), 삼염화붕소 가스(BCl3), 삼염화붕소 가스(BCl3)와 사불화탄소 가스(CF4)의 혼합 가스(BCl3+CF4) 등을 들 수 있다. 제1 드라이 에칭 공정 S9에 있어서 이용되는 반응 가스와, 제2 드라이 에칭 공정 S11에 있어서 이용되는 반응 가스는 동일하여도 좋고, 상이하여도 좋다.
드라이 에칭에서는 다수 장의 웨이퍼(3)를 동시에 처리할 수 있다. 플라즈마 에칭 장치(20) 내에 웨이퍼(3)를 세팅하는 경우, 웨이퍼(3)는 대기 중에서 진공의 처리실 내로 도입된다. 웨이퍼(3)의 세팅, 반송 및 처리를 행하기 위해서는 웨이퍼(3)를 수용하는 트레이, 예컨대 Al제 트레이를 이용할 수 있다. 트레이는 할로겐을 함유한 가스에 내성을 갖는 것이 바람직하다. 그러한 트레이에서는, Al제 트레이에 알루미나 등의 세라믹스를 코팅한 트레이, 석영 등의 SiO2 유리제 트레이, 다결정 실리콘, 질화규소, 탄화규소 등의 Si계 재료제 트레이, 카본 컴포지트나 다이아몬드 등의 C계 재료제 트레이, 질화붕소제 트레이, 텅스텐카바이드제 트레이 등을 들 수 있다. 다이아몬드제 트레이는 열전도성이 높기 때문에, 드라이 에칭 중의 온도 상승의 영향을 작게 할 수 있다. 따라서, 안정되게 웨이퍼(3)를 드라이 에칭할 수 있다. 또한, Si계 재료제 트레이는 열전도성이 높고, 불순물의 혼입도 적으며, 염가이고, 내구성이 비교적 높기 때문에, 바람직하다.
(제2 세정 공정)
다음에, 웨이퍼의 표면을 세정한다(제2 세정 공정 S13). 제2 세정 공정 S13 은 제1 세정 공정 S7과 동일한 공정이어도 좋다. 이와 같이 하여, 기판(10)이 제조된다.
이상 설명한 바와 같이, 본 실시 형태에 따른 III-V족 화합물 반도체 기판의 제조 방법에서는, 기계적 연마 공정 S3 및 화학적 연마 공정 S5에 있어서 웨이퍼(3)의 표면(3a)이 손상을 받는다. 그 후, 제1 세정 공정 S7을 거쳐 제1 드라이 에칭 공정 S9 및 제2 드라이 에칭 공정 S11을 실시함으로써, 상기 손상을 제거할 수 있다. 또한, 제2 드라이 에칭시의 바이어스 전력이 제1 드라이 에칭시의 바이어스 전력보다도 작기 때문에, 제2 드라이 에칭 자체에 의해 웨이퍼(3)의 표면(3a)이 받는 손상을 줄일 수 있다. 따라서, 얻어지는 기판(10)의 PL 강도를 향상시킬 수 있다.
또한, 기계적 연마 공정 S3 및 화학적 연마 공정 S5에서는, 웨이퍼(3)의 표면(3a)의 산술 평균 조도가 50Å 이하가 될 때까지 표면(3a)을 연마하는 것이 바람직하다. 이 경우, 제1 드라이 에칭 공정 S9 전의 산술 평균 조도(Ra1)보다도 제2 드라이 에칭 공정 S11 후의 산술 평균 조도(Ra2)를 작게 할 수 있다. 따라서, 얻어지는 기판(10) 표면의 평탄성을 향상시킬 수 있다.
또한, 웨이퍼(3)의 표면(3a)이 III족 원소면과 N면을 갖는 경우, 제1 드라이 에칭 공정 S9 및 제2 드라이 에칭 공정 S11을 실시함으로써, III족 원소면과 N면의 단차를 작게 할 수 있다.
또한, 웨이퍼(3)의 표면(3a)이 III족 원소면과 V족 원소면을 가지며, 연마 공정은 화학적 연마 공정 S5를 포함하고, 화학적 연마 공정 S5에 있어서 이용되는 약액 및 제1 세정 공정 S7에 있어서 이용되는 세정액 중 적어도 한쪽에 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유시킨 액체를 이용하는 것이 바람직하다. 이 경우, 화학적 연마 공정 S5 및 제1 세정 공정 S7 중 적어도 한쪽에 있어서, 약액 및 세정액 중 적어도 한쪽에 의해 V족 원소면(예컨대 N면)이 III족 원소면에 대하여 선택적으로 에칭되는 것을 억제할 수 있다. 따라서, III족 원소면과 V족 원소면의 단차가 커지는 것을 억제할 수 있기 때문에, 얻어지는 기판(10) 표면의 평탄성을 향상시킬 수 있다.
또한, 웨이퍼(3)가 III족 원소로서 Ga, In 및 Al 중 적어도 하나의 원소를 함유하고, V족 원소로서 As, P 및 N 중 적어도 하나의 원소를 함유하는 것이 바람직하다. 이 경우, III족 원소 및 V족 원소의 원자량이 비교적 작기 때문에, 웨이퍼(3)의 표면(3a)을 연마하고, 드라이 에칭하는 것이 용이해진다.
이상, 본 발명의 적합한 실시 형태에 대해서 상세히 설명하였지만, 본 발명은 상기 실시 형태에 한정되지 않는다. 예컨대, 연마 공정에서는 화학적 연마 공정 S5를 실시하지 않아도 좋다.
(실시예)
이하, 실시예 및 비교예에 기초하여 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이하의 실시예에 한정되지 않는다.
우선, 본 발명자들은 하기 실험 1 및 실험 2를 행하였다.
(실험 1)
2인치의 GaAs 기판, 2인치의 InP 기판, 2인치의 GaN 기판을 준비하였다. 각 기판의 표면을 연삭함으로써, 기판의 두께를 400 ㎛로 하였다. 그 후, 평균 입자 직경 3 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 기판의 표면을 연마하였다. 계속해서, 평균 입자 직경 1 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 기판의 표면을 연마하였다. 그 후, 기판의 표면을 세정하였다.
계속해서, 플라즈마 에칭 장치를 이용하여 기판 표면에 드라이 에칭을 행하였다. 그 후, 기판의 표면을 세정하였다. 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·바이어스 전력 : 400 W
·에칭 시간 : 90초
·반응 가스 : 요오드 가스(I2)
·반응 가스 유량 : 30 sccm
·챔버내 압력 : 0.2 Pa
(평가 결과)
드라이 에칭 전의 기판 표면의 산술 평균 조도(Ra11)와, 드라이 에칭 후의 기판 표면의 산술 평균 조도(Ra12)를 원자간력 현미경(AFM)에 의해 측정하였다. 측정 범위는 기판 표면에 있어서의 10 ㎛×10 ㎛의 사각형 영역으로 하였다. 그리고, 표면 조도의 비(Ra12/Ra11)를 산출하였다. 결과를 표 1에 나타낸다.
또한, 드라이 에칭 전의 기판의 PL 강도(I11)와, 드라이 에칭 후의 기판의 PL 강도(I12)를 측정하였다. PL 강도는 발광 파장이 325 ㎚인 He-Cd 레이저를 기판 에 조사함으로써 여기하고, 여기광의 피크 강도를 측정함으로써 측정하였다. 그리고, PL 강도의 비(I12/I11)를 산출하였다. 결과를 표 1에 나타낸다.
Figure 112008005293506-PAT00001
이상, 실험 1에 의해 다음과 같은 것이 확인되었다. 웨이퍼의 표면을 연마하는 연마 공정과, 연마 공정 후, 웨이퍼의 표면을 세정하는 세정 공정과, 세정 공정 후, 웨이퍼의 표면에 드라이 에칭을 행하는 드라이 에칭 공정을 포함하는 III-V족 화합물 반도체 기판의 제조 방법에 따르면, 표면 조도가 저하하고, PL 강도가 향상된다.
(실험 2)
2인치의 GaAs 기판, 2인치의 GaN 기판을 준비하였다. 그 후, 평균 입자 직경 3 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 기판의 표면을 연마하였다. 계속해서, 평균 입자 직경 1 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 기판의 표면을 연마하였다. 그 후, 기판의 표면을 세정하였다. 또한, 기판을 8분할한 후, 플라즈마 에칭 장치를 이용하여 반응 가스의 종류를 변화시켜 분할편의 표면에 드라이 에칭을 행하였다. 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·바이어스 전력 : 200 W
·에칭 시간 : 90초
·반응 가스 유량 : 30 sccm
·챔버내 압력 : 0.2 Pa
반응 가스의 종류는 염소 가스(Cl2), 요오드 가스(I2), 삼염화붕소 가스(BCl3), 삼염화붕소 가스(BCl3)와 사불화탄소 가스(CF4)의 혼합 가스(BCl3+CF4), 아르곤 가스(Ar), 질소 가스(N2), 산소 가스(O2)로 하였다. 또한, 혼합 가스(BCl3+CF4)를 이용하는 경우에는, 삼염화붕소 가스(BCl3)와 사불화탄소 가스(CF4)의 유량비를 1:1로 하였다.
(평가 결과)
실험 1과 마찬가지로, 표면 조도의 비(Ra12/Ra11) 및 PL 강도의 비(I12/I11)를 산출하였다. 결과를 표 2에 나타낸다.
Figure 112008005293506-PAT00002
이상, 실험 2에 의해 다음과 같은 것이 확인되었다. 웨이퍼의 표면을 연마하는 연마 공정과, 연마 공정 후, 웨이퍼의 표면을 세정하는 세정 공정과, 세정 공정 후, 웨이퍼의 표면에 할로겐을 함유한 가스를 이용하여 드라이 에칭을 행하는 드라이 에칭 공정을 포함하는 III-V족 화합물 반도체 기판의 제조 방법에 따르면, 표면 조도가 저하되고, PL 강도가 향상된다.
(실험 3)
경면 가공된 2인치의 GaAs 기판, 경면 가공된 2인치의 GaN 기판을 준비하였다. 또한, 기판을 에칭할 때에 기판을 수용하기 위한 트레이로서, Al제 트레이, 석영제 트레이, 탄화규소제 트레이, 다결정 Si제 트레이 및 다결정 Si제 트레이에 다결정 다이아몬드를 코팅한 트레이(이하 「다이아몬드제 트레이」라고 함)를 준비하였다. 5종류의 트레이 각각에 대해서 3장의 GaAs 기판의 표면을 세정한 후, 트레이의 중심에서 각 기판의 중심까지의 거리가 8 ㎝가 되도록 3장의 기판을 트레이 내에서 원주 상에 설치하였다. 마찬가지로, 5종류의 트레이 각각에 대해서 3장의 GaN 기판의 표면을 세정한 후, 트레이의 중심에서 각 기판 중심까지의 거리가 8 ㎝가 되도록 3장의 기판을 트레이 내에서 원주 상에 설치하였다. 그 후, 플라즈마 에칭 장치를 이용하여 기판의 표면에 드라이 에칭을 행하였다. 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·바이어스 전력 : 200 W
·에칭 시간 : 90초
·반응 가스 : 염소 가스(Cl2)
·반응 가스 유량 : 30 sccm
·챔버내 압력 : 0.2 Pa
(평가 결과)
드라이 에칭이 행해진 기판의 표면에 대해서, AES(Auger Electron Spectroscopy)에 의해 표면 분석을 행하였다. 그 결과, Al제 트레이를 이용한 경우에는 Al의 피크가 현저히 관측되었다. 또한, 드라이 에칭 후의 Al제 트레이를 1시간 대기 중에 방치하면, 트레이의 부식에 의한 변색이 관찰되었다. Al제 트레이 이외의 트레이에서는, 트레이의 주성분인 Si가 관측되지 않고, 트레이를 1시간 대기 중에 방치하여도 변색이 관찰되지 않았다.
또한, 드라이 에칭이 행해진 기판의 표면에 대해서, 접촉식 표면 조도계를 이용하여 기판 표면의 평탄성을 측정하고, 평탄성의 면내 균일성을 산출하였다. 평탄성의 면내 균일성은 각 트레이의 3개의 기판 중, 각 트레이 사이에서 동일한 장소에 위치하는 기판에 대해서 행하였다. 평탄성의 면내 균일성의 값은 다음과 같이 산출하였다. 우선, 기판의 중심 부근의 1점 및 외주로부터 10 ㎜ 내측의 4점의 합계 5점에 있어서, 각각 1 ㎜의 스캔레인지로 산술 평균 조도를 측정하였다. 다음에, 얻어진 5개의 산술 평균 조도에 있어서의 최대값과 최소값의 차를 산출하고, 이 차를 평탄성의 면내 균일성의 값으로 하였다. 그 결과, (1) 다이아몬드제 트레이, (2) 탄화규소제 트레이, (3) Al제 트레이, (4) 다결정 Si제 트레이 및 (5) 석영제 트레이의 순으로 평탄성의 면내 균일성이 낮아지는 것이 판명되었다. 즉, 다이아몬드제 트레이를 이용한 경우, 평탄성의 면내 균일성이 가장 높아졌다. 이 결과는 열전도도가 큰 쪽이 평탄성의 면내 균일성이 높은 것을 나타내고 있다. Al제 트레이를 제외한 4종류의 트레이 중에서는, 내구성 및 평탄성의 면내 균일성의 관점에서 다이아몬드제 트레이 또는 탄화규소제 트레이가 바람직하다. 따라서, 이하의 실험에서는 저렴하고 입수하기 쉬운 탄화규소제 트레이를 이용하였다.
이상, 실험 3에 의해 다음과 같은 것이 확인되었다. 판형의 III-V족 화합물 반도체 결정의 표면을 연마하는 연마 공정과, 연마 공정 후, III-V족 화합물 반도체 결정의 표면을 세정하는 세정 공정과, 세정 공정 후, 탄화규소제 트레이 내에 III-V족 화합물 반도체 결정을 얹어놓고, III-V족 화합물 반도체 결정의 표면에 드라이 에칭을 행하는 드라이 에칭 공정을 포함하는 III-V족 화합물 반도체 기판의 제조 방법이 바람직하다. 이 방법에 따르면, 트레이의 내구성이 향상되고, 기판 표면의 평탄성의 면내 균일성이 향상된다.
다음에, 상기 실험 1 내지 실험 3을 근거로 하여 본 발명자들은 하기 실험을 행하였다.
(실시예 1)
2인치의 InP 기판을 준비하고, 평균 입자 직경 3 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 InP 기판의 표면을 연마하였다. 계속해서, 평균 입자 직경 1 ㎛의 다이아몬드 지립을 갖는 다이아몬드 지석으로 InP 기판의 표면을 연마하였다. 그 후, InP 기판의 표면을 세정하였다.
다음에, 플라즈마 에칭 장치를 이용하여 InP 기판의 표면에 제1 드라이 에칭을 행하였다. 제1 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·바이어스 전력: 400 W
·에칭 시간 : 45초
·반응 가스 : 요오드 가스(I2)
·반응 가스 유량 : 30 sccm
·챔버내 압력 : 0.2 Pa
다음에, 플라즈마 에칭 장치를 이용하여 InP 기판의 표면에 제2 드라이 에칭을 행하였다. 제2 드라이 에칭의 조건은 바이어스 전력을 100 W로 한 것 이외에는 제1 드라이 에칭의 조건과 동일하게 하였다. 따라서, 제1 및 제2 드라이 에칭의 합계 에칭 시간은 90초이다. 이와 같이 하여 InP 기판을 제작하였다.
(실시예 2)
제2 드라이 에칭 조건에 있어서, 바이어스 전력을 200 W로 한 것 이외에는 실시예 1과 동일하게 하여 InP 기판을 제작하였다.
(비교예 1)
제2 드라이 에칭 조건에 있어서, 바이어스 전력을 400 W로 한 것 이외에는 실시예 1과 동일하게 하여 InP 기판을 제작하였다.
(비교예 2)
제2 드라이 에칭 조건에 있어서, 바이어스 전력을 500 W로 한 것 이외에는 실시예 1과 동일하게 하여 InP 기판을 제작하였다.
(비교예 3)
제2 드라이 에칭 조건에 있어서, 바이어스 전력을 600 W로 한 것 이외에는 실시예 1과 동일하게 하여 InP 기판을 제작하였다.
(실시예 3 및 실시예 4)
2인치의 InP 기판 대신에 2인치의 GaN 기판을 이용한 것 이외에는 실시예 1 및 2와 동일하게 하여 각각 GaN 기판을 제작하였다.
(비교예 4 내지 비교예 6)
2인치의 InP 기판 대신에 2인치의 GaN 기판을 이용한 것 이외에는 비교예 1 내지 비교예 3과 동일하게 하여 각각 GaN 기판을 제작하였다.
(평가 결과)
제1 드라이 에칭 전의 기판 표면의 산술 평균 조도(Ra1)와, 제2 드라이 에칭 후의 기판 표면의 산술 평균 조도(Ra2)를 AFM에 의해 측정하였다. 측정 범위는 기판 표면에 있어서의 10 ㎛×10 ㎛의 사각형 영역으로 하였다. 그리고, Ra1을 기준으로 하여 표면 조도의 비(Ra2/Ra1)를 산출하였다. 결과를 표 3에 나타낸다.
또한, 제1 드라이 에칭 전의 기판의 PL 강도(I1)와, 제2 드라이 에칭 후의 기판의 PL 강도(I2)를 측정하였다. PL 강도는 발광 파장이 325 ㎚의 He-Cd 레이저를 기판에 조사함으로써 여기하고, 여기광의 피크 강도를 측정함으로써 측정하였다. 그리고, PL 강도의 비(I2/I1)를 산출하였다. 결과를 표 3에 나타낸다.
Figure 112008005293506-PAT00003
또한, 본 발명자들은 하기 실험 4 내지 실험 6을 행하였다.
(실험 4)
2인치의 GaN 기판을 준비하였다. 안테나 전력을 일정하게 하고, 바이어스 전력을 변화시켜 GaN 기판의 표면에 드라이 에칭을 행하였다. 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·에칭 시간 : 90초
·반응 가스 : 염소 가스(Cl2)
·반응 가스 유량 : 30 sccm
챔버내 압력 : 0.2 Pa
(평가 결과)
GaN 기판은 극성을 갖기 때문에, Ga면 및 N면의 에칭량을 접촉식 표면 조도계에 의해 각각 측정하였다. 결과를 도 4에 나타낸다. 도 4는 바이어스 전력과 에칭량의 관계를 도시한 그래프이다. 도 4 중의 선분 G1은 일정 시간당 N면에 대한 에칭량을 나타내고, 선분 G2는 일정 시간당 Ga면에 대한 에칭량을 나타낸다. 그래프로부터, 바이어스 전력이 300 W보다도 작은 경우에는, 일정 시간당 N면에 대한 에칭량이 일정 시간당 Ga면에 대한 에칭량보다도 큰 것을 알 수 있다. 바이어스 전력이 300 W보다도 작으면, 염소 라디칼이 주체적으로 작용한다. 한편, 바이어스 전력이 300 W보다도 큰 경우에는, 일정 시간당 N면에 대한 에칭량이 일정 시간당 Ga면에 대한 에칭량보다도 작은 것을 알 수 있다. 바이어스 전력이 300 W보다도 크면, 염소 이온이 주체적으로 작용한다. 이와 같이, 바이어스 전력의 전력값을 변화시킴으로써, Ga면에 대한 에칭 속도와 N면에 대한 에칭 속도의 대소 관계를 제어할 수 있다.
이상, 실험 4에 의해 다음과 같은 것이 확인되었다. 웨이퍼의 표면이 III족 원소면과 N면을 가지며, 웨이퍼의 표면을 연마하는 연마 공정과, 연마 공정 후, 웨이퍼의 표면을 세정하는 세정 공정과, 세정 공정 후, 웨이퍼의 표면에 할로겐을 함유한 가스를 이용하여 드라이 에칭을 행하는 드라이 에칭 공정을 포함하는 III-V족 화합물 반도체 기판의 제조 방법에 따르면, III족 원소면과 N면과의 단차를 제어할 수 있다.
(실험 5)
2인치의 GaN 기판과 한 변이 10 ㎜인 사각 AlN 기판을 준비하였다. 그 후, 기판의 표면에 부착된 오염물질(예컨대 왁스, 연마재 등)이나 금속이온을 제거하기 위해서 세라믹제 플레이트에 기판을 접착시킨 채로, 약액으로서 10질량 퍼센트 농도의 과산화수소수를 이용하여 스웨이드 타입의 폴리싱 패드에 의해 폴리싱을 행하였다. 또한, 약액으로서 과산화수소수를 선택한 이유는 N면을 선택적으로 에칭(침식)하지 않기 때문이며, 약산성이므로 폴리싱 설비를 쉽게 손상시키지 않기 때문이다. 폴리싱 조건을 이하에 나타낸다.
·정반 직경 : 380 ㎜
·폴리싱 패드 : Politex(등록상표)
·정반 회전수 : 60 rpm
·워크 회전수 : 60 rpm
·하중 : 300 g/㎠
·연마재 공급량 : 500 cc/min
(평가 결과)
각종 약액을 이용하여 기판을 화학적으로 연마한 경우에 있어서의 N면에 대한 침식성(N면 침식성), SUS제 폴리싱 설비에 대한 부식성(SUS 침식성) 및 단차 발생 비율을 표 4에 나타낸다. 또한, 표 안의 콜로이달실리카는 KOH 안에 연마재로서 평균 입자 직경 100 ㎚의 SiO2 입자를 함유한다. 또한, pH계의 프로브가 유리제이기 때문에, HF의 pH는 측정할 수 없었다.
Figure 112008005293506-PAT00004
표 4에 나타내는 바와 같이, KOH, NaOH, NH4OH 등과 같이 pH가 10 이상인 알칼리성 액체나 H3PO4를 약액으로서 화학적 연마에 이용하면, N면이 선택적으로 침식되고, 단차가 확대되는 경향이 있다. 한편, H2O2, HNO3, H2SO4, HF 및 HCl에서는 단차가 확대되지 않는다. 그 중에서도, H2O2는 SUS 침식성이 약하기 때문에, 폴리싱 설비를 쉽게 손상시키지 않기 때문에 바람직하다.
이상, 실험 5에 의해 다음과 같은 것이 확인되었다. 웨이퍼의 표면이 III족 원소면과 N면을 가지며, 웨이퍼의 표면에 화학적 연마를 행하는 화학적 연마 공정과, 화학적 연마 공정 후, 웨이퍼의 표면을 세정하는 세정 공정과, 세정 공정 후, 웨이퍼의 표면에 할로겐을 함유한 가스를 이용하여 드라이 에칭을 행하는 드라이 에칭 공정을 포함하고, 화학적 연마 공정에 있어서 이용되는 약액에 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유시킨 액체를 이용하는 III-V족 화합물 반도체 기판의 제조 방법에 따르면, III족 원소면과 N면의 단차의 확대를 억제할 수 있다.
(실험 6)
2인치의 GaAs 기판, 2인치의 InP 기판을 준비하였다. 그 후, 다이아몬드 지립의 평균 입자 직경을 변화시켜 다이아몬드 지석으로 기판의 표면을 연마하였다. 그 후, 기판의 표면을 세정하였다. 또한, 플라즈마 에칭 장치를 이용하여 기판의 표면에 드라이 에칭을 행하였다. 드라이 에칭의 조건을 이하에 나타낸다.
·안테나 전력 : 800 W
·바이어스 전력 : 200 W
·에칭 시간 : 90초
·반응 가스 : 염소가스(Cl2)
·반응 가스 유량 : 30 sccm
·챔버내 압력: 0.2 Pa
(평가 결과)
드라이 에칭 전의 기판 표면의 산술 평균 조도(Ra11)와, 드라이 에칭 후의 기판 표면의 산술 평균 조도(Ra12)를 AFM에 의해 측정하였다. 측정 범위는 기판 표면에 있어서의 10 ㎛×10 ㎛의 사각형 영역으로 하였다. 결과를 표 1에 나타낸다. 표 안에서 「○」는 Ra12가 Ra11보다도 작아진 것을 나타내고, 「×」는 Ra12가 Ra11보다도 커진 것을 나타낸다.
Figure 112008005293506-PAT00005
이상, 실험 6에 의해 다음과 같은 것이 확인되었다. 웨이퍼 표면의 산술 평균 조도가 50Å 이하가 될 때까지 상기 표면을 연마하는 연마 공정과, 연마 공정 후, 웨이퍼의 표면을 세정하는 세정 공정과, 세정 공정 후, 웨이퍼의 표면에 드라이 에칭을 행하는 드라이 에칭 공정을 포함하는 III-V족 화합물 반도체 기판의 제조 방법에 따르면, 표면 조도가 저하된다.
도 1은 실시 형태에 따른 III-V족 화합물 반도체 기판의 제조 방법에 의해 제조되는 III-V족 화합물 반도체 기판을 모식적으로 도시한 사시도.
도 2는 본 실시 형태에 따른 III-V족 화합물 반도체 기판의 제조 방법의 각 공정을 도시한 흐름도.
도 3은 플라즈마 에칭 장치를 모식적으로 도시한 도면.
도 4는 바이어스 전력과 에칭량의 관계를 도시한 그래프.
〈부호의 설명〉
3 : 웨이퍼(판형의 III-V족 화합물 반도체 결정)
3a : 웨이퍼의 표면(판형의 III-V족 화합물 반도체 결정의 표면)
10 : III-V족 화합물 반도체 기판
24 : 척(전극)

Claims (4)

  1. 판형의 III-V족 화합물 반도체 결정의 표면을 연마하는 연마 공정과,
    상기 연마 공정 후, 상기 III-V족 화합물 반도체 결정의 상기 표면을 세정하는 세정 공정과,
    상기 세정 공정 후, 할로겐을 함유한 가스를 이용하여 상기 III-V족 화합물 반도체 결정을 얹어놓기 위한 전극에 제1 바이어스 전력을 인가하면서, 상기 III-V족 화합물 반도체 결정의 상기 표면에 제1 드라이 에칭을 행하는 제1 드라이 에칭 공정과,
    상기 제1 드라이 에칭 공정 후, 할로겐을 함유한 가스를 이용하여 상기 전극에 상기 제1 바이어스 전력보다도 전력값이 작은 제2 바이어스 전력을 인가하면서, 상기 III-V족 화합물 반도체 결정의 상기 표면에 제2 드라이 에칭을 행하는 제2 드라이 에칭 공정
    을 포함하는 III-V족 화합물 반도체 기판의 제조 방법.
  2. 제1항에 있어서, 상기 연마 공정에서는, 상기 III-V족 화합물 반도체 결정의 상기 표면의 산술 평균 조도가 50Å 이하가 될 때까지 상기 표면을 연마하는 것인 III-V족 화합물 반도체 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 III-V족 화합물 반도체 결정의 상기 표면 은 III족 원소면과 V족 원소면을 가지며,
    상기 연마 공정은 상기 III-V족 화합물 반도체 결정의 상기 표면에 화학적 연마를 행하는 화학적 연마 공정을 포함하고,
    상기 화학적 연마 공정에 있어서 이용되는 약액 및 상기 세정 공정에 있어서 이용되는 세정액 중 적어도 한쪽에 과산화수소수, 황산, 염산, 질산 및 불화수소산 중 적어도 한 종류를 함유시킨 액체를 이용하는 것인 III-V족 화합물 반도체 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 III-V족 화합물 반도체 결정은 III족 원소로서 Ga, In 및 Al 중 적어도 하나의 원소를 함유하고, V족 원소로서 As, P 및 N 중 적어도 하나의 원소를 함유하는 것인 III족 화합물 반도체 기판의 제조 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4321595B2 (ja) * 2007-01-23 2009-08-26 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法
TWI407587B (zh) * 2009-01-21 2013-09-01 Lumitek Corp 發光二極體晶圓之研磨方法
FR2953328B1 (fr) * 2009-12-01 2012-03-30 S O I Tec Silicon On Insulator Tech Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques
DE112012000576B4 (de) * 2011-01-26 2023-06-07 Sumco Corp. Verfahren zur Herstellung eines Wafers für Solarzellen, einer Solarzelle, und eines Solarzellenmoduls
JP5767141B2 (ja) * 2012-03-02 2015-08-19 株式会社サイオクス 窒化ガリウム基板およびそれを用いた光デバイス
US8822314B2 (en) 2012-06-14 2014-09-02 Palo Alto Research Center Incorporated Method of growing epitaxial layers on a substrate
CN103495928B (zh) * 2013-10-09 2015-07-29 广东赛翡蓝宝石科技有限公司 一种提高蓝宝石衬底片表面质量和产品良率的加工方法
CN105814244B (zh) * 2013-12-20 2018-06-29 日本碍子株式会社 包含氮化镓层的基板及其制造方法
CN103847032B (zh) * 2014-03-20 2016-01-06 德清晶辉光电科技有限公司 一种大直径超薄石英晶片的生产工艺
CN103966605B (zh) * 2014-05-30 2016-08-24 马鞍山太时芯光科技有限公司 一种LED芯片GaP层用刻蚀液及刻蚀方法以及表面粗化方法
CN104319319A (zh) * 2014-10-31 2015-01-28 广东德力光电有限公司 一种led芯片的研切方法
US10553448B2 (en) * 2016-10-31 2020-02-04 Varian Semiconductor Equipment Associates, Inc. Techniques for processing a polycrystalline layer using an angled ion beam
CN106826408B (zh) * 2017-02-09 2018-05-08 同济大学 一种基于晶体氧化剂的lbo晶体抛光方法
KR102086281B1 (ko) * 2017-04-28 2020-03-06 제이엑스금속주식회사 반도체 웨이퍼 및 반도체 웨이퍼의 연마 방법
CN107799399B (zh) * 2017-10-31 2020-01-03 浙江华越芯装电子股份有限公司 在中温下弹坑检测的预处理方法
US10926523B2 (en) * 2018-06-19 2021-02-23 Sensel, Inc. Performance enhancement of sensors through surface processing
CN117066978B (zh) * 2023-10-16 2024-01-05 天通控股股份有限公司 一种钽酸锂键合晶片的减薄方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02207527A (ja) 1989-02-06 1990-08-17 Sumitomo Electric Ind Ltd ＧａＡｓウエハの研磨方法
JPH05291231A (ja) * 1992-04-06 1993-11-05 Japan Energy Corp 化合物半導体ウェーハの製造方法
US6444593B1 (en) * 1998-12-02 2002-09-03 Advanced Micro Devices, Inc. Surface treatment of low-K SiOF to prevent metal interaction
WO2001006546A2 (en) * 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
JP3546023B2 (ja) 2001-03-23 2004-07-21 三菱電線工業株式会社 結晶成長用基板の製造方法、およびＧａＮ系結晶の製造方法
US6488767B1 (en) * 2001-06-08 2002-12-03 Advanced Technology Materials, Inc. High surface quality GaN wafer and method of fabricating same
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
WO2003021642A2 (en) * 2001-08-31 2003-03-13 Applied Materials, Inc. Method and apparatus for processing a wafer
WO2004061943A1 (en) * 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
US7129167B1 (en) * 2003-03-14 2006-10-31 Lam Research Corporation Methods and systems for a stress-free cleaning a surface of a substrate
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
CN100552888C (zh) * 2003-10-27 2009-10-21 住友电气工业株式会社 氮化镓半导体衬底及其制造方法
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
EP1709670B1 (en) * 2004-01-26 2012-09-12 Showa Denko K.K. Group iii nitride semiconductor multilayer structure
JP2006060069A (ja) 2004-08-20 2006-03-02 Sumitomo Electric Ind Ltd ＡｌＮ結晶の表面処理方法、ＡｌＮ結晶基板、エピタキシャル層付ＡｌＮ結晶基板および半導体デバイス
JP2006185964A (ja) 2004-12-24 2006-07-13 Eudyna Devices Inc 半導体装置の製造方法
JP4321595B2 (ja) * 2007-01-23 2009-08-26 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法
US7732301B1 (en) * 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same

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