KR20080062927A - 액정표시장치 및 그 제조방법 - Google Patents

액정표시장치 및 그 제조방법 Download PDF

Info

Publication number
KR20080062927A
KR20080062927A KR1020060139116A KR20060139116A KR20080062927A KR 20080062927 A KR20080062927 A KR 20080062927A KR 1020060139116 A KR1020060139116 A KR 1020060139116A KR 20060139116 A KR20060139116 A KR 20060139116A KR 20080062927 A KR20080062927 A KR 20080062927A
Authority
KR
South Korea
Prior art keywords
pattern
electrode
substrate
gate
liquid crystal
Prior art date
Application number
KR1020060139116A
Other languages
English (en)
Other versions
KR100978266B1 (ko
Inventor
정지현
홍현석
임병호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060139116A priority Critical patent/KR100978266B1/ko
Priority to JP2007338022A priority patent/JP5080962B2/ja
Priority to CN2007103063197A priority patent/CN101211863B/zh
Priority to US12/003,648 priority patent/US8208085B2/en
Publication of KR20080062927A publication Critical patent/KR20080062927A/ko
Application granted granted Critical
Publication of KR100978266B1 publication Critical patent/KR100978266B1/ko
Priority to US13/478,622 priority patent/US8754998B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 액정표시장치 및 그 제조방법은 액티브패턴과 2메탈 적층구조를 이용하여 소오스/드레인전극과 화소전극 및 패드부전극을 한번의 마스크공정을 통해 형성하며, 데이터라인을 한번의 마스크공정을 통해 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하기 위한 것으로, 화소부와 제 1 패드부 및 제 2 패드부로 구분되는 제 1 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 제 1 기판의 화소부에 게이트전극과 게이트라인을 형성하는 단계; 제 2 마스크공정을 통해 상기 게이트전극 상부에 제 1 절연막이 개재된 상태에서 아일랜드 형태의 액티브패턴을 형성하며, 상기 제 1 기판의 화소부에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 제 3 마스크공정을 통해 상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하며, 상기 화소영역에 화소전극을 형성하는 단계; 제 4 마스크공정을 통해 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
이와 같이 구성된 본 발명의 액정표시장치 및 그 제조방법은 액티브패턴이 게이트전극 상부에만 아일랜드 형태로 형성되고 데이터라인 하부에는 존재하지 않게 됨으로써 화소부의 개구영역을 증가시킬 수 있으며, 또한 빛에 의해 노출되지 않기 때문에 빛에 노출되었을 때 발생하였던 웨이비 노이즈(wavy noise) 현상을 방지할 수 있는 것을 특징으로 한다.
또한, 본 발명의 액정표시장치 및 그 제조방법은 상기 2메탈 적층구조에 있 어서 식각공정을 진행할 때, 1차 습식식각 후 베이킹(baking)공정을 통해 감광막패턴을 무너뜨려 상부 도전막패턴을 덮은 다음 2차 습식식각을 진행함으로서 언더컷(undercut)현상을 방지하는 동시에 순방향의 테이퍼(taper)를 형성할 수 있는 것을 특징으로 한다.
마스크수, 소오스전극, 드레인전극, 화소전극, 습식식각, 베이킹, 테이퍼

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 4는 도 3에 도시된 어레이 기판의 A부분을 확대하여 나타내는 도면.
도 5a 내지 도 5d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선과 IIIb-IIIb선과 IIIc-IIIc선 및 IIId-IIId선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 6a 내지 도 6c는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 7a 내지 도 7f는 도 5b 및 도 6b에 도시된 제 2 마스크공정을 구체적으로 나타내는 단면도.
도 8a 내지 도 8d는 2메탈 적층구조에 있어서, 제 1 실시예에 따른 식각공정을 순차적으로 나타내는 단면도.
도 9a 내지 도 9e는 2메탈 적층구조에 있어서, 제 2 실시예에 따른 식각공정 을 순차적으로 나타내는 단면도.
도 10은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 11은 도 10에 도시된 어레이 기판의 A'부분을 확대하여 나타내는 도면.
도 12a 내지 도 12d는 도 10에 도시된 어레이 기판의 Xa-Xa'선과 Xb-Xb선과 Xc-Xc선 및 Xd-Xd선에 따른 제조공정을 순차적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110,210 : 어레이 기판 116,216 : 게이트라인
116p,216p : 게이트패드라인 117,217 : 데이터라인
117p,217p : 데이터패드라인 118,218 : 화소전극
121,221 : 게이트전극 122,222 : 소오스전극
123,223 : 드레인전극 124,224 : 액티브패턴
126p,226p : 게이트패드전극 127p,227p : 데이터패드전극
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 2메탈 적층구조를 이용함으로써 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시키는 동시에 상기 2메탈 적층구조에 있어서 순방향의 테이퍼를 형성할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크수를 줄이는 방법이 요구되어지고 있다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
도 2a 내지 도 2e는 도 1에 도시된 액정표시장치에 있어서, 어레이 기판의 제조공정을 순차적으로 나타내는 단면도이다.
도 2a에 도시된 바와 같이, 어레이 기판(10) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 도전성 금속물질로 이루어진 게이트전극(21)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 어레이 기판(10) 전면(全面)에 차례대로 제 1 절연막(15a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.
이때, 상기 액티브패턴(24) 위에는 상기 액티브패턴(24)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막 패턴(25)이 형성되게 된다.
이후, 도 2c에 도시된 바와 같이, 상기 어레이 기판(10) 전면에 도전성 금속물질을 증착한 후 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브패턴(24) 상부에 소오스전극(22)과 드레인전극(23)을 형성한다. 이때, 상기 액티브패턴(24) 위에 형성되어 있는 n+ 비정질 실리콘 박막 패턴은 상기 제 3 마스크공정을 통해 소정영역이 제거되어 상기 액티브패턴(24)과 소오스/드레인전극(22, 23) 사이에서 오믹-콘택(ohmic contact)층(25')을 형성하게 된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소오스전극(22)과 드레인전극(23)이 형성된 어레이 기판(10) 전면에 제 2 절연막(15b)을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 절연막(15b)의 일부 영역을 제거하여 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.
마지막으로, 도 2e에 도시된 바와 같이, 투명한 도전성 금속물질을 어레이 기판(10) 전면에 증착한 후 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(40)을 통해 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 게이트전극, 액티브패턴, 소오스/드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 5번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리는 단점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하게 된다.
이때, 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극을 한번의 마스크공정으로 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있는 기술이 개발되었다.
그러나, 상기 구조의 액정표시장치는 회절마스크를 이용함으로써 두 번의 식각공정을 거쳐 액티브패턴과 소오스/드레인전극을 패터닝하게 됨에 따라 상기 소오스전극과 드레인전극 및 데이터라인의 하부 주변으로 액티브패턴이 돌출하여 남아 있게 된다.
상기 액티브패턴은 순수한 비정질 실리콘 박막으로 이루어지며, 상기 돌출된 액티브패턴은 하부의 백라이트 광에 노출됨으로써 상기 백라이트 광에 의해 광전류가 발생하게 된다. 이때, 상기 백라이트 광의 미세한 깜빡임으로 인해 상기 비정질 실리콘 박막은 미세하게 반응하여 활성화와 비활성화 상태가 반복되게 되며, 이로 인해 광전류에 변화가 발생하게 된다. 이와 같은 광전류 성분은 이웃하는 화소전극에 흐르는 신호와 함께 커플링(coupling)되어 상기 화소전극에 위치한 액정의 움직임을 왜곡시키게 한다. 그 결과 액정표시장치의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.
또한, 상기 데이터라인의 하부에 위치한 액티브패턴은 상기 데이터라인의 양측으로 소정거리 돌출됨으로써 화소부의 개구영역이 상기 돌출된 거리만큼 잠식됨에 따라 액정표시장치의 개구율이 감소하는 문제가 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 2메탈 적층구조를 이용함으로써 4번의 마스크공정으로 어레이 기판을 제작하도록 한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 웨이비 노이즈가 발생하지 않아 고화질을 구현하는 동시에 개구영역을 확대하여 고휘도를 구현한 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 2메탈 적층구조에서 언더컷현상을 방지하는 동시에 순방향의 테이퍼를 형성할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 화소부와 제 1 패드부 및 제 2 패드부로 구분되는 제 1 기판; 상기 제 1 기판의 화소부에 형성되는 게이트전극과 게이트라인; 상기 게이트전극 상부에 제 1 절연막이 개재된 상태에서 형성되며, 상기 게이트전극보다 폭이 줄어든 아일랜드 형태를 가진 액티브패턴; 상기 제 1 기판 위에 형성되며, 상기 액티브패턴의 소오스/드레인영역 위에 형성된 오믹-콘택층; 상기 제 1 기판의 게이트전극 상부에 아일랜드 형태로 형성되며, 상기 오믹-콘택층을 통해 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극; 상기 제 1 기판의 화소부에 형성되며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 화소영역에 형성되며, 상기 드레인전극과 전기적으로 접속하는 화소전극; 상기 제 1 기판 위에 형성되는 제 2 절연막; 및 상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함한다.
또한, 본 발명의 액정표시장치의 제조방법은 화소부와 제 1 패드부 및 제 2 패드부로 구분되는 제 1 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 제 1 기판의 화소부에 게이트전극과 게이트라인을 형성하는 단계; 제 2 마스크공정을 통해 상기 게이트전극 상부에 제 1 절연막이 개재된 상태에서 아일랜드 형태의 액티 브패턴을 형성하며, 상기 제 1 기판의 화소부에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 제 3 마스크공정을 통해 상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하며, 상기 화소영역에 화소전극을 형성하는 단계; 제 4 마스크공정을 통해 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.
또한, 본 발명의 2메탈 적층구조의 제조방법은 기판 위에 제 1 도전막과 제 2 도전막을 형성하는 단계; 상기 기판 위에 1차 감광막패턴을 형성하는 단계; 상기 1차 감광막패턴을 마스크로 하여 상기 제 2 도전막을 선택적으로 제거하여 제 2 도전막패턴을 형성하는 단계; 베이킹공정을 통해 상기 1차 감광막패턴을 아래로 무너트려 상기 제 2 도전막패턴을 덮는 2차 감광막패턴을 형성하는 단계; 및 상기 2차 감광막패턴을 마스크로 하여 상기 제 1 도전막을 선택적으로 제거하여 상기 제 2 도전막패턴보다 넓은 폭을 가진 제 1 도전막패턴을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 게이트패드부와 데이터패드부 및 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
또한, 도 4는 도 3에 도시된 어레이 기판의 A부분을 확대하여 나타내는 도면이다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하 여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
도 3 및 도 4에 도시된 바와 같이, 상기 제 1 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
이때, 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126p)과 데이터패드전극(127p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(116)과 데이터라인(117)에 전달하게 된다.
즉, 상기 게이트라인(116)과 데이터라인(117)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(116p)과 데이터패드라인(117p)에 연결되며, 상기 게이트패드라인(116p)과 데이터패드라인(117p)은 상기 게이트패드라인(116p)과 데이터패드라인(117p)에 각각 전기적으로 접속된 게이트패드전극(126p)과 데이터패드전극(127p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.
이때, 상기 게이트패드전극(126p)은 게이트패드부 콘택홀(140)을 통해 상기 게이트패드라인(117p)과 전기적으로 접속하게 된다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(124)을 포함한다.
상기 본 발명에 따른 액티브패턴(124)은 비정질 실리콘 박막으로 이루어지며, 상기 게이트전극(121) 상부에만 아일랜드 형태로 형성됨으로써 박막 트랜지스터의 오프전류를 감소시킬 수 있게 된다.
이때, 불투명한 도전물질로 이루어진 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)은 그 상부에 투명한 도전물질로 이루어지며 각각 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)보다 넓은 폭을 가지도록 패터닝된 소오스전극패턴(122')과 드레인전극패턴(123') 및 데이터라인패턴(117')이 형성되어 있다.
상기 본 발명의 제 1 실시예에 따른 소오스전극(122)과 드레인전극(123)은 상기 게이트전극(121) 상부에만 아일랜드 형태로 형성되며, 이때 상기 소오스전극(122)은 상기 소오스전극패턴(122')을 통해 상기 데이터라인(117)과 전기적으로 접속하며 상기 드레인전극(123)은 상기 드레인전극패턴(123')을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.
또한, 상기 본 발명의 제 1 실시예에 따른 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)은 각각 그 상부에 형성된 상기 소오스전극패턴(122') 과 드레인전극패턴(123') 및 데이터라인패턴(117')에 의해 완전히 가려져 노출되는 부분이 없는 것을 특징으로 한다.
이때, 전단 게이트라인(116')의 일부는 제 1 절연막(미도시)을 사이에 두고 그 상부의 화소전극(118)의 일부와 중첩되어 스토리지 커패시터(storage capacitor)(Cst)를 형성하게 된다. 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 즉, 상기 어레이 기판(110)의 화소전극(118)은 컬러필터 기판의 공통전극과 함께 액정 커패시터를 이루는데, 일반적으로 상기 액정 커패시터에 인가된 전압은 다음 신호가 들어올 때까지 유지되지 못하고 누설되어 사라진다. 따라서, 인가된 전압을 유지하기 위해서는 스토리지 커패시터(Cst)를 액정 커패시터에 연결해서 사용해야 한다.
이러한 스토리지 커패시터(Cst)는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.
여기서, 본 발명의 액티브패턴(124)과 데이터라인(117)은 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용함으로써 한번의 마스크공정으로 형성하며, 상기 소오스/드레인전극(122, 123)과 화소전극(118) 및 패드부전극(126p, 127p)은 2메탈 적층구조를 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되는데, 이를 다음의 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 5a 내지 도 5d는 도 3에 도시된 어레이 기판의 IIIa-IIIa'선과 IIIb-IIIb 선과 IIIc-IIIc선 및 IIId-IIId선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 데이터라인부를 포함하는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.
또한, 도 6a 내지 도 6c는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
도 5a 및 도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)과 게이트라인(116, 116')을 형성하며 게이트패드부에 게이트패드라인(116p)을 형성한다.
이때, 상기 도면부호 116'은 해당화소에 대한 전단의 게이트라인을 의미하며, 해당화소의 게이트라인(116)과 상기 전단 게이트라인(116')은 동일한 방식으로 형성된다.
이때, 상기 게이트전극(121)과 게이트라인(116, 116') 및 게이트패드라인(116p)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 5b 및 도 6b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116, 116') 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115b), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 게이트전극(121) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하는 동시에 상기 데이터라인부에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성하게 된다.
이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)을 형성하며, 상기 어레이 기판(110)의 게이트패드부에 상기 게이트패드라인(116p)의 일부를 노출시키는 게이트패드부 콘택홀(140)을 형성한다.
이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막 및 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(130') 및 제 2 도전막패턴(150')이 남아있게 된다.
또한, 상기 데이터라인(117) 및 데이터패드라인(117p)의 하부에는 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 각각 상기 데이터라인(117) 및 데이터패드라인(117p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(130") 및 제 2 비정질 실리콘 박막패턴(120")과 제 3 n+ 비정질 실리콘 박막패턴(130'")이 형성되게 된다.
여기서, 본 발명에 따른 상기 액티브패턴(124)은 상기 제 1 절연막(115a)을 사이에 두고 상기 게이트전극(121) 상부에만 아일랜드 형태로 형성되며, 상기 액티브패턴(124)과 데이터라인(117) 및 게이트패드부 콘택홀(140)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 7a 내지 도 7f는 도 5b 및 도 6b에 도시된 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116, 116') 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115b), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(130) 및 제 2 도전막(150)을 형성한다.
이때, 상기 제 2 도전막(150)은 후술할 소오스전극과 드레인전극, 데이터라인 및 데이터패드라인을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
이후, 도 7b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후 본 발명에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스 크(180)를 투과한 광만이 감광막(170)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면, 도 7c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(150) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)은 제 2 투과영역(II)을 통해 형성된 제 4 감광막패턴(170d)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 감광막이 완전히 제거되는데, 이것은 포지티브 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 포토레지스트를 사용하여도 무방하다.
다음으로, 도 7d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 제 1 절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(130) 및 제 2 도전막(150)을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 게이트패드부에 상기 게이트패드라인(116p)의 일부를 노출시키는 게이트패드부 콘택홀(140)이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)의 일부를 제 거하는 애싱공정을 진행하게 되면, 도 7e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 4 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 3 감광막패턴은 상기 제 4 감광막패턴의 두께만큼이 제거된 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')으로 상기 차단영역(III)에 대응하는 액티브패턴영역과 데이터라인영역 및 데이터패드라인영역에만 남아있게 된다.
이후, 도 7f에 도시된 바와 같이, 상기 남아있는 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막의 일부를 제거함으로써 상기 게이트전극(121) 상부에 상기 비정질 실리콘 박막으로 이루어진 아일랜드 형태의 액티브패턴(124)을 형성한다.
또한, 상기 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막의 일부를 제거함으로써 상기 데이터라인부와 데이터패드부에 각각 상기 제 2 도전막으로 이루어진 데이터라인(117)과 데이터패드라인(117p)이 형성되게 된다.
이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막 및 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(130') 및 제 2 도전막패턴(150')이 남아있게 된다.
이와 같이 본 발명에 따른 액티브패턴(124)은 상기 게이트전극(124) 상부에만 아일랜드 형태로 형성됨에 따라 박막 트랜지스터의 오프전류가 감소되는 이점을 제공한다.
또한, 상기 데이터라인(117) 및 데이터패드라인(117p)의 하부에는 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 각각 상기 데이터라인(117) 및 데이터패드라인(117p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(130") 및 제 2 비정질 실리콘 박막패턴(120")과 제 3 n+ 비정질 실리콘 박막패턴(130'")이 형성되게 된다.
상기 본 발명에 따른 데이터라인(117)은 그 하부에 비정질 실리콘 박막으로 이루어진 액티브패턴의 테일(tail)이 존재하지 않아 상기 액티브패턴의 테일에 의한 상기 데이터라인(117)의 신호간섭 및 개구율의 저하가 발생하지 않게 된다.
다음으로, 도 5c 및 도 6c에 도시된 바와 같이, 상기 액티브패턴(124)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전막패턴과 제 3 도전막의 일부영역을 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 3 도전막으로 이루어진 화소전극(118)을 형성하는 동시에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.
또한, 상기 제 3 마스크공정을 통해 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 제 3 도전막으로 이루어진 데이터패드전극(127p) 및 게이트패드전극(126p)을 형성하게 된다.
여기서, 상기 제 3 도전막은 상기 화소전극(118)과 데이터패드전극(127p) 및 게이트패드전극(126p)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이때, 상기 제 2 도전막으로 이루어진 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)은 그 상부에 상기 제 3 도전막으로 이루어지며 각각 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)보다 넓은 폭을 가지도록 패터닝된 소오스전극패턴(122')과 드레인전극패턴(123') 및 데이터라인패턴(117')이 형성되어 있다.
또한, 상기 본 발명의 제 1 실시예에 따른 소오스전극(122)과 드레인전극(123)은 상기 게이트전극(121) 상부에만 아일랜드 형태로 형성되며, 이때 상기 소오스전극(122)은 상기 소오스전극패턴(122')을 통해 상기 데이터라인(117)과 전기적으로 접속하며 상기 드레인전극(123)은 상기 드레인전극패턴(123')을 통해 상기 화소전극(118)과 전기적으로 접속하게 된다.
또한, 상기 본 발명의 제 1 실시예에 따른 소오스전극(122)과 드레인전극(123) 및 데이터라인(117)은 각각 그 상부에 형성된 상기 소오스전극패턴(122')과 드레인전극패턴(123') 및 데이터라인패턴(117')에 의해 완전히 가려지게 된다.
또한, 상기 액티브패턴(124) 위에 형성되어 있는 제 1 n+ 비정질 실리콘 박막패턴은 상기 제 3 마스크공정을 통해 소정영역이 제거되어 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택(ohmic contact)층(125)을 형성하게 된다.
이때, 상기 게이트패드전극(126p)은 상기 게이트패드부 콘택홀을 통해 하부 의 게이트패드라인(116p)과 전기적으로 접속되게 되며, 상기 데이터패드전극(127p)은 하부의 데이터패드라인(117p)과 접촉하여 전기적으로 접속되게 된다.
또한, 상기 해당 화소전극(118)의 일부는 전단 게이트라인(116')의 일부와 오버랩되도록 형성되어 그 하부의 제 1 절연막(115a)을 사이에 두고 상기 전단 게이트라인(116')과 함께 스토리지 커패시터(Cst)를 형성하게 된다.
그리고, 도 5d 및 도 6c에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 절연막(115b)을 선택적으로 제거함으로써 상기 화소영역과 패드부를 오픈시킨다.
이와 같이 본 발명의 제 1 실시예에 따른 액정표시장치는 총 4번의 마스크공정을 통해 박막 트랜지스터를 포함하는 어레이 기판(110)을 제작할 수 있게 되며, 이를 위해 전술한 바와 같이 액티브패턴(124)과 데이터라인(117)을 하프-톤 마스크를 이용하여 한번의 마스크공정을 통해 형성하고 소오스전극(122)과 드레인전극(123) 및 화소전극(118)을 2메탈 적층구조를 이용하여 한번의 마스크공정을 통해 형성하게 된다.
이때, 상기 2메탈 적층구조는 두 개의 도전막을 적층한 다음 두 번의 습식식각을 진행하여 서로 다른 도전막으로 이루어진 소오스/드레인전극(122, 123) 및 화소전극(118)을 형성하는 기술로 도 5d에 도시된 바와 같이, 일반적으로 1차 습식식각 진행 후 2차 습식식각 진행시 언더컷(undercut)이 발생하거나 역 테이퍼(taper)(T)가 형성되게 되며, 이를 도면을 참조하여 상세히 설명한다.
도 8a 내지 도 8d는 2메탈 적층구조에 있어서, 상기 제 1 실시예에 따른 식각공정을 순차적으로 나타내는 단면도이다.
도 8a에 도시되 바와 같이, 어레이 기판(110) 위에 제 1 도전막(160)과 제 2 도전막(165)을 적층한 후, 포토레지스트와 같은 감광성물질로 이루어진 소정의 감광막패턴(175)을 형성한다.
이때, 상기 제 1 도전막(160)은 본 발명의 소오스전극과 드레인전극을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 도전막(165)은 본 발명의 화소전극과 소오스전극패턴 및 드레인전극패턴을 형성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이후, 도 8b에 도시된 바와 같이, 상기 감광막패턴(175)을 마스크로 하여, 그 하부에 형성된 제 2 도전막을 선택적으로 제거하게 되면(1차 습식식각), 상기 어레이 기판(110) 위에 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(165')이 형성되게 된다.
이때, 상기 제 2 도전막패턴(165')은 상기 1차 습식식각을 통해 측면의 일부가 과식각되어 상기 감광막패턴(175)보다 폭이 줄어든 형태를 가지게 된다.
상기 1차 습식식각을 진행한 다음, 계속하여 하부의 제 1 도전막을 선택적으로 제거하게 되면(2차 습식식각), 도 8c에 도시된 바와 같이 상기 제 1 도전막으로 이루어지며 상기 제 2 도전막패턴(165')보다 폭이 줄어든 형태의 제 1 도전막패 턴(160')이 형성되게 된다.
이와 같이 2메탈에 2번의 습식식각을 진행하게 되면, 도 8d에 도시된 바와 같이 제 1 도전막으로 이루어진 제 1 도전막패턴(160')과 제 2 도전막으로 이루어진 제 2 도전막패턴(165')이 적층구조로 형성되게 된다.
이때, 상기 제 1 도전막패턴(160')은 상기 제 2 도전막패턴(165')보다 폭이 줄어든 형태로 식각되어, 상기 제 1 도전막패턴(160')과 제 2 도전막패턴(165')의 측면은 역 테이퍼(T) 형상을 가지게 된다.
이를 전술한 본 발명의 제 1 실시예에 적용하여 보면, 도 5d에 도시된 바와 같이 상기 제 1 도전막패턴(160')은 상기 제 1 실시예의 소오스전극(122)과 드레인전극(123)에 대응되며 상기 제 2 도전막패턴(165')은 상기 제 1 실시예의 소오스전극패턴(122')과 드레인전극패턴(123')에 대응될 수 있다.
이 구조를 개선하기 위해 1차 습식식각 후 베이킹(baking)공정을 통해 감광막패턴을 무너뜨려 상부 도전막패턴을 덮은 다음 2차 습식식각을 진행함으로서 전술한 언더컷 현상을 방지하는 동시에 순방향의 테이퍼를 형성할 수 있게 되는데, 이를 다음의 제 2 실시예를 통해 상세히 설명한다.
도 9a 내지 도 9e는 2메탈 적층구조에 있어서, 제 2 실시예에 따른 식각공정을 순차적으로 나타내는 단면도이다.
도 9a에 도시되 바와 같이, 어레이 기판(210) 위에 제 1 도전막(260)과 제 2 도전막(265)을 적층한 후, 포토레지스트와 같은 감광성물질로 이루어진 소정의 1차 감광막패턴(275)을 형성한다.
이후, 도 9b에 도시된 바와 같이, 상기 1차 감광막패턴(275)을 마스크로 하여, 그 하부에 형성된 제 2 도전막을 선택적으로 제거하게 되면(1차 습식식각), 상기 어레이 기판(210) 위에 상기 제 2 도전막으로 이루어진 제 2 도전막패턴(265')이 형성되게 된다.
이때, 상기 제 2 도전막패턴(265')은 상기 1차 습식식각을 통해 측면의 일부가 과식각되어 상기 감광막패턴(275)보다 폭이 줄어든 형태를 가지게 된다.
상기 1차 습식식각을 진행한 다음 130~160℃ 정도의 온도에서 베이킹공정을 진행하게 되면, 도 9c에 도시된 바와 같이 상기 베이킹공정을 통해 상기 1차 감광막패턴은 아래로 무너져 상기 제 2 도전막패턴(265')을 덮는 형태의 2차 감광막패턴(275')을 형성하게 된다.
계속하여 상기 2차 감광막패턴(275')을 마스크로 하부의 제 1 도전막을 선택적으로 제거하게 되면(2차 습식식각), 도 9d에 도시된 바와 같이 상기 제 1 도전막으로 이루어지며 상기 2차 감광막패턴(275')보다는 폭이 줄어드나 상기 제 2 도전막패턴(265')보다는 넓은 폭을 가진 제 1 도전막패턴(260')이 형성되게 된다.
이와 같이, 상기 제 2 실시예의 제 1 도전막패턴(260')은 상기 제 2 도전막패턴(265')보다 넓은 폭을 가지도록 패터닝 됨으로써 상기 제 1 도전막패턴(260')과 제 2 도전막패턴(265')의 측면은 순방항의 테이퍼(T')를 가지게 된다.
이하, 본 발명의 제 2 실시예에 따른 액정표시장치 및 그 제조방법에 대하여 상세히 설명한다.
도 10은 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 상기 2메탈 적층구조에 있어서 소오스/드레인전극과 소오스/드레인전극패턴이 순방향의 테이퍼를 가지도록 구성된 것 이외에는 상기 제 1 실시예의 액정표시장치의 어레이 기판과 동일한 구성으로 이루어져 있다.
또한, 도 11은 도 10에 도시된 어레이 기판의 A'부분을 확대하여 나타내는 도면이다.
도 10 및 도 11에 도시된 바와 같이, 상기 제 2 실시예의 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(218)이 형성되어 있다.
이때, 상기 어레이 기판(210)의 가장자리 영역에는 상기 게이트라인(216)과 데이터라인(217)에 각각 전기적으로 접속하는 게이트패드전극(226p)과 데이터패드전극(227p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(216)과 데이터라인(217)에 전달하게 된다.
즉, 상기 게이트라인(216)과 데이터라인(217)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(216p)과 데이터패드라인(217p)에 연결되며, 상기 게이트패드라인(216p)과 데이터패드라인(217p)은 상기 게이트패드라인(216p)과 데이터패드라인(217p)에 각각 전기적으로 접속된 게이트패드전극(226p)과 데이터패드전 극(227p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.
이때, 상기 게이트패드전극(226p)은 게이트패드부 콘택홀(240)을 통해 상기 게이트패드라인(217p)과 전기적으로 접속하게 된다. 또한, 전단 게이트라인(216')의 일부는 제 1 절연막(미도시)을 사이에 두고 그 상부의 화소전극(218)의 일부와 중첩되어 스토리지 커패시터(Cst)를 형성하게 된다.
상기 박막 트랜지스터는 게이트라인(216)에 연결된 게이트전극(221), 데이터라인(217)에 연결된 소오스전극(222) 및 화소전극(218)에 연결된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(224)을 포함한다.
상기 본 발명에 따른 액티브패턴(224)은 비정질 실리콘 박막으로 이루어지며, 상기 게이트전극(221) 상부에만 아일랜드 형태로 형성됨으로써 박막 트랜지스터의 오프전류를 감소시킬 수 있게 된다.
이때, 불투명한 도전물질로 이루어진 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)은 그 상부에 투명한 도전물질로 이루어진 소오스전극패턴(222')과 드레인전극패턴(223') 및 데이터라인패턴(217')이 형성되어 있다.
상기 본 발명의 제 2 실시예에 따른 소오스전극(222)과 드레인전극(223)은 상기 게이트전극(221) 상부에만 아일랜드 형태로 형성되며, 이때 상기 소오스전극(222)은 상기 소오스전극패턴(222')을 통해 상기 데이터라인(217)과 전기적으로 접속하며 상기 드레인전극(223)은 상기 드레인전극패턴(223')을 통해 상기 화소전 극(218)과 전기적으로 접속하게 된다.
이때, 상기 본 발명의 제 2 실시예에 따른 소오스전극(222)과 드레인전극(223)은 그 상부에 형성된 상기 소오스전극패턴(222')과 드레인전극패턴(223')에 의해 일부만 가려지고 다른 일부는 외부로 노출되는 것을 특징으로 한다.
즉, 본 발명의 제 2 실시예에 따른 소오스/드레인전극(222, 223) 및 소오스/드레인전극패턴(222', 223')은 상기 제 1 실시예의 경우와 마찬가지로 2메탈 적층구조를 가지나, 상기 제 1 실시예와는 다르게 하부 도전막패턴인 상기 소오스/드레인전극패턴(222', 223')이 그 상부의 소오스/드레인전극(222, 223)보다 넓은 폭을 가지도록 식각 됨으로써 그 측면이 순방향의 테이퍼를 형성하게 되는데, 이를 다음의 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 12a 내지 도 12d는 도 10에 도시된 어레이 기판의 Xa-Xa'선과 Xb-Xb선과 Xc-Xc선 및 Xd-Xd선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 데이터라인부를 포함하는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.
도 12a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 화소부에 게이트전극(221)과 게이트라인(216')을 형성하며 게이트패드부에 게이트패드라인(216p)을 형성한다.
이때, 상기 도면부호 216'은 해당화소에 대한 전단의 게이트라인을 의미하며, 해당화소의 게이트라인과 상기 전단 게이트라인(216')은 동일한 방식으로 형성 된다.
이때, 상기 게이트전극(221)과 게이트라인(216') 및 게이트패드라인(216p)은 제 1 도전막을 상기 어레이 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
다음으로, 도 12b에 도시된 바와 같이, 상기 게이트전극(221)과 게이트라인(216') 및 게이트패드라인(216p)이 형성된 어레이 기판(210) 전면에 제 1 절연막(215b), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 게이트전극(221) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224)을 형성하는 동시에 상기 데이터라인부에 상기 제 2 도전막으로 이루어진 데이터라인(217)을 형성하게 된다.
이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(210)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(217p)을 형성하며, 상기 어레이 기판(210)의 게이트패드부에 상기 게이트패드라인(216p)의 일부를 노출시키는 게이트패드부 콘택홀(240)을 형성한다.
이때, 상기 액티브패턴(224) 상부에는 각각 상기 n+ 비정질 실리콘 박막 및 제 2 도전막으로 이루어지며 상기 액티브패턴(224)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(230') 및 제 2 도전막패턴(250')이 남아있게 된다.
또한, 상기 데이터라인(217) 및 데이터패드라인(217p)의 하부에는 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 각각 상기 데이터라인(217) 및 데이터패드라인(217p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(220')과 제 2 n+ 비정질 실리콘 박막패턴(230") 및 제 2 비정질 실리콘 박막패턴(220")과 제 3 n+ 비정질 실리콘 박막패턴(230'")이 형성되게 된다.
여기서, 본 발명의 제 2 실시예에 따른 상기 액티브패턴(224)은 상기 제 1 절연막(215a)을 사이에 두고 상기 게이트전극(221) 상부에만 아일랜드 형태로 형성됨에 따라 박막 트랜지스터의 오프전류가 감소되는 이점을 제공한다.
또한, 상기 액티브패턴(224)과 데이터라인(217) 및 게이트패드부 콘택홀(240)은 하프-톤 마스크를 이용함으로써 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성할 수 있게 된다.
또한, 상기 본 발명의 제 2 실시예에 따른 데이터라인(217)은 그 하부에 비정질 실리콘 박막으로 이루어진 액티브패턴의 테일이 존재하지 않아 상기 액티브패턴의 테일에 의한 상기 데이터라인(217)의 신호간섭 및 개구율의 저하가 발생하지 않게 된다.
여기서, 상기 제 2 도전막은 후술할 소오스전극과 드레인전극, 데이터라인 및 데이터패드라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
다음으로, 도 12c에 도시된 바와 같이, 상기 액티브패턴(224)이 형성된 어레이 기판(210) 전면에 제 3 도전막을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 도전막패턴과 제 3 도전막의 일부영역을 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 제 3 도전막으로 이루어진 화소전극(218)을 형성하는 동시에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.
또한, 상기 제 3 마스크공정을 통해 상기 어레이 기판(210)의 데이터패드부 및 게이트패드부에 각각 상기 제 3 도전막으로 이루어진 데이터패드전극(227p) 및 게이트패드전극(226p)을 형성하게 된다.
여기서, 상기 제 3 도전막은 상기 화소전극(218)과 데이터패드전극(227p) 및 게이트패드전극(226p)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.
이때, 상기 제 2 도전막으로 이루어진 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인(217)은 그 상부에 상기 제 3 도전막으로 이루어진 소오스전극패턴(222')과 드레인전극패턴(223') 및 데이터라인패턴(217')이 형성되어 있다.
또한, 상기 본 발명의 제 2 실시예에 따른 소오스전극(222)과 드레인전극(223)은 상기 게이트전극(221) 상부에만 아일랜드 형태로 형성되며, 이때 상기 소오스전극(222)은 상기 소오스전극패턴(222')을 통해 상기 데이터라인(217)과 전기적으로 접속하며 상기 드레인전극(223)은 상기 드레인전극패턴(223')을 통해 상기 화소전극(218)과 전기적으로 접속하게 된다.
또한, 상기 액티브패턴(224) 위에 형성되어 있는 제 1 n+ 비정질 실리콘 박막패턴은 상기 제 3 마스크공정을 통해 소정영역이 제거되어 상기 액티브패턴(224)과 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225)을 형성하게 된다.
이때, 상기 게이트패드전극(226p)은 상기 게이트패드부 콘택홀을 통해 하부의 게이트패드라인(216p)과 전기적으로 접속되게 되며, 상기 데이터패드전극(227p)은 하부의 데이터패드라인(217p)과 접촉하여 전기적으로 접속되게 된다.
또한, 상기 해당 화소전극(218)의 일부는 전단 게이트라인(216')의 일부와 오버랩되도록 형성되어 그 하부의 제 1 절연막(215a)을 사이에 두고 상기 전단 게이트라인(216')과 함께 스토리지 커패시터(Cst)를 형성하게 된다.
여기서, 상기 본 발명의 제 2 실시예의 경우에는 전술한 제 2 실시예의 식각공정을 이용하여 소오스/드레인전극(222, 223) 및 소오스/드레인전극패턴(222', 223')을 형성함에 따라 그 측면 형태가 순방향의 테이퍼(T')를 가지게 된다.
즉, 상기 하부의 소오스전극(222)과 드레인전극(223)이 상부의 소오스전극패턴(222')과 드레인전극패턴(223')이 보다 돌출되도록 패터닝(patterning)됨에 따라 언더컷 현상이 발생하지 않으며 그 측면이 순방향의 테이퍼(T')를 가지게 된다.
그리고, 도 12d에 도시된 바와 같이, 상기 어레이 기판(210) 전면에 제 2 절연막(215b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 절연막(215b)을 선택적으로 제거함으로써 상기 화소영역과 패드부를 오픈시킨다. 이때, 본 발명의 제 2 실시예의 경우에는 2메탈 적층구조를 적용할 때 발생하 는 언더컷이나 역 테이퍼를 방지할 수 있어 이후 박막 증착공정, 즉 상기 제 2 절연막(215b)을 증착하는 과정에서 불량을 줄일 수 있게 된다.
이와 같이 구성된 상기 제 1 실시예 및 제 2 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.
전술한 바와 같이 상기 본 발명의 제 1 실시예 및 제 2 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조공정 및 비용을 절감시키는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 액티브패턴의 테일이 존재하지 않아 데이터라인의 신호간섭이 없으며 상기 액티브패턴의 테일 폭만큼 개구율이 증가하게 된다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 웨이브 노이즈가 발생하지 않아 고화질의 액정표시장치를 제작 할 수 있는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 2메탈 적층구조를 적용할 때 발생하는 언더컷이나 역 테이퍼를 방지할 수 있어 이후 박막 증착공정에서 불량을 줄일 수 있게 된다.

Claims (34)

  1. 화소부와 제 1 패드부 및 제 2 패드부로 구분되는 제 1 기판을 제공하는 단계;
    제 1 마스크공정을 통해 상기 제 1 기판의 화소부에 게이트전극과 게이트라인을 형성하는 단계;
    제 2 마스크공정을 통해 상기 게이트전극 상부에 제 1 절연막이 개재된 상태에서 아일랜드 형태의 액티브패턴을 형성하며, 상기 제 1 기판의 화소부에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;
    제 3 마스크공정을 통해 상기 제 1 기판의 화소부에 소오스전극과 드레인전극을 형성하며, 상기 화소영역에 화소전극을 형성하는 단계;
    제 4 마스크공정을 통해 상기 제 1 기판 위에 제 2 절연막을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크공정을 통해 상기 게이트전극을 구성하는 제 1 도전막으로 형성하되, 상기 제 1 기판의 제 1 패드부에 게이트패드라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 2 항에 있어서, 상기 액티브패턴과 데이터라인을 형성하는 단계는
    상기 제 1 기판 위에 제 1 절연막과 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 형성하는 단계; 및
    제 2 마스크공정을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하여 상기 게이트전극 상부에 아일랜드 형태의 액티브패턴을 형성하며, 상기 제 1 기판의 화소부에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 3 항에 있어서, 상기 제 2 마스크공정을 통해 상기 액티브패턴 위에 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어진 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 4 항에 있어서, 상기 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴은 상기 액티브패턴과 동일한 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 2 항에 있어서, 상기 제 2 마스크공정을 통해 상기 제 1 절연막을 제거하여 상기 게이트패드라인의 일부를 노출시키는 콘택홀을 형성하는 단계를 추가로 포 함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 3 항에 있어서, 상기 액티브패턴은 상기 비정질 실리콘 박막으로 형성하며, 상기 데이터라인은 상기 제 2 도전막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 3 항에 있어서, 상기 제 2 마스크공정을 통해 상기 제 1 기판의 제 2 패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 3 항에 있어서, 상기 제 3 마스크공정을 통해 상기 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴의 일부를 제거하여 상기 액티브패턴의 일부를 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 9 항에 있어서, 상기 n+ 비정질 실리콘 박막패턴의 일부를 제거하여 오믹-콘택층을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 4 항에 있어서, 상기 소오스전극과 드레인전극 및 화소전극을 형성하는 단계는
    상기 제 1 기판 위에 제 3 도전막을 형성하는 단계;
    상기 제 3 도전막이 형성된 제 1 기판 위에 포토레지스트로 이루어진 1차 감광막패턴을 형성하는 단계;
    상기 1차 감광막패턴을 마스크로 하여 상기 제 3 도전막을 선택적으로 제거하여 상기 제 3 도전막으로 이루어진 소오스전극패턴과 드레인전극패턴을 형성하는 단계;
    베이킹공정을 통해 상기 1차 감광막패턴을 아래로 무너트려 상기 소오스전극패턴과 드레인전극패턴을 덮는 2차 감광막패턴을 형성하는 단계; 및
    상기 2차 감광막패턴을 마스크로 하여 상기 제 2 도전막패턴을 선택적으로 제거하여 상기 게이트전극 상부에 상기 제 2 도전막으로 이루어진 소오스전극과 드레인전극을 형성하며, 상기 화소영역에 상기 제 2 도전막으로 이루어진 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서, 상기 제 3 도전막과 제 2 도전막패턴은 습식식각을 통해 선택적으로 제거하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 11 항에 있어서, 상기 베이킹공정은 130~160℃의 온도에서 진행하는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 11 항에 있어서, 상기 소오스/드레인전극과 소오스/드레인전극패턴은 순방향의 테이퍼를 가지도록 패터닝되는 것을 특징으로 하는 액정표시장치의 제조방 법.
  15. 제 11 항에 있어서, 상기 소오스전극은 상기 소오스전극패턴을 통해 상기 데이터라인에 전기적으로 접속하는 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제 11 항에 있어서, 상기 드레인전극은 상기 드레인전극패턴을 통해 상기 화소전극에 전기적으로 접속하는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제 11 항에 있어서, 상기 소오스전극과 드레인전극은 상기 게이트전극 상부에 아일랜드 형태로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제 6 항에 있어서, 상기 제 3 마스크공정을 이용하여 형성하되, 상기 콘택홀을 통해 상기 게이트패드라인과 전기적으로 접속하는 게이트패드전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제 8 항에 있어서, 상기 제 3 마스크공정을 통해 상기 제 1 기판의 제 2 패드부에 상기 데이터패드라인과 전기적으로 접속하는 데이터패드전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  20. 화소부와 제 1 패드부 및 제 2 패드부로 구분되는 제 1 기판;
    상기 제 1 기판의 화소부에 형성되는 게이트전극과 게이트라인;
    상기 게이트전극 상부에 제 1 절연막이 개재된 상태에서 형성되며, 상기 게이트전극보다 폭이 줄어든 아일랜드 형태를 가진 액티브패턴;
    상기 제 1 기판 위에 형성되며, 상기 액티브패턴의 소오스/드레인영역 위에 형성된 오믹-콘택층;
    상기 제 1 기판의 게이트전극 상부에 아일랜드 형태로 형성되며, 상기 오믹-콘택층을 통해 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극;
    상기 제 1 기판의 화소부에 형성되며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;
    상기 화소영역에 형성되며, 상기 드레인전극과 전기적으로 접속하는 화소전극;
    상기 제 1 기판 위에 형성되는 제 2 절연막; 및
    상기 제 1 기판과 대향하여 합착되는 제 2 기판을 포함하는 액정표시장치.
  21. 제 20 항에 있어서, 상기 게이트전극을 구성하는 제 1 도전막으로 형성되며, 상기 제 1 기판의 제 1 패드부에 형성된 게이트패드라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제 21 항에 있어서, 상기 제 1 절연막의 일부가 제거되어 상기 게이트패드라 인의 일부를 노출시키는 콘택홀을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  23. 제 22 항에 있어서, 상기 소오스전극과 드레인전극 및 데이터라인은 불투명한 제 2 도전막으로 이루어진 것을 특징으로 하는 액정표시장치.
  24. 제 23 항에 있어서, 상기 소오스전극과 드레인전극 및 데이터라인 상부에 형성되며 투명한 제 3 도전막으로 이루어진 소오스전극패턴과 드레인전극패턴 및 데이터라인패턴을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  25. 제 23 항에 있어서, 상기 소오스전극과 드레인전극을 구성하는 상기 제 2 도전막으로 형성되며, 상기 제 1 기판의 제 2 패드부에 형성된 데이터패드라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  26. 제 24 항에 있어서, 상기 소오스전극은 상기 소오스전극패턴을 통해 상기 데이터라인과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치.
  27. 제 24 항에 있어서, 상기 드레인전극은 상기 드레인전극패턴을 통해 상기 화소전극과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치.
  28. 제 24 항에 있어서, 상기 제 3 도전막으로 형성되며, 상기 콘택홀을 통해 상기 게이트패드라인과 전기적으로 접속하는 게이트패드전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  29. 제 24 항에 있어서, 상기 제 3 도전막으로 형성되며, 상기 제 1 기판의 제 2 패드부에 형성되어 상기 데이터패드라인과 전기적으로 접속하는 데이터패드전극을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  30. 제 24 항에 있어서, 상기 소오스/드레인전극과 소오스/드레인전극패턴은 그 측면 형태가 순방향의 테이퍼를 형성하는 것을 특징으로 하는 액정표시장치.
  31. 제 24 항에 있어서, 상기 소오스/드레인전극은 상부의 상기 소오스/드레인전극패턴에 의해 가려져 노출되는 부분이 없는 것을 특징으로 하는 액정표시장치.
  32. 기판 위에 제 1 도전막과 제 2 도전막을 형성하는 단계;
    상기 기판 위에 1차 감광막패턴을 형성하는 단계;
    상기 1차 감광막패턴을 마스크로 하여 상기 제 2 도전막을 선택적으로 제거하여 제 2 도전막패턴을 형성하는 단계;
    베이킹공정을 통해 상기 1차 감광막패턴을 아래로 무너트려 상기 제 2 도전막패턴을 덮는 2차 감광막패턴을 형성하는 단계; 및
    상기 2차 감광막패턴을 마스크로 하여 상기 제 1 도전막을 선택적으로 제거하여 상기 제 2 도전막패턴보다 넓은 폭을 가진 제 1 도전막패턴을 형성하는 단계를 포함하는 2메탈 적층구조의 제조방법.
  33. 제 32 항에 있어서, 상기 제 1 도전막과 제 2 도전막은 습식식각을 통해 선택적으로 제거하는 것을 특징으로 하는 2메탈 적층구조의 제조방법.
  34. 제 32 항에 있어서, 상기 베이킹공정은 130~160℃의 온도에서 진행하는 것을 특징으로 하는 2메탈 적층구조의 제조방법.
KR1020060139116A 2006-12-29 2006-12-29 액정표시장치 및 그 제조방법 KR100978266B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060139116A KR100978266B1 (ko) 2006-12-29 2006-12-29 액정표시장치 및 그 제조방법
JP2007338022A JP5080962B2 (ja) 2006-12-29 2007-12-27 液晶表示装置の製造方法
CN2007103063197A CN101211863B (zh) 2006-12-29 2007-12-28 液晶显示器件及其制造方法
US12/003,648 US8208085B2 (en) 2006-12-29 2007-12-28 Liquid crystal display device and fabrication method thereof
US13/478,622 US8754998B2 (en) 2006-12-29 2012-05-23 Liquid crystal display device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060139116A KR100978266B1 (ko) 2006-12-29 2006-12-29 액정표시장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080062927A true KR20080062927A (ko) 2008-07-03
KR100978266B1 KR100978266B1 (ko) 2010-08-26

Family

ID=39611728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060139116A KR100978266B1 (ko) 2006-12-29 2006-12-29 액정표시장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US8208085B2 (ko)
JP (1) JP5080962B2 (ko)
KR (1) KR100978266B1 (ko)
CN (1) CN101211863B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114545670A (zh) * 2021-11-01 2022-05-27 友达光电股份有限公司 显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3227353B2 (ja) * 1995-07-13 2001-11-12 東芝セラミックス株式会社 炭化珪素膜被覆部材及びその製造方法
WO2008089401A2 (en) * 2007-01-18 2008-07-24 Arizona Board Of Regents, Acting For And On Behalfof Arizona State University Flexible transparent electrodes via nanowires and sacrificial conductive layer
KR100920483B1 (ko) * 2007-07-20 2009-10-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101975263B1 (ko) * 2012-02-07 2019-05-08 삼성디스플레이 주식회사 박막트랜지스터 표시판과 이를 제조하는 방법
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
KR102118332B1 (ko) * 2013-08-12 2020-06-04 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
US9775735B2 (en) * 2014-01-31 2017-10-03 Covidien Lp Gastric calibration tube
WO2016021320A1 (ja) * 2014-08-07 2016-02-11 シャープ株式会社 アクティブマトリクス基板およびその製造方法
US9589955B2 (en) * 2014-10-01 2017-03-07 Samsung Electronics Co., Ltd. System on chip
CN106505033B (zh) * 2016-11-16 2019-06-25 深圳市华星光电技术有限公司 阵列基板及其制备方法、显示装置
CN107402485B (zh) * 2017-08-31 2020-09-04 合肥京东方显示技术有限公司 阵列基板及其制作方法、液晶显示设备及其制作方法
JP2019066719A (ja) * 2017-10-03 2019-04-25 シャープ株式会社 表示パネル

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219480B1 (ko) * 1995-11-29 1999-09-01 윤종용 박막트랜지스터 액정표시장치 및 그 제조방법
JP3973787B2 (ja) * 1997-12-31 2007-09-12 三星電子株式会社 液晶表示装置及びその製造方法
KR100482167B1 (ko) * 1998-07-30 2005-07-18 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP2002026333A (ja) * 2000-07-11 2002-01-25 Nec Corp アクティブマトリクス基板の製造方法
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
JP2002110631A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 多層薄膜パターンの製造方法
US7095460B2 (en) * 2001-02-26 2006-08-22 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
KR100807580B1 (ko) * 2001-06-19 2008-02-28 엘지.필립스 엘시디 주식회사 액정 표시장치의 제조방법
JP2003295207A (ja) * 2002-03-29 2003-10-15 Nec Lcd Technologies Ltd 横電界方式のアクティブマトリクス型液晶表示装置
CN1229681C (zh) * 2002-09-11 2005-11-30 统宝光电股份有限公司 液晶显示器及周边电路结构及其制造方法
KR101054819B1 (ko) * 2003-06-24 2011-08-05 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR101107245B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR100983716B1 (ko) * 2006-06-30 2010-09-24 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
US8031312B2 (en) * 2006-11-28 2011-10-04 Lg Display Co., Ltd. Array substrate for liquid crystal display device and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114545670A (zh) * 2021-11-01 2022-05-27 友达光电股份有限公司 显示装置
CN114545670B (zh) * 2021-11-01 2023-06-16 友达光电股份有限公司 显示装置

Also Published As

Publication number Publication date
US20080174711A1 (en) 2008-07-24
CN101211863A (zh) 2008-07-02
CN101211863B (zh) 2011-04-13
US20120242922A1 (en) 2012-09-27
JP2008165240A (ja) 2008-07-17
US8208085B2 (en) 2012-06-26
JP5080962B2 (ja) 2012-11-21
US8754998B2 (en) 2014-06-17
KR100978266B1 (ko) 2010-08-26

Similar Documents

Publication Publication Date Title
KR100978266B1 (ko) 액정표시장치 및 그 제조방법
KR100983716B1 (ko) 액정표시장치 및 그 제조방법
KR100978264B1 (ko) 반사투과형 액정표시장치 및 그 제조방법
KR20110056962A (ko) 박막 트랜지스터 기판의 제조방법
KR101483024B1 (ko) 액정표시장치 및 그 제조방법
KR20100069432A (ko) 액정표시장치 및 그 제조방법
KR20070060827A (ko) 액정표시장치 및 그 제조방법
KR101331812B1 (ko) 액정표시장치 및 그 제조방법
KR101333594B1 (ko) 액정표시장치 및 그 제조방법
KR101408257B1 (ko) 액정표시장치 및 그 제조방법
KR20080057034A (ko) 액정표시장치 및 그 제조방법
KR20080057035A (ko) 액정표시장치 및 그 제조방법
KR101622180B1 (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR101278107B1 (ko) 액정표시장치 및 그 제조방법
KR100675634B1 (ko) 액정표시소자의 제조방법
KR20100010286A (ko) 액정표시장치 및 그 제조방법
KR20110077254A (ko) 횡전계방식 액정표시장치의 제조방법
KR20080056569A (ko) 액정표시장치 및 그 제조방법
KR20080062930A (ko) 액정표시장치 및 그 제조방법
KR101266274B1 (ko) 액정표시장치 및 그 제조방법
KR20080060944A (ko) 액정표시장치 및 그 제조방법
KR101386568B1 (ko) 액정표시패널 및 그 제조방법
KR20070068921A (ko) 액정표시장치의 제조방법
KR20090020992A (ko) 액정표시장치 및 그 제조방법
KR20130013715A (ko) 액정표시장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150728

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160712

Year of fee payment: 7