KR100675634B1 - 액정표시소자의 제조방법 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 112
- 239000010408 film Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000010409 thin film Substances 0.000 claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 90
- 238000003860 storage Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000004380 ashing Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 79
- 239000007769 metal material Substances 0.000 description 14
- 239000004020 conductor Substances 0.000 description 11
- 239000011651 chromium Substances 0.000 description 6
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000012044 organic layer Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- RMXTYBQNQCQHEU-UHFFFAOYSA-N ac1lawpn Chemical compound [Cr]#[Cr] RMXTYBQNQCQHEU-UHFFFAOYSA-N 0.000 description 1
- -1 acryl (Acryl) Chemical group 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000005536 corrosion prevention Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/1362—Active matrix addressed cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Abstract
본 발명의 액정표시소자의 제조방법은 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시키는 동시에 화소영역의 단차를 보상함으로써 화질을 향상시키기 위한 것으로, 화소부와 패드부로 구분되는 기판을 제공하는 단계; 첫 번째 마스크공정을 통해 상기 기판의 화소부에 게이트전극 및 게이트라인을 형성하며, 게이트패드부에 게이트패드라인을 형성하는 단계; 상기 기판 위에 제 1 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 도전성 금속막을 차례대로 형성한 다음, 두 번째 마스크공정을 통해 상기 기판의 화소부에 상기 게이트라인과 실질적으로 교차하는 데이터라인 및 소오스전극과 화소영역을 선택적으로 포함하는 드레인전극을 형성하며, 데이터패드부에 데이터패드라인을 형성하는 단계; 세 번째 마스크공정을 통해 상기 드레인전극과 접속하는 화소전극을 형성하며, 상기 게이트패드라인 및 데이터패드라인에 각각 접속하는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 포함한다.
3마스크, 화소영역, 금속 배선, 단차
Description
도 1은 일반적인 액정표시패널을 개략적으로 나타내는 사시도.
도 2a 내지 도 2e는 종래의 5마스크공정에 의한 액정표시소자의 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명에 따른 액정표시패널의 어레이 기판 일부를 나타내는 평면도.
도 4a 내지 도 4c는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 예시도.
도 5a 내지 도 5c는 본 발명에 따른 두 번째 마스크공정을 상세하게 나타내는 공정 단면도.
도 6a 내지 도 6d는 본 발명에 따른 세 번째 마스크공정을 상세하게 나타내는 공정 단면도.
도 7a 내지 도 7i는 본 발명의 다른 실시예에 따른 액정표시소자의 제조공정을 순차적으로 나타내는 예시도.
** 도면의 주요부분에 대한 부호의 설명 **
115A,215A : 제 1 절연막 115B,215B : 제 2 절연막
116,216 : 게이트라인 116P,216P : 게이트패드라인
117,217 : 데이터라인 117P,217P : 데이터패드라인
121,221 : 게이트전극 121P,221P : 게이트패드전극
122,222 : 소오스전극 123,223 : 드레인전극
123P,223P : 데이터패드전극 130,230 : 스토리지전극
140A,240A : 게이트패드 콘택홀 140B,240B : 데이터패드 콘택홀
본 발명은 액정표시소자의 제조방법에 관한 것으로, 특히 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시키는 동시에 화소영역의 단차를 보상하여 화질을 향상시킨 액정표시소자의 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화 상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
이를 위하여, 상기 액정표시장치는 구동회로 유닛(unit)을 포함하여 영상을 출력하는 액정표시패널, 상기 액정표시패널의 하부에 설치되어 액정표시패널에 빛을 방출하는 백라이트(backlight) 유닛, 상기 백라이트 유닛과 액정표시패널을 결합시켜 지지하는 케이스(case) 등으로 이루어져 있다.
이하, 도 1을 참조하여 액정표시패널에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시패널의 구조를 개략적으로 나타내는 사시도이다.
도면에 도시된 바와 같이, 상기 액정표시패널은 크게 컬러필터(color filter) 기판(5)과 어레이(array) 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(50)으로 구성된다.
상기 컬러필터 기판(5)은 적, 녹, 청색의 색상을 구현하는 서브컬러필터로 구성된 컬러필터(7)와 상기 서브컬러필터 사이를 구분하고 액정층(50)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(50)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역(19)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(Thin Film Transistor; TFT)(T) 및 상기 화소영역(19)에 형성된 화소전극(18)으로 구성된다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 두 기판(5, 10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이때, 상기 액정표시패널의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 액정표시소자의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정), 증착 및 식각공정 등을 필요로 하므로 생산성 면에서 상기 일련의 제조공정을 단순화하는 방법이 요구되어지고 있다.
이하, 도 2a 내지 도 2e를 참조하여 종래의 5마스크공정에 의한 액정표시소자의 제조공정을 자세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판(10) 위에 첫 번째 마스크공정을 통해 게이트전극(21)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 게이트절연막(15A), 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 순차적으로 적층한 후, 두 번째 마스크공정을 통해 상기 n+ 비정질 실리콘 박막과 비정질 실리콘 박막을 패터닝함으로써 상기 게이트절연막(15A) 위에 액티브층(24) 및 n+층(25')을 형성한다.
이후, 도 2c에 도시된 바와 같이, 상기 액티브층(24) 및 n+층(25')이 형성된 기판(10) 전면에 도전성 금속물질을 증착한 다음, 세 번째 마스크공정을 통해 이를 패터닝함으로써 상기 액티브층(24)의 중앙부를 노출시키는 소오스전극(22) 및 드레 인전극(23)을 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 소오스전극(22) 및 드레인전극(23)이 형성된 기판(10) 전면에 보호막(15B)을 증착한 후, 네 번째 마스크공정을 통해 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.
마지막으로, 도 2e에 도시된 바와 같이, 상기 콘택홀(40)을 포함하는 보호막(15B) 위에 투명한 도전물질을 증착한 후, 다섯 번째 마스크공정을 통해 이를 패터닝함으로써 상기 콘택홀(40)을 통해 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다.
이때, 각 패턴들을 형성하기 위해 진행되는 상기 마스크공정은 마스크에 그려진 패턴(pattern)을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광 및 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 마스크공정은 생산수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 문제점이 있었다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있었다.
이에 따라, 마스크공정의 횟수를 최소한으로 줄여 생산성을 높이고 공정 마진을 확보하기 위해 저마스크 기술에 대한 연구가 진행되고 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 저마스크 기술을 통해 액정표시소자의 제조방법을 제공하는 것으로, 특히 3마스크공정을 통한 액정표시소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 금속 배선과 화소영역의 가장자리 사이의 단차를 보상함으로써 셀갭불량을 방지하여 화질을 향상시킬 수 있는 액정표시소자의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시소자의 제조방법은 화소부와 패드부로 구분되는 기판을 제공하는 단계; 첫 번째 마스크공정을 통해 상기 기판의 화소부에 게이트전극 및 게이트라인을 형성하며, 게이트패드부에 게이트패드라인을 형성하는 단계; 상기 기판 위에 제 1 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 도전성 금속막을 차례대로 형성한 다음, 두 번째 마스크공정을 통해 상기 기판의 화소부에 상기 게이트라인과 실질적으로 교차하는 데이터라인 및 소오스전극과 화소영역을 선택적으로 포함하는 드레인전극을 형성하며, 데이터패드부에 데이터패드라인을 형성하는 단계; 세 번째 마스크공정을 통해 상기 드레인전극과 접속하는 화소전극을 형성하며, 상기 게이트패드라인 및 데이터패드라인에 각각 접속하는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 포함한다.
이때, 상기 두 번째 마스크공정은 상기 기판 위에 포토레지스트와 같은 감광성물질을 도포하는 단계, 상기 감광성물질에 회절마스크를 이용하여 제 1 두께의 제 1 영역과 제 2 두께의 제 2 영역 및 상기 도전성 금속막이 노출되는 제 3 영역을 정의하는 단계, 상기 노출된 제 3 영역의 도전성 금속막 및 그 하부의 n+ 비정질 실리콘 박막과 비정질 실리콘 박막을 식각하는 단계, 상기 제 1 영역의 감광성물질을 제거할 때 제 2 영역의 감광성물질은 일부 남아있도록 상기 감광성물질을 제거하는 단계 및 상기 제 1 영역의 도전성 금속막 및 n+ 비정질 실리콘 박막을 식각하는 단계를 포함할 수 있다.
이때, 상기 제 1 영역은 반도체층의 중앙영역으로 도전성 금속막과 n+ 비정질 실리콘 박막이 식각 되어 상기 반도체층 위에 소오스전극과 화소영역을 선택적으로 포함하는 드레인전극을 형성할 수 있으며, 상기 제 2 영역은 화소부에서는 소오스전극 및 화소영역을 선택적으로 포함하는 드레인전극이 정의되는 영역이며, 데이터패드부에서는 데이터패드라인을 정의하는 영역일 수 있다.
또한, 상기 제 3 영역의 도전성 금속막 및 그 하부의 n+ 비정질 실리콘 박막과 비정질 실리콘 박막을 식각하여 화소부에 화소영역을 선택적으로 포함하는 소오스/드레인전극을 형성하며, 데이터패드부에 데이터패드라인을 형성할 수 있다.
또한, 상기 제 2 두께는 제 1 두께보다 두꺼울 수 있다.
또한, 상기 제 1 영역의 감광성물질은 애싱공정을 이용하여 제거할 수 있다.
상기 감광성물질에 제 1 영역 내지 제 3 영역을 정의하는 단계는 네거티브 포토레지스트 타입을 사용하는 경우에는, 상기 제 2 영역은 완전 개방되고 상기 제 1 영역은 슬릿형 개방 패턴을 가지며, 상기 제 3 영역은 완전히 가려진 형태의 회절마스크를 준비하는 단계 및 상기 회절마스크를 적용하여 상기 감광성물질을 노광 및 현상하는 단계를 포함할 수 있다.
또는, 상기 감광성물질에 제 1 영역 내지 제 3 영역을 정의하는 단계는 포지티브 포토레지스트 타입을 사용하는 경우에는, 상기 제 2 영역은 완전히 가려지고 상기 제 1 영역은 슬릿형 개방 패턴을 가지며, 상기 제 3 영역은 완전 개방된 형태의 회절마스크를 준비하는 단계 및 상기 회절마스크를 적용하여 상기 감광성물질을 노광 및 현상하는 단계를 포함할 수 있다.
상기 세 번째 마스크공정은 상기 기판 위에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막이 형성된 기판 위에 감광성물질을 도포하는 단계, 마스크공정을 통해 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 상기 제 2 절연막을 패터닝함으로써 상기 화소영역을 노출시키며, 상기 패드부의 게이트패드라인과 데이터패드라인의 일부를 노출시키는 콘택홀을 형성하는 단계 및 상기 노출된 화소영역과 콘택홀 영역 내부를 포함하여 감광막 패턴 전면에 투명 도전막을 증착한 후, 상기 노출된 화소영역과 콘택홀 영역 이외 부분의 감광막 패턴을 제거함으로써 상기 드레인전극과 접속하는 화소전극을 형성하며, 상기 게이트패드라인 및 데이터패드라인에 각각 접속하는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 포함할 수 있다.
이때, 상기 세 번째 마스크공정을 통해 패터닝된 감광막 패턴을 마스크로 하여 화소영역의 제 2 절연막과 제 1 금속패턴 및 반도체층을 식각하는 동시에 패드부의 제 2 절연막과 제 1 절연막을 식각하여, 화소영역의 제 1 절연막을 노출시키며 게이트패드부의 게이트패드라인 및 데이터패드부의 하부 기판을 노출시킬 수 있다.
이때, 화소영역의 반도체층을 식각하는 동시에 패드부의 제 1 절연막을 식각할 수 있다.
상기 노출된 화소영역과 콘택홀 영역 이외 부분의 감광막 패턴과 그 상부에 형성된 투명 도전막은 리프트-오프공정을 이용하여 동시에 제거할 수 있다.
이때, 상기 리프트-오프공정에는 스트리퍼와 초음파를 이용하여 상기 투명 도전막이 형성된 감광막 패턴에 크랙을 형성하여 제거할 수 있다.
상기 제 2 절연막을 패터닝할 때 상기 제 2 절연막을 과식각 하여 상기 감광막 패턴의 에지영역이 노출되도록 할 수 있다.
또한, 상기 투명 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 사용하여 형성할 수 있다.
상기 소오스/드레인전극 형성시 상기 게이트라인과 중첩하여 스토리지 커패시터를 형성하는 스토리지전극을 추가로 형성할 수 있다.
이하, 본 발명에 대해 상세히 설명한다.
본 발명은 세 번의 마스크공정을 통해 액정표시소자를 제작한다. 즉, 종래 두 번의 마스크공정을 통해 형성되었던 액티브층 및 오믹콘택층으로 구성된 반도체층과 소오스/드레인전극을 한 번의 마스크공정으로 형성하고, 보호막과 화소전극을 한 번의 마스크공정으로 형성함으로써, 총 두 번의 마스크공정을 줄일 수가 있다.
특히, 본 발명은 금속 배선부와 단차가 형성되는 화소영역에 있어서, 상기 배선부와의 단차를 보상하기 위해서 소오스/드레인전극 형성시 화소영역에도 상기 소오스/드레인전극용 도전성 금속물질을 남겨둠으로써, 추후 패드부의 콘택홀 형성시 상기 화소영역에는 제 1 절연막이 제거되지 않고 남아있게 되어 전술한 금속 배선부와 화소영역의 단차 문제를 방지할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시소자의 제조방법을 상세히 설명한다.
도 3은 본 발명에 따른 액정표시패널의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시패널에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 NxM개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 한 화소만을 나타내었다.
도면에 도시된 바와 같이, 어레이 기판(110)은 화소영역 위에 형성된 화소전극(118), 상기 기판(110) 위에 종횡으로 배열된 게이트라인(116)과 데이터라인(117), 그리고 상기 게이트라인(116)과 데이터라인(117)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T)로 이루어져 있다.
상기 박막 트랜지스터(T)는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터(T)는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브층(124)을 포함한다.
이때, 상기 소오스전극(122)의 일부는 데이터라인(117)과 연결되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역의 화소전극(118)과 연결되어 전기적으로 접속하게 된다.
상기 화소영역은 게이트라인(116)과 데이터라인(117)이 교차하여 정의되는 영역으로 화상표시 영역을 의미하며, 상기 화소전극(118)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 빛의 투과율이 뛰어난 투명 도전성물질을 사용할 수 있다.
상기 화소전극(118)은 게이트라인(116)과 중첩하는 스토리지전극(130)과 접속하여 상기 제 1 절연막을 사이에 두고 상기 게이트라인(116)과 함께 스토리지 커패시터(storage capacitor)(Cst)를 형성한다.
이때, 도면에는 도시하지 않았지만, 상기 게이트라인(116) 및 데이터라인(117)이 연장되는 일측에는 외부 구동회로로부터 신호를 인가 받는 게이트패드부 및 데이터패드부가 형성되게 된다.
상기한 바와 같이 구성된 액정표시소자는 본 발명의 3마스크공정을 통해 제작되며, 이를 자세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 도 3에 도시된 액정표시소자의 III-III'선에 따른 제조공정을 순차적으로 나타내는 예시도로써, 상기 III-III'선에 의해 절단되는 순서에 따라 박막 트랜지스터영역(T), 스토리지 커패시터영역(S), 게이트라인 및 데이터라인의 일측에 형성되는 게이트패드영역(G.P) 및 데이터패드영역(D.P)을 차례대로 나 타내고 있다.
먼저, 도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연 물질로 이루어진 기판(110) 위에 알루미늄, 알루미늄 합금(aluminium alloy), 텅스텐(tungsten; W), 구리(copper; cu), 크롬(chromium; Cr), 몰리브덴 등과 같은 도전성 금속물질을 증착한 후 첫 번째 마스크공정을 통해 게이트전극(121), 게이트라인(116) 및 게이트패드라인(116P)을 동시에 형성한다.
다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116) 및 게이트패드라인(116P)을 포함하는 기판(110) 전면에 실리콘질화막 또는 실리콘산화막과 같은 무기절연물질을 증착하여 제 1 절연막인 게이트절연막(115A)을 형성하고, 그 상부에 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 도전성 금속물질을 차례대로 증착한다.
이후, 두 번째 마스크공정을 통해 액티브층(124)과 오믹접촉층(125)으로 구성된 반도체층(126), 상기 반도체층(126) 상부에 소정간격 이격되어 상기 액티브층(124)의 중앙부를 노출시키는 소오스/드레인전극(122, 123), 게이트라인(116) 상부에 위치하는 스토리지전극(130) 및 데이터패드라인(117P)을 형성한다.
이때, 상기 두 번째 마스크공정에서는 한 번의 마스크공정을 통해 반도체층(126) 및 소오스/드레인전극(122, 123)을 동시에 형성해야하기 때문에 회절마스크(slit mask) 또는 하프톤마스크(half-tone mask)를 사용한다.
상기 회절마스크는 광 투과영역이 슬릿구조를 가지며, 상기 슬릿영역을 통해 조사되는 노광량은 빛을 모두 투과시키는 완전투과영역보다 적기 때문에, 감광막을 도포한 후 상기 감광막에 부분적으로 슬릿영역 및 완전투과영역이 마련된 마스크를 사용하여 노광하게 되면, 슬릿영역에 남아있는 감광막의 두께와 완전투과영역에 남아있는 감광막의 두께가 다르게 형성된다.
이때, 상기 감광막으로 포지티브 포토레지스트를 사용하는 경우에는 슬릿영역을 통해 빛이 조사된 포토레지스트의 두께가 완전투광영역에 비해 두껍에 형성되는 반면에, 네거티브 포토레지스트를 사용하는 경우에는 완전투과영역에 남아있는 감광의 두께가 두껍게 형성된다.
따라서, 본 발명은 회절마스크의 특성을 이용하여 반도체층(126) 및 소오스/드레인전극(122, 123)을 동시에 형성하게 되는데, 본 발명이 이에 한정되는 것은 아니며 하프톤마스크를 사용하여 동일한 결과를 얻을 수도 있다.
상기 하프톤마스크의 경우에는 광 차단영역에는 크롬이 형성되어 있으며, 하프톤영역에는 몰리브덴 실리사이드(MoSi)가 형성되어 있다. 이때, 상기 몰리브덴 실리사이드의 두께를 조절함으로써 투과량을 제어할 수 있게 된다.
이하, 도면을 참조하여 상기 두 번째 마스크공정을 상세히 설명한다.
도 5a 내지 도 5c는 본 발명에 따른 두 번째 마스크공정을 상세하게 나타내는 공정 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 게이트전극(121), 게이트라인(116) 및 게이트패드라인(116P)을 포함하는 기판(110) 전면에 제 1 절연막(115A), 비정질 실리콘 박막(124'), n+ 비정질 실리콘 박막(125') 및 도전성 금속물질(120)을 순차적으 로 적층 한다.
이후, 상기 기판(110) 전면에 감광성 유기막(160)을 형성한 후, 상기 감광성 유기막(160) 위를 회절마스크(190)로 덮은 후 자외선(Ultra Violet; UV)과 같은 광을 이용하여 감광을 실행한다.
상기 감광성 유기막(160)은 광원에 노광된 영역이 현상액과 반응하여 용해되는 노블락계 레진(Novolak based resin) 계열의 포지티브(positive) 포토레지스트와 노광영역이 현상액과 반응하지 않는 아크릴계 모노머(Acryl based monomer) 계열의 네거티브(negative) 포토레지스트가 있다.
이때, 예를 들어 상기 감광성 유기막(160)으로 네거티브 포토레지스트(160)를 사용하는 경우에는 상기 제 3 영역(A3)에는 포토레지스트(160)가 완전히 제거되어야하므로 완전히 가려지고, 상기 제 2 영역(A2)은 포토레지스트(160)가 전부 남아있어야 하므로 완전 개방되고, 상기 제 1 영역(A1)은 포토레지스트(160)를 약간의 두께만 남기기 위해 슬릿형 개방 패턴을 갖는 회절마스크(190)를 사용한다. 상기 슬릿형 개방 패턴은 회절노광에 적절한 간격, 즉 감광에 사용하는 광원의 해상도보다 좁은 간격의 슬릿 간격을 갖는다.
만약, 포지티브 포토레지스트를 사용하는 경우에는, 상기 제 2 영역(A2)은 완전히 가려지고 상기 제 3 영역(A3)은 완전 개방되며, 상기 제 1 영역(A1)은 슬릿형 개방 패턴을 가지는 회절 마스크를 적용하여 포토공정을 진행하게 된다.
다음으로, 상기 노광된 포토레지스트(160)를 현상하고 나면 도 5b에 도시된 바와 같이, 상기 제 2 영역(A2)의 포토레지스트(160B)는 그대로 남아 있고, 상기 제 1 영역(A1)의 포토레지스트(160A)는 상기 제 2 영역(A2)의 포토레지스트(160B)보다 적은 두께로 남아있게 된다. 특히, 회절노광 조건을 조절하여 제 1 영역(A1)의 포토레지스트(160A)를 제 2 영역(A2)의 포토레지스트(160B) 두께의 절반 이하로 남도록 할 수 있다. 그리고, 상기 제 3 부분(A3)의 포토레지스트는 완전히 제거되어 도전성 금속물질(120)이 그대로 노출되게 된다.
상기 현상공정 후에는 세정공정을 거치고 남아있는 포토레지스트(160A, 160B) 패턴의 접착력 강화를 위한 하드-베이크(hard-bake)를 실시한다.
이후, 상기와 같이 현상된 포토레지스트 패턴(160A, 160B)을 마스크로 하여, 그 하부에 형성된 도전성 금속물질(120), n+ 비정질 실리콘 박막(125') 및 비정질 실리콘 박막(124')을 식각 함으로써, 액티브층(124), n+층(125"), 제 1 금속패턴(120A), 스토리지전극(130) 및 데이터패드라인(117P)을 형성한다.
이때, 상기 데이터패드라인(117P)은 데이터패드부 콘택홀(140B)에 의해 측면의 일부가 노출되게 된다.
다음으로, 상기 제 1 영역(A1)의 포토레지스트(160A)를 제거하는 애슁(ashing)공정을 실시하게 되면, 도 5c에 도시된 바와 같이 상기 제 1 영역(A1)의 포토레지스트(160A)는 완전히 제거되며, 이때 제 2 영역(A2)의 포토레지스트(160C)는 제 1 영역(A1)의 포토레지스트(160A) 두께만큼만 제거되게 한다.
상기 애싱공정은 건식식각방법으로 O2기, F기 또는 Cl기 등을 포함하는 플라즈마 에천트로 포토레지스트와 같은 유기막을 소정 두께만큼 제거하는 기술로, 사용하는 플라즈마 에천트의 종류와 그 비율 등의 공정조건을 제어함으로써 원하는 두께만큼의 유기막을 제거할 수 있게 된다.
이후, 상기 일부 제거된 제 2 영역(A2)의 포토레지스트(160C)를 마스크로 하여 상기 제 1 영역(A1)의 노출된 제 1 금속패턴(120A)과 n+층(125")을 식각 함으로써, 액티브층(124) 상부에 소정간격 이격되어 위치하는 소오스/드레인전극(122, 123) 및 오믹접촉층(125)을 형성한다. 이때, 상기 오믹접촉층(125)은 액티브층(124)과 소오스/드레인전극(122, 123) 사이의 저항을 줄여 신호의 전달을 원활하게 하기 위해 형성하는 것이다.
이후, 스트리퍼(striper)를 적용하여 상기 소오스/드레인전극(122, 123) 및 스토리지전극(130) 위에 남아있는 제 2 영역(A2)의 포토레지스트(160C)를 제거할 수 있다.
상기한 바와 같이 두 번째 마스크공정을 통해 반도체층(126), 소오스/드레인전극(122, 123), 스토리지전극(130) 및 데이터패드라인(117P)이 형성되면, 도 4c에 도시된 바와 같이, 그 상부에 제 2 절연막인 보호막(115B)을 형성한다.
그리고, 상기 제 2 절연막(115B) 위에 포토레지스트를 도포한 다음, 세 번째 마스크공정을 통해 패터닝함으로써 드레인전극(123) 및 스토리지전극(130)의 일부를 노출시키고, 게이트패드라인(116P) 및 데이터패드라인(117P)의 일부를 노출시키는 패드부 콘택홀(140A, 140B)을 형성한다.
이후, 그 상부에 투명한 도전성물질을 증착한 다음, 리프트-오프(lift off) 공정을 통해 상기 드레인전극(123b) 및 스토리지전극(130)과 접속하는 화소전극(118)을 형성하고, 상기 패드부 콘택홀(140A, 140B)을 통해 게이트패드라인(116P) 및 데이트패드라인(117P)과 전기적으로 접속하는 게이트패드전극(121P) 및 데이터패드전극(123P)을 형성한다.
이와 같이, 세 번째 마스크공정에서는 리프트-오프공정을 사용하여 한 번의 마스크공정으로 보호막과 화소전극을 형성할 수 있으며, 이를 자세히 설명하면 다음과 같다.
도 6a 내지 6d는 본 발명에 따른 세 번째 마스크공정을 상세하게 나타내는 공정 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 소오스/드레인전극(122, 123) 및 스토리지전극(130)을 포함하는 기판(110) 전면에 무기절연막이나, 벤조사이클로부텐(Benzocyclobutene; BCB) 또는 아크릴(Acryl)과 같은 유기절연막을 도포하여 제 2 절연막(115B)을 형성한 다음, 그 상부에 포토레지스트를 도포한다.
이후, 세 번째 마스크공정을 통해 상기 포토레지스트를 패터닝함으로써, 제 2 절연막(115B) 위에 선택적으로 남아있는 포토레지스트패턴(170A)을 형성한다.
다음으로, 도 6b에 도시된 바와 같이, 상기 포토레지스트패턴(170A)을 마스크로 하여 상기 제 1 절연막(115A) 및 제 2 절연막(115B)을 제거함으로써, 드레인전극(123) 및 스토리지전극(130)의 일측을 노출시킴과 동시에 화소영역의 기판(110)이 노출되도록 한다.
이때, 패드부의 제 1 절연막(115A) 및 제 2 절연막(115B)도 제거되어 게이트패드라인(116P)의 일부를 노출시키는 게이트패드 콘택홀(140A)과 데이터패드라인(117P)의 일부를 노출시키는 데이터패드 콘택홀(140B)이 형성되게 된다.
이와 같이 원하는 패턴을 모두 형성한 후, 계속해서 식각공정을 진행하게 되면 상기 제 2 절연막(115B)이 과식각(over etching)되어 상기 포토레지스트패턴(170A)의 에지영역이 돌출되게 된다.
다음으로, 도 6c에 도시된 바와 같이, 상기 에지영역이 돌출된 포토레지스트패턴(170A)을 포함하는 기판(110) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전성물질(180)을 증착한다.
이때, 상기 포토레지스트패턴(170A)의 에지영역 하부에는 도전성물질(180)이 증착되지 않기 때문에, 상기 영역은 외부에 노출되게 된다.
이후, 도 6d에 도시된 바와 같이, 에지영역의 일부가 노출된 포토레지스트패턴(170A)을 스트리퍼(striper)에 적용하여 상기 포토레지스트패턴(170A)을 제거함과 동시에 그 상부에 증착된 도전성물질(180)도 함께 제거함으로써, 상기 기판(110) 위에 화소전극(118)과 게이트패드전극(121P) 및 데이터패드전극(123P)이 형성되게 된다.
이때, 상기 화소전극(118)은 드레인전극(123) 및 스토리지전극(130)의 일부와 전기적으로 접속하며, 상기 게이트패드전극(121P) 및 데이터패드전극(123P)은 상기 패드부 콘택홀(140A, 140B)을 통해 각각 게이트패드라인(116P) 및 데이터패드라인(117P)과 전기적으로 접속하게 된다.
상기한 바와 같이, 본 발명은 종래 두 번의 마스크공정을 통해 형성되었던 반도체층(액티브층 및 오믹콘택층)과 소오스/드레인전극을 한 번의 마스크공정으로 형성하고, 보호막과 화소전극을 한 번의 마스크공정으로 형성함으로써, 총 두 번의 마스크공정을 줄일 수 있는 이점이 있다.
그러나, 상기 3마스크공정을 통해 제작된 액정표시소자는 도 6d에 도시된 바와 같이, 화소전극과 인접하는 드레인전극(또는, 데이터라인)과 스토리지전극(또는, 게이트라인)과의 단차가 크기 때문에 이 영역(E)에서 빛샘이 발생하게 된다.
즉, 상기와 같이 금속 배선부와 화소전극이 형성되어 있는 화소부 사이의 단차에 의해 배향불량이 발생하게 되며, 이에 따라 상기 영역에서 액정분자의 프리틸트(pretilt)가 달라지기 때문에 액정의 배열이 달라지게 된다. 이와 같은 액정배열의 변화는 빛의 투과량을 달라지게 하는 원인(즉, 전경(disclination)현상의 발생)이 되어 화면에 부정형의 얼룩 및 잔상 등의 화질을 저하시키는 문제점이 발생하게 된다.
이에 따라 본 발명은 이러한 문제점을 해결하기 위해서, 본 발명의 다른 실시예에서는 상기 배선부와 화소영역간의 단차를 보상하기 위해서 소오스/드레인전극 형성시 화소영역에도 상기 소오스/드레인전극용 도전성 금속물질을 남겨둠으로써, 추후 패드부의 콘택홀 형성시 상기 화소영역에는 제 1 절연막이 제거되지 않고 남아있게 되어 전술한 금속 배선부와 화소영역의 단차를 제거할 수 있게 된다.
즉, 투명 도전막을 형성하는 화소영역은 보호막 식각시 상기 보호막과 소오 스/드레인전극용 도전성물질 및 실리콘층(즉, 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막)을 식각하여야 하고, 게이트패드부 및 데이터패드부는 상기 보호막과 게이트절연막을 식각하게 된다. 그 결과 화소영역은 게이트절연막이 남아있게 되어 전술한 금속 배선부와 화소영역간의 단차가 보상되어 액정표시패널의 셀갭불량에 의한 화질 저하를 방지할 수 있게 된다.
도 7a 내지 도 7i는 본 발명의 다른 실시예에 따른 액정표시소자의 제조공정을 순차적으로 나타내는 예시도로써, 순서에 따라 박막 트랜지스터영역(T), 스토리지 커패시터영역(S), 게이트라인 및 데이터라인의 일측에 형성되는 게이트패드영역(G.P) 및 데이터패드영역(D.P)을 차례대로 나타내고 있다.
먼저, 도 7a에 도시된 바와 같이, 유리와 같은 투명한 절연 물질로 이루어진 기판(210) 위에 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 도전성 금속물질을 증착한 후 첫 번째 마스크공정을 통해 게이트전극(221), 게이트라인(216) 및 게이트패드라인(216P)을 동시에 형성한다.
이때, 상기 게이트 배선(221, 216, 216P)은 알루미늄, 알루미늄-네오디미늄(Aluminum Neodyminum; AlNd) 등의 저저항 금속에 캡핑(capping), 부식방지 및 접착력(adhesion) 강화 등의 목적으로 몰리브덴, 티타늄(Titanium; Ti), 크롬 등의 금속을 적용하여 Mo/AlNd, Cr/AlNd/Cr, Cu/Ti, Ti/AlNd/Ti 등과 같은 다층 구조로 형성할 수 있다.
다음으로, 도 7b에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인(216) 및 게이트패드라인(216P)을 포함하는 기판(210) 전면에 실리콘질 화막 또는 실리콘산화막과 같은 무기절연물질을 증착하여 제 1 절연막인 게이트절연막(215A)을 형성하고, 그 상부에 비정질 실리콘 박막(224')과 n+ 비정질 실리콘 박막(225') 및 데이터 배선용 도전성 금속물질(220)을 차례대로 증착한다.
이때, 본 두 번째 마스크공정에서는 한 번의 마스크공정을 통해 반도체층(즉, 액티브층 및 오믹접촉층) 및 소오스/드레인전극을 동시에 형성해야하기 때문에 회절마스크 또는 하프톤마스크를 사용한다.
즉, 도면에 도시된 바와 같이 상기 기판(210) 전면에 포토레지스트와 같은 감광성 유기물질을 도포한 후, 상기 포토레지스트(260) 위를 회절마스크(290)로 덮은 후 자외선과 같은 광을 이용하여 감광을 실행한다.
이때, 예를 들어 상기 감광성 유기물질로 네거티브 포토레지스트(260)를 사용하는 경우에는 상기 제 3 영역(A3)에는 포토레지스트(260)가 완전히 제거되어야하므로 완전히 가려지고, 상기 제 2 영역(A2)은 포토레지스트(260)가 전부 남아있어야 하므로 완전 개방되고, 상기 제 1 영역(A1)은 포토레지스트(260)를 약간의 두께만 남기기 위해 슬릿형 개방 패턴을 갖는 회절마스크(290)를 사용한다. 상기 슬릿형 개방 패턴은 회절노광에 적절한 간격, 즉 감광에 사용하는 광원의 해상도보다 좁은 간격의 슬릿 간격을 갖는다.
만약, 포지티브 포토레지스트를 사용하는 경우에는, 상기 제 2 영역(A2)은 완전히 가려지고 상기 제 3 영역(A3)은 완전 개방되며, 상기 제 1 영역(A1)은 슬릿형 개방 패턴을 가지는 회절 마스크를 적용하여 포토공정을 진행하게 된다.
이때, 본 실시예에서는 금속 배선부와 화소영역간의 단차를 보상하기 위해 상기 화소영역은 포토레지스트(260)를 전부 남기는 제 2 영역(A2)으로 정의하여 추후 식각공정 진행시 게이트절연막(215A) 위에 반도체층(224, 225) 및 도전성금속물질(220)이 남아있도록 할 수 있다.
다음으로, 상기 노광된 포토레지스트(260)를 현상하고 나면 도 7c에 도시된 바와 같이, 상기 제 2 영역(A2)의 포토레지스트(260B)는 그대로 남아 있고, 상기 제 1 영역(A1)의 포토레지스트(260A)는 상기 제 2 영역(A2)의 포토레지스트(260B)보다 적은 두께로 남아있게 된다. 특히, 회절노광 조건을 조절하여 제 1 영역(A1)의 포토레지스트(260A)를 제 2 영역(A2)의 포토레지스트(260B) 두께의 절반 이하로 남도록 할 수 있다. 그리고, 상기 제 3 부분(A3)의 포토레지스트는 완전히 제거되어 도전성 금속물질(220)이 그대로 노출되게 된다.
상기 현상공정 후에는 세정공정을 거치고 남아있는 포토레지스트(260A, 260B) 패턴의 접착력 강화를 위한 하드-베이크(hard-bake)를 실시한다.
이후, 상기와 같이 현상된 포토레지스트 패턴(260A, 260B)을 마스크로 하여, 그 하부에 형성된 도전성 금속물질(220), n+ 비정질 실리콘 박막(225') 및 비정질 실리콘 박막(224')을 식각 함으로써, 액티브층(224), n+층(225"), 제 1 금속패턴(220A) 및 데이터패드라인(217P)을 형성한다.
이때, 상기 데이터패드라인(217P)은 데이터패드부 콘택홀(240B)에 의해 측면의 일부가 노출되게 된다.
또한, 본 실시예와 같이 화소영역을 제 2 영역(A2)으로 정의하여 포토레지스트패턴(260B)이 남아있도록 하면, 상기 화소영역에도 전술한 액티브층(224), n+층(225"), 제 1 금속패턴(220A)이 동일하게 남아있게 된다.
다음으로, 상기 제 1 영역(A1)의 포토레지스트(260A)를 제거하는 애싱공정을 실시하게 되면, 도 7d에 도시된 바와 같이 상기 제 1 영역(A1)의 포토레지스트(260A)는 완전히 제거되며, 이 때 제 2 영역(A2)의 포토레지스트(260C)는 제 1 영역(A1)의 포토레지스트(260A) 두께만큼만 제거되게 한다.
이후, 상기 일부 제거된 제 2 영역(A2)의 포토레지스트(260C)를 마스크로 하여 상기 제 1 영역(A1)의 노출된 제 1 금속패턴(220A)과 n+층(225")을 식각 함으로써, 액티브층(224) 상부에 소정간격 이격되어 위치하는 소오스/드레인전극(222, 223) 및 오믹접촉층(225)을 형성한다.
이 때, 상기 화소영역의 제 1 금속패턴(220A)은 제거되지 않고 남아있어 일측은 상기 드레인전극(223)을 구성하며, 다른 일측은 스토리지 커패시터영역(S)까지 연장되어 스토리지전극(230)을 구성하게 된다.
또한, 상기 화소영역은 제 1 금속패턴(220A)이 제거되지 않고 남아있어 상기 제 1 금속패턴(220A) 하부에도 오믹접촉층(225) 및 액티브층(224)이 남아있게 된다.
이후, 도 7e에 도시된 바와 같이, 스트리퍼를 적용하여 상기 소오스/드레인전극(222, 223), 화소영역의 제 1 금속패턴(220A) 및 스토리지전극(230) 위에 남아있는 제 2 영역(A2)의 포토레지스트패턴(260C)을 제거한다.
다음으로, 도 7f에 도시된 바와 같이, 그 상부에 제 2 절연막인 보호막(215B)을 형성한 후, 상기 제 2 절연막(215B) 위에 포토레지스트를 도포한 다음 두 번째 마스크공정을 통해 상기 포토레지스트를 패터닝함으로써, 제 2 절연막(215B) 위에 선택적으로 남아있는 포토레지스트패턴(270A)을 형성한다.
다음으로, 도 7g에 도시된 바와 같이, 상기 포토레지스트패턴(270A)을 마스크로 하여 선택적으로 패터닝함으로써 드레인전극(223) 및 스토리지전극(230)의 일부를 포함하여 화소영역의 게이트절연막(215A)을 노출시키고, 게이트패드라인(216P) 및 데이터패드라인(217P)의 일부를 노출시키는 패드부 콘택홀(240A, 240B)을 형성한다.
즉, 상기 포토레지스트패턴(270A)을 마스크로 하여 화소영역은 상기 제 2 절연막(215B) 식각시 상기 제 2 절연막(215B)과 제 1 금속패턴(220A) 및 반도체층(즉, 오믹콘택층(225) 및 액티브층(224))이 식각 되고, 게이트패드부 및 데이터패드부는 상기 제 2 절연막(215B)과 게이트절연막(215A)이 식각 되게 된다. 그 결과 화소영역은 게이트절연막(215A)이 남아있게 되어 전술한 금속 배선부와 화소영역간의 단차가 보상되어 액정표시패널의 셀갭불량에 의한 화질 저하를 방지할 수 있게 된다.
이때, 식각은 화소영역과 패드부의 제 2 절연막(215B)의 식각, 화소부의 제 1 금속패턴(220A) 식각 및 화소부의 반도체층(224, 225)과 패드부의 게이트절연막(215A)의 동시 식각의 순서로 진행되며, 식각하는 박막의 종류, 그 두께 및 식각량에 따라 습식식각 또는 건식식각을 사용하게 되며 그 식각시 조건도 제어할 수 있다.
이와 같이 화소영역의 제 1 금속패턴(220A) 및 반도체층(224, 225)이 식각 되고 나면, 박막 트랜지스터영역(T)에는 드레인전극(223)이 완전하게 패터닝되며 스토리지 커패시터영역(S)에는 스토리지전극(230)이 완전하게 정의되게 된다.
이후, 도 7h 및 도 7i에 도시된 바와 같이, 그 상부에 투명한 도전성물질(280)을 증착한 다음 전술한 리프트-오프공정을 진행하게 되면, 상기 드레인전극(223b) 및 스토리지전극(230)과 접속하는 화소전극(218)이 형성되며 상기 패드부 콘택홀(240A, 240B)을 통해 각각 게이트패드라인(216P) 및 데이트패드라인(217P)과 전기적으로 접속하는 게이트패드전극(221P) 및 데이터패드전극(223P)이 형성되게 된다.
이와 같이, 세 번째 마스크공정에서는 리프트-오프공정을 사용하여 한 번의 마스크공정으로 보호막과 화소전극을 형성할 수 있으며, 이를 자세히 설명하면 다음과 같다.
이와 같이 원하는 패턴을 모두 형성한 후, 계속해서 식각공정을 진행하게 되면 상기 제 2 절연막(215B)이 과식각 되어 상기 포토레지스트패턴(270A)의 에지영역이 돌출되게 된다.
이후, 도 7h에 도시된 바와 같이, 상기 에지영역이 돌출된 포토레지스트패턴(270A)을 포함하는 기판(210) 전면에 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투명한 도전성물질(280)을 증착한다.
이때, 상기 포토레지스트패턴(270A)의 에지영역 하부에는 도전성물질(280)이 증착되지 않기 때문에, 상기 영역은 외부에 노출되게 된다.
이후, 도 7i에 도시된 바와 같이, 에지영역의 일부가 노출된 포토레지스트패턴(270A)을 스트리퍼에 적용하여 포토레지스트패턴(270A)을 제거함과 동시에 그 상부에 증착된 도전성물질(280)도 함께 제거함으로써, 상기 기판(210) 위에 화소전극(218)과 게이트패드전극(221P) 및 데이터패드전극(223P)이 형성되게 된다.
이때, 상기 화소전극(218)은 드레인전극(223) 및 스토리지전극(230)의 일부와 전기적으로 접속하며, 상기 게이트패드전극(221P) 및 데이터패드전극(223P)은 상기 패드부 콘택홀(240A, 240B)을 통해 각각 게이트패드라인(216P) 및 데이터패드라인(217P)과 전기적으로 접속하게 된다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명은 저마스크 기술(3마스크공정)을 통해 액정표시소자를 제작함으로써, 공정시간을 줄이고 생산비를 절감하여 생산성을 향상시킬 수가 있다.
또한, 본 발명은 소오스/드레인전극 형성시 화소영역에도 상기 소오스/드레인전극용 도전성 금속물질을 남겨둠으로써, 추후 패드부의 콘택홀 형성시 상기 화소영역에는 제 1 절연막이 제거되지 않고 남아있게 되어 금속 배선부와 화소영역간의 단차를 제거할 수 있게 된다. 그 결과 셀갭불량이 방지되어 화질 개선에 따르는 수율향상 및 박막 트랜지스터의 구조적 안정성을 동시에 해결할 수 있게 된다.
Claims (17)
- 화소부와 패드부로 구분되는 기판을 제공하는 단계;첫 번째 마스크공정을 통해 상기 기판의 화소부에 게이트전극 및 게이트라인을 형성하며, 게이트패드부에 게이트패드라인을 형성하는 단계;상기 기판 위에 제 1 절연막, 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 도전성 금속막을 차례대로 형성한 다음, 두 번째 마스크공정을 통해 상기 기판의 화소부에 상기 게이트라인과 교차하는 데이터라인 및 소오스전극과 화소영역을 선택적으로 포함하는 드레인전극을 형성하며, 데이터패드부에 데이터패드라인을 형성하는 단계;세 번째 마스크공정을 통해 상기 드레인전극과 접속하는 화소전극을 형성하며, 상기 게이트패드라인 및 데이터패드라인에 각각 접속하는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 포함하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 두 번째 마스크공정은상기 기판 위에 포토레지스트와 같은 감광성물질을 도포하는 단계;상기 감광성물질에 회절마스크를 이용하여 제 1 두께의 제 1 영역과 제 2 두께의 제 2 영역 및 상기 도전성 금속막이 노출되는 제 3 영역을 정의하는 단계;상기 노출된 제 3 영역의 도전성 금속막 및 그 하부의 n+ 비정질 실리콘 박막과 비정질 실리콘 박막을 식각하는 단계;상기 제 1 영역의 감광성물질을 제거할 때 제 2 영역의 감광성물질은 일부 남아있도록 상기 감광성물질을 제거하는 단계; 및상기 제 1 영역의 도전성 금속막 및 n+ 비정질 실리콘 박막을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 영역은 반도체층의 중앙영역으로 도전성 금속막과 n+ 비정질 실리콘 박막이 식각 되어 상기 반도체층 위에 소오스전극과 화소영역을 선택적으로 포함하는 드레인전극을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 제 2 영역은 화소부에서는 소오스전극 및 화소영역을 선택적으로 포함하는 드레인전극이 정의되는 영역이며, 데이터패드부에서는 데이터패드라인을 정의하는 영역인 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 제 3 영역의 도전성 금속막 및 그 하부의 n+ 비정질 실리콘 박막과 비정질 실리콘 박막을 식각하여 화소부에 화소영역을 선택적으로 포함하는 소오스/드레인전극을 형성하며, 데이터패드부에 데이터패드라인을 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 제 2 두께는 제 1 두께보다 두꺼운 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 영역의 감광성물질은 애싱공정을 이용하여 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 감광성물질에 제 1 영역 내지 제 3 영역을 정의하는 단계는네거티브 포토레지스트 타입을 사용하는 경우에는, 상기 제 2 영역은 완전 개방되고 상기 제 1 영역은 슬릿형 개방 패턴을 가지며, 상기 제 3 영역은 완전히 가려진 형태의 회절마스크를 준비하는 단계; 및상기 회절마스크를 적용하여 상기 감광성물질을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 2 항에 있어서, 상기 감광성물질에 제 1 영역 내지 제 3 영역을 정의하는 단계는포지티브 포토레지스트 타입을 사용하는 경우에는, 상기 제 2 영역은 완전히 가려지고 상기 제 1 영역은 슬릿형 개방 패턴을 가지며, 상기 제 3 영역은 완전 개방된 형태의 회절마스크를 준비하는 단계; 및상기 회절마스크를 적용하여 상기 감광성물질을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 세 번째 마스크공정은상기 기판 위에 제 2 절연막을 형성하는 단계;상기 제 2 절연막이 형성된 기판 위에 감광성물질을 도포하는 단계;마스크공정을 통해 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 상기 제 2 절연막을 패터닝함으로써 상기 화소영역을 노출시키며, 상기 패드부의 게이트패드라인과 데이터패드라인의 일부를 노출시키는 콘택홀을 형성하는 단계; 및상기 노출된 화소영역과 콘택홀 영역 내부를 포함하여 감광막 패턴 전면에 투명 도전막을 증착한 후, 상기 노출된 화소영역과 콘택홀 영역 이외 부분의 감광막 패턴을 제거함으로써 상기 드레인전극과 접속하는 화소전극을 형성하며, 상기 게이트패드라인 및 데이터패드라인에 각각 접속하는 게이트패드전극 및 데이터패드전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 10 항에 있어서, 상기 세 번째 마스크공정을 통해 패터닝된 감광막 패턴을 마스크로 하여 화소영역의 제 2 절연막과 제 1 금속패턴 및 반도체층을 식각하는 동시에 패드부의 제 2 절연막과 제 1 절연막을 식각하여, 화소영역의 제 1 절연막을 노출시키며 게이트패드부의 게이트패드라인 및 데이터패드부의 하부 기판을 노출시키는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 11 항에 있어서, 화소영역의 반도체층을 식각하는 동시에 패드부의 제 1 절연막을 식각하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 10 항에 있어서, 상기 노출된 화소영역과 콘택홀 영역 이외 부분의 감광막 패턴과 그 상부에 형성된 투명 도전막은 리프트-오프공정을 이용하여 동시에 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 13 항에 있어서, 상기 리프트-오프공정에는 스트리퍼와 초음파를 이용하여 상기 투명 도전막이 형성된 감광막 패턴에 크랙을 형성하여 제거하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 10 항에 있어서, 상기 제 2 절연막을 패터닝할 때 상기 제 2 절연막을 과식각 하여 상기 감광막 패턴의 에지영역이 노출되도록 하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 10 항에 있어서, 상기 투명 도전막은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 사용하여 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인전극 형성시 상기 게이트라인과 중첩하여 스토리지 커패시터를 형성하는 스토리지전극을 추가로 형성하는 것을 특징으로 하는 액정표시소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100797A KR100675634B1 (ko) | 2003-12-30 | 2003-12-30 | 액정표시소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100797A KR100675634B1 (ko) | 2003-12-30 | 2003-12-30 | 액정표시소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050068979A KR20050068979A (ko) | 2005-07-05 |
| KR100675634B1 true KR100675634B1 (ko) | 2007-02-01 |
Family
ID=37259452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100797A KR100675634B1 (ko) | 2003-12-30 | 2003-12-30 | 액정표시소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100675634B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101282404B1 (ko) | 2006-09-05 | 2013-07-04 | 삼성디스플레이 주식회사 | 액정 표시 장치의 제조 방법 |
| KR101421166B1 (ko) | 2007-03-02 | 2014-07-18 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
-
2003
- 2003-12-30 KR KR1020030100797A patent/KR100675634B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050068979A (ko) | 2005-07-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121228 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20131227 Year of fee payment: 8 |
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Payment date: 20161214 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 12 |
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| FPAY | Annual fee payment |
Payment date: 20181226 Year of fee payment: 13 |
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| FPAY | Annual fee payment |
Payment date: 20191212 Year of fee payment: 14 |