KR20080049644A - 폴리실라잔막의 처리 방법 - Google Patents

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데쯔야 시바따
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도쿄엘렉트론가부시키가이샤
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Abstract

폴리실라잔막을 처리하는 방법은, 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 수납하는 반응 용기의 처리 영역을, 산소를 포함하고 또한 6.7 ㎪ 내지 26.7 ㎪의 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 예열 온도로부터 소정 온도까지 변화시키는 승온을 행한다. 다음에 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행한다.
Figure P1020070122379
폴리실라잔막, 반응 용기, 피처리 기판, 승화 가스, 절연막

Description

폴리실라잔막의 처리 방법{METHOD FOR PROCESSING POLYSILAZANE FILM}
본 발명은 실리콘 웨이퍼 등의 피처리 기판 상에 배치된 폴리실라잔막을 처리하는 방법에 관한 것으로, 특히 반도체 처리에 적합하게 적용되는 방법에 관한 것이다. 여기서, 반도체 처리라 함은 웨이퍼나 LCD(Liquid Crystal Display)와 같은 FPD(Flat Panel Display)용의 글래스 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판 상에 반도체 디바이스나, 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
반도체 디바이스에 있어서는, STI(Shallow Trench Isolation) 구조의 소자 분리막이나 PMD(Pre-Metal Dielectric) 구조의 층간 절연막 등의 절연막으로서 실리콘 산화막(SiO2막)이 일반적으로 사용되고 있다. 이러한 종류의 실리콘 산화막의 형성 방법으로서는, BPSG(Boro-phospho Silicate Glass)법이나, 오존 TEOS(tetraethyl ortho-silicate)법 등의 절연막을 CVD(Chemical Vapor Deposition)에 의해 형성하는 프로세스가 일반적이다.
최근, 반도체 디바이스의 고집적화에 수반하여 미세화가 진행되고(예를 들어, 선폭이 0.13 ㎛보다도 좁아지는 세대의 반도체 장치), STI용의 트렌치나, 부재 사이에 형성된 간극 등의 오목부의 종횡비가 매우 높아지고 있다. 이러한 종횡비가 높은 오목부를 매립하려고 하면, 상술한 BPSG법이나 오존 TEOS법 등의 방법으로 형성된 SiO2막은, 오목부의 매립성(step coverage)이 매우 나쁘다고 하는 문제가 있다.
종횡비가 높은 오목부에의 매립성을 향상시키기 위해, 폴리실라잔(-(SiR1-NR2)n- : R1, R2는 알킬기)막을 소자 분리막이나 층간 절연막 등으로서 이용하는 기술이 알려져 있다. 폴리실라잔막은, 피처리 기판 상에 폴리실라잔의 도포액을 도포하고, 다음에 열처리를 행함으로써 실리콘 및 산소를 포함하는 절연막[전형적으로는, 실리콘 산화막(SiO2막)]으로서 소성된다. 이러한 도포형 실리콘 산화막은 커버리지 성능이 우수하고, 수증기 분위기에서 열처리함으로써 고밀도화되어, 보이드나 시임(shim)이 없는 막을 형성하는 이점이 있다.
본 발명은 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 열처리할 때에, 파티클의 발생을 억제하는 효과가 높은, 폴리실라잔막을 처리하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 시점은, 폴리실라잔막을 처리하는 방법이며, 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과, 다음에, 상기 처리 영역을, 산소를 포함하고 또한 6.7 ㎪ 내지 26.7 ㎪의 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과, 다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비한다.
본 발명의 제2 시점은, 폴리실라잔막을 처리하는 방법이며, 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과, 다음에, 상기 처리 영역을, 산소를 포함하고 또한 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 1 ℃/분 내지 10 ℃/분의 평균 승온 속도로 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과, 다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비한다.
본 발명의 제3 시점은, 폴리실라잔막을 처리하는 방법이며, 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과, 다음에, 상기 처리 영역을, 산소를 포함하고 또한 0.1 ㎪ 내지 1.3 ㎪의 예비 압력 을 갖는 예비 분위기로 설정한 상태에서, 상기 반응 용기 내를 배기하는 공정과, 다음에, 상기 처리 영역을, 산소를 포함하고 또한 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과, 다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비한다.
본 발명의 추가 목적 및 이점들은 다음의 상세한 설명에 개시될 것이며, 부분적으로는 상세한 설명으로부터 명백할 것이고 또는 본 발명의 실시에 의해 학습될 수도 있다. 본 발명의 목적 및 이점들은 특별히 이후에 지시되는 수단들 및 조합들에 의해 인식되고 얻어질 수도 있다.
본 명세서에 합체되고 일부로 구성되는 첨부 도면들은 본 발명의 실시예들을 나타내고 있고, 상기한 일반적인 설명과 함께 하기되는 실시예들의 상세한 설명은 본 발명의 원리들을 설명하는 것으로 제공된다.
본 발명에 따르면, 폴리실라잔막의 처리 방법에 있어서, 저압 승온, 저속 승온 또는 사이클 퍼지를 이용함으로써, 파티클의 발생을 억제할 수 있는 효과를 제공한다.
본 발명자들은 본 발명의 개발 과정에서, 폴리실라잔막의 열처리에 있어서 발생하는 문제점에 대해 연구하였다. 그 결과, 본 발명자들은 이하에 서술하는 바와 같은 지견을 얻었다.
즉, 도포된 폴리실라잔막을 소성하여 실리콘 산화막 등으로 변화시키는 처리는, 예를 들어 종형 열처리 장치인 이른바 뱃치로(爐)에서 행해진다. 여기서, 반응관(반응 용기) 내에 다수매의 웨이퍼를 탑재한 보유 지지구를 반입하고, 반응관 내의 분위기를 수증기 분위기나 질소 분위기로 순차 절환하면서 소정의 승온 공정을 기초로 하여 웨이퍼에 열처리를 실시한다. 이러한 열처리에 의해 도포된 폴리실라잔 중의 질소, 탄소, 수소 등의 불순물이 제거되고, 도포막의 기본 골격 구조가 SiO2로 변화함으로써 절연막이 얻어진다.
폴리실라잔막을 소성하는 일련의 열처리에 있어서는, 소성시의 처리 온도보다 낮은 예를 들어 200 ℃로 반응관 내를 예열하고, 처리 온도까지의 승온 시간을 단축하여 스루풋의 향상을 도모한다. 한편, 웨이퍼 상에의 도포막의 형성은, 용제에 녹인 폴리실라잔 용액을 웨이퍼에 도포하고, 다음에 베이크 처리에 의해 이 용제를 휘발시킴으로써 행한다. 그러나, 도포막 중에는 미량의 용제가 잔존하기 때문에, 도포막을 고온 분위기에 노출시키면, 도포막 내에 잔존하고 있는 용제가 반응관 내로 휘발한다. 또한, 폴리실라잔은 분자량 분포를 갖고 있어, 도포막을 고온 분위기에 노출시키면 분자량이 낮은 폴리실라잔의 부분이 승화하여 가스로 된다.
이로 인해, 폴리실라잔의 도포막을 예열 온도 분위기에 노출시키거나, 예열 온도로부터 처리 온도까지 승온을 행하면, 도포막으로부터는 용제의 휘발 가스나 저분자량 폴리실라잔의 가스(이하, 이것들을 통합하여 아웃 가스라 함)가 방출된다. 이 아웃 가스에는, 구체적으로는 실란, 수소, 암모니아 등이 포함된다. 이들 아웃 가스는 반응관 내에서 서로 반응하고, 파티클이 되어 웨이퍼 표면에 부착되고, 웨이퍼를 오염시킨다.
이러한 관점에서, 본 발명자들을 포함하는 연구 그룹에서는, 예열된 반응관을 미리 산소 분위기로 해 두고, 이 중에 폴리실라잔이 도포된 웨이퍼를 반입하는 기술을 개발하였다[일본 특허 공개 제2005-116706호 공보(청구항 8, 제0091 내지 0094 단락, 도15)(특허 문헌 1)]. 산소 분위기에서 저분자량 폴리실라잔의 골격 구조를 SiO2로 변화시키는 반응을 진행시킴으로써 폴리실라잔의 승화를 억제하여, 아웃 가스의 방출이나 파티클의 발생을 억제하는 것이 가능해진다.
실험에 따르면, 200 mm 웨이퍼 100매에 도포한 도포막을 소성하는 열처리에 있어서, 특허 문헌 1에 개시된 기술에 의해 웨이퍼에 부착되는 파티클(0.16 ㎛ 이상)의 개수를 20개 이하/매로 할 수 있었다. 그러나, 프로세스 효율의 향상을 위해, 현재는 300 mm 웨이퍼를 100매 처리하거나, 200 mm 웨이퍼를 200매 처리할 필요가 발생되고 있다. 이러한 처리량의 상승에 의해 웨이퍼에 도포되는 폴리실라잔의 양도 증가하고, 아웃 가스의 토탈 발생량도 증가한다. 이로 인해, 특허 문헌 1에 개시된 기술을 적용해도 파티클의 부착량이 증가하여, 수율 저하의 요인이 될 우려가 있다.
이하에, 이러한 지견을 기초로 하여 구성된 본 발명 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
도1은 폴리실라잔막을 구비한 반도체 디바이스의 구성예를 도시하는 단면도이다. 도1에 있어서, 반도체 기판(1)은 예를 들어 P형 실리콘(Si) 기판으로 이루어진다. 반도체 기판(1)의 표면에, N+형 소스층(11A) 및 N+형 드레인층(11B)과, STI 구조의 오목부에 매립된 소자 분리막(10)이 형성된다. 반도체 기판(1) 상에는, 예를 들어 실리콘 산화막으로 이루어지는 게이트 산화막(13)과, 예를 들어 폴리실리콘막으로 이루어지는 게이트 전극(14)이 이 순서로 배치된다. 게이트 산화막(13) 및 게이트 전극(14)은, 반도체 기판(1) 상에 배치된 제1 층간 절연막(12)에 의해 피복된다.
제1 층간 절연막(12) 상에는, 메탈 배선층을 이루는 Cu(구리) 혹은 Al(알루미늄)의 배선층(17)이 배치된다(도1에는, 구리의 예를 나타냄). N+형 소스층(11A) 및 N+형 드레인층(11B)과 Cu 배선층(17)은 W(텅스텐)의 플러그층(15)에 의해 접속된다. 제1 층간 절연막(12) 상에는, 제2 층간 절연막(16)이 배치된다. 제2 층간 절연막(16) 상에는, 예를 들어 질화막으로 이루어지는 하드 마스크(18)를 통해 제3 층간 절연막(19)이 배치된다. 이러한 다층 구조의 반도체 디바이스에 있어서, 예를 들어 소자 분리막(10)이나 제1 층간 절연막은 폴리실라잔막을 소성한 절연막에 의해 형성된다.
도2는 본 발명 실시 형태에 관한 종형 열처리 장치를 도시하는 구성도이다. 도2에 도시하는 바와 같이, 이 장치는 하단부가 베이스체(23)에 고정되고 종형의 가열로(2)를 포함한다. 가열로(2)는, 예를 들어 천장부를 구비한 통 형상의 단열체(21)와 그 내부에 배치된 가열 수단으로 이루어진다. 가열 수단은, 예를 들어 저항 발열체로 이루어지는 히터(22)로 이루어지고, 히터(22)는 단열체(21)의 내벽면을 따라 주위 방향에 배치된다. 히터(22)는 처리 영역(열처리 분위기 영역)을 상하로 분할한 복수의 존(zone)마다 별개의 가열 제어를 할 수 있도록, 존마다 분할하여 배치된다. 가열로(2) 내에는, 예를 들어 석영으로 이루어지는 반응관(반응 용기 혹은 처리실)(3)이 배치된다. 반응관(3)은 상단이 막히고, 그 내부에 처리 영역이 형성된 종형 구조를 이룬다. 반응관(3)은, 그 베이스부의 주위를 베이스체(23)로 둘러싸인 상태로 고정된다.
이 종형 열처리 장치는 또한, 복수매, 예를 들어 100매의 피처리 기판, 예를 들어, 반도체 웨이퍼(W)를, 간격을 두고 적층한 상태로 보유 지지하는 보유 지지구인 웨이퍼 보트(31)를 포함한다. 웨이퍼 보트(31)는 단열재인 보온 통(32) 및 턴테이블(33)을 통해 덮개(34) 상에 적재된다. 덮개(34)는 보트 엘리베이터(35)에 장착되고, 반응관(3)의 하단의 개구부를 개폐하기 위해 사용된다. 보트 엘리베이터(35)에는 회전 기구(36)가 배치되고, 이에 의해 웨이퍼 보트(31)가 턴테이블(33)과 함께 회전 가능해진다. 보트 엘리베이터(35)가 승강함으로써, 반응관(3)에 대한 웨이퍼 보트(31)의 반출입이 행해진다.
반응관(3)의 하부측에는, 외부로부터 내부로, 가스 공급계(40)로부터의 가스 공급관(4)이 삽입 관통된다. 가스 공급관(4)은, 예를 들어 반응관(3) 내에서 수직으로 세워 올려지고, 그 선단부는 반응관(3)의 중심부 부근에서 천장부를 향해 처리 가스를 내뿜도록 굴곡된다. 한편, 가스 공급관(4)의 상류측은, 도2에 도시하는 바와 같이 제1 가스 공급관(41) 및 제2 가스 공급관(42)으로 분기된다.
제1 가스 공급관(41)에는, 수증기 발생 수단인 수증기 발생기(5)가 배치된다. 제1 가스 공급관(41)은 수증기 발생기(5)보다도 상류측에서, 산소 가스 공급관(43) 및 수소 가스 공급관(44)으로 분기된다. 산소 가스 공급관(43)의 기단측은, 밸브(V1) 및 매스 플로우 컨트롤러(M1)를 통해 산소 가스 공급원(45)에 접속된다. 수소 가스 공급관(44)의 기단측은, 밸브(V2) 및 매스 플로우 컨트롤러(M2)를 통해 수소 가스 공급원(46)에 접속된다.
산소 가스 공급관(43)에는, 매스 플로우 컨트롤러(M1)의 전방에, 수증기 발생기(5)를 바이패스하는 바이패스 라인(43a)이 접속된다. 바이패스 라인(43a)은 매스 플로우 컨트롤러(M4) 및 밸브(V4)를 통해 직접 가스 공급관(4)에 접속되고, 반응관(3)에 직접 산소를 공급하기 위해 사용된다. 제2 가스 공급관(42)의 기단측은, 밸브(V3) 및 매스 플로우 컨트롤러(M3)를 통해 질소 가스 공급원(47)에 접속된다. 매스 플로우 컨트롤러(M1 내지 M4) 및 밸브(V1 내지 V4)는, 가스의 공급 유량을 조정하기 위한 가스 공급계(40)를 구성한다.
제1 가스 공급관(41)에는, 수증기 발생기(5)의 하류측에서 밸브(V0)가 배치된다. 가스 공급관(4, 41)의 하류측의 부분에는, 수증기가 결로하지 않도록 가열 하기 위해 가열 수단인 히터, 예를 들어 테이프 히터(51)가 권취 장착된다. 수증기 발생기(5)는 그 내부를 통과하는 가스를 가열하는 가열 수단을 갖는다. 수증기 발생기(5)의 가스의 유로에는, 예를 들어 백금 등의 촉매가 배치된다. 수증기 발생기(5) 내에서, 산소 가스 및 수소 가스가, 예를 들어 500 ℃ 이하의 소정 온도로 가열되면서 촉매에 접촉한다. 이에 의해, 촉매의 존재하에서 산소 가스 및 수소 가스가 반응하여 수증기를 발생시킨다. 수증기 발생기(5)에 따르면, 예를 들어 감압된 반응관(3) 내에 있어서 수증기 및 산소 가스에 대한 수증기의 농도를 1 % 내지 90 % 정도의 농도로 할 수 있다.
반응관(3)의 하부측에는 배기관(24)을 통해 감압 수단인 진공 펌프(25)가 접속된다. 배기관(24)에는 압력 조정 수단(26)이 배치된다. 본 실시 형태에 있어서, 압력 조정 수단(26)은 버터플라이 밸브 등의 압력을 조정하는 기기 외에, 배기관(24)의 개폐를 행하는 메인 밸브 등도 포함한다.
이 종형 열처리 장치는, 예를 들어 컴퓨터로 이루어지는 제어부(6)를 갖는다. 제어부(6)는 히터(22), 가스 공급계(40) 및 압력 조정 수단(26) 등을 제어하는 기능을 갖는다. 제어부(6)는 반응관(3) 내의 온도나 압력, 산소 가스나 수증기 공급량 등을 제어한다. 이로 인해, 제어부(6)는 처리 파라미터 및 처리 순서를 실행하기 위한 프로그램을 저장한 기억 매체(도시하지 않음)로부터 이들 프로그램을 판독하여 각 수단에 실행시킨다. 기억 매체는, 예를 들어 하드 디스크, 콤팩트 디스크, 마그넷 옵티컬 디스크, 메모리 카드 등의 기억 수단에 의해 구성된다.
다음에, 도2에 도시하는 장치를 이용한 폴리실라잔막의 처리 방법에 대해, 도3 및 도4를 참조하면서 설명한다. 본 실시 형태에 있어서, 폴리실라잔막은 도1에 도시하는 반도체 디바이스의 소자 분리막(10)이나 메탈 배선의 하방측에 형성되는 제1 층간 절연막(12)으로서 사용된다. 도3은 본 발명 실시 형태에 관한 폴리실라잔막의 처리 방법을 설명하기 위한 공정도이다. 도4는 도3에 도시하는 처리 방법에 있어서의, 각 공정의 온도 및 반응관 내의 상태를 도시하는 도면이다.
본 실시 형태에 있어서는, 도3에 도시하는 바와 같이 폴리실라잔의 도포에 관한 전공정을 도포 유닛(도시하지 않음)에서 행한다. 그 후, 도포막의 소성을 도2에 도시한 종형 열처리 장치에서 행한다. 도포 유닛에 있어서는, 웨이퍼(W)의 표면상에는, 폴리실라잔(-(SiR1-NR2)n- : R1, R2는 알킬기)의 성분과 용매를 포함하는 도포액이, 예를 들어 스핀코팅법에 의해 도포된다(프로세스 Q1). 이와 같이 하여 형성된 도포막은, 예를 들어 150 ℃ 정도의 온도에서 3분간 베이크 처리되어, 도포액 중의 용매가 제거된다(프로세스 Q2). 이러한 도포막이 배치된 웨이퍼(W)가, 웨이퍼 캐리어(도시하지 않음)에 의해 도2에 도시하는 종형 열처리 장치로 반송된다.
종형 열처리 장치로의 웨이퍼(W)의 반입에 있어서는, 반응관(3) 내를 후술하는 처리 온도보다도 낮은 예열 온도인 예를 들어 200 ℃로 설정한다. 수증기 발생기(5)를 작동시키지 않은 상태에서, 바이패스 라인(43a)의 밸브(V4)를 개방하여 반응관(3) 내를 산소 가스로 퍼지한다. 이 상태에서, 반응관(3)의 하방측의 로딩 영역 내로 하강하고 있는 웨이퍼 보트(31)에, 웨이퍼 이동 탑재기(도시하지 않음)에 의해, 웨이퍼 캐리어로부터 예를 들어 100매의 웨이퍼(W)를 이동 탑재한다. 웨이 퍼(W)의 이동 탑재가 종료한 후, 웨이퍼 보트(31)를 상승시켜 반응관(3) 내로 반입한다. 이와 동시에, 덮개(34)에 의해 반응관(3) 내의 하단 개구부를 폐쇄한다.
웨이퍼(W)가 반응관(3) 내로 반입되면, 도포막이 형성된 웨이퍼(W)는 로딩 영역의 분위기 온도, 예를 들어 대략 실온의 상태로부터 예를 들어 200 ℃의 예열 온도까지 급격하게 가열된다. 이로 인해, 베이크 처리에 의해 완전히 제거되지 않은 용제나 저분자량의 폴리실라잔이 도포막으로부터 아웃 가스로서 방출되기 시작한다. 그래서 본 실시 형태는, 이들 아웃 가스의 방출에 수반되는 파티클의 발생을 억제하기 위해, 도3에 도시하는 바와 같이 사이클 퍼지(프로세스 P1) 및 저압·저속 승온(프로세스 P2)을 열처리(프로세스 P3)의 전에 실행한다. 이하, 이들 프로세스에 대해 설명한다.
이미 서술한 바와 같이 덮개(34)를 폐쇄하여 반응관(3) 내를 밀폐하면, 진공 펌프(25)를 작동시켜 반응관(3) 내의 가스를 배기관(24)으로부터 계속적으로 진공 배기한다. 이때, 도4에 도시하는 바와 같이 예열 온도는 일정한 상태에서, 압력 조정 수단(26)의 설정치를 예를 들어 0.1 내지 1.3 ㎪(1 내지 10 torr)의 범위에서「0.1 ㎪ → 1.3 ㎪ → 0.1 ㎪ → …」 등으로 주기적으로 변화시킨다. 이와 동시에 매스 플로우 컨트롤러(M4)의 설정치도 예를 들어 1 내지 10 slm의 범위에서 「1 slm → 10 slm → 1 slm → …」로 주기적으로 변화시킨다. 이에 의해, 반응관(3) 내의 압력 및 산소 가스의 공급량을 변동시키는 사이클 퍼지를 예를 들어 5 내지 30분간 행한다(프로세스 P1). 사이클 퍼지에 의해, 산소 가스 공급량이나 압력의 변동에 의해 반응관(3) 내의 분위기를 교반하여, 체류의 발생을 억제하면서 효율적 으로 반응관(3) 내의 가스를 퍼지 아웃할 수 있다. 웨이퍼(W)가 반입된 직후에 반응관(3) 내를 사이클 퍼지함으로써, 실온으로부터 예열 온도로의 급격한 온도 변화에 의해 도포막으로부터 한번에 방출된 아웃 가스를 우선 시스템 밖으로 강제 배기한다. 이에 의해, 반입 직후의 파티클 발생을 억제할 수 있다.
사이클 퍼지를 종료하면, 도4에 도시하는 바와 같이 예열 온도를 일정하게 한 상태에서, 매스 플로우 컨트롤러(M4)의 설정치를 예를 들어 10 slm으로 하여 산소 가스의 공급량을 일정하게 한다. 또한, 압력 조정 수단(26)의 설정을 6.7 ㎪(50 torr) 이상 26.7 ㎪(200 torr) 이하의 예를 들어 13.3 ㎪(100 torr)로 설정하여, 반응관(3) 내의 압력을 일정하게 한다.
반응관(3) 내의 압력 조정을 종료하면, 산소 공급량 및 반응관(3) 내의 압력을 예를 들어 15분간 그대로 하여 도포막 중의 용제를 충분히 휘발시킨 후, 반응관(3) 내의 승온을 개시한다. 승온 프로세스에 있어서는, 히터(22)를 제어하여, 1 ℃/분 내지 10 ℃/분, 예를 들어 10 ℃/분의 평균 승온 속도로 반응관(3) 내의 처리 영역을 소정 온도, 예를 들어 열처리(후술하는 제1 열처리)가 행해지는 예를 들어 400 ℃까지 승온한다. 또한, 예열 온도는 100 내지 200 ℃이며, 소정 온도는 200 내지 500 ℃이다.
이 승온 기간 중에도, 도포막이 온도 변화의 영향을 받는 것에 의해 각 웨이퍼(W)로부터는 아웃 가스가 방출된다. 그래서, 이 기간 동안, 반응관(3) 내의 진공 배기 및 산소 가스의 공급을 계속하면서, 반응관(3) 내의 압력을 열처리가 행해지는 압력보다도 낮게 유지하여(저압 승온), 처리 온도까지의 승온 속도를 낮게 한 다(저속 승온). 이 저압·저속 승온(프로세스 P2)에 의해, 아웃 가스에 의한 파티클의 발생을 억제할 수 있다.
프로세스 P2에 있어서, 산소 가스를 공급함으로써 이미 서술한 바와 같이 저분자량의 폴리실라잔의 골격 구조를 SiO2 골격 구조로 변화시킨다. 또한, 아웃 가스의 방출을 억제하는 동시에, 방출된 아웃 가스를 배출함으로써 반응관(3) 내에 있어서의 파티클의 발생이 억제된다. 프로세스 P2의 저압 승온을 실현하기 위해, 처리 영역의 압력은 사이클 퍼지시의 0.1 내지 1.3 ㎪(1 내지 10 torr)보다도 높은6.7 ㎪(50 torr) 내지 26.7 ㎪(200 torr)의 범위로 설정된다. 압력을 이보다 낮게 하면 산소 가스까지 배출되어 버려, 폴리실라잔에 산소를 충분히 공급할 수 없게 된다. 이 경우, 폴리실라잔막으로부터의 승화 가스량이 많아져, 결과적으로 대량의 파티클을 발생시킬 가능성이 있다. 또한, 압력이 이 범위보다도 높으면, 아웃 가스의 배기 성능이 충분하지 않아 역시 파티클의 발생량을 상승시킬 가능성이 있다.
또한 프로세스 P2에 있어서, 승온 속도를 낮게 하여 단위 시간당으로 웨이퍼(W)로부터 방출되는 아웃 가스의 양을 작게 한다. 이에 의해, 저분자량의 폴리실라잔과 산소와의 반응 시간을 충분히 확보하는 것이 가능해진다. 프로세스 P2의 저속 승온을 실현하기 위해, 처리 영역의 승온 속도는 1 ℃/분 내지 10 ℃/분의 범위로 설정된다. 이보다도 승온 속도가 높으면 파티클의 억제 효과가 충분하지 않게 된다. 반대로, 승온 속도가 또한 낮으면 스루풋 저하에 의한 효율 저하가 현저 해진다.
이상의 프로세스 P1, P2를 거쳐서 400 ℃까지의 승온이 완료되면, 도포막을 소성하는 열처리를 실행한다(프로세스 P3). 도4에 도시하는 바와 같이, 예를 들어 이 열처리에는, 제1, 제2 및 제3 열처리가 포함된다. 제1 열처리에서는, 폴리실라잔막의 골격을 형성한다. 제2 열처리에서는, 알코올 성분을 제거하여 폴리실라잔막의 기계적 강도를 향상시킨다. 제3 열처리에서는, 폴리실라잔막을 치밀화한다. 이하, 이들 열처리에 대해 간단히 설명한다. 또한, 선행하는 사이클 퍼지나 저압·저속 승온에 의해 도포막 중의 용제나 저분자량의 폴리실라잔은 이미 반응관(3)으로부터 배출되고, 또한 산소 가스에 의해 SiO2 골격으로 변화하고 있다. 그러나, 제1 열처리에서는, 도포막으로부터 어느 정도 아웃 가스가 발생하기 때문에, 반응관(3) 내의 배기를 계속해서 감압 분위기로 설정하는 것이 필요해진다. 한편, 제2 아웃 가스에 의한 파티클 발생의 문제는 거의 없다.
제1 열처리는 저압·저속 승온 후에 행해지고, 승온시의 소정 온도 이상의 온도, 예를 들어 400 ℃의 온도에서 반응관(3) 내부를 산소 가스 분위기로부터 수증기 분위기(산화 가스 분위기)로 절환한다. 이 절환은, 바이패스 라인(43a)의 밸브(V4)를 폐쇄, 밸브(V1, V2, V0)를 개방으로 하여 산소 가스 및 수소 가스를 수증기 발생기(5)에 공급하고, 생성된 수증기를 반응관(3)에 도입함으로써 행한다. 또한, 압력 조정 수단(26)을 조정함으로써 반응관(3) 내의 압력을 프로세스 P2보다도 높게 또한 101 ㎪ 이하, 예를 들어 53.3 ㎪(400 torr)로 조정하고, 감압 분위기하 에 있어서의 처리 영역의 수분 농도를, 예를 들어 80 %로 한다. 이러한 조건을 예를 들어 30분간 유지함으로써 제1 열처리에서는, 질소나 탄소, 수소 등의 불순물이 제거되어 SiO2의 골격이 형성되고, 폴리실라잔막에 절연성이 갖추어진다.
또한, 하기와 같이, 제1 내지 제3 열처리의 온도는 서서히 상승시키므로, 이 온도 범위는 예를 들어 200 내지 1000 ℃의 범위로 할 수 있다. 또한, 설명의 편의상, 소성 후의 막에 대해서도 폴리실라잔막이라 칭하고 있다.
다음에, 압력 및 수증기의 공급 상태는 그 상태(산화 가스 분위기)에서 히터(22)를 제어하고, 예를 들어 25 ℃/분의 평균 승온 속도로 반응관(3) 내의 온도를 예를 들어 600 ℃로 한다. 이 상태를 예를 들어 30분 정도 유지함으로써, 제2 열처리에서는 폴리실라잔막에 포함되는 알코올 등의 OH기에 유래하는 성분이 제거되어, 폴리실라잔막의 기계적인 강도가 향상된다.
이후, 밸브(V0 내지 V2)를 폐쇄하여 수증기의 공급을 정지하는 한편, 밸브(V3)를 개방하여 질소 가스를 공급하고, 반응관(3) 내를 질소 가스 분위기(불활성 가스 분위기)로 치환한다. 다음에, 압력은 그대로 하여 히터(22)를 제어하고, 예를 들어 25 ℃/분의 평균 승온 속도로 반응관(3) 내를 예를 들어 800 ℃까지 승온한다. 이러한 상태를 예를 들어 30분 정도 유지함으로써, 제3 열처리에서는 폴리실라잔막이 치밀화된다.
그 후, 반응관(3) 내를, 예를 들어 400 ℃까지 강온시키고, 그리고 나서 반응관(3) 내를 질소 가스에 의해 퍼지하여 대기압으로 복귀시킨다. 그리고, 웨이퍼 보트(31)를 하강시켜, 웨이퍼(W)의 이동 탑재 동작과는 반대의 순서로, 이동 탑재기에 의해 웨이퍼(W)를 취출한다. 또한, 상술한 각 열처리에 있어서의 온도나 압력 조건, 가스 분위기는 제조하는 반도체 디바이스의 구조 등에 따라서 적절한 조건이 선택된다.
본 실시 형태에 따르면, 이하와 같은 효과가 있다. 즉, 웨이퍼(W) 상의 폴리실라잔막을 소성하여 절연성의 폴리실라잔막(실리콘, 산소를 포함하는 절연막)이 형성된다. 여기서, 반응관(3) 내의 온도를 예열 온도로부터 열처리 온도에 이르기까지의 소정 온도로 승온할 때에, 산소 가스의 저압 분위기로 한다. 이로 인해, 도포막으로부터의 승화 가스의 발생을 산소에 의해 억제하면서, 또한 발생한 아웃 가스의 배출 효과도 얻어진다. 따라서, 이 아웃 가스를 기초로 하는 파티클의 발생을 억제하는 효과를 높일 수 있다.
반응관(3) 내의 온도를 예열 온도로부터 열처리 온도에 이르기까지의 소정 온도로 승온할 때의 평균 승온 속도를 1 ℃/분 내지 10 ℃/분의 범위 내로 조정한다. 이에 의해, 단위 시간당으로 웨이퍼(W)로부터 방출되는 아웃 가스의 양을 저감하고, 저분자량의 폴리실라잔과 산소와의 반응 시간을 충분히 확보하는 것이 가능해진다. 이 결과, 산소와 반응할 수 없어 승화하는 아웃 가스량을 적게 하여, 파티클 발생량을 억제하는 것이 가능해진다.
예열 온도로 조정된 반응관(3) 내에 웨이퍼(W)를 반입한 후, 압력과 공급하는 산소 가스의 양을 변동시키면서 반응관(3) 내를 사이클 퍼지한다. 이에 의해, 실온으로부터 예열 온도에의 급격한 온도 변화에 의해 방출된 아웃 가스를 효율적 으로 배출할 수 있다.
반응관(3) 내에 산소 가스를 공급하여 승온할 뿐인 종래법에서는, 대구경의 웨이퍼(W)나 예를 들어 200 이상의 다수매의 웨이퍼(W)에 대한 열처리에 있어서, 파티클의 저감화가 곤란해진다. 이에 대해, 본 실시 형태에 관한 저압 승온, 저속 승온, 사이클 퍼지에 따르면, 이러한 웨이퍼(W)에 대해서도, 파티클을 저감하여 열처리하는 것이 가능해져, 소성 프로세스의 처리 효율을 향상시킬 수 있다.
또한, 상술한 3개의 기술(저압 승온, 저속 승온, 사이클 퍼지)은, 각각에 독자적인 파티클 억제 효과를 구비하고 있다. 따라서 종형 열처리 장치에의 적용은, 이들 3개의 기술을 모두 적용하는 실시 형태에 나타낸 경우에 한정되지 않고, 필요에 따라서 1개의 기술을 선택하여 적용해도 좋고, 2개의 기술을 선택하여 조합하여 적용해도 좋다.
[실험 1]
승온시에 있어서의 반응관의 압력 조건과 웨이퍼에의 파티클 부착량과의 관계에 대해 실험을 행하였다. 이 실험에 있어서, 도포막이 형성된 100매의 웨이퍼(W)를 반응관(3) 내의 처리 영역에 수납하였다. 그리고, 처리 영역을 배기를 계속하면서 산소 가스 분위기로 하고, 25 ℃/분의 승온 속도로 200 ℃로부터 400 ℃까지 가열하였다. 처리 영역의 압력은 상이한 값으로 설정하였다(파라미터로서 사용하였음). 이와 같이 처리된 웨이퍼(W)로부터 몇 개의 웨이퍼를 샘플하여, 그것들에 부착된 0.12 ㎛ 이상의 크기의 파티클량을 계측하였다. 파티클의 부착량의 산출은 광학식 웨이퍼 파티클 카운터로 행하였다. 실험 1에서는, 각각의 조건에 있어서 3 내지 4런 행하고, 각 런에서 얻어진 파티클 부착량의 평균치를 각 실시예 및 비교예의 결과로 하였다.
(실시예 PE 1-1) 반응관(3) 내의 압력을 6.7 ㎪(50 torr)로 설정하였다.
(실시예 PE 1-2) 반응관(3) 내의 압력을 13.3 ㎪(100 torr)로 한 점만이 실시예 PE 1-1과 상이하다.
(실시예 PE 1-3) 반응관(3) 내의 압력을 26.7 ㎪(200 torr)로 한 점만이 실시예 PE 1-1과 상이하다.
(비교예 CE 1-1) 압력 조정 수단(26)인 밸브를 완전 개방으로 하여 반응관(3) 내의 압력을 완전 배기 상태(0.1 ㎪(1 torr) 이하)로 한 점만이 실시예 PE 1-1과 상이하다.
(비교예 CE 1-2) 반응관(3) 내의 압력을 53.3 ㎪(400 torr)로 한 점만이 실시예 PE 1-1과 상이하다.
도5는 실험 1에 의해 얻어진, 승온시에 있어서의 반응관의 압력 조건과 웨이퍼에의 파티클 부착량과의 관계를 나타내는 특성도이다. 도5에 있어서, 반응관(3) 내의 100매의 웨이퍼(W) 중, 샘플 웨이퍼(W)에 부착된 파티클의 평균 개수를 막대 그래프로 나타낸다. 각 막대는 입자 직경 0.12 ㎛ 이상의 파티클수를 나타낸다.
도5에 나타내는 바와 같이, 실시예 PE 1-1 내지 실시예 PE 1-3에서는, 입경 0.12 ㎛ 이상의 파티클 부착량은 1,000개 정도로 되었다. 이에 대해, 비교예 CE 1-1에서는, 파티클 카운터의 계측 가능량을 초과하는 정도의 파티클의 부착이 확인되었다. 비교예 CE 1-2에서는, 0.12 ㎛ 이상의 입자 직경의 파티클 부착량은 약 1 만개로, 상기 각 실시예의 10배 정도의 파티클이 확인되었다.
비교예 CE 1-1의 결과는, 다음과 같은 현상에 의한 것이라 생각된다. 즉, 반응관(3) 내를 완전 배기 상태로 하였으므로, 공급된 산소 가스의 대부분이 시스템 밖으로 배기되어, 웨이퍼(W) 표면에서 산소 가스와 저분자량 폴리실라잔과의 반응을 진행시킬 수 없었다. 이 결과, 아웃 가스의 방출량을 억제할 수 없어, 아웃 가스로부터 발생하는 파티클의 양도 저감할 수 없었다. 비교예 CE 1-2의 결과는, 다음과 같은 현상에 의한 것이라 생각된다. 즉, 반응관(3) 내의 압력을 비교적 높게 유지한 것에 의해, 시스템 내로 방출된 아웃 가스가 충분히 배기되지 않아, 파티클의 부착량이 증가하였다.
[실험 2]
승온 속도와 웨이퍼에의 파티클 부착량과의 관계에 대해 실험을 행하였다. 이 실험에 있어서, 도포막이 형성된 100매의 웨이퍼(W)를 반응관(3) 내의 처리 영역에 수납하였다. 그리고, 처리 영역을 배기를 계속하면서 산소 가스 분위기로 하고, 압력을 13.3 ㎪(100 torr)로 하고, 200 ℃로부터 400 ℃까지 가열하였다. 처리 영역의 승온 속도는 상이한 값으로 설정하였다(파라미터로서 사용하였음). 이와 같이 처리된 웨이퍼(W)로부터 몇 개의 웨이퍼를 샘플하여, 그것들에 부착된 0.12 ㎛ 이상의 크기의 파티클량을 계측하였다. 샘플 웨이퍼는, 웨이퍼 보트(31)의 최상단, 중상단, 중하단, 하단의 4군데로부터 각 1매씩 채취하였다. 이들 샘플 웨이퍼에 부착되어 있던 파티클의 수로부터 파티클 부착량의 평균치를 산출하였다. 실험 2에서는, 각각의 조건에 있어서 3 내지 4런 행하여, 각 런에서 얻어진 파티클 부착량의 평균치를 각 실시예의 결과로 하였다.
(실시예 PE 2-1) 승온 속도를 1 ℃/분으로 설정하였다.
(실시예 PE 2-2) 승온 속도를 10 ℃/분으로 한 점만이 실시예 PE 2-1과 상이하다.
도6은 실험 2에 의해 얻어진, 승온 속도와 웨이퍼에의 파티클 부착량과의 관계를 도시하는 특성도이다. 도6은 비교를 위해 이미 서술한 실시예 PE 1-2의 데이터를 아울러 나타낸다.
(실시예 PE 1-2) 승온 속도를 25 ℃/분으로 한 점만이 실시예 PE 2-1과 상이하다.
도6에 도시하는 바와 같이, 실시예 PE 1-2보다도 승온 속도가 낮은 실시예 PE 2-1, 실시예 PE 2-2에서는, 파티클의 부착량이 토탈 20개/매 정도로 억제되어, 실시예 PE 1-2의 결과보다도 저감되었다. 이 결과는, 승온 속도를 낮게 함으로써, 단위 시간당으로 방출되는 아웃 가스량이 저감되어, 산소 가스의 공급이나 아웃 가스의 배기의 효과를 높일 수 있었기 때문이라 생각된다.
[실험 3]
웨이퍼 반입 후의 감압, 사이클 퍼지와 웨이퍼에의 파티클 부착량과의 관계에 대해 실험을 행하였다. 이 실험에 있어서, 도포막이 형성된 100매의 웨이퍼(W)를 200 ℃로 예열된 반응관(3) 내의 처리 영역에 수납하였다. 그리고, 온도는 그대로 하여 처리 영역에 배기를 계속하면서 산소 가스를 공급하고, 소정의 조건하에서 15분간에 걸쳐 웨이퍼(W)를 보유 지지하였다. 산소 가스의 공급량과 처리 영역 의 압력은 상이한 값으로 설정하였다(파라미터로서 사용하였음). 이와 같이 처리된 웨이퍼(W)로부터 몇 개의 웨이퍼를 샘플하여, 그것들에 부착된 0.12 ㎛ 이상의 크기의 파티클량을 계측하였다. 이들 샘플 웨이퍼에 부착되어 있던 파티클의 개수로부터 파티클 부착량의 평균치를 산출하였다. 실험 3에서는, 각각의 조건에 있어서 3 내지 4런 행하여, 각 런에서 얻어진 파티클 부착량의 평균치를 각 실시예 및 비교예의 결과로 하였다.
(실시예 PE 3-1) 산소 가스 공급량을 10 slm, 반응관(3) 내의 압력을 1.3 ㎪(10 torr)로 하여 각각의 조건을 고정하였다(감압 조건).
(실시예 PE 3-2) 산소 가스 공급량을 1 내지 10 slm의 범위에서「1slm →10 slm → 1 slm → …」로 주기적으로 변화시키고, 반응관(3) 내의 압력을 0.1 내지 1.3 ㎪(1 내지 10 torr)의 범위에서「0.1 ㎪ → 1.3 ㎪ → 0.1 ㎪ → …」로 주기적으로 변화시켰다(감압 + 사이클 퍼지 조건).
(비교예 CE 3-1) 산소 가스 공급량을 10 slm, 반응관(3) 내의 압력을 대기압(101.3 ㎪(760 torr))으로 하여 각각의 조건을 고정하였다(대기압 조건).
도7은 실험 3에 의해 얻어진, 웨이퍼 반입 후의 감압, 사이클 퍼지와 웨이퍼에의 파티클 부착량과의 관계를 나타내는 특성도이다. 도7에 있어서, 반응관(3) 내의 100매의 웨이퍼(W) 중, 샘플 웨이퍼(W)에 부착된 파티클의 평균 개수를 막대 그래프로 나타낸다. 각 막대는 입경 0.12 ㎛ 이상의 파티클수를 나타낸다.
도7에 나타내는 바와 같이, 실시예 PE 3-1에서는, 입경 0.12 ㎛ 이상의 파티클 부착량은 60개/매 정도로 되었다. 이에 대해, 비교예 CE 3-1에서는, 이와 비교 하여 파티클 부착량은 커졌다. 실시예 PE 3-1의 결과는, 실온으로부터 예열 온도 200 ℃의 급격한 온도 변화에 의해 방출된 아웃 가스가 배출된 효과에 의한 것이라 생각된다.
또한, 실시예 PE 3-2에서는, 0.12 ㎛ 이상의 입경의 파티클 부착량은 약 20개/매 정도까지 더욱 저감되었다. 이것은, 사이클 퍼지에 의해, 아웃 가스를 보다 효율적으로 배출할 수 있었던 결과라고 생각된다.
상기 실시 형태에 따르면, 피처리 기판 상에 배치된 폴리실라잔막의 도포막을 소성하여 실리콘, 산소를 포함하는 절연막을 형성한다. 여기서, 반응 용기 내의 온도를 예열 온도로부터 열처리 온도에 이르기까지의 소정 온도까지 승온할 때에, 산소 가스의 저압 분위기로 한다. 이로 인해, 도포막으로부터의 승화 가스의 발생을 산소에 의해 억제하면서, 또한 발생한 아웃 가스의 배출 효과가 얻어진다. 따라서, 이 아웃 가스를 기초로 하는 파티클의 발생을 억제하는 효과를 높일 수 있다. 이 결과, 대구경의 기판이나 다수매의 기판을 열처리하는 경우에도 제품의 수율의 저하가 억제된다.
추가적인 이점 및 변경들은 해당 기술 분야의 숙련자들에게 용이하게 발생할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 설명된 특정 설명 및 대표적인 실시예로 한정되지 않는다. 따라서, 첨부된 청구범위 및 그와 균등한 것에 의해 한정된 바와 같은 일반적인 본 발명의 개념의 기술 사상 또는 범위를 벗어나지 않고 다양한 변경들이 이루어질 수도 있다.
도1은 폴리실라잔막을 구비한 반도체 디바이스의 구성예를 도시하는 단면도.
도2는 본 발명의 실시 형태에 관한 종형 열처리 장치를 도시하는 구성도.
도3은 본 발명의 실시 형태에 관한 폴리실라잔막의 처리 방법을 설명하기 위한 공정도.
도4는 도3에 도시하는 처리 방법에 있어서의, 각 공정의 온도 및 반응관(반응 용기) 내의 상태를 도시하는 도면.
도5는 승온시에 있어서의 반응관의 압력 조건과 웨이퍼에의 파티클 부착량과의 관계를 나타내는 특성도.
도6은 승온 속도와 웨이퍼에의 파티클 부착량과의 관계를 나타내는 특성도.
도7은 웨이퍼 반입 후의 감압, 사이클 퍼지와 파티클 부착량과의 관계를 나타내는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
W : 웨이퍼
3 : 반응관
5 : 수증기 발생기
6 : 제어부
13 : 게이트 산화막
14 : 게이트 전극
21 : 단열체
22 : 히터
31 : 웨이퍼 보트
41, 42 : 가스 공급관

Claims (20)

  1. 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과,
    다음에, 상기 처리 영역을, 산소를 포함하고 또한 6.7 ㎪ 내지 26.7 ㎪의 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과,
    다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비하는 폴리실라잔막을 처리하는 방법.
  2. 제1항에 있어서, 상기 제1 분위기는, 상기 반응 용기 내를 배기하면서, 상기 반응 용기 내에 산소를 공급하는 것에 의해 형성하는 폴리실라잔막을 처리하는 방법.
  3. 제1항에 있어서, 상기 승온은 1 ℃/분 내지 10 ℃/분의 평균 승온 속도로 행하는 폴리실라잔막을 처리하는 방법.
  4. 제1항에 있어서, 상기 예열 온도는 100 내지 200 ℃, 상기 소정 온도는 200 내지 500 ℃인 폴리실라잔막을 처리하는 방법.
  5. 제1항에 있어서, 상기 방법은, 상기 반입과 상기 승온과의 사이에, 상기 처리 영역을, 산소를 포함하고 또한 0.1 ㎪ 내지 1.3 ㎪의 예비 압력을 갖는 예비 분위기로 설정한 상태에서, 상기 반응 용기 내를 배기하는 공정을 더 구비하는 폴리실라잔막을 처리하는 방법.
  6. 제5항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내의 압력을 0.1 ㎪ 내지 1.3 ㎪의 범위에서 변동시키는 폴리실라잔막을 처리하는 방법.
  7. 제6항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내에 산소를 공급함으로써 형성하고, 또한 산소의 공급량을 변화시키는 폴리실라잔막을 처리하는 방법.
  8. 제3항에 있어서, 상기 방법은, 상기 반입과 상기 승온과의 사이에, 상기 처리 영역을, 산소를 포함하고 또한 0.1 ㎪ 내지 1.3 ㎪의 예비 압력을 갖는 예비 분위기로 설정한 상태에서, 상기 반응 용기 내를 배기하는 공정을 더 구비하는 폴리실라잔막을 처리하는 방법.
  9. 제1항에 있어서, 상기 제2 압력은 101 ㎪ 이하인 폴리실라잔막을 처리하는 방법.
  10. 제1항에 있어서, 상기 산화 가스는 수증기 가스를 구비하는 폴리실라잔막을 처리하는 방법.
  11. 제1항에 있어서, 상기 방법은, 상기 도포막을 소성하기 위해, 상기 제1 열처리의 후에, 상기 제1 처리 온도보다도 높은 제2 처리 온도의 제2 열처리와, 상기 제2 처리 온도보다도 높은 제3 처리 온도의 제3 열처리를 이 순서로 행하는 공정을 더 구비하는 폴리실라잔막을 처리하는 방법.
  12. 제11항에 있어서, 상기 제2 열처리는, 상기 처리 영역을 산화 가스 분위기로 설정하고, 상기 제3 열처리는, 상기 처리 영역을 불활성 가스 분위기로 설정하는 폴리실라잔막을 처리하는 방법.
  13. 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과,
    다음에, 상기 처리 영역을, 산소를 포함하고 또한 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 1 ℃/분 내지 10 ℃/분의 평균 승온 속도로 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과,
    다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비하는 폴리실라잔막을 처리하는 방법.
  14. 제13항에 있어서, 상기 예열 온도는 100 내지 200 ℃, 상기 소정 온도는 200 내지 500 ℃인 폴리실라잔막을 처리하는 방법.
  15. 제13항에 있어서, 상기 방법은, 상기 반입과 상기 승온과의 사이에, 상기 처리 영역을, 산소를 포함하고 또한 0.1 ㎪ 내지 1.3 ㎪의 예비 압력을 갖는 예비 분위기로 설정한 상태에서, 상기 반응 용기 내를 배기하는 공정을 더 구비하는 폴리실라잔막을 처리하는 방법.
  16. 제15항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내의 압력을 0.1 ㎪ 내지 1.3 ㎪의 범위에서 변동시키는 폴리실라잔막을 처리하는 방법.
  17. 제16항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내에 산소를 공급함으로써 형성하고, 또한 산소의 공급량을 변화시키는 폴리실라잔막을 처리하는 방법.
  18. 폴리실라잔의 도포막이 표면에 배치된 피처리 기판을 반응 용기의 처리 영역에 반입하는 공정과,
    다음에, 상기 처리 영역을, 산소를 포함하고 또한 0.1 ㎪ 내지 1.3 ㎪의 예비 압력을 갖는 예비 분위기로 설정한 상태에서, 상기 반응 용기 내를 배기하는 공정과,
    다음에, 상기 처리 영역을, 산소를 포함하고 또한 제1 압력을 갖는 제1 분위기로 설정한 상태에서, 상기 처리 영역을 예열 온도로부터 소정 온도까지 변화시키는 승온을 행하는 공정과,
    다음에, 상기 처리 영역을, 산화 가스를 포함하고 또한 상기 제1 압력보다도 높은 제2 압력을 갖는 제2 분위기로 설정한 상태에서, 상기 소정 온도 이상의 제1 처리 온도에서 상기 도포막을 소성하여 실리콘 및 산소를 포함하는 절연막을 얻기 위해 제1 열처리를 행하는 공정을 구비하는 폴리실라잔막을 처리하는 방법.
  19. 제18항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내의 압력을 0.1 ㎪ 내지 1.3 ㎪의 범위에서 변동시키는 폴리실라잔막을 처리하는 방법.
  20. 제19항에 있어서, 상기 예비 분위기는, 상기 반응 용기 내에 산소를 공급함으로써 형성하고, 또한 산소의 공급량을 변화시키는 폴리실라잔막을 처리하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342895B2 (ja) * 2003-10-06 2009-10-14 東京エレクトロン株式会社 熱処理方法及び熱処理装置
WO2012018008A1 (ja) * 2010-08-05 2012-02-09 株式会社日立国際電気 基板処理装置、基板処理方法および半導体装置の製造方法
US9082612B2 (en) 2010-12-22 2015-07-14 Cheil Industries, Inc. Composition for forming a silica layer, method of manufacturing the composition, silica layer prepared using the composition, and method of manufacturing the silica layer
CN103839768B (zh) * 2012-11-20 2016-09-07 上海华虹宏力半导体制造有限公司 减少正硅酸乙酯炉体中颗粒杂质的方法
KR101556672B1 (ko) 2012-12-27 2015-10-01 제일모직 주식회사 실리카계 절연층 형성용 조성물, 실리카계 절연층 형성용 조성물의 제조방법, 실리카계 절연층 및 실리카계 절연층의 제조방법
JP6201131B2 (ja) * 2013-07-25 2017-09-27 株式会社ユーテック 膜の製造方法及びマルチチャンバー装置
JP6201130B2 (ja) * 2013-07-25 2017-09-27 株式会社ユーテック 結晶化方法及び加圧式ランプアニール装置
KR101718419B1 (ko) 2013-07-31 2017-03-22 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 방법, 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
KR20160134290A (ko) * 2015-05-15 2016-11-23 삼성에스디아이 주식회사 실리카 막 형성용 조성물, 실리카 막의 제조방법 및 실리카 막

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3396431B2 (ja) * 1998-08-10 2003-04-14 東京エレクトロン株式会社 酸化処理方法および酸化処理装置
JP4342895B2 (ja) * 2003-10-06 2009-10-14 東京エレクトロン株式会社 熱処理方法及び熱処理装置
JP2005347636A (ja) * 2004-06-04 2005-12-15 Az Electronic Materials Kk トレンチ・アイソレーション構造の形成方法
JP4331133B2 (ja) 2005-03-25 2009-09-16 株式会社東芝 半導体装置の製造方法
US7682927B2 (en) * 2005-03-25 2010-03-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

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US7879397B2 (en) 2011-02-01
TW200847280A (en) 2008-12-01

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