JP2020088003A - 基板処理方法、3次元メモリデバイスの製造方法および基板処理装置 - Google Patents
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Abstract
Description
図1は、第1実施形態の基板処理装置1を概念的に示す図である。基板処理装置1は、シリコン酸化膜およびシリコン窒化膜を有するシリコン基板(以下、単に「基板」と称する。)を処理する装置である。基板処理装置1は、半導体デバイスを製造する装置であって、特に、3D−NANDデバイスなどの3次元メモリデバイスの製造装置に組み込むことができる。
(1) 3Si3N4+27H2O+4H3PO4←→4(NH4)3PO4+9H2SiO3
(2) Si3N4+12H2O→3Si(OH)4+4NH3
以上、実施形態について説明してきたが、本発明は上記のようなものに限定されるものではなく、様々な変形が可能である。
10 第1処理部
18 第1基板保持部
102 シリコン酸化膜
104 シリコン窒化膜
106 シリカ析出物
108 間隙構造
30 第2処理部
32 第2基板保持部
33 加熱部
36 真空ポンプ(減圧部)
40 気化器
43 フッ化水素ガス流量コントローラ
70 制御部
S1 準備処理
S3 第1選択エッチング処理
S4 第2選択エッチング処理
S41 温度調整処理
S43 圧力調整処理
S44 処理ガス供給処理
W 基板
Claims (13)
- シリコン酸化膜およびシリコン窒化膜を有する基板を処理する基板処理方法であって、
(a) シリコン酸化膜およびシリコン窒化膜を有する基板を準備することと、
(b) リン酸を含むリン酸処理液に前記基板を曝すことによって、前記シリコン窒化膜のエッチングレートが前記シリコン酸化膜のエッチングレートよりも大きい第1選択エッチングを行うことと、
(c) 前記工程(b)の後、フッ化水素に前記基板を曝すことによって、前記工程(b)によって前記シリコン酸化膜の表面に析出したシリカのエッチングレートが前記シリコン酸化膜のエッチングレートよりも大きい第2選択エッチングを行うことと、
を含む、基板処理方法。 - 請求項1の基板処理方法であって、
前記リン酸処理液がシリコンを含む、基板処理方法。 - 請求項1または請求項2の基板処理方法であって、
前記工程(c)がフッ化水素ガスを含む処理ガスに前記基板を曝すこと、を含む、基板処理方法。 - 請求項3の基板処理方法であって、
前記処理ガスが前記フッ化水素ガスおよび水蒸気を含む、基板処理方法。 - 請求項3または請求項4の基板処理方法であって、
前記処理ガスにおける前記フッ化水素ガスの濃度が50wt%以上100wt%以下である、基板処理方法。 - 請求項1から請求項5のいずれか1項の基板処理方法であって、
(d) 前記工程(b)と前記工程(c)の間に、前記基板の周囲の圧力を大気圧以下に減圧すること、をさらに含む、基板処理方法。 - 3次元メモリデバイスの製造方法であって、
請求項1から請求項6のいずれか1項の基板処理方法、
を含み、
前記工程(a)によって準備される前記基板は、前記シリコン酸化膜および前記シリコン窒化膜を交互に複数積層された構造を有する、3次元メモリデバイスの製造方法。 - シリコン酸化膜およびシリコン窒化膜を有する基板を処理する基板処理装置であって、
リン酸を含むリン酸処理液に基板を曝すことによって、前記シリコン窒化膜のエッチングレートが前記シリコン酸化膜のエッチングレートよりも大きい第1選択エッチングを行う第1選択エッチング処理部と、
フッ化水素に前記基板を曝すことによって、第1選択エッチングによって前記シリコン酸化膜の表面に析出したシリカのエッチングレートが前記シリコン酸化膜よりも大きい第2選択エッチングを行う第2選択エッチング処理部と、
を備える、基板処理装置。 - 請求項8の基板処理装置であって、
前記リン酸処理液がシリコンを含有する、基板処理装置。 - 請求項8または請求項9の基板処理装置であって、
前記第2選択エッチング処理部がフッ化水素ガスを含む処理ガスに前記基板を曝す、基板処理装置。 - 請求項10の基板処理装置であって、
前記処理ガスが前記フッ化水素ガスおよび水蒸気を含む、基板処理装置。 - 請求項10または請求項11の基板処理装置であって、
前記処理ガスにおける前記フッ化水素ガスの濃度が50wt%以上100wt%以下である、基板処理装置。 - 請求項8から請求項12のいずれか1項の基板処理装置であって、
前記基板の周囲の圧力を大気圧以下に減圧する減圧部、
をさらに備える、基板処理装置。
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