KR20080046122A - 선택적인 재생 동작을 포함하는 저항성 메모리 - Google Patents

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KR20080046122A
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memory cell
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토마스 하프
얀 보리스 필립
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키몬다 노스 아메리카 코포레이션
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Abstract

메모리는 상 변화 메모리 셀들의 어레이 및 제 1 회로를 포함한다. 상기 제 1 회로는 재생 동작에 대한 요청에 응답하여 비-결정질 상태들로 프로그램된 상 변화 메모리 셀들의 어레이 내의 메모리 셀들만을 재생한다.

Description

선택적인 재생 동작을 포함하는 저항성 메모리{RESISTIVE MEMORY INCLUDING SELECTIVE REFRESH OPERATION}
본 발명은 선택적인 재생 동작을 포함하는 저항성 메모리에 관한 것이다.
메모리의 일 형태는 저항성 메모리이다. 저항성 메모리는 1 이상의 데이터 비트를 저장하기 위해 메모리 요소의 저항값을 이용한다. 예를 들어, 높은 저항값을 갖도록 프로그램된 메모리 요소는 로직(logic) "1" 데이터 비트 값을 나타낼 수 있으며, 낮은 저항값을 갖도록 프로그램된 메모리 요소는 로직 "0" 데이터 비트 값을 나타낼 수 있다. 통상적으로, 메모리 요소의 저항값은 메모리 요소에 전압 펄스 또는 전류 펄스를 인가함으로써 전기적으로 스위칭된다.
저항성 메모리의 일 형태는 상 변화 메모리이다. 상 변화 메모리는 저항성 메모리 요소용 상 변화 물질을 이용한다. 상 변화 물질은 2 이상의 상이한 상태들을 나타낸다. 상 변화 물질의 이들 상태들은 비정질(amorphous) 및 결정질(crystalline) 상태들이라고도 언급될 수 있으며, 비정질 상태는 더 무질서한(disordered) 원자 구조를 수반하는 한편, 결정질 상태는 더 질서있는 격자(ordered lattice)를 수반한다. 비정질 상태는 통상적으로 결정질 상태보다 높은 저항률을 나타낸다. 또한, 몇몇 상 변화 물질들은 다수의 결정질 상태들, 예를 들어 면심입방(face-centered cubic: FCC) 상태 및 육방밀집(hexagonal closest packing: HCP) 상태를 나타내고, 이는 상이한 저항률들을 가지며, 데이터 비트들을 저장하는데 사용될 수 있다. 다음의 설명에서, 비정질 상태는 일반적으로 더 높은 저항률을 갖는 상태를 언급하고, 결정질 상태는 일반적으로 더 낮은 저항률을 갖는 상태를 언급한다.
상 변화 물질들의 상 변화들은 가역적으로(reversibly) 유도될 수 있다. 이러한 방식으로 메모리는 온도 변화들에 응답하여 비정질 상태로부터 결정질 상태로, 또한 결정질 상태로부터 비정질 상태로 변화될 수 있다. 상 변화 물질에 대한 온도 변화들은 상 변화 물질을 통해 전류를 구동시키거나, 상 변화 물질에 인접한 저항성 히터를 통해 전류를 구동시킴으로써 달성될 수 있다. 이들 두 방법들을 이용하여, 상 변화 물질의 제어가능한 가열은 상 변화 물질 내에서의 제어가능한 상 변화를 유도한다.
상 변화 물질로 만들어진 복수의 메모리 셀들을 갖는 메모리 어레이를 포함하는 상 변화 메모리는 상 변화 물질의 메모리 상태들을 이용하여 데이터를 저장하도록 프로그램될 수 있다. 이러한 상 변화 메모리 디바이스에서 데이터를 판독하고 기록하는 한가지 방법은 상 변화 물질에 인가되는 전류 및/또는 전압 펄스를 제어하는 것이다. 전류 및/또는 전압의 레벨은 일반적으로 각각의 메모리 셀 내의 상 변화 물질 내에 유도된 온도에 대응한다.
고밀도 상 변화 물질들을 달성하기 위하여, 상 변화 메모리 셀은 다수의 데 이터 비트를 저장할 수 있다. 상 변화 메모리 셀 내의 멀티-비트(multi-bit) 저장은 중간 저항 값들 또는 상태들을 갖도록 상 변화 물질을 프로그램함으로써 달성될 수 있으며, 상기 멀티-비트 또는 멀티레벨 상 변화 메모리 셀은 2 이상의 상태들로 기록될 수 있다. 상 변화 메모리 셀이 3 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 1.5 개의 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀이 4 개의 상이한 저항 레벨들 중 하나로 프로그램된 경우, 셀당 2 개의 데이터 비트가 저장될 수 있으며, 계속 이러한 규칙을 따라 데이터 비트가 저장될 수 있다. 상 변화 메모리 셀을 중간 저항값으로 프로그램하기 위하여, 비정질 물질과 공존하는 결정질 물질의 양 및 이에 따른 셀 저항은 적절한 기록 전략(write strategy)을 통해 제어된다. 간명함을 위해, 본 명세서의 설명에서는 실질적으로 4 개의 상이한 저항 레벨들 또는 상태들, 및 셀당 2 개의 데이터 비트에 중점을 둔다. 하지만, 이는 예시적인 목적들을 위해서일 뿐이며, 본 발명의 범위를 제한하려는 것이 아니다. 원칙적으로, 3 이상의 상태들을 저장할 수 있다.
상 변화 메모리의 데이터 보유 성능은 메모리의 온도 이력(temperature history)에 강하게 의존한다. 통상적으로, 비휘발성 메모리의 경우, 데이터 보유는 최대 85 ℃의 동작 온도에 대해 10 년 이상 보장된다. 데이터 보유는 주로 물질 특성이며, 상 변화 물질의 결정화 온도에 의존한다. 예를 들어, Ge2Sb2Te5의 경우, 데이터 보유 성능은 최대 105 ℃ 내지 110 ℃의 동작 온도에 대해 약 10년이다. 하지만, 다수의 적용들에 대해 이러한 온도 사양(specification)은 충분하지 않다. 예 를 들어, 자동차 어플리케이션들에 있어서 이 온도는 초과될 수 있다. 또한, 메모리 디바이스는 통상적으로 일정한 대기 온도에서 동작되는 것이 아니라, 대기 온도의 상당한 변화들을 겪게 된다. 예를 들어, 차의 엔진 제어기용 메모리 디바이스는 엔진이 가동되고 있는지 여부에 기초하여 온도 변화들의 극한을 겪게 된다. 이러한 경우, 메모리 디바이스의 데이터 보유는 (소정 한계들 내의) 순간(momentary) 온도들 또는 평균 온도에 강하게 영향을 받는 것이 아니라, 메모리 디바이스의 축적된 온도 버짓(temperature budget)에 강하게 영향을 받는다. 또한, 데이터 보유는 단일 비트 상 변화 메모리 셀들에서보다 멀티-비트 상 변화 메모리 셀들에서 더 결정적이다.
이러한 이유들과 또 다른 이유들로 본 발명의 필요성이 존재한다.
일 실시예는 메모리를 제공한다. 상기 메모리는 상 변화 메모리 셀들의 어레이 및 제 1 회로를 포함한다. 상기 제 1 회로는 재생 동작에 대한 요청에 응답하여 비-결정질 상태들로 프로그램된 상 변화 메모리 셀들의 어레이 내의 메모리 셀들만을 재생한다.
다음의 상세한 설명에서는 본 명세서의 일부분을 형성하며, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 도시된 첨부한 도면들을 참조한다. 이와 관련하여, "최상부(top)", "저부(bottom)", "전방(front)", "후방(back)", "선두(leading)", "후미(trailing)" 등과 같은 지향성 용어는 설명되는 도면(들)의 방위를 참조하여 사용된다. 본 발명의 실시예들의 구성요소들은 다수의 상이한 방위들로 위치될 수 있으므로, 상기 지향성 용어는 예시의 목적으로 사용되며 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않고 구조적 또는 논리적 변형들이 행해질 수 있음을 이해하여야 한다. 그러므로, 다음의 상세한 설명은 제한하려는 취지가 아니며, 본 발명의 범위는 첨부된 청구항들에 의해 한정된다.
도 1은 메모리 디바이스(100a)의 일 실시예를 예시하는 도면이다. 메모리 디바이스(100a)는 기록 회로(124a), 제어기(120), 메모리 어레이(101) 및 감지 회로(126a)를 포함한다. 메모리 어레이(101)는 복수의 상 변화 메모리 셀들(104a 내지 104d)(집합적으로 상 변화 메모리 셀들(104)이라고 함), 복수의 비트 라인 들(BL)(112a 및 112b)(집합적으로 비트 라인들(112)이라고 함) 및 복수의 워드 라인들(WL)(110a 및 110b)(집합적으로 워드 라인들(110)이라고 함)을 포함한다.
상 변화 메모리 셀들(104)은 그들의 값들을 유지하기 위해 주기적으로 재생된다. 재생 동작에 대한 요청에 응답하여, 각각의 상 변화 메모리 셀(104)의 저항 상태가 판독된다. 상 변화 메모리 셀(104)이 비-결정질 상태(즉, 비정질 상태 또는 부분 비정질 및 부분 결정질 상태)에 있는 경우, 상기 상 변화 메모리 셀(104)은 그 프로그램된 저항 상태로 재설정된다. 온도 변화들이 완전 결정질 상태에서 프로그램된 저항만을 비가역적으로 더 감소시킬 수 있기 때문에, 완전 결정질 상태에서의 상 변화 메모리 셀들(104)은 재생되지 않는다. 프로그램된 저항에서의 추가 감소는 유해하지 않으며; 오히려, 이는 감지 윈도우(sensing window)를 향상시킨다.
재설정 동작은 설정 동작보다 더 적은 에너지 및 더 짧은 시간을 사용한다. 예를 들어, 일 실시예에서, 하나의 메모리 셀(104)의 재설정 동작은 30 ns 동안에 0.75 V = 450 ㎼에서 600 ㎂를 사용한다. 하나의 메모리 셀(104)의 설정 동작은 150 ns 동안에 재설정 동작을 위해 사용되는 전력의 50 %를 사용한다. 그러므로, 하나의 메모리 셀(104)을 설정하는데 사용되는 에너지는 34 pJ인 한편, 하나의 메모리 셀(104)을 재설정하는데 사용되는 에너지는 104 pJ이다. 완전 결정질 상태에 있지 않은 메모리 셀들(104)만을 재생함으로써, 더 적은 에너지가 소모되며, 모든 메모리 셀들(104)이 재생되는 경우보다 더 짧은 시간에 재생 동작이 완료된다.
본 명세서에서 사용되는 바와 같은 "전기적으로 커플링된"이라는 용어는 요소들이 서로 직접적으로 커플링되어야 한다는 것을 의미하는 것은 아니며, "전기적 으로 커플링된" 요소들 사이에 개재 요소(intervening element)들이 제공될 수 있다.
메모리 어레이(101)는 신호 경로(125)를 통해 기록 회로(124a)에 전기적으로 커플링되고, 신호 경로(121)를 통해 제어기(120)에 전기적으로 커플링되며, 신호 경로(127)를 통해 감지 회로(126a)에 전기적으로 커플링된다. 제어기(120)는 신호 경로(128)를 통해 기록 회로(124a)에 전기적으로 커플링되고, 신호 경로(130)를 통해 감지 회로(126a)에 전기적으로 커플링된다. 각각의 상 변화 메모리 셀(104)은 워드 라인(110), 비트 라인(112) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 메모리 셀(104a)은 비트 라인(112a), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되고, 상 변화 메모리 셀(104b)은 비트 라인(112a), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 메모리 셀(104c)은 비트 라인(112b), 워드 라인(110a) 및 공통 또는 접지(114)에 전기적으로 커플링되고, 상 변화 메모리 셀(104d)은 비트 라인(112b), 워드 라인(110b) 및 공통 또는 접지(114)에 전기적으로 커플링된다.
각각의 상 변화 메모리 셀(104)은 상 변화 요소(106) 및 트랜지스터(108)를 포함한다. 예시된 실시예에서 트랜지스터(108)는 전계 효과 트랜지스터(FET)이며, 다른 실시예들에서 트랜지스터(108)는 바이폴라 트랜지스터 또는 3D 트랜지스터 구조체와 같은 다른 적합한 디바이스들일 수 있다. 다른 실시예들에서는 트랜지스터(108) 대신에 다이오드-형 구조체가 사용될 수 있다. 상 변화 메모리 셀(104a)은 상 변화 요소(106a) 및 트랜지스터(108a)를 포함한다. 상 변화 요소(106a)의 한쪽 은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108a)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104b)은 상 변화 요소(106b) 및 트랜지스터(108b)를 포함한다. 상 변화 요소(106b)의 한쪽은 비트 라인(112a)에 전기적으로 커플링되고, 상 변화 요소(106b)의 다른 한쪽은 트랜지스터(108b)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108b)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108b)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
상 변화 메모리 셀(104c)은 상 변화 요소(106c) 및 트랜지스터(108c)를 포함한다. 상 변화 요소(106c)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106c)의 다른 한쪽은 트랜지스터(108c)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108c)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108c)의 게이트는 워드 라인(110a)에 전기적으로 커플링된다.
상 변화 메모리 셀(104d)은 상 변화 요소(106d) 및 트랜지스터(108d)를 포함한다. 상 변화 요소(106d)의 한쪽은 비트 라인(112b)에 전기적으로 커플링되고, 상 변화 요소(106d)의 다른 한쪽은 트랜지스터(108d)의 소스-드레인 경로의 한쪽에 전 기적으로 커플링된다. 트랜지스터(108d)의 소스-드레인 경로의 다른 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 트랜지스터(108d)의 게이트는 워드 라인(110b)에 전기적으로 커플링된다.
또 다른 실시예에서, 각각의 상 변화 요소(106)는 공통 또는 접지(114)에 전기적으로 커플링되고, 각각의 트랜지스터(108)는 비트 라인(112)에 전기적으로 커플링된다. 예를 들어, 상 변화 메모리 셀(104a)의 경우, 상 변화 요소(106a)의 한쪽은 공통 또는 접지(114)에 전기적으로 커플링된다. 상 변화 요소(106a)의 다른 한쪽은 트랜지스터(108a)의 소스-드레인 경로의 한쪽에 전기적으로 커플링된다. 트랜지스터(108a)의 소스-드레인 경로의 다른 한쪽은 비트 라인(112a)에 전기적으로 커플링된다.
각각의 상 변화 요소(106)는 본 발명에 따른 다양한 물질들로 구성될 수 있는 상 변화 물질을 포함한다. 일반적으로, 이러한 물질로는 주기율표의 VI 족으로부터 1 이상의 원소들을 포함하는 칼코게나이드 합금(chalcogenide alloy)이 유용하다. 일 실시예에서 상 변화 요소(106)의 상 변화 물질은 GeSbTe, SbTe, GeTe 또는 AgInSbTe와 같은 칼코게나이드 화합물 물질로 구성된다. 또 다른 실시예에서 상 변화 물질은 GeSb, GaSb, InSb 또는 GeGaInSb와 같이 칼코겐이 없을 수 있다. 다른 실시예들에서 상 변화 물질은 원소들 Ge, Sb, Te, Ga, As, In, Se 및 S 중 1 이상을 포함하는 여하한의 적합한 물질로 구성될 수 있다.
각각의 상 변화 요소(106)는 온도 변화의 영향 하에서 비정질 상태로부터 결정질 상태로, 또는 결정질 상태로부터 비정질 상태로 변화될 수 있는 상 변화 물질 을 포함한다. 이에 따라, 상 변화 요소들(106a 내지 106d) 중 하나의 상 변화 물질 내의 비정질 물질과 공존하는 결정질 상 변화 물질의 양은 메모리 디바이스(100a) 내에 데이터를 저장하는 2 이상의 상태들을 정의한다. 비정질 상태에서, 상 변화 물질은 결정질 상태에서보다 훨씬 더 높은 저항률을 나타낸다. 그러므로, 상 변화 요소들(106a 내지 106d)의 2 이상의 상태들은 그들의 전기 저항률이 상이하다. 일 실시예에서, 2 이상의 상태들은 2 개의 상태들이며, 2 개의 상태들에 "0" 및 "1"의 비트 값들이 할당된 바이너리 시스템(binary system)이 사용된다. 또 다른 실시예에서, 2 이상의 상태들은 3 개의 상태들이며, 3 개의 상태들에 "0", "1" 및 "2"의 비트 값들이 할당된 트리너리 시스템(trinary system)이 사용된다. 또 다른 실시예에서, 2 이상의 상태들은 "00", "01", "10" 및 "11"과 같은 멀티-비트 값들이 할당된 4 개의 상태들이다. 다른 실시예들에서, 2 이상의 상태들은 상 변화 요소의 상 변화 물질에서의 여하한의 적절한 개수의 상태들일 수 있다.
제어기(120)는 마이크로프로세서, 마이크로제어기 또는 메모리 회로(100a)의 동작을 제어하는 다른 적절한 논리 회로를 포함한다. 제어기(120)는 기록 회로(124a) 및 감지 회로(126a)를 통해 메모리 어레이(101)에 제어 및 데이터 신호들의 인가를 포함하여, 메모리 회로(100a)의 판독 및 기록 동작들을 제어한다. 일 실시예에서, 기록 회로(124a)는 메모리 셀들을 프로그램하기 위해 신호 경로(125) 및 비트 라인들(112)을 통해 메모리 셀들(104)에 전압 펄스들을 제공한다. 다른 실시예들에서, 기록 회로(124a)는 메모리 셀들을 프로그램하기 위해 신호 경로(125) 및 비트 라인들(112)을 통해 메모리 셀들(104)에 전류 펄스들을 제공한다.
감지 회로(126a)는 비트 라인들(112) 및 신호 경로(127)를 통해 메모리 셀들(104)의 각각의 2 이상의 상태들을 판독한다. 일 실시예에서, 메모리 셀들(104) 중 하나의 전류를 판독하기 위하여, 감지 회로(126a)는 메모리 셀들(104) 중 하나를 통해 흐르는 전류를 제공한다. 그 후, 감지 회로(126a)는 메모리 셀들(104) 중 상기 하나에 걸친 전압을 판독한다. 일 실시예에서, 감지 회로(126a)는 메모리 셀들(104) 중 하나에 걸린 전압을 제공하고, 메모리 셀들(104) 중 하나를 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(124a)는 메모리 셀들(104) 중 하나에 걸친 전압을 제공하고, 감지 회로(126a)는 메모리 셀들(104) 중 상기 하나를 통해 흐르는 전류를 판독한다. 일 실시예에서, 기록 회로(124a)는 메모리 셀들(104) 중 하나를 통해 흐르는 전류를 제공하고, 감지 회로(126a)는 메모리 셀들(104) 중 상기 하나에 걸친 전압을 판독한다.
상 변화 메모리 셀(104a)의 설정 동작 시, 설정 전류 또는 전압 펄스들은 기록 회로(124a)에 의해 선택적으로 인에이블되며, 비트 라인(112a)을 통해 상 변화 요소(106a)로 보내짐에 따라, 트랜지스터(108a)를 활성화하기 위해 선택된 워드 라인(110a)을 이용하여 상 변화 요소(106a)를 그 결정화 온도 이상으로(그러나 통상적으로는 용융 온도 이하로) 가열한다. 이러한 방식으로, 상 변화 요소(106a)는 이러한 설정 동작 시 그 결정질 상태 또는 부분 결정질 및 부분 비정질 상태에 도달한다. 상 변화 메모리 셀(104a)의 재설정 동작 시, 재설정 전류 또는 전압 펄스들은 기록 회로(124a)에 의해 선택적으로 인에이블되고, 비트 라인(112a)을 통해 상 변화 물질 요소(106a)에 보내진다. 재설정 전류 또는 전압은 상 변화 요소(106a)를 그 용융 온도 이상으로 신속히 가열시킨다. 전류 또는 전압 펄스가 턴 오프(turn off) 된 후, 상 변화 요소(106a)는 신속히 퀀칭 냉각(quench cool)되어 비정질 상태 또는 부분 비정질 및 부분 결정질 상태가 된다. 메모리 어레이(100a) 내의 상 변화 메모리 셀들(104b 내지 104d) 및 여타의 상 변화 메모리 셀들(104)은 유사한 전류 또는 전압 펄스를 사용하여 상 변화 메모리 셀(104a)과 유사하게 설정 및 재설정된다.
도 2는 4 개의 상이한 저항 상태들(200a, 200b, 200c 및 200d)에서의 멀티-비트 또는 멀티레벨 상 변화 요소(106)의 일 실시예를 예시하는 도면이다. 상 변화 요소(106)는 절연 물질(206)에 의해 횡방향으로(laterally) 둘러싸인 상 변화 물질(204)을 포함한다. 상 변화 요소(106)는 여하한의 적절한 지오메트리 내에 상 변화 물질(204)을 포함하고, 여하한의 적절한 지오메트리 내에 절연 물질(206)을 포함하는 여하한의 적절한 지오메트리를 가질 수 있다.
상 변화 물질(204)은 일 단부에서 제 1 전극(208)에 전기적으로 커플링되고, 다른 단부에서 제 2 전극(210)에 전기적으로 커플링된다. 제 1 전극(208) 및 제 2 전극(210)을 통해 상 변화 요소(106)에 펄스들이 제공된다. 상 변화 물질(204)을 통하는 전류 경로는 제 1 전극(208) 및 제 2 전극(210) 중 하나로부터 제 1 전극(208) 및 제 2 전극(210) 중 다른 하나로 나 있다. 상 변화 요소(106)는 데이터의 비트들을 저장하는 저장 위치를 제공한다.
절연 물질(206)은 SiO2, SiOx, SiN, FSG(fluorinated silica glass) 또는 BPSG(boro-phosphorous silicate glass)와 같은 여하한의 적절한 절연체일 수 있다. 제 1 전극(208) 및 제 2 전극(210)은 TiN, TiSiN, TiAlN, TaN, TaSiN, TaAlN, W, WN, Al 또는 Cu와 같은 여하한의 적절한 전극 물질일 수 있다.
상 변화 물질(204)은 2 개의 데이터 비트들을 저장하기 위해 4 개의 상태들 중 하나로 프로그램된다. 상 변화 물질(204)에 펄스들을 제공하기 위해, 기록 회로(124a)와 같은 기록 회로가 제 1 전극(208)에 전기적으로 커플링된다. 상기 펄스들은 상 변화 물질(204)을 재설정하거나, 다른 3 개의 상태들 중 하나를 상 변화 물질(204)로 프로그램한다. 도면번호(200b)에서, 상 변화 물질(204)의 작은 프랙션(212)은 상 변화 요소(106)를 통하는 저항을 변화시키도록 상 변화를 통해 결정질 상태로 프로그램된다. 도면번호(200c)에서, 상 변화 물질(204)의 중간 크기 프랙션(214)은 상 변화 요소(106)를 통하는 저항을 변화시키도록 상 변화를 통해 결정질 상태로 프로그램된다. 도면번호(200d)에서, 상 변화 물질(204)의 실질적으로 모든 큰 프랙션(216)은 상 변화 요소(106)를 통하는 저항을 변화시키도록 상 변화를 통하는 저항을 결정질 상태로 프로그램된다.
프로그램된 프랙션의 크기는 상 변화 물질(204) 및 상 변화 요소(106)를 통하는 저항과 관련된다. 도면번호(200b 내지 200d)에서의 3 개의 상이한 상 변화 프랙션들과 초기 상태(200a)는 상 변화 물질(204)에서의 4 개의 상태들을 제공하며, 상 변화 요소(106)는 2 개의 데이터 비트들을 저장하는 저장 위치를 제공한다. 일 실시예에서, 도면번호(200a)에서의 상 변화 요소(106)의 상태는 "00"이고, 도면번호(200b)에서의 상 변화 요소(106)의 상태는 "01"이며, 도면번호(200c)에서의 상 변화 요소(106)의 상태는 "10"이고, 도면번호(200d)에서의 상 변화 요소(106)의 상태는 "11"이다. 또 다른 실시예에서, 도면번호(200a)에서의 상 변화 요소(106)의 상태는 "11"이고, 도면번호(200b)에서의 상 변화 요소(106)의 상태는 "10"이며, 도면번호(200c)에서의 상 변화 요소(106)의 상태는 "01"이고, 도면번호(200d)에서의 상 변화 요소(106)의 상태는 "00"이다.
도면번호(200a)에서, 상 변화 물질(204)은 실질적으로 비정질 상태로 재설정된다. 상 변화 요소(106)의 재설정 동작 시, 재설정 전류 펄스는 제 1 전극(208) 및 상 변화 물질(204)을 통해 기록 회로(124a)를 통해 제공된다. 재설정 전류 펄스는 상 변화 물질(204)을 그 용융 온도 이상으로 가열시키며, 상 변화 물질(204)이 신속히 냉각됨에 따라, 실질적으로 비정질 상태(200a)를 달성한다. 재설정 동작 이후, 상 변화 물질(204)은 도면번호(218 및 220)에서의 결정질 상태 상 변화 물질을 포함하고, 도면번호(222)에서의 비정질 상태 상 변화 물질을 포함한다. 본 명세서에서 비-결정질 상태들 중 하나라고도 칭해지는 실질적으로 비정질 상태(200a)는 상 변화 요소(106)의 가장 높은 저항 상태이다.
상 변화 물질(204)을 다른 3 개의 상태들(200b 내지 200d) 중 하나로 프로그램하기 위하여, 설정 전류 펄스가 제 1 전극(208) 및 상 변화 물질(204)을 통해 기록 회로(124a)를 통해 제공된다. 도면번호(200b)에서, 기록 회로(124a)는 작은 부피의 프랙션(212)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정질 상태는 비정질 상태보다 덜 저항적이며, 도면번호(200b)에서의 상 변화 요소(106)는 실질적으로 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항 을 갖는다. 본 명세서에서 비-결정질 상태들 중 하나라고도 칭해지는 부분 결정질 및 부분 비정질 상태(200b)는 상 변화 요소(106)의 두 번째로 가장 높은 저항 상태이다.
도면번호(200c)에서, 기록 회로(124a)는 중간 부피의 프랙션(214)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정화 프랙션(214)이 결정화 프랙션(212)보다 크고 결정화 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200c)에서의 상 변화 요소(106)는 도면번호(200b)에서의 상 변화 요소(106), 및 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항을 갖는다. 본 명세서에서 비-결정질 상태들 중 하나라고도 칭해지는 부분 결정질 및 부분 비정질 상태(200c)는 상 변화 요소(106)의 두 번째로 가장 낮은 저항 상태이다.
도면번호(200d)에서, 기록 회로(124a)는 실질적으로 모든 상 변화 물질(216)을 결정질 상태로 프로그램하기 위해 설정 전류 펄스를 제공한다. 결정질 상태가 비정질 상태보다 덜 저항적이기 때문에, 도면번호(200d)에서의 상 변화 요소(106)는 도면번호(200c)에서의 상 변화 요소(106), 도면번호(200b)에서의 상 변화 요소(106), 및 비정질 상태(200a)에서의 상 변화 요소(106)보다 낮은 저항을 갖는다. 실질적으로 결정질 상태(200d)는 상 변화 요소(106)의 가장 낮은 저항 상태이다. 다른 실시예들에서, 상 변화 요소(106)는 여하한의 적절한 개수의 저항값들 또는 상태들로 프로그램될 수 있다. 다른 실시예들에서, 상 변화 요소(106)는 실질적으로 결정질 상태로 설정될 수 있으며, 재설정 펄스들은 상 변화 요소(106)을 원하는 저항값 또는 상태로 프로그램하는데 사용될 수 있다.
도 3은 상 변화 요소(106)의 저항 상태들을 설정하는 일 실시예를 예시하는 그래프(250)이다. 그래프(250)는 특정 전류를 인가한 후의 x-축(254) 상의 상 변화 요소에 인가된 전류(A) 대 y-축(252) 상의 상 변화 메모리 셀의 저항(Ohm)을 포함한다. 도면번호(256)에 나타낸 바와 같은 전체 재설정 상 변화 요소로부터 시작하여, 약 0 A 내지 0.3 x 10-3 A 사이의 전류는 전체 재설정 상태로부터 상 변화 요소의 저항 상태를 변화시키지 않는다. 약 0.3 x 10-3 A와 0.5 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(260)에 나타낸 바와 같은 부분 설정 상태로 변화시킨다. 약 0.5 x 10-3 A와 1.4 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(258)에 나타낸 바와 같은 전체 설정 상태로 변화시킨다. 약 1.4 x 10-3 A와 1.6 x 10-3 A 사이의 전류는 상 변화 요소의 저항 상태를 도면번호(262)에 나타낸 바와 같은 부분 재설정 상태로 변화시킨다. 약 1.6 x 10-3 보다 큰 전류는 상 변화 요소의 저항 상태를 도면번호(256)에 나타낸 바와 같은 전체 재설정 상태로 다시 변화시킨다. 부분 설정, 전체 설정, 부분 재설정 및 전체 재설정 상태들을 얻는 특정 전류 범위들은 사용되는 상 변화 물질, 사용되는 메모리 셀 개념(concept) 및 사용되는 메모리 셀 치수들에 기초하여 달라진다.
도면번호(256)에 나타낸 바와 같은 전체 재설정 상태로부터 시작하여, 상 변화 요소(106)는 전류를 제어함으로써 4 개의 저항 상태들 중 하나로 프로그램될 수 있다. 전류가 인가되지 않는 경우, 상 변화 요소는 전체 재설정 상태로 유지된다. 작은 전류 펄스가 인가되는 경우, 상 변화 요소는 도면번호(264)에 나타낸 바와 같은 제 1 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200a)로 예시된다. 일 실시예에서 이 상태는 "11" 상태이다. 더 높은 전류 펄스가 인가되는 경우, 상 변화 요소는 도면번호(266)에 나타낸 바와 같은 제 2 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200b)로 예시된다. 일 실시예에서 이 상태는 "10" 상태이다. 상기 제 2 상태를 넘어 더 높은 전류가 인가되는 경우, 상 변화 요소는 도면번호(268)에 나타낸 바와 같은 제 3 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200c)로 예시된다. 일 실시예에서 이 상태는 "01" 상태이다. 상기 제 3 상태를 넘어 더 높은 전류가 인가되는 경우, 상 변화 요소는 도면번호(270)에 나타낸 바와 같은 전체 설정 상태로 프로그램된다. 이 상태는 도 2에서 도면번호(200d)로 예시된다. 일 실시예에서 이 상태는 "00" 상태이다.
또한, 도면번호(258)에 나타낸 바와 같은 전체 설정 상태로부터 시작하여, 상 변화 요소는 전류를 제어함으로써 4 개의 저항 상태들 중 하나로 프로그램될 수 있다. 예를 들어, 제 1 전류가 인가되는 경우, 상 변화 요소는 도면번호(272)에 나타낸 바와 같은 제 1 상태로 프로그램된다. 일 실시예에서 이 상태는 "00" 상태이다. 상기 제 1 상태보다 높은 전류가 인가되는 경우, 상 변화 요소는 도면번호(274)에 나타낸 바와 같은 제 2 상태로 프로그램된다. 일 실시예에서 이 상태는 "01" 상태이다. 상기 제 2 상태보다 높은 전류가 인가되는 경우, 상 변화 요소는 도면번호(276)에 나타낸 바와 같은 제 3 상태로 프로그램된다. 일 실시예에서 이 상태는 "10" 상태이다. 상기 제 3 상태보다 높은 전류가 인가되는 경우, 상 변화 요소는 도면번호(278)에 나타낸 바와 같은 전체 재설정 상태로 프로그램된다. 일 실시예에서 이 상태는 "11" 상태이다.
도 4는 2 개의 경험치들에 대한 보유 시간 대 온도의 일 실시예를 예시하는 차트(280)이다. 차트(280)는 x-축(284) 상의 온도(T(K)), x-축(286) 상의 1/kT(eV-1), 및 y-축(282) 상의 보유 시간(tret(s))을 포함한다. 라인(288a)은 제 1 경험치에서의 단일 비트 메모리 셀들에 대한 보유 시간 대 온도를 예시하고, 라인(288b)은 제 2 경험치에서의 단일 비트 메모리 셀들에 대한 보유 시간 대 온도를 예시한다. 데이터 보유 시간은 단일 비트 상 변화 메모리 셀들에 대해 결정적이며, 이러한 문제는 멀티-비트 상 변화 메모리 셀들로 인해 개선된다.
차트(280)에 예시된 바와 같이, 메모리 디바이스(100a)에서 10 년 데이터 보유에 대한 105 ℃의 사양은 도면번호(298)에 나타나 있다. 메모리 디바이스(100a)의 상 변화 요소(106)가 도면번호(296)에 나타낸 바와 같이 일 년에 한번 재생되는 경우, 메모리 디바이스(100a)는 약 120 ℃(393 K)의 온도에서 동작될 수 있다. 메모리 디바이스(100a)의 상 변화 요소(106)가 도면번호(294)에 나타낸 바와 같이 한 달에 한번 재생되는 경우, 메모리 디바이스(100a)는 약 130 ℃(403 K)의 온도에서 동작될 수 있다. 메모리 디바이스(100a)의 상 변화 요소(106)가 도면번호(292)에 나타낸 바와 같이 하루에 한번 재생되는 경우, 메모리 디바이스(100a)는 약 150 ℃(423 K)의 온도에서 동작될 수 있다. 메모리 디바이스(100a)의 상 변화 요소(106)가 도면번호(290)에 나타낸 바와 같이 한 시간에 한번 재생되는 경우, 메모 리 디바이스(100)는 약 170 ℃(443 K)의 온도에서 동작될 수 있다. 재생 주기가 단축되면, 메모리 디바이스(100a)가 견딜 수 있는 온도가 증가한다.
도 5는 메모리 디바이스(100a)에서 상 변화 메모리 셀들(104)과 같은 상 변화 메모리 셀들(104)을 재생하는 방법(300)의 일 실시예를 예시하는 흐름도이다. 블록(302)에서, 제어기(120)는 재생 동작에 대한 요청을 수신 또는 발행(issue)한다. 블록(304)에서, 메모리 셀들(104)의 블록 내에 있거나 워드 라인(110) 위에 있는 제 1 메모리 셀(104)이 워드 라인을 활성화시킴으로써 선택되어, 선택된 메모리 셀(104)의 트랜지스터(108)를 턴 온 한다. 블록(306)에서, 감지 회로(126a)는 선택된 메모리 셀(104)의 저항 상태를 판독한다. 블록(308)에서 감지 회로(126a) 및/또는 제어기(120)는 선택된 메모리 셀(104)이 결정질 상태 또는 비-결정질 상태에 있는지를 결정한다. 선택된 메모리 셀(104)이 결정질 상태에 있는 경우, 블록(310)에서는 선택된 메모리 셀(104)에 대해 추가적인 행동이 취해지지 않는다. 선택된 메모리 셀(104)이 비-결정질 상태인 경우, 블록(312)에서 기록 회로(124a)는 선택된 메모리 셀(104)을 그 프로그램된 저항 상태로 재설정함으로써 선택된 메모리를 재생한다.
블록(314)에서, 제어기(120)는 메모리 셀들(104)의 블록 내에 있거나 워드 라인(110) 위에 있는 모든 메모리 셀들(104)이 잠재 재생(potential refresh)에 대해 검사되었는지를 결정한다. 메모리 셀들(104)의 블록 내에 있거나 워드 라인(110) 위에 있는 모든 메모리 셀들(104)이 잠재 재생에 대해 검사되지 않았으면, 메모리 셀들(104)의 블록 내에 있거나 워드 라인(110) 위에 있는 다음 메모리 셀(104)이 선택된다. 다음 메모리 셀(104)이 선택되면, 감지 회로(126a)는 선택된 메모리 셀(104)의 저항 상태를 판독하는 블록(306)으로 제어를 복귀시키고, 상기 프로세스를 반복한다. 메모리 셀들(104)의 블록 내에 있거나 워드 라인(110) 위에 있는 모든 메모리 셀들(104)이 잠재 재생에 대해 검사되었다면, 블록(318)에서 메모리 셀들(104)의 전류 블록 또는 전류 워드 라인(110)에 대한 재생 동작이 완료된다. 상기 방법(300)의 블록들(304 내지 318)은 메모리 어레이(101) 내의 모든 메모리 셀(104)이 잠재 재생에 대해 검사될 때까지 메모리 셀들(104)의 다음 블록 또는 다음 워드 라인(110)을 검사하도록 반복된다.
도 6은 메모리 디바이스(100b)의 또 다른 실시예를 예시하는 도면이다. 메모리 디바이스(100b)는 메모리 디바이스(100b)에서 기록 회로(124a)가 기록 회로(124b)로 대체되고, 감지 회로(126a)가 감지 회로(126b)로 대체되는 것을 제외하고, 도 1을 참조하여 이전에 설명되고 예시된 메모리 디바이스(100a)와 유사하다. 감지 회로(126b)는 복수의 감지 증폭기들(SA)(132a 및 132b)(집합적으로 감지 증폭기들(132)이라고 함) 및 복수의 버퍼들(136a 및 136b)(집합적으로 버퍼들(136)이라고 함)을 포함한다. 메모리 디바이스(100b)는 워드 라인(110) 상의 모든 메모리 셀들에 대해 병렬 재생 동작을 가능하게 한다.
기록 회로(124b)는 신호 경로들(125)을 통해 비트 라인들(112)에 전기적으로 커플링된다. 기록 회로(124b)는 신호 경로(125a)를 통해 비트 라인(112a)에 전기적으로 커플링되고, 기록 회로(124b)는 신호 경로(125b)를 통해 비트 라인(112b)에 전기적으로 커플링된다. 감지 증폭기들(132)의 입력들은 신호 경로들(127)을 통해 비트 라인들(112)에 전기적으로 커플링된다. 감지 증폭기(132a)의 입력은 신호 경로(127a)를 통해 비트 라인(112a)에 전기적으로 커플링되고, 감지 증폭기(132b)의 입력은 신호 경로(127b)를 통해 비트 라인(112b)에 전기적으로 커플링된다.
감지 증폭기들(132)의 출력들은 신호 경로들(134)을 통해 버퍼들(136)의 입력들에 전기적으로 커플링된다. 감지 증폭기(132a)의 출력은 신호 경로(134a)를 통해 버퍼(136a)의 입력에 전기적으로 커플링되고, 감지 증폭기(132b)의 출력은 신호 경로(134b)를 통해 버퍼(136b)의 입력에 전기적으로 커플링된다. 버퍼들(136)의 출력들은 신호 경로들(138)을 통해 기록 회로(124b)의 입력들에 전기적으로 커플링된다. 버퍼(136a)의 출력은 신호 경로(138a)를 통해 기록 회로(124b)의 입력에 전기적으로 커플링되고, 버퍼(136b)의 출력은 신호 경로(138b)를 통해 기록 회로(124b)의 입력에 전기적으로 커플링된다.
감지 증폭기(132a)는 비트 라인(112a)및 신호 경로(127a)를 통해 선택된 메모리 셀(104a 및 104b)의 2 이상의 상태를 각각 판독한다. 재생 동작 동안에, 버퍼(136a)는 감지 증폭기(132a)로부터 전달된 선택된 메모리 셀(104a 및 104b)의 상태를 임시로 저장한다. 비-결정질 상태인 선택된 메모리 셀(104a 및 104b)의 상태에 응답하여, 버퍼(136a)는 기록 인에이블 신호를 기록 회로(124b)에 전달한다. 기록 인에이블 신호에 응답하여, 기록 회로(124b)는 선택된 메모리 셀(104a 및 104b)을 신호 경로(125a) 및 비트 라인(112a)을 통해 그 프로그램된 저항 상태로 재프로그램(reprogram)한다.
감지 증폭기(132b)는 비트 라인(112b) 및 신호 경로(127b)를 통해 선택된 메 모리 셀(104c 및 104d)의 2 이상의 상태들을 각각 판독한다. 재생 동작 동안에, 버퍼(136b)는 감지 증폭기(132b)로부터 전달된 선택된 메모리 셀(104c 및 104d)의 상태를 임시로 저장한다. 비-결정질 상태인 선택된 메모리 셀(104c 및 104d)의 상태에 응답하여, 버퍼(136b)는 기록 인에이블 신호를 기록 회로(124b)에 전달한다. 기록 인에이블 신호에 응답하여, 기록 회로(124b)는 선택된 메모리 셀(104c 및 104d)을 신호 경로(125b) 및 비트 라인(112b)을 통해 그 프로그램된 저항 상태로 재프로그램한다.
도 7은 메모리 디바이스(100b)에서의 상 변화 메모리 셀들(104)과 같은 상 변화 메모리 셀들(104)을 재생하는 방법(400)의 또 다른 실시예를 예시하는 흐름도이다. 블록(402)에서, 제어기(120)는 재생 동작에 대한 요청을 수신하거나 발행한다. 블록(404)에서, 워드 라인(110)은 워드 라인(110) 상의 메모리 셀들(104)의 저항 상태들을 판독한다. 블록(406)에서, 감지 증폭기들(132)은 워드 라인(110) 상의 모든 메모리 셀들(104)의 상태들을 판독하고, 상기 상태들을 버퍼들(136)에 전달한다.
블록(408)에서, 버퍼(136)에 저장된 상태가 비-결정질 상태인 경우, 블록(410)에서 상기 버퍼(136)는 상기 비트 라인(112)에 대한 기록 인에이블 신호를 활성화한다. 버퍼(136)에 저장된 상태가 결정질 상태인 경우, 블록(412)에서 상기 버퍼(136)는 상기 비트 라인(112)에 대한 기록 인에이블 신호를 비활성화 상태로 유지한다. 블록(414)에서, 기록 회로(124b)는 비-결정질 상태에 있는 메모리 셀들(104)만을 재설정하도록, 기록 인에이블 신호들에 기초하여 비트 라인 펄스들을 인가한다. 일 실시예에서, 비트 라인 펄스들은 한번에 2 개, 3 개, 4 개, 또는 다른 적절한 개수의 비트 라인들(112)과 같은 서브그룹(subgroup)들에 제공된다. 블록(416)에서, 전류 워드 라인에 대한 재생 동작이 완료된다. 상기 방법(400)의 블록들(404-416)은 메모리 어레이(101) 내의 모든 메모리 셀(104)이 잠재 재생에 대해 검사될 때까지, 다음 워드 라인(110) 상의 메모리 셀들(104)의 저항 상태들을 검사하도록 반복된다.
도 8은 재생 동작 동안에 다수의 상 변화 메모리 셀들(104)을 순서대로(in sequence) 재설정하는 실시예를 예시하는 타이밍 도면(500)이다. 타이밍 도면(500)은 워드 라인(110) 상의 워드 라인(WL) 신호(502), 제 1 비트 라인(112) 상의 제 1 비트 라인(BL1) 신호(504), 제 2 비트 라인(112) 상의 제 2 비트 라인(BL2) 신호(506), 제 3 비트 라인(112) 상의 제 3 비트 라인(BL3) 신호(508) 및 제 4 비트 라인(112) 상의 제 4 비트 라인(BL4) 신호(510)를 포함한다.
메모리 셀(104)의 통상적인 설정 또는 재설정 동작 동안에, 워드 라인 신호(502)는 도면번호(512)에 나타낸 바와 같이 활성화된다. 메모리 셀(104)의 기록 사이클 주기를 제한하는 메모리 셀(104)의 통상적인 설정 동작 시간은 도면번호(514)에 나타나 있다. 재설정 펄스들(516, 518, 520, 522) 및 다른 비트 라인들(112)에 인가된 다른 재설정 펄스들은 통상적인 기록 사이클 주기 내에서 서로 변위된(shifted) 시간이다. 재설정 펄스들이 오버랩되지 않도록 재설정 펄스들을 변위시킴으로써, 재생 동작 동안의 전류 소비의 증가가 회피된다. 또한, 통상적인 기록 사이클 시간 동안, 하나의 재설정 펄스 대신에 다수의 재설정 펄스들을 연속 적으로 인가함으로써, 재생 동작 동안에 시간이 절약된다.
본 발명의 실시예들은 재생 동작을 포함하는 상 변화 메모리를 제공한다. 재생 동작은 비-결정질 상태에 있는 메모리 셀들만을 재생한다. 결정질 상태의 메모리 셀들을 재생하지 않음으로써, 데이터 보유 문제들이 생기지 않으며, 재생 동작 동안에 시간 및 에너지가 모두 절약된다.
본 명세서에 설명된 특정 실시예들은 실질적으로 상 변화 메모리 요소들을 사용하는 것에 중점을 두어 설명하였지만, 본 발명은 여하한의 적절한 타입의 저항성 메모리 요소들에 인가될 수 있다.
본 명세서에서는 특정 실시예들이 예시되고 서술되었으나, 보통의 당업자라면 본 발명의 범위를 벗어나지 않고 다양한 대안적인 및/또는 균등한 구현예들이 도시되고 설명된 상기 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 본 출원서는 본 명세서에서 개시된 특정 실시예들의 어떠한 응용예 및 변형예들도 포괄하도록 의도된다. 그러므로, 본 발명은 오직 청구항과 그 균등론에 의해서만 제한되도록 의도된다.
첨부한 도면들은 본 발명의 더 많은 이해를 제공하기 위해 포함되며 본 명세서의 일부분에 통합되고 그 일부분을 구성한다. 본 도면들은 본 발명의 실시예들을 예시하며, 도면설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 다수의 장점들은 다음의 상세한 설명을 참조함으로써 더 쉽게 이해될 것이다. 본 도면들의 요소들은 서로에 대해 축척대로 되어 있지는 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다.
도 1은 메모리 디바이스의 일 실시예를 예시하는 도면;
도 2는 4 개의 상이한 상태들에서의 멀티-비트 또는 멀티레벨 상 변화 요소의 일 실시예를 예시하는 도면;
도 3은 상 변화 메모리 셀의 저항 상태들을 설정하는 일 실시예를 예시하는 그래프;
도 4는 2 개의 상이한 경험치들에 대한 보유 시간 대 온도의 일 실시예를 예시하는 차트;
도 5는 상 변화 메모리 셀을 재생하는 방법의 일 실시예를 예시하는 흐름도;
도 6은 메모리 디바이스의 또 다른 실시예를 예시하는 도면;
도 7은 상 변화 메모리 셀을 재생하는 방법의 또 다른 실시예를 예시하는 흐름도;
도 8은 다수의 상 변화 메모리 셀들을 순서대로 재설정하는 일 실시예를 예시하는 타이밍 도면이다.

Claims (28)

  1. 메모리에 있어서,
    상 변화 메모리 셀들의 어레이; 및
    재생 동작에 대한 요청에 응답하여 비-결정질 상태들로 프로그램된 상 변화 메모리 셀들의 어레이 내의 메모리 셀들만을 재생하는 제 1 회로를 포함하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서,
    각각의 메모리 셀이 비-결정질 상태로 프로그램되는지의 여부를 결정하기 위해, 재생 동작 동안에 상기 상 변화 메모리 셀들의 어레이 내의 각각의 메모리 셀을 판독하는 제 2 회로를 더 포함하는 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서,
    상기 제 1 회로는 설정 동작 시간 내에 2 이상의 메모리 셀들을 연속적으로 재설정함으로써 상기 상 변화 메모리 셀들의 어레이 내의 상기 2 이상의 메모리 셀들을 재생하는 단계를 포함하는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서,
    상기 제 1 회로는:
    워드 라인 상의 각각의 메모리 셀의 상태를 판독하도록 상기 워드 라인을 활성화하고;
    상기 워드 라인 상의 각각의 메모리 셀의 상기 상태를 판독하고, 상기 각각의 메모리 셀의 상태를 임시로 저장하며;
    비-결정질 상태를 포함하는 임시로 저장된 각각의 상태에 응답하여 기록 인에이블 신호를 제공하고;
    각각의 기록 인에이블 신호에 응답하여 메모리 셀을 재생함으로써, 상기 메모리 셀들을 재생하는 것을 특징으로 하는 메모리.
  5. 제 1 항에 있어서,
    상기 상 변화 메모리 셀들의 어레이는 단일 비트 상 변화 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  6. 제 1 항에 있어서,
    상기 상 변화 메모리 셀들의 어레이는 멀티-비트 상 변화 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  7. 메모리에 있어서,
    저항성 메모리 셀들의 어레이;
    상기 저항성 메모리 셀들의 어레이 내의 각각의 메모리 셀의 상태를 감지하 도록 구성된 감지 회로;
    상기 저항성 메모리 셀들의 어레이 내의 각각의 메모리 셀을 프로그램하도록 구성된 기록 회로; 및
    상기 감지 회로는 상기 각각의 메모리 셀의 상태를 감지하고, 상기 기록 회로는 가장 낮은 저항 상태보다 큰 저항 상태에 있다고 감지된 상기 각각의 메모리 셀의 상태만을 재생하는 재생 동작을 제어하도록 구성된 제어기를 포함하는 것을 특징으로 하는 메모리.
  8. 제 7 항에 있어서,
    상기 감지 회로는 재생 동작 동안에 상기 각각의 메모리 셀의 감지된 상태를 임시로 저장하는 버퍼들을 포함하고, 상기 버퍼들은 메모리 셀들이 상기 가장 낮은 저항 상태보다 높은 저항 상태에 있다는 것을 나타내는 신호들을 상기 기록 회로에 제공하는 것을 특징으로 하는 메모리.
  9. 제 7 항에 있어서,
    상기 저항성 메모리 셀들의 어레이는 워드 라인들을 포함하고, 상기 재생 동작은 워드 라인 상의 모든 메모리 셀들을 병렬로 재생하는 것을 특징으로 하는 메모리.
  10. 제 7 항에 있어서,
    상기 기록 회로는 설정 동작 시간 내의 2 이상의 메모리 셀들을 연속적으로 재설정함으로써 상기 2 이상의 메모리 셀들을 재생하는 것을 특징으로 하는 메모리.
  11. 제 7 항에 있어서,
    상기 저항성 메모리 셀들의 어레이는 단일 비트 저항성 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  12. 제 7 항에 있어서,
    상기 저항성 메모리 셀들의 어레이는 멀티레벨 저항성 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  13. 제 7 항에 있어서,
    상기 저항성 메모리 셀들의 어레이는 상 변화 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  14. 메모리에 있어서,
    상 변화 메모리 셀들의 어레이; 및
    재생 동작에 대한 요청에 응답하여 비-결정질 상태의 메모리 셀들만을 재생하는 수단을 포함하는 것을 특징으로 하는 메모리.
  15. 제 14 항에 있어서,
    상기 비-결정질 상태의 메모리 셀들만을 재생하는 수단은 2 이상의 메모리 셀들을 병렬로 재생하는 수단을 포함하는 것을 특징으로 하는 메모리.
  16. 제 14 항에 있어서,
    상기 비-결정질 상태의 메모리 셀들만을 재생하는 수단은 설정 동작 시간 내에 2 이상의 메모리 셀들을 연속적으로 재설정하는 것을 특징으로 하는 메모리.
  17. 제 14 항에 있어서,
    상기 상 변화 메모리 셀들의 어레이는 단일 비트 상 변화 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  18. 제 14 항에 있어서,
    상기 상 변화 메모리 셀들의 어레이는 멀티-비트 상 변화 메모리 셀들의 어레이를 포함하는 것을 특징으로 하는 메모리.
  19. 메모리를 재생하는 방법에 있어서,
    상 변화 메모리 셀들 내의 제 1 메모리 셀의 제 1 상태를 판독하는 단계;
    상기 제 1 상태가 비-결정질 상태에 있는지의 여부를 결정하는 단계; 및
    상기 제 1 상태가 비-결정질 상태에 있다는 결정에 응답하여 상기 제 1 메모리 셀의 상태를 재생하는 단계를 포함하는 것을 특징으로 하는 메모리를 재생하는 방법.
  20. 제 19 항에 있어서,
    상기 상 변화 메모리 셀들의 어레이 내의 제 2 메모리 셀의 제 2 상태를 판독하는 단계;
    상기 제 2 상태가 비-결정질 상태에 있는지의 여부를 결정하는 단계; 및
    상기 제 2 상태가 비-결정질 상태에 있다는 결정에 응답하여 상기 제 2 메모리 셀의 상태를 재생하는 단계를 포함하는 것을 특징으로 하는 메모리를 재생하는 방법.
  21. 제 20 항에 있어서,
    상기 제 2 메모리 셀의 상태를 재생하는 단계는 상기 제 1 메모리 셀의 상태를 재생하는 단계와 병행하여 수행되는 것을 특징으로 하는 메모리를 재생하는 방법.
  22. 제 20 항에 있어서,
    상기 제 1 메모리 셀의 상태를 재생하는 단계, 및 상기 제 2 메모리 셀의 상태를 재생하는 단계는 설정 동작 시간 내에 연속적으로 수행되는 것을 특징으로 하 는 메모리를 재생하는 방법.
  23. 제 19 항에 있어서,
    상기 제 1 메모리 셀의 제 1 상태를 판독하는 단계는 단일 비트 상 변화 메모리 셀들의 어레이 내의 상기 1 메모리 셀의 제 1 상태를 판독하는 단계를 포함하는 것을 특징으로 하는 메모리를 재생하는 방법.
  24. 제 19 항에 있어서,
    상기 제 1 메모리 셀의 제 1 상태를 판독하는 단계는 멀티-비트 상 변화 메모리 셀들의 어레이 내의 상기 제 1 메모리 셀의 제 1 상태를 판독하는 단계를 포함하는 것을 특징으로 하는 메모리를 재생하는 방법.
  25. 메모리 셀을 재생하는 방법에 있어서,
    상 변화 메모리 셀들의 어레이 내의 워드 라인을 활성화하는 단계;
    상기 워드 라인 상의 각각의 메모리 셀을 상태를 버퍼들 안으로 읽어들이는 단계;
    비-결정질 상태를 저장하는 각각의 버퍼로부터 기록 인에이블 신호를 활성화하는 단계; 및
    활성 기록 인에이블 신호에 대응하여 상기 워드 라인 상의 메모리 셀을 재생하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 재생하는 방법.
  26. 제 25 항에 있어서,
    상기 메모리 셀을 재생하는 단계는 활성 기록 인에이블 신호에 대응하여 상기 워드 라인 상의 메모리 셀을 재설정하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 재생하는 방법.
  27. 제 25 항에 있어서,
    상기 상 변화 메모리 셀들이 어레이 내의 워드 라인을 활성화하는 단계는 단일 비트 상 변화 메모리 셀들의 어레이 내의 워드 라인을 활성화하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 재생하는 방법.
  28. 제 25 항에 있어서,
    상 변화 메모리 셀들의 어레이 내의 워드 라인을 활성화하는 단계는 멀티레벨 상 변화 메모리 셀들의 어레이 내의 워드 라인을 활성화하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 재생하는 방법.
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