KR20180052152A - 메모리 셀들을 리프레시하는 방법 및 메모리 시스템 - Google Patents

메모리 셀들을 리프레시하는 방법 및 메모리 시스템 Download PDF

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Abstract

메모리 셀들을 리프레시하는 방법은, 메모리 셀들의 데이터를 리드하는 단계; 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 대한 라이트 동작의 수행을 결정하는 단계; 및 상기 제1데이터가 리드된 메모리 셀들에 상기 제1데이터를 라이트하는 단계를 포함할 수 있다.

Description

메모리 셀들을 리프레시하는 방법 및 메모리 시스템 {METHOD FOR REFRESHING MEMORY CELLS AND MEMORY SYSTEM}
본 특허 문헌은 메모리 장치에 관한 것으로, 더욱 자세하게는 메모리 장치의 리프레시에 관한 것이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 정치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격하게 변화하여 적어도 사러 다른 두 저항 상태를 스위칭할 수 있는 물질, 즉 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, PCRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.
저항성 메모리 장치는 비휘발성으로 개발되었으나, 실제로는, 메모리 셀에 데이터가 라이트된 이후에 시간이 지날수록 저항값이 변동되는 드리프트 현상 등이 발생해 데이터가 유실되는 현상이 발생하고 있다.
본 발명의 실시예들은 저항성 메모리 장치를 효과적으로 리프레시하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 셀들을 리프레시하는 방법은, 메모리 셀들의 데이터를 리드하는 단계; 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 대한 라이트 동작의 수행을 결정하는 단계; 및 상기 제1데이터가 리드된 메모리 셀들에 상기 제1데이터를 라이트하는 단계를 포함할 수 있다.
상기 메모리 셀들 각각은, 저항성 메모리 소자; 및 선택 소자를 포함할 수 있다.
상기 저항성 메모리 소자는 상변화 메모리 소자이고, 상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
상기 제1데이터는 셋(set) 데이터이고 상기 제2데이터는 리셋(reset) 데이터일 수 있다.
본 발명의 다른 실시예에 따른 메모리 셀들을 리프레시하는 방법은, 메모리 셀들의 데이터를 리드하는 단계; 리드된 데이터의 에러 비트를 감지하고 감지된 에러 비트를 정정하는 단계; 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 대한 라이트 동작의 수행을 결정하고, 상기 에러 비트가 리드된 메모리 셀에 대한 라이트 동작의 수행을 결정하는 단계; 및 상기 결정하는 단계에서 라이트 동작의 수행이 결정된 메모리 셀들에 대한 라이트 동작을 수행하는 단계를 포함할 수 있다.
상기 라이트 동작을 수행하는 단계에서, 상기 에러 비트가 리드된 메모리 셀에 정정된 데이터가 라이트되고, 상기 제1데이터가 리드된 메모리 셀들 중 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들에 상기 제1데이터가 라이트될 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 저항성 메모리 장치; 및 상기 저항성 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고, 상기 저항성 메모리 장치의 리프레시 동작시에 상기 메모리 콘트롤러는 상기 저항성 메모리 장치의 메모리 셀들로부터 데이터를 리드하고, 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 상기 제1데이터를 라이트할 수 있다.
상기 메모리 콘트롤러는 상기 라이트시에, 상기 메모리 셀들로부터 리드된 데이터를 그대로 전달하고, 상기 제2데이터가 리드된 메모리 셀들을 마스킹할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 저항성 메모리 장치; 및 상기 저항성 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고, 상기 저항성 메모리 장치의 리프레시 동작시에 상기 메모리 콘트롤러는 상기 저항성 메모리 장치의 메모리 셀들로부터 데이터를 리드하고, 리드된 데이터의 에러 비트를 감지하고 감지된 에러 비트를 정정하고, 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들과 상기 에러 비트가 리드된 메모리 셀에 라이트 동작을 수행할 수 있다.
상기 라이트 동작시에 상기 에러 비트가 리드된 메모리 셀에 정정된 데이터가 라이트되고, 상기 제1데이터가 리드된 메모리 셀들 중 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들에 상기 제1데이터가 라이트될 수 있다.
상기 메모리 콘트롤러는 상기 라이트 동작시에, 상기 리드된 데이터가 정정된 데이터가 상기 메모리 장치로 전달되고, 상기 메모리 셀들 중 제1데이터가 리드된 메모리 셀들과 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들을 마스킹할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀들을 효율적으로 리프레시할 수 있다.
도 1은 저항성 메모리 장치의 저항성 메모리 셀(100)을 도시한 도면.
도 2는 저항성 메모리 셀(100)의 I-V 곡선(curve)을 도시한 도면.
도 3은 저항성 메모리 장치 내의 메모리 셀들의 문턱 전압의 분포를 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 메모리 셀들을 리프레시하는 방법을 도시한 도면.
도 5는 본 발명의 다른 실시예에 따른 메모리 셀들을 리프레시하는 방법을 도시한 도면.
도 6은 본 발명의 일실시예에 따른 메모리 시스템(600)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 저항성 메모리 장치의 저항성 메모리 셀(100)을 도시한 도면이고, 도 2는 저항성 메모리 셀(100)의 I-V 곡선(curve)을 도시한 도면이다.
도 1을 참조하면, 저항성 메모리 셀(100)은 저항성 메모리 소자(M)와 선택 소자(S)를 포함할 수 있다.
저항성 메모리 소자(M)는 저장된 데이터에 따라 저저항 상태(이를 셋(SET) 상태라고도 함)이거나 고저항 상태(이를 리셋(RESET) 상태라고도 함)일 수 있다. 저항성 메모리 소자(M)는 상변화(Phase-Change) 메모리 소자일 수 있으며, 저항성 메모리 소자(M)가 결정질 상태(crystalline state)인 경우에는 낮은 저항값을 가지고 비결정질 상태(amorphous state)인 경우에는 높은 저항값을 가질 수 있다.
선택 소자(S)는 턴오프시에 매우 적은 전류만을 흘리다가 메모리 셀에 흐르는 전류량이 문턱 값(Ith)을 넘으면 턴온되어, 턴온 이전보다 훨씬 많은 전류를 흘릴 수 있다. 선택 소자(S)는 턴온 이후로 메모리 셀(100) 양단의 전압 레벨이 급격하게 줄어드는 스냅백(snapback) 현상이 발생할 수 있다. 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
도 2는 메모리 셀(100)의 양단에 인가되는 전압에 따른 메모리 셀(100)에 흐르는 전류를 도시한 도면인데, 고저항 상태(RESET)인 메모리 셀이던지 저저항 상태(SET)인 메모리 셀이던지 양단에 인가되는 전압의 레벨이 높아질수록 메모리 셀에 흐르는 전류량은 증가하는데, 동일한 전압 레벨에서 저저항 상태(SET)인 메모리 셀에는 고저항 상태(RESET)인 메모리 셀보다 더 많은 전류가 흐를 수 있다.
저저항 상태(SET)인 메모리 셀의 양단의 전압이 저저항 상태의 문턱값(SET_Vth)에 도달하면, 즉 저저항 상태(SET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 저저항 상태(SET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
고저항 상태(RESET)인 메모리 셀의 양단의 전압이 고저항 상태의 문턱값(RESET_Vth)에 도달하면, 즉 고저항 상태(RESET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 고저항 상태(RESET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
메모리 셀(100)에 저장된 데이터의 리드는 스냅백 현상을 이용해 이루어질 수 있다. 메모리 셀(100)의 양단에 저저항 상태의 문턱 전압 값(SET_Vth)보다 크고 고저항 상태의 문턱 전압 값(RESET_Vth)보다 작은 리드 전압(V_READ)을 인가하면, 메모리 셀(100)이 저저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생해 메모리 셀(100)에 많은 양의 전류가 흐르고, 메모리 셀(100)이 고저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생하지 않으므로 메모리 셀(100)에 적은 양의 전류가 흐를 수 있다. 그러므로 메모리 셀(100)의 양단에 리드 전압(V_READ)을 인가하고 메모리 셀(100)에 흐르는 전류량을 센싱하는 것에 의해 메모리 셀(100)이 저저항 상태인지 또는 고저항 상태인지 알 수 있다.
메모리 셀(100)의 데이터의 라이트(프로그램)는 메모리 셀(100)에 라이트 전류를 인가해 메모리 셀(100)의 저항성 메모리 소자(M)를 멜팅(melting) 상태로 만드는 것에 의해 이루어질 수 있다. 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 서서히 줄이면 저항성 메모리 소자(M)가 결정질(crystalline) 상태가되어 저저항 상태가 될 수 있다. 그리고 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 빠르게 줄이면 저항성 메모리 소자(M)가 비결정질(amorphos) 상태가되어 고저항 상태가 될 수 있다.
메모리 셀(100)의 저항성 메모리 소자(M)의 저항값은 드리프트(drift)라고 불리우는 현상에 의해, 시간이 지남에 따라 변동될 수 있다. 또한, 선택 소자(S)의 저항값도 드리프트 현상에 의해 시간이 지남에 따라 변동될 수 있는 것으로 알려져 있다. 즉, 메모리 셀(100)에 저장된 데이터가 드리프트에 의해 유실될 수 있다.
도 3은 저항성 메모리 장치 내의 메모리 셀들의 문턱 전압의 분포를 나타낸 도면이다.
도 3의 (a)는 데이터가 라이트 된 직후의 메모리 셀들의 문턱 전압(Vth)분포를 나타낸다. X축은 Vth를 나타내고 Y축은 메모리 셀들의 개수를 나타낸다. 도 3의 메모리 셀들의 문턱 전압 분포가 (a)와 같은 경우에 리드 전압(V_READ)을 이용해 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들을 구별할 수 있다.
도 3의 (b)는 (a)로부터 시간이 경과해 메모리 셀들에 드리프트 현상이 발생한 것을 나타낸다. 도 3의 (b)를 참조하면, 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들의 문턱 전압값이 모두 증가한 것을 확인할 수 있다. 드리프트 현상이 발생하면 보다 높은 리드 전압(V_READ')을 이용해 셋(SET) 상태의 메모리 셀들과 리셋(RESET) 상태의 메모리 셀들을 구별해야 하는데, 드리프트 값이 시간에 따라 증가하는 경향을 가지기는 하지만 드리프트 값이 일정하지는 않으므로 리드 전압(V_READ') 값을 적절하게 조절하는 것이 매우 어려우며, 드리프트가 많이 발생한 경우에는 메모리 셀들에 저장된 데이터가 유실될 수 있다.
특히, 드리프트 현상에 의해 메모리 셀들의 문턱 저항값이 증가하므로, 셋(SET) 상태의 메모리 셀들이 리셋 상태로 변경되는 문제가 발생한다. 이와 반대로 리셋(RESET) 상태의 메모리 셀들이 셋(SET) 상태로 변경되는 일은 발생하지 않는다.
도 4는 본 발명의 일실시예에 따른 메모리 셀들을 리프레시하는 방법을 도시한 도면이다.
도 4를 참조하면, 먼저 리프레시 동작을 수행할 메모리 셀들로부터 데이터가 리드될 수 있다(S401).
단계(S401)에서 리드된 데이터를 이용해 라이트 동작이 수행될 메모리 셀들이 결정될 수 있다(S403). 셋(set) 데이터, 즉 0 데이터, 가 리드된 메모리 셀들과 리셋(reset) 데이터, 1 데이터, 가 리드된 메모리 셀들 중 셋 데이터가 리드된 메모리 셀들에 대해서만 라이트 동작의 수행이 결정될 수 있다. 이는 셋 데이터는 드리프트 현상에 의해 시간이 지남에 따라 데이터가 유실될 가능성이 있지만 리셋 데이터는 드리프트 현상이 발생한다고 하더라도 데이터가 유실되지 않기 때문이다.
이제 셋 데이터가 리드된 메모리 셀들에 다시 셋 데이터가 라이트되는 라이트 동작이 수행될 수 있다(S405). 셋 데이터가 다시 라이트되므로, 셋 데이터를 저장하고 있던 메모리 셀들의 드리프트가 회복될 수 있다.
만약에 단계(S401)에서 메모리 셀들로부터 리셋 데이터만 리드된 경우에는 메모리 셀들에 대한 라이트 동작이 수행되지 않을 수 있다.
도 4의 리프레시 과정을 보면, 메모리 셀들 중 셋 데이터가 기록된 메모리 셀들만 데이터가 리라이트되고, 리셋 데이터가 기록된 메모리 셀들은 데이터가 리라이트되지 않는다. 즉, 불필요한 리라이트 동작이 수행되지 않는다. 불필요한 리라이트 동작을 수행하지 않는 것에 의해 리프레시 동작에 소모되는 전류량을 줄일 수 있으며, 라이트 동작의 회수가 줄어드는 것에 의해 메모리 셀들의 수명도 늘릴 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 셀들을 리프레시하는 방법을 도시한 도면이다. 도 5에서는 리프레시 동작 과정에서 에러가 정정되는 경우의 실시예에 대해 알아보기로 한다.
도 5를 참조하면, 먼저 리프레시 동작을 수행할 메모리 셀들로부터 데이터가 리드될 수 있다(S501). 설명의 편의를 위해 8개의 메모리 셀들로부터 '10101010'의 데이터가 리드되었다고 가정하기로 한다.
단계(S501)에서 리드된 데이터의 에러 비트가 감지되고 감지된 에러 비트가 정정될 수 있다(S503). 이는 ECC 회로의 동작 등에 의해 수행될 수 있다. 예를 들어, 리드된 데이터 '10101010'의 2번째 LSB(Least Significant Bit)에서 에러가 감지되어 '10101000'으로 정정될 수 있다.
단계(S501)에서 리드된 데이터와 단계(S503)에서 정정된 데이터를 이용해 라이트 동작이 수행될 메모리 셀들이 결정될 수 있다(S505). 단계(S501)에서 0 데이터가 리드된 메모리 셀들에 대해서는 라이트 동작의 수행이 결정된다. 이는 0(set) 데이터는 드리프트 현상에 의해 유실될 위험이 있기 때문이다. 그리고, 단계(S503)에서 에러 비트가 감지된 메모리 셀(즉 2번째 LSB를 저장한 메모리 셀)에 대한 라이트 동작의 수행이 결정될 수 있다. 이는 에러가 정정되어 데이터의 논리값이 변경되었으므로 라이트 동작이 다시 수행될 필요가 있기 때문이다. 에러 비트가 감지된 메모리 셀의 경우에는 0데이터가 1로 정정되었던지 1데이터가 0으로 정정되었던지 정정된 데이터를 다시 라이트해야 하므로 라이트 동작의 수행이 결정될 수 있다.
단계(S505)에서 라이트 동작의 수행이 결정된 메모리 셀들에 대한 라이트 동작이 수행될 수 있다(S507). 라이트 동작의 수행이 결정된 메모리 셀들 중 에러 비트가 감지된 메모리 셀에는 정정된 데이터가 라이트되고, 나머지 메모리 셀들에는 0데이터가 라이트될 수 있다. 결국, '10101010'의 데이터가 저장되어 있던 8개의 메모리 셀들 중 5개의 메모리 셀들에 'X0X0X000'가 라이트될 수 있다. 여기서 'X'는 라이트 동작이 수행되지 않음을 나타낸다.
도 5의 리프레시 과정을 보면, 메모리 셀들 중 0(set) 데이터가 기록된 메모리 셀들과 에러가 정정되어야 할 데이터가 기록된 메모리 셀에 대해서만 라이트 동작이 수행된다. 즉, 불필요한 라이트 동작이 수행되지 않는다. 불필요한 라이트 동작을 수행하지 않는 것에 의해 리프레시 동작에 소모되는 전류량을 줄일 수 있으며, 라이트 동작의 회수가 줄어드는 것에 의해 메모리 셀들의 수명도 늘릴 수 있다.
도 6은 본 발명의 일실시예에 따른 메모리 시스템(600)의 구성도이다.
도 6을 참조하면, 메모리 시스템(600)은 메모리 콘트롤러(610)와 저항성 메모리 장치(620)를 포함할 수 있다.
메모리 콘트롤러(610)는 저항성 메모리 장치(620)에 저장된 데이터를 리드하거나, 저항성 메모리 장치(620)에 데이터가 라이트될 수 있도록 저항성 메모리 장치(620)를 제어할 수 있다. 한편, 메모리 콘트롤러(610)는 도 4 또는 도 5에서 설명한 방법대로 저항성 메모리 장치(620)가 리프레시되도록 저항성 메모리 장치(620)를 제어할 수 있다. 메모리 콘트롤러(610)는 저항성 메모리 장치(620)에 커맨드(CMD)와 어드레스(ADD)를 인가하는 것에 의해 저항성 메모리 장치(620)의 동작을 제어할 수 있다. 그리고 데이터(DATA)가 메모리 콘트롤러(610)와 저항성 메모리 장치(620) 사이에 송수신될 수 있다. 리드 동작시에는 저항성 메모리 장치(620)로부터 메모리 콘트롤러(610)로 데이터(DATA)가 전송되고, 라이트 동작시에는 메모리 콘트롤러(610)로부터 저항성 메모리 장치(620)로 데이터(DATA)가 전송될 수 있다. 한편, 메모리 콘트롤러(610)로부터 저항성 메모리 장치(620)로 데이터 마스크(data mask) 신호(DM)가 전송될 수 있는데, 데이터 마스크 신호(DM)는 라이트 동작시에 일부 데이터의 라이트를 막기 위해, 즉 마스킹하기 위해, 사용될 수 있다.
이제 메모리 시스템(600)에서 도 4 및 도 5와 같은 리프레시 동작이 어떻게 수행될 수 있는지에 대해 알아보기로 한다.
메모리 시스템(600)에서 도 4의 리프레시 동작 수행 과정
단계(S401)의 수행을 위해 메모리 콘트롤러(610)는 저항성 메모리 장치(620)로 리드 동작을 지시하는 커맨드(CMD)와 리프레시 동작이 수행될 메모리 셀들을 지정하는 어드레스(ADD)를 인가될 수 있다. 그러면, 저항성 메모리 장치(620)에서 어드레스(ADD)에 의해 지정된 메모리 셀들로부터 데이터가 리드되고 리드된 데이터가 메모리 콘트롤러(620)로 전달될 수 있다. 설명의 편의를 위해 8개의 메모리 셀들로부터 '11001010'의 데이터가 리드되었다고 가정하기로 한다.
단계(S403)는 메모리 콘트롤러(610)가 리드된 데이터를 이용해 라이트 동작이 수행될 메모리 셀들을 결정하는 것에 의해 수행될 수 있다. 리드된 8비트의 데이터 중 4비트의 데이터가 '0'이므로, 8개의 메모리 셀들 중 4개의 메모리 셀들에 대한 라이트 동작의 수행이 결정될 수 있다.
단계(S405)의 수행을 위해 메모리 콘트롤러(610)는 저항성 메모리 장치(620)로 라이트 동작을 지시하는 커맨드(CMD)와 단계(S401)에서와 동일한 어드레스(ADD)를 저항성 메모리 장치(620)로 인가할 수 있다. 그리고, 단계(S401)에서 리드된 데이터와 동일한 데이터를 라이트 데이터로 저항성 메모리 장치(620)로 전달할 수 있다. 전달된 데이터 중 '0'데이터만 저항성 메모리 장치(620)에 라이트될 수 있도록 하기 위해서는 데이터 마스크 신호(DM)가 이용될 수 있다. 메모리 콘트롤러(610)는 라이트 데이터 중 '1'데이터를 마스킹할 수 있다. 예를 들어, 메모리 콘트롤러(610)는 라이트 데이터 '11001010'을 전송하면서 데이터 마스크 신호(DM)를 '00110101'으로 전송해 라이트 데이터에서 '1'데이터가 라이트되지 않도록 마스킹할 수 있다. 데이터 마스크 신호(DM)가 '1'의 값을 가지면 대응되는 데이터는 메모리 셀로 라이트되지만, 데이터 마스크 신호(DM)가 '0'의 값을 가지면 대응되는 데이터는 메모리 셀로 라이트되지 않고 마스킹될 수 있다.
메모리 시스템(600)에서 도 5의 리프레시 동작 수행 과정
단계(S501)의 수행을 위해 메모리 콘트롤러(610)는 저항성 메모리 장치(620)로 리드 동작을 지시하는 커맨드(CMD)와 리프레시 동작이 수행될 메모리 셀들을 지정하는 어드레스(ADD)를 인가될 수 있다. 그러면, 저항성 메모리 장치(620)에서 어드레스(ADD)에 의해 지정된 메모리 셀들로부터 데이터가 리드되고 리드된 데이터가 메모리 콘트롤러(620)로 전달될 수 있다. 설명의 편의를 위해 8개의 메모리 셀들로부터 '10010001'의 데이터가 리드되었다고 가정하기로 한다.
단계(S503)는 메모리 콘트롤러(610) 내의 ECC 회로(미도시)에 의해 수행될 수 있다. ECC 회로는 ECC 코드를 이용해 에러를 감지하고 에러를 정정할 수 있다. 여기서는 리드된 데이터 '10010001'의 3번째 MSB(Most Significant Bit)에서 에러가 감지되어 리드된 데이터가 '10110001'로 정정되었다고 가정하기로 한다.
단계(S505)는 메모리 콘트롤러(610)가 단계(S501)에서 리드된 데이터와 단계(S503)에서 정정된 데이터를 이용해 라이트 동작이 수행될 메모리 셀들을 결정하는 것에 의해 수행될 수 있다. 우선, 단계(S501)에서 리드된 8비트의 데이터 중 5비트의 데이터가 '0'이므로, 8개의 메모리 셀들 중 5개의 메모리 셀들에 대한 라이트 동작이 결정될 수 있다. 그리고 단계(S503)에서 에러 비트가 감지된 메모리 셀(즉 3번째 MSB를 저장한 메모리 셀)에 대한 라이트 동작이 결정될 수 있다. 이 메모리 셀은 이미 라이트 동작의 수행이 결정되었으므로, 결국 5개의 메모리 셀들에 대한 라이트 동작이 결정될 수 있다.
단계(S507)의 수행을 위해 메모리 콘트롤러(610)는 저항성 메모리 장치(620)로 라이트 동작을 지시하는 커맨드(CMD)와 단계(S501)에서와 동일한 어드레스(ADD)를 저항성 메모리 장치(620)로 인가할 수 있다. 그리고, 단계(S503)에서 정정된 리드된 데이터와 동일한 데이터(즉, '10110001')를 라이트 데이터로 저항성 메모리 장치(620)로 전달할 수 있다. 전달된 데이터 중 일부 데이터만 메모리 셀들에 라이트되도록 하기 위해 데이터 마스크 신호(DM)가 이용될 수 있다. 메모리 콘트롤러(610)는 라이트 데이터 '10110001'을 전송하면서 데이터 마스크 신호(DM)를 '01101110'으로 전송해 전송된 8비트의 라이트 데이터 중 5비트만 메모리 셀들이 라이트되도록 할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
600: 메모리 시스템
610: 메모리 콘트롤러
620: 저항성 메모리 장치

Claims (22)

  1. 메모리 셀들의 데이터를 리드하는 단계;
    제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 대한 라이트 동작의 수행을 결정하는 단계; 및
    상기 제1데이터가 리드된 메모리 셀들에 상기 제1데이터를 라이트하는 단계
    를 포함하는 메모리 셀들을 리프레시하는 방법.
  2. 제 1항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 셀들을 리프레시하는 방법.
  3. 제 2항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자인
    메모리 셀들을 리프레시하는 방법.
  4. 제 3항에 있어서,
    상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 셀들을 리프레시하는 방법.
  5. 제 3항에 있어서,
    상기 제1데이터는 셋(set) 데이터이고 상기 제2데이터는 리셋(reset) 데이터인
    메모리 셀들을 리프레시하는 방법.
  6. 메모리 셀들의 데이터를 리드하는 단계;
    리드된 데이터의 에러 비트를 감지하고 감지된 에러 비트를 정정하는 단계;
    제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 대한 라이트 동작의 수행을 결정하고, 상기 에러 비트가 리드된 메모리 셀에 대한 라이트 동작의 수행을 결정하는 단계; 및
    상기 결정하는 단계에서 라이트 동작의 수행이 결정된 메모리 셀들에 대한 라이트 동작을 수행하는 단계
    를 포함하는 메모리 셀들을 리프레시하는 방법.
  7. 제 6항에 있어서,
    상기 라이트 동작을 수행하는 단계에서
    상기 에러 비트가 리드된 메모리 셀에 정정된 데이터가 라이트되고, 상기 제1데이터가 리드된 메모리 셀들 중 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들에 상기 제1데이터가 라이트되는
    메모리 셀들을 리프레시하는 방법.
  8. 제 6항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 셀들을 리프레시하는 방법.
  9. 제 8항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자인
    메모리 셀들을 리프레시하는 방법.
  10. 제 9항에 있어서,
    상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 셀들을 리프레시하는 방법.
  11. 제 9항에 있어서,
    상기 제1데이터는 셋(set) 데이터이고 상기 제2데이터는 리셋(reset) 데이터인
    메모리 셀들을 리프레시하는 방법.
  12. 저항성 메모리 장치; 및
    상기 저항성 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
    상기 저항성 메모리 장치의 리프레시 동작시에 상기 메모리 콘트롤러는
    상기 저항성 메모리 장치의 메모리 셀들로부터 데이터를 리드하고, 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들에 상기 제1데이터를 라이트하는
    메모리 시스템.
  13. 제 12항에 있어서,
    상기 메모리 콘트롤러는
    상기 라이트시에, 상기 메모리 셀들로부터 리드된 데이터를 그대로 전달하고, 상기 제2데이터가 리드된 메모리 셀들을 마스킹하는
    메모리 시스템.
  14. 제 12항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 시스템.
  15. 제 14항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자이고,
    상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 시스템.
  16. 제 15항에 있어서,
    상기 제1데이터는 셋(set) 데이터이고 상기 제2데이터는 리셋(reset) 데이터인
    메모리 시스템.
  17. 저항성 메모리 장치; 및
    상기 저항성 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
    상기 저항성 메모리 장치의 리프레시 동작시에 상기 메모리 콘트롤러는
    상기 저항성 메모리 장치의 메모리 셀들로부터 데이터를 리드하고, 리드된 데이터의 에러 비트를 감지하고 감지된 에러 비트를 정정하고, 제1데이터가 리드된 메모리 셀들과 제2데이터가 리드된 메모리 셀들 중 제1데이터가 리드된 메모리 셀들과 상기 에러 비트가 리드된 메모리 셀에 라이트 동작을 수행하는
    메모리 시스템.
  18. 제 17항에 있어서,
    상기 라이트 동작시에
    상기 에러 비트가 리드된 메모리 셀에 정정된 데이터가 라이트되고, 상기 제1데이터가 리드된 메모리 셀들 중 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들에 상기 제1데이터가 라이트되는
    메모리 시스템.
  19. 제 18항에 있어서,
    상기 메모리 콘트롤러는
    상기 라이트 동작시에, 상기 리드된 데이터가 정정된 데이터가 상기 메모리 장치로 전달되고, 상기 메모리 셀들 중 제1데이터가 리드된 메모리 셀들과 상기 에러 비트가 리드된 메모리 셀을 제외한 메모리 셀들을 마스킹하는
    메모리 시스템.
  20. 제 17항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 시스템.
  21. 제 20항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자이고,
    상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 시스템.
  22. 제 21항에 있어서,
    상기 제1데이터는 셋(set) 데이터이고 상기 제2데이터는 리셋(reset) 데이터인
    메모리 시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331345B2 (en) * 2017-09-29 2019-06-25 Intel Corporation Method and apparatus for reducing silent data errors in non-volatile memory systems
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679980B2 (en) * 2006-11-21 2010-03-16 Qimonda North America Corp. Resistive memory including selective refresh operation
JP5269151B2 (ja) * 2011-06-09 2013-08-21 シャープ株式会社 半導体記憶装置
JP5853906B2 (ja) * 2012-08-24 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
KR102178832B1 (ko) * 2014-07-22 2020-11-13 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US10438658B2 (en) * 2014-12-26 2019-10-08 Intel Corporation Refresh logic to refresh only memory cells having a first value
CN105280222A (zh) * 2015-10-27 2016-01-27 中国科学院微电子研究所 一种提高阻变存储器可靠性的低功耗刷新系统及方法

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